KR20210147687A - 수직형 구조를 갖는 메모리 장치 - Google Patents

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KR20210147687A
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disposed
wafer
circuit
memory device
control circuit
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KR1020200065284A
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오성래
박상우
채동혁
김기수
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에스케이하이닉스 주식회사
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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 제1 웨이퍼 및 상기 제1 웨이퍼 상에 본딩된 제2 웨이퍼를 포함할 수 있다. 상기 제1 웨이퍼는, 메모리 셀 어레이를 포함하는 셀 구조체; 및 상기 셀 구조체 하부에 배치되며 칼럼 제어 회로를 포함하는 제1 로직 구조체;를 포함할 수 있다. 상기 제2 웨이퍼는 로우 제어 회로를 포함하는 제2 로직 구조체를 포함할 수 있다.

Description

수직형 구조를 갖는 메모리 장치{MEMORY DEVICE HAVING VERTICAL STRUCTIRE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 수직형 구조를 갖는 메모리 장치에 관한 것이다.
메모리 장치는 저장된 데이터에 따라 상이한 상태를 가지는 메모리 셀들로 구성된 메모리 셀 어레이를 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 액세스될 수 있고, 메모리 장치는 워드 라인 및 비트 라인을 제어함으로써 메모리 셀을 액세스하도록 구성된 회로를 포함할 수 있다. 뿐만 아니라, 메모리 장치는 외부로부터 요청된 동작, 예컨대 데이터 쓰기(write), 독출(read), 소거(erase) 등을 수행하도록 구성된 회로들을 포함할 수 있다.
본 발명의 실시예들은 메모리 장치의 레이아웃 사용 효율을 높이고 메모리 장치의 사이즈를 줄이는데 기여할 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 웨이퍼 및 상기 제1 웨이퍼 상에 본딩된 제2 웨이퍼를 포함할 수 있다. 상기 제1 웨이퍼는, 메모리 셀 어레이를 포함하는 셀 구조체; 및 상기 셀 구조체 하부에 배치되며 칼럼 제어 회로를 포함하는 제1 로직 구조체;를 포함할 수 있다. 상기 제2 웨이퍼는 로우 제어 회로를 포함하는 제2 로직 구조체를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 웨이퍼 및 상기 제1 웨이퍼 상에 본딩된 제2 웨이퍼를 포함할 수 있다. 상기 제1 웨이퍼는, 메모리 셀 어레이를 포함하는 셀 구조체;및 상기 셀 구조체 하부에 배치되며 로우 제어 회로를 포함하는 제1 로직 구조체;를 포함할 수 있다. 상기 제2 웨이퍼는 칼럼 제어 회로를 포함하는 제2 로직 구조체를 포함할 수 있다.
본 발명의 실시예들에 의하면, 로우 제어 회로 및 칼럼 제어 회로의 어느 하나를 제1 웨이퍼의 메모리 셀 어레이 하부의 기판 상에 배치하고 나머지 다른 하나를 제1 웨이퍼 상에 본딩된 제2 웨이퍼에 배치함으로써 레이아웃 사용 효율을 높이어 메모리 장치의 사이즈를 줄이는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 로우 제어 회로 및 칼럼 제어 회로 중에서 메모리 셀 어레이와 별도의 웨이퍼에 배치되는 것만 본딩 패드를 이용하여 메모리 셀 어레이에 연결되고, 메모리 셀 어레이와 같은 웨이퍼에 배치되는 것은 본딩 패드를 이용하지 않고서 메모리 셀 어레이에 연결되므로, 본딩 패드의 개수를 줄일 수 있다. 따라서, 본딩 패드를 보다 큰 사이즈로 구성하는 것이 가능하게 되어 웨이퍼 본딩시 패드 얼라인 마진이 개선되므로 본딩 패드들간 연결 불량을 줄여줄 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 영역을 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 보여주는 도면이다.
도 5는 도 3의 A-A'라인에 따른 예시적인 단면도이다.
도 6은 도 3의 B-B' 라인에 따른 예시적인 단면도이다.
도 7은 도 5 및 도 6의 적층 구조체 및 더미 적층 구조체의 배치를 예시하는 평면도이다.
도 8은 본 발명에 따른 메모리 장치의 다른 예시를 보여주는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 보여주는 도면이다.
도 10은 도 9의 일부분을 나타낸 예시적인 단면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 ESD 소자들의 배치 구조를 예시하는 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 보여주는 도면이다.
도 13 내지 도 14는 본 발명에 따른 메모리 장치의 예시적인 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 보여주는 도면이다.
도 16은 도 15의 예시적인 단면도이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 메모리 장치의 개략적인 구조를 보여주는 도면들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 20 및 도 21은 제1 웨이퍼와 제2 웨이퍼간 연결 구조의 다른 예시를 나타낸 단면도들이다.
도 22는 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 23은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록(BLK)은 복수의 워드 라인들(WL)을 통해서 로우 디코더(121)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다. 비록, 본 명세서 상에서는 메모리 장치(100)가 플래시 메모리인 경우를 예를 들어 설명하나, 메모리의 종류가 이에 한정되는 것은 아니며, 본 발명의 기술적 사상은 플래시 메모리 이외의 다른 메모리에도 적용 가능하다. 예를 들어, 메모리는 DRAM일 수도 있다. 본 명세서에서는 메모리 셀 어레이(110)의 워드 라인들(WL)에 연결되는 로우 제어 회로가 로우 디코더이고, 메모리 셀 어레이(110)의 비트 라인들(BL)에 연결되는 칼럼 제어 회로가 페이지 버퍼 회로인 경우를 나타내나, 이는 메모리가 플래시 메모리인 경우의 회로 구성을 나타낸 것이며, 로우 제어 회로 및 칼럼 제어 회로는 메모리 종류에 따라서 달라지는 것으로 이해되어야 할 것이다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다.
도시하지 않았지만, 로우 디코더(X-DEC)는 패스 트랜지스터 회로 및 블록 스위치 회로를 포함할 수 있다. 패스 트랜지스터 회로는 복수의 패스 트랜지스터 그룹들을 포함할 수 있다. 복수의 패스 트랜지스터 그룹들은 복수의 메모리 블록들(BLK)에 각각 연결될 수 있다. 패스 트랜지스터 그룹은 복수의 워드 라인들(WL)을 통해서 대응하는 메모리 블록(BLK)에 연결될 수 있다. 블록 스위치 회로는 주변 회로(123)로부터 수신되는 로우 어드레스(X_A)에 응답하여 패스 트랜지스터 회로에 포함된 패스 트랜지스터 그룹들의 하나를 선택할 수 있다. 블록 스위치 회로는 패스 트랜지스터 그룹들에 각각 연결되는 복수의 블록 스위치들을 포함할 수 있다. 주변 회로(123)로부터 로우 어드레스(X_A)가 수신되면 수신된 로우 어드레스(X_A)에 응답하여 블록 스위치들 중 어느 하나가 활성화될 수 있다. 활성화된 블록 스위치는 주변 회로(123)로부터 제공되는 신호를 대응하는 패스 트랜지스터 그룹에 전달할 수 있다. 블록 스위치 회로에 의해 선택된, 즉 블록 스위치 회로로부터 신호를 제공받은 패스 트랜지스터 그룹은 대응하는 메모리 블록(BLK)에 연결된 워드 라인들(WL)에 동작 전압(X_V)을 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼(PB)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼(PB)는 활성화된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 로우 디코더(121)로부터의 동작 전압이 워드 라인들(WL)로 전달되는 과정에서 발생하는 지연 시간을 줄일 필요가 있다. 이에, 로우 디코더(121)는 메모리 셀 어레이(110)의 워드 라인들(WL)이 나열된 방향으로 연장되는 형상을 가지도록 배치될 수 있고, 워드 라인들(WL)이 나열된 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
로우 디코더(121)와 유사하게, 메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 페이지 버퍼 회로(122)에 의해 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 제공되는 신호의 지연 시간을 줄일 필요가 있다. 이에, 페이지 버퍼 회로(122)는 메모리 셀 어레이(110)의 비트 라인들(BL)이 나열된 방향으로 연장되는 형상을 가지도록 배치될 수 있고, 비트 라인들(BL)이 나열된 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
메모리 장치(100)가 탑재되는 전자 제품의 크기가 감소함에 따라서 메모리 장치(100)의 사이즈 감소가 지속적으로 요구되고 있다. 고용량화에 대한 요구로 워드 라인들(WL)의 개수가 증가함에 따라서 로우 디코더(121)의 패스 트랜지스터들의 개수가 늘어나고 있다. 이에, 패스 트랜지스터들을 워드 라인들(WL)의 신장 방향을 따라서 복수의 열(column)에 배치하고 있으며, 이로 인해 워드 라인들(WL)의 신장 방향에서 로우 디코더(122)의 길이가 증가하여 로우 디코더(122)의 점유 면적이 커지고 있다.
집적도 증가로 비트 라인들(BL)의 피치가 감소함에 따라서 페이지 버퍼 회로(122)를 구성하는 페이지 버퍼들(PB)을 매트릭스(matrix) 형태로 배치하고, 비트 라인들(BL)의 신장 방향을 따라서 복수의 행(row)에 배치하고 있다. 이에 따라, 비트 라인들(BL)의 신장 방향에서 페이지 버퍼 회로(122)의 점유 면적이 커지고 있다.
이처럼, 메모리 장치(100)의 사이즈가 감소하고, 로우 디코더(121) 및 페이지 버퍼 회로(122)의 점유 면적이 증가함에 따라서 효율적인 레이아웃 활용 방안에 대한 요구가 커지고 있다. 본 발명의 실시예들은 메모리 장치(100)의 사이즈 감소, 고용량화 및 고집적화에 적합한 레이아웃 활용 방안을 제시할 수 있다.
이하, 첨부된 도면들에서 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 수직 방향(VD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 영역을 나타낸 평면도이다.
도 3을 참조하면, 메모리 장치는 제1 셀 영역(CR1), 제2 셀 영역(CR2), 슬리밍 영역(SR), 패드 영역(PADR) 및 주변 영역(PR)으로 구분될 수 있다.
패드 영역(PAD)은 메모리 장치의 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다. 슬리밍 영역(SR)은 패드 영역(PADR) 외부에서 메모리 장치의 중심부에 제2 방향(SD)을 따라서 배치될 수 있다. 제1 셀 영역(CR1)과 제2 영역(CR2)은 제1 방향(FD)에서 슬리밍 영역(SR)의 양측에 배치될 수 있다.
주변 영역(PR)은 패드 영역(PADR), 슬리밍 영역(SR), 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)을 제외한 나머지 영역으로 정의될 수 있다.
도 4는 본 발명의 일 실시예 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 수직 방향(VD)으로 적층되며 서로 본딩된 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)를 포함할 수 있다. 제1 웨이퍼(W1)는 셀 구조체(CP) 및 셀 구조체(CP) 하부에 배치된 제1 로직 구조체(LP1)를 포함할 수 있다. 제2 웨이퍼(W2)는 제2 로직 구조체(LP2)를 포함할 수 있다.
이해를 돕기 위하여, 도 4에는 제1 로직 구조체(LP1)와 셀 구조체(CP)가 서로 분리되고, 제1 웨이퍼(W1)와 제2 웨이퍼(W2)가 서로 분리된 것으로 도시되어 있으나, 제1 로직 구조체(LP1)의 상면과 셀 구조체(CP)의 하면이 서로 접하고, 제1 웨이퍼(W1)의 상면과 제2 웨이퍼(W2)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
셀 구조체(CP)는 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 도 1의 메모리 셀 어레이(110)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 셀 구조체(CP)의 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 배치될 수 있다. 도시하지 않았지만, 메모리 셀 어레이(MCA)는 제1 방향(FD)으로 신장되는 복수의 워드 라인들, 제2 방향(SD)으로 신장되는 복수의 비트 라인들, 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 본 실시예에서는 메모리 셀 어레이(MCA)가 2개의 셀 영역들(CR1,CR2)에 나뉘어 배치되는 경우를 나타내나, 메모리 셀 어레이(MCA)가 배치되는 셀 영역의 개수는 1개일 수도 있고, 3개 이상일 수도 있다.
제1,제2 셀 영역(CR1, CR2) 각각은 관통 배선 영역(OFC)을 포함할 수 있다. 관통 배선 영역(OFC)은 메모리 셀 어레이(MCA)의 비트 라인들과 페이지 버퍼 회로(PBC)를 전기적으로 연결하는 배선 구조물을 포함하는 영역일 수 있다. 도 4에는 제1,제2 셀 영역(CR1, CR2) 각각이 복수의 관통 배선 영역들(OFC)을 포함하는 경우를 나타내나, 제1,제2 셀 영역(CR1,CR2) 각각에 포함된 관통 배선 영역(OFC)의 개수는 1개일 수도 있다.
슬리밍 영역(SR)은 메모리 셀 어레이(MCA)의 워드 라인들과 로우 디코더(X-DEC)를 전기적으로 연결하는 배선 구조물을 포함하는 영역일 수 있다.
제1 로직 구조체(LP)는 페이지 버퍼 회로(PBC)를 포함할 수 있다. 페이지 버퍼 회로(PBC)는 도 1의 페이지 버퍼 회로(122)를 구성할 수 있다. 페이지 버퍼 회로(PBC)는 제1 로직 구조체(LP1)의 제1,제2 셀 영역(CR1,CR2)에 배치될 수 있다. 페이지 버퍼 회로(PBC)는 메모리 셀 어레이(MCA)의 하부에서 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다.
제2 로직 구조체(LP2)는 로우 디코더(X-DEC) 및 주변 회로(PERI)를 포함할 수 있다. 로우 디코더(X-DEC)는 도 1의 로우 디코더(121)를 구성할 수 있다. 로우 디코더(X-DEC)는 패스 트랜지스터 회로(PASS_TR) 및 블록 스위치 회로(BLK_SW)를 포함할 수 있다. 패스 트랜지스터 회로(PASS_TR)는 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제1,제2 셀 영역(CR1,CR2)의 가장자리에 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다. 블록 스위치 회로(BLK_SW)은 패스 트랜지스터 회로(PASS_TR)의 일측에 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다.
패스 트랜지스터 회로(PASS_TR)의 일부는 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다. 예시적으로, 슬리밍 영역(SR)과 인접한 제1,제2 셀 영역(CR1,CR2)의 가장자리에서 패스 트랜지스터 회로(PASS_TR)가 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다. 블록 스위치 회로(BLK_SW)는 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다.
패스 트랜지스터 회로(PASS_TR)의 일부는 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다. 예시적으로, 슬리밍 영역(SR)과 인접한 제1,제2 셀 영역(CR1,CR2)의 가장자리에서 패스 트랜지스터 회로(PASS_TR)가 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다. 블록 스위치 회로(BLK_SW)의 일부는 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다.
주변 회로(PERI)는 도 1의 주변 회로(123)를 구성할 수 있다. 주변 회로(PERI)는 제2 로직 구조체(LP2)에서 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다. 주변 회로(PERI)의 일부는 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다. 주변 회로(PERI)의 일부는 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다.
제2 웨이퍼(W2) 상면의 패드 영역(PADR)에 복수의 외부 연결 패드들(130)이 배치될 수 있다. 외부 연결 패드들(130)은 외부 장치, 예를 들어 메모리 컨트롤러와의 연결을 위한 메모리 장치의 외부 접점에 해당할 수 있다. 패드 영역(PADR)에서 외부 연결 패드들(PAD)은 제2 웨이퍼(W2) 내부에 마련된 주변 회로(PERI)와 수직 방향(VD)으로 중첩될 수 있다.
페이지 버퍼 회로(PBC)를 메모리 셀 어레이(MCA) 하부의 제1 로직 구조체(LP1)에 배치하고, 로우 디코더(X-DEC)를 메모리 셀 어레이(MCA) 상부 제2 웨이퍼(W2)의 제2 로직 구조체(LP2)에 배치함으로써, 본 발명의 일실시예에 따른 메모리 장치는 레이아웃 이용 효율을 높여줄 수 있다. 또한, 주변 회로(PERI)를 페이지 버퍼 회로(PBC)와 별도의 웨이퍼에 배치함으로써, 본 실시예에 따른 메모리 장치는 페이지 버퍼 회로(PBC)로 인한 주변 회로(PERI)의 배치상 제약 사항을 해소할 수 있다.
비록, 본 일 실시예에서는 페이지 버퍼 회로(PBC)가 제1 웨이퍼(W1)의 제1 로직 구조체(LP1)에 배치되고, 로우 디코더(X-DEC) 및 주변 회로(PERI)가 제2 웨이퍼(W2)의 제2 로직 구조체(LP2)에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 일 예로, 페이지 버퍼 회로(PBC)가 제2 웨이퍼(W2)의 제2 로직 구조체(LP2)에 배치되고, 로우 디코더(X-DEC) 및 주변 회로(PERI)가 제1 웨이퍼(W1)의 제1 로직 구조체(LP1)에 배치될 수도 있다. 다른 예시로, 주변 회로(PERI)가 제1 주변 회로 및 제2 주변 회로로 분리되어 제1 로직 구조체(LP1) 및 제2 로직 구조체(LP2)에 각각 배치될 수도 있다. 또 다른 실시예로, 로우 디코더(X-DEC)가 패스 트랜지스터 회로(PASS_TR) 및 블록 스위치 회로(BLK_SW)로 분리되어 제1 로직 구조체(LP1) 및 제2 로직 구조체(LP2)에 각각 배치될 수도 있다. 이러한 실시예들은 이하의 설명을 통해서 보다 명백해질 것이다.
도 5 및 도 6은 도 4를 절취한 단면도들이다. 도 5에서는 제1 셀 영역(CR1) 및 슬리밍 영역(SR)을 제1 방향(FD)으로 절취한 단면을 도시하고, 도 6에서는 제1 셀 영역(CR1), 주변 영역(PR) 및 패드 영역(PADR)을 제2 방향(SD)으로 절취한 단면을 도시한다. 이하에서 제1 셀 영역(CR1)에 대한 도면 및 설명은, 제2 셀 영역(CR2)도 동일하게 적용되는 것으로 이해되어야 할 것이다.
도 5를 참조하면, 메모리 장치는 수직 방향(VD)을 따라서 적층된 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)를 포함할 수 있다. 제1 웨이퍼(W1)는 제1 로직 구조체(LP1) 및 셀 구조체(CP)를 포함할 수 있다. 제1 웨이퍼(W1)에서 셀 구조체(CP)는 제1 로직 구조체(LP1)의 상에 배치될 수 있다. 제2 웨이퍼(W2)는 제2 로직 구조체(LP2)를 포함할 수 있다.
제1 로직 구조체(LP1)는 제1 기판(10) 및 제1 기판(10) 상에 마련된 페이지 버퍼 회로(PBC)를 포함할 수 있다. 제1 기판(10)은 제1 방향(FD) 및 제2 방향(SD)으로 확장되는 상면을 가질 수 있다. 제1 기판(10)은 단결정 반도체막일 수 있다. 예를 들어, 제1 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
페이지 버퍼 회로(PBC)는 제1 기판(10)의 제1 셀 영역(CR1) 상에 배치될 수 있다. 페이지 버퍼 회로(PBC)는 복수의 제1 수평 트랜지스터(TR1)를 포함할 수 있다. 제1 수평 트랜지스터(TR1)는 제1 기판(10) 상에 배치된 게이트 절연층(Gox1), 게이트 절연층(Gox1) 상에 배치된 게이트 전극(GE1), 게이트 전극(GE1) 양측 제1 기판(10)의 활성 영역에 마련된 정션들(Jn11,Jn12)을 포함할 수 있다. 정션들(Jn11,Jn12)은 제1 기판(10)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn11,Jn12)의 하나는 제1 수평 트랜지스터(TR1)의 소스 영역으로 이용되고 나머지 하나는 제1 수평 트랜지스터(TR1)의 드레인 영역으로 이용될 수 있다.
제1 기판(10)의 활성 영역에 디스차지 불순물 영역(DCI) 마련될 수 있다. 디스차지 불순물 영역(DCI)은 PN 다이오드를 형성하는 도전형 불순물을 포함할 수 있다. 디스차지 불순물 영역(DCI)은 셀 구조체(CP)의 소스 플레이트(20)에 축적된 전하를 방출하기 위한 경로로 이용될 수 있다.
제1 기판(10) 상에 절연층(12)이 마련되어 페이지 버퍼 회로(PBC) 및 디스차지 불순물 영역(DCI)을 덮을 수 있다. 절연층(12) 내에 컨택 구조물(14a-14f)이 마련되어 페이지 버퍼 회로(PBC)에 연결될 수 있다.
셀 구조체(CP)는 소스 플레이트(20) 및 소스 플레이트(20) 상에 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 포함할 수 있다.
소스 플레이트(20)는 제1 로직 구조체(LP1)의 절연층(12) 상에 배치될 수 있다. 소스 플레이트(20)는 제1 방향(FD) 및 제2 방향(SD)으로 확장되는 상면을 가질 수 있다. 소스 플레이트(20)는 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 소스 플레이트(20)는 다결정층 또는 에피택셜층으로 제공될 수 있다.
소스 플레이트(20)는 도전성 컨택 플러그(DCC1)에 의해 관통되며 도전성 컨택 플러그(DCC1)와 전기적으로 연결될 수 있다. 도전성 컨택 플러그(DCC)는 절연층(12) 내에 마련된 컨택 구조물(16a-16f)을 통해서 제1 기판(10)의 디스차지 불순물 영역(DCI)에 연결될 수 있다. 소스 플레이트(20)에 축적된 전하는 도전성 컨택 플러그(DCC1) 및 컨택 구조물(16a-16f)을 경유하여 디스차지 불순물 영역(DCI)을 통해 제1 기판(10)으로 방출될 수 있다.
전극층들(22)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(22)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(22) 중 최하부로부터 적어도 하나는 소스 선택 라인(source select line)을 구성할 수 있다. 전극층들(22) 중 최상부로부터 적어도 하나는 드레인 선택 라인(drain select line)을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(22)은 워드 라인들(word line)을 구성할 수 있다. 층간절연층들(24)은 실리콘 산화물을 포함할 수 있다.
전극층들(22)은 제1 셀 영역(CR1)으로부터 슬리밍 영역(SR)으로 서로 다른 길이로 연장되어, 슬리밍 영역(SR)에서 계단 형상의 단차를 이룰 수 있다. 슬리밍 영역(SR)에서 전극층들(22)은 제1 방향(FD)을 따라서 도 5에 도시된 것과 같은 단차를 이루도록 배치될 수 있다. 도시하지 않았지만, 슬리밍 영역(SR)에서 전극층들(22)은 제2 방향(SD)에서도 단차를 이루도록 배치될 수 있다.
상기 단차에 의하여, 하부의 전극층(22)이 상부의 전극층(22)보다 길게 연장되어 전극층들(22) 각각에 상부로 노출된 컨택 패드 영역이 마련될 수 있다. 전극층(22)의 컨택 패드 영역에 컨택 구조물(27a-27f)의 컨택(27f)이 연결될 수 있다.
제1 셀 영역(CR1)에 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(CSTR)을 구성할 수 있다.
교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 포함하는 적층 구조체 상부에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인(BL)은 하부에 마련된 컨택 구조물(25a,25b)를 통해서 수직 채널(CH)에 연결될 수 있다.
제1 로직 구조체(LP1) 상에 절연층(26)이 마련되어 소스 플레이트(20), 적층 구조체 및 비트 라인들(BL)을 덮을 수 있다. 절연층(26)의 상면은 제2 웨이퍼(W2)와 본딩되는 제1 웨이퍼(W1)의 일면을 구성할 수 있다.
제1 웨이퍼(W1)는 일면에 본딩 패드(BP1)를 구비할 수 있다. 본딩 패드(BP1)는 절연층(26)의 상면으로 노출될 수 있다. 본딩 패드(BP1)는 절연층(26) 내부에 마련된 컨택 구조물(27a-27f)을 통해서 전극층(20)에 연결될 수 있다. 간소화를 위하여, 도 5에는 하나의 전극층(22)에 연결되는 하나의 본딩 패드(BP1)만 나타내었으나, 복수의 전극층들(22)에 각각 연결되는 복수의 본딩 패드들이 마련되어 있는 것으로 이해되어야 할 것이다.
제2 로직 구조체(LP2)는 제2 기판(30) 및 제2 기판(30)의 하면 상에 마련된 로우 디코더(X-DEC) 및 주변 회로(PERI_B)를 포함할 수 있다. 제2 기판(30)은 제1 방향(FD) 및 제2 방향(SD)으로 확장되는 하면을 가질 수 있다. 제2 기판(20)은, 예를 들어 벌크 실리콘 기판, 실리콘-온-인슐레이터(SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장 방식을 통해 형성된 에피택시얼 박막일 수 있다.
로우 디코더(X-DEC) 및 주변 회로(PERI) 각각은 복수의 제2 수평 트랜지스터들(TR2)을 포함할 수 있다. 제2 수평 트랜지스터(TR2)는 제2 기판(30)의 하면 상에 배치된 게이트 절연층(Gox2), 게이트 절연층(Gox2) 하부에 배치된 게이트 전극(GE2), 및 게이트전극(GE2) 양측의 제2 기판(30)의 활성 영역에 배치된 정션들(Jn21 및 Jn22)을 포함할 수 있다. 정션들(Jn21 및 Jn22)은 제2 기판(30)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn21 및 Jn22)의 하나는 제2 수평 트랜지스터(TR2)의 소스 영역으로 이용되고 나머지 하나는 제2 수평 트랜지스터(TR2)의 드레인 영역으로 이용될 수 있다.
제2 기판(30)의 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제2 기판(30)의 제1 셀 영역(CR1) 가장자리에 배치된 제2 수평 트랜지스터들(TR2)은 로우 디코더(X-DEC)를 구성할 수 있다. 로우 디코더(X-DEC)를 구성하는 제2 수평 트랜지스터들(TR2)을 제외한 나머지 제2 수평 트랜지스터들(TR2)은 주변 회로(PERI)를 구성할 수 있다.
제2 기판(30)의 상면에 절연층(32)이 마련될 수 있다. 제2 기판(30)의 하면 상에 절연층(34)이 마련되어 로우 디코더(X-DEC) 및 주변 회로(PERI)를 덮을 수 있다. 절연층(34)의 하면은 제1 웨이퍼(W1)와 본딩되는 제2 웨이퍼(W2)의 일측면을 구성할 수 있다. 제2 웨이퍼(W2)는 일측면에 제1 웨이퍼(W1)의 본딩 패드(BP1)와 본딩되는 본딩 패드(BP2)를 구비할 수 있다. 본딩 패드(BP2)는 절연층(34) 내부에 마련된 컨택 구조물(36a-36f)을 통해서 로우 디코더(X-DEC)에 연결될 수 있다. 도면의 간소화를 위하여, 도 5에는 하나의 본딩 패드(BP2)만 나타내었으나, 본딩 패드(BP1)와 마찬가지로, 셀 구조체(CP)에 포함된 복수의 전극층들(22)에 대응하여 복수의 본딩 패드들(BP2)이 제공되는 것으로 이해되어야 할 것이다.
주변 회로(PERI) 및 로우 디코더(X-DEC)를 구성하는 제2 수평 트랜지스터들(TR2)은 박막 트랜지스터(thin film transistor), 저전압 트랜지스터(low volatage transistor) 및 고전압 트랜지스터(high volatage transistor)를 포함할 수 있다. 페이지 버퍼 회로(PB)를 구성하는 제1 수평 트랜지스터들(TR1)은 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하고, 박막 트랜지스터를 포함하지 않을 수 있다. 게이트 절연층의 두께는 고전압 트랜지스터가 가장 두껍고, 저전압 트랜지스터 및 박막 트랜지스터의 순으로 얇다.
이러한 경우, 제2 로직 구조체(LP2)에 마련된 제2 수평 트랜지스터들(TR2)의 게이트 절연층들(Gox2) 중에서 가장 얇은 두께를 갖는 것의 두께가, 제1 로직 구조체(LP1)에 마련된 제1 수평 트랜지스터들(TR1)의 게이트 절연층들(Gox1) 중에서 가장 얇은 두께를 갖는 것의 두께보다 얇을 것이다. 그리고, 제1 로직 구조체(LP1)에 마련된 제1 수평 트랜지스터들(TR1)의 게이트 절연층(Gox1) 두께의 가짓수는 제2 로직 구조체(LP2)에 마련된 제2 수평 트랜지스터들(TR2)의 게이트 절연층(Gox2) 두께의 가짓수보다 적을 것이다.
주지된 바와 같이, 온도가 허용치 이상으로 올라갈 경우 고열에 의해 수평 트랜지스터에 기능 오류가 발생할 수 있다. 수평 트랜지스터의 허용 가능한 온도는 게이트 절연층의 두께가 얇을 수록 낮고, 반대로 게이트 절연층의 두께가 두꺼울수록 높다.
저전압 트랜지스터 및 고전압 트랜지스터는, 메모리 구조체(CP)의 형성 공정에서의 최대 온도(이하, '공정 임계 온도'라 함)에서 기능 오류를 나타내지 않을 수 있다. 한편, 박막 트랜지스터는 공정 임계 온도에서 기능 오류를 나타낼 수 있지만 빠른 속도로 동작할 수 있다.
제2 로직 구조체(LP2)는 메모리 구조체(CP)와 별도의 웨이퍼 상에 제작되므로 메모리 구조체(CP) 형성 공정의 열에 노출되지 않는 반면에, 제1 로직 구조체(LP1)는 메모리 구조체(CP)와 동일 웨이퍼에 메모리 구조체(CP) 형성 이전에 형성되므로 메모리 구조체(CP) 형성 공정의 열에 노출된다. 메모리 구조체(CP) 형성 공정의 열에 노출되지 않는 제2 로직 구조체(LP2)에 박막 트랜지스터를 포함하는 주변 회로(PERI) 및 로우 디코더(X-DEC)를 배치하고, 메모리 구조체(CP) 형성 공정의 열에 노출되는 제1 로직 구조체(LP1)에는 박막 트랜지스터를 포함하지 않는 페이지 버퍼 회로(PB)를 배치함으로써, 본 실시예에 따른 메모리 장치는 메모리 구조체(CP) 형성 공정의 열에 의한 로직 회로의 기능 오류를 억제할 수 있다.
한편, 단일 웨이퍼에 서로 다른 두께의 게이트 절연층을 형성하기 위한 방법으로, 기판 상에 두꺼운 게이트 절연층을 형성하고, 얇은 게이트 절연층 형성 영역에 마련된 두꺼운 게이트 절연층을 제거하고, 얇은 두께의 게이트 절연층을 추가로 형성하는 방법이 사용될 수 있다. 얇은 게이트 절연층 형성 영역에 마련된 두꺼운 게이트 절연층을 제거하기 위해서는 얇은 게이트 절연층 형성 영역을 노출하는 마스크 패턴을 형성하는 공정, 마스크 패턴에 의해 노출된 두꺼운 게이트 절연층을 식각하는 공정, 식각 후 남아있는 마스크 패턴을 제거하는 스트립 공정 등이 요구될 수 있다. 따라서, 단일 웨이퍼 상에 형성해야 하는 게이트 절연층의 두께가 다양할수록 게이트 절연층 형성을 위한 제조 단계들은 늘어날 것이다.
주지된 바와 같이 제조 단계들이 많아지게 되면 제조 시간 및 제조 비용이 늘어나고 제조 공정 동안에 불량이 발생할 확률이 커질 수 있다. 박막 트랜지스터, 저전압 트랜지스터 및 고전압 트랜지스터를 포함하는 주변 회로(PERI) 및 로우 디코더(X-DEC)를 제2 웨이퍼(W2)에 배치하고, 제1 웨이퍼(W1)에는 저전압 트랜지스터 및 고전압 트랜지스터를 포함하고 박막 트랜지스터는 포함하지 않는 페이지 버퍼 회로(PBC)만 배치함으로써, 본 실시예에 따른 메모리 장치는 제1 로직 구조체(LP1)에 배치되는 제1 수평 트랜지스터들(TR1)의 게이트 절연층들(Gox1) 두께의 가짓수를 제2 로직 구조체(LP2)에 배치되는 제2 수평 트랜지스터들(TR2)의 게이트 절연층들(Gox2) 두께의 가짓수보다 적게 구성할 수 있으므로 제1 웨이퍼(W1)의 게이트 절연층 형성에 필요한 제조 단계들을 줄이어 제조 비용을 줄이고 제조 공정 동안에 발생되는 불량을 줄이는데 기여할 수 있다.
도 6을 참조하면, 제1 셀 영역(CR1)에서 제1 로직 구조체(LP1)의 절연층(12) 상에 소스 플레이트(20)가 배치될 수 있다. 패드 영역(PADR) 및 주변 영역(PR)에서 제1 로직 구조체(LP1)의 절연층(12) 상에 더미 소스 플레이트(20A)가 배치될 수 있다. 더미 소스 플레이트(20A)는 소스 플레이트(20)와 같은 공정 단계에서 생성될 수 있고, 소스 플레이트(20)와 같은 물질로 구성될 수 있다.
제1 셀 영역(CR1)에 소스 플레이트(20)를 관통하는 분리 절연막(40a)이 마련될 수 있다. 분리 절연막(40a)을 관통하여 절연층(12) 내부에 마련된 배선(14a)에 연결되는 도전성 컨택 플러그(DCC2)가 마련될 수 있다.
패드 영역(PADR) 및 주변 영역(PR)의 적어도 하나에서 더미 소스 플레이트(20A)를 관통하는 분리 절연막(40b)이 마련될 수 있다. 분리 절연막(40b)을 관통하여 절연층(12) 내부에 마련된 배선(14d)에 연결되는 도전성 컨택 플러그(DCC3)가 마련될 수 있다. 배선(14a) 및 배선(14d)은 페이지 버퍼 회로(PBC)와 전기적으로 연결될 수 있다.
제1 셀 영역(CR)에서 소스 플레이트(20) 및 분리 절연막(40a) 상에 적층 구조체가 배치될 수 있다. 제1 셀 영역(CR)에 적층 구조체를 관통하며 소정 영역을 둘러싸는 에치 배리어(41)가 마련될 수 있다. 에치 배리어(41)에 둘러싸인 영역은 도 3에 정의된 관통 배선 영역(OFC)에 해당할 수 있다. 적층 구조체는 에치 베리어(41)를 기준으로 서로 다른 구조를 가질 수 있다. 구체적으로, 에치 베리어(41)에 둘러싸인 관통 배선 영역에서 적층 구조체는 복수의 절연층들(23) 및 복수의 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있고, 관통 배선 영역 외부에서 적층 구조체는 복수의 전극층들(22) 및 복수의 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있다.
소스 플레이트(20) 상에 복수의 절연층들(23) 및 복수의 층간절연층들(24)이 교대로 적층된 후에 절연층들(23)이 전그층들(22)로 치환될 수 있다.
절연층들(23)은 희생층 역할을 하는 것으로, 층간절연층들(24)에 대한 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 예컨대, 층간절연층들(24)은 실리콘 산화물일 수 있고, 절연층들(23)은 실리콘 질화물일 수 있다. 상기 절연층들(23)을 전극층들(22)로 치환하는 공정은, 절연층들(23)을 제거하고, 절연층들(23)이 제거된 공간에 전극 물질을 채워 넣는 방식으로 진행될 수 있다. 에치 배리어(41)는 절연층들(23)을 제거하는 공정에서 절연층들(23)의 제거에 사용되는 에천트가 관통 배선 영역으로 유입되는 것을 차단하는 역할을 할 수 있다. 에치 배리어(41)는 절연층들(23)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 절연층들(23)이 실리콘 질화물인 경우, 에치 배리어(41)는 실리콘 산화물일 수 있다.
패드 영역(PADR) 및 주변 영역(PR)에서 더미 소스 플레이트(20A) 상에 더미 적층 구조체가 마련될 수 있다. 더미 적층 구조체는 적층 구조체 형성시에 적층 구조체와 함께 형성될 수 있다.
전술한 절연층들(23)을 제거하는 공정에서 절연층들(23)의 제거에 사용된 에천트가 더미 적층 구조체의 측면을 통해서 침투하여 측면과 가까운 더미 적층 구조체의 외곽부에서 절연층들(23)이 제거되고, 측면과 멀리 떨어진 더미 적층 구조체의 내부에서는 절연층들(23)이 제거되지 않고 남을 것이다. 이에 따라, 측면과 가까운 더미 적층 구조체의 외곽부에서는 절연층들(23)이 전극층들(22)로 치환되고, 측면과 멀리 떨어진 더미 적층 구조체의 내부에서는 절연층들(23)이 전극층들(22)로 치환되지 않을 것이다. 이에 따라, 더미 적층 구조체의 외곽부는 전극층들(22)과 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있고, 외곽부에 의해 둘러싸인 더미 적층 구조체의 내부는 절연층들(23)과 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있다.
제1 셀 영역(CR1)에서 교대로 적층된 절연층들(23) 및 층간절연층들(24)을 관통하여 도전성 컨택 플러그(DCC2)에 연결되는 비아(42)가 마련될 수 있다. 비트 라인(BL)은 컨택 구조물(43a,43b)을 통해서 비아(42)에 연결될 수 있다. 컨택 구조물(43a,43b) 및 비아(42)는 비트 라인(BL)과 페이지 버퍼 회로(PBC)를 연결하는 전기 경로를 구성할 수 있다.
주변 영역(PR)에서 교대로 적층된 절연층들(23) 및 층간절연층들(24)을 관통하여 도전성 컨택 플러그(DCC3)에 연결되는 비아(44)가 마련될 수 있다. 제1 웨이퍼(W1)는 일면에 본딩 패드(BP3)를 구비할 수 있다. 본딩 패드(BP3)는 절연층(26)의 상면으로 노출될 수 있다. 본딩 패드(BP3)는 컨택 구조물(45a-45e)을 통해서 비아(44)에 연결될 수 있다. 컨택 구조물(45a-45e) 및 비아(44)는 본딩 패드(BP3)와 페이지 버퍼 회로(PBC)를 연결하는 전기 경로를 구성할 수 있다. 비록, 본 실시예에서는 비아(44) 및 본딩 패드(BP3)가 주변 영역(PERI)에 배치되는 경우를 나타내나, 비아(44) 및 본딩 패드(BP3)는 패드 영역(PADR)에 배치될 수도 있다.
제1 셀 영역(CR1), 주변 영역(PR) 및 패드 영역(PAD)에서 제2 로직 구조체(LP2)의 제2 기판(30)의 하면 상에 주변 회로(PERI)가 배치될 수 있다. 제2 웨이퍼(W2)는 제1 웨이퍼(W1)와 본딩되는 일측면에 제1 웨이퍼(W1)의 본딩 패드(BP3)와 접합되는 본딩 패드(BP4)를 구비할 수 있다. 본딩 패드(BP4)는 절연층(34)의 하부면으로 노출될 수 있다. 본딩 패드(BP4)는 컨택 구조물(46a-46f)을 통해서 주변 회로(PERI)에 연결될 수 있다. 컨택 구조물(45a-45f)은 본딩 패드(BP4)와 주변 회로(PERI)를 연결하는 전기 경로를 구성할 수 있다.
패드 영역(PADR)에 제2 기판(30)을 관통하는 분리 절연막(50)이 마련될 수 있다. 분리 절연막(50)은 후술되는 플러그(51)와 제2 기판(30) 간을 절연 분리하는 역할을 할 수 있다. 분리 절연막(50)은 제2 기판(30)의 상면으로부터 제2 기판(30)을 관통하는 트렌치를 형성하고 트렌치에 절연막을 충진하여 생성될 수 있다. 트렌치 형성을 위한 식각 공정 중에 식각 로딩으로 인하여 트렌치는 측면 슬로프를 가질 수 있다. 이러한 공정상의 특징으로 인하여, 분리 절연막(50)의 폭은 상부에서 하부로 갈수록 좁아질 수 있다.
제2 기판(30) 및 분리 절연막(50)의 상면은 절연층(32a)으로 덮일 수 있다. 절연층(32a)의 상면으로부터 절연층(32a) 및 분리 절연막(50)을 관통하여 절연층(34) 내부의 배선(37)에 연결되는 플러그(51)가 마련될 수 있다. 배선(37)은 주변 회로(PERI)에 전기적으로 연결될 수 있다.
비록, 본 실시예에서는 분리 절연막(50) 및 플러그(51)가 패드 영역(PADR)에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 분리 절연막(50) 및 플러그(51)는 제2 기판(30)에서 로직 회로(본 실시예의 경우, 로우 디코더(X-DEC) 및 주변 회로(PERI))가 배치되지 아니한 영역에 어디든지 배치 가능하다.
절연층(32a) 상에 배선(52)이 마련되어 플러그(51)와 연결될 수 있다. 절연층(32a) 상에 절연층(32b)이 마련될 수 있다. 절연층(32b)은 패드 영역(PADR)에서 배선(52)의 일부를 노출하는 개구를 가질 수 있다. 개구에 의해 노출되는 배선(52) 부분은 외부 연결 패드(130)를 구성할 수 있다.
도 4 내지 도 6을 참조로 하여 설명된 실시예에 의하면, 페이지 버퍼 회로(PBC)가 메모리 셀 어레이(MCA)와 같은 웨이퍼에 구성되므로 페이지 버퍼 회로(PBC)와 메모리 셀 어레이(MCB)의 비트 라인들(BL)간 연결에 본딩 패드를 사용하지 않을 수 있다. 따라서, 본딩 패드의 개수를 줄이는 것이 가능하고 본딩 패드를 보다 큰 사이즈로 제작하는 것이 가능하므로 웨이퍼 본딩시 패드 얼라인 마진을 향상시키어 본딩 패드들간 연결 불량을 줄이는데 기여할 수 있다.
도 7은 도 5 및 도 6의 적층 구조체 및 더미 적층 구조체의 배치를 예시하는 평면도이다.
도 7을 참조하면, 적층 구조체(STACK)는 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 배치될 수 있다. 더미 적층 구조체(DUMMY_STACK)는 슬리밍 영역(SR), 패드 영역(PADR) 및 주변 영역(PR)에 배치될 수 있다. 적층 구조체(STACK)와 더미 적층 구조체(DUMMY_STACK)는 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)의 가장자리를 따라서 마련된 슬릿에 의해 분리될 수 있다.
적층 구조체(STACK)의 형성이 불필요한 슬리밍 영역(SR), 패드 영역(PADR) 및 주변 영역(PR)에 더미 적층 구조체(DUMMY_STACK)를 배치함으로써, 제1,제2 셀 영역(CR1,CR2)과 그 이외의 영역들(SR,PADR,PR) 간 단차를 줄여줄 수 있다. 따라서, 단차로 인해 후속 공정 과정에서 발생될 수 있는 불량을 억제하는데 기여할 수 있다.
도 8은 본 발명에 따른 메모리 장치의 다른 예시를 보여주는 단면도이다.
도 8을 참조하면, 외부 연결 패드(130)의 구성에 사용되는 배선층에 배선(52a)이 배치될 수 있다. 배선(52a)은 주변 회로(PERI)와 수직 방향(VD)으로 중첩되도록 배치될 수 있다. 배선(52a)은 절연층(32b)에 의해 덮일 수 있다.
제2 기판(30)을 관통하는 분리 절연막들(50a)이 형성될 수 있다. 배선(52a) 하부에서 절연층(32a)의 상면으로부터 절연층(32a) 및 분리 절연막(50a)을 관통하여 절연층(34) 내부의 배선들(38a,38b) 각각에 연결되는 플러그들(51a,51b)가 마련될 수 있다. 배선들(38a,38b)은 주변 회로(PERI)를 구성하는 소자들에 각각 전기적으로 연결될 수 있다. 배선(52a)은 주변 회로(PERI)의 소자들 사이를 연결하는 전기 경로를 제공할 수 있다.
비록, 본 실시에에서는 배선(52a)이 주변 회로(PERI)에 포함된 소자들 간을 연결하는 경우를 나타내었으나, 이에 한정되는 것은 아니다. 배선(52a)은 제2 로직 회로(LP2)에 포함된 소자들 사이를 연결하는데 사용될 수 있다.
배선 배치에 사용되는 배선층의 개수가 많아지면 배선 형성에 필요한 제조 단계들이 많아 지게 되어 제조 시간 및 제조 비용이 늘어나고 제조 공정 동안에 불량이 발생할 확률이 커질 수 있다. 본 실시예에 의하면, 외부 연결 패드(130)의 구성에 사용되는 배선층을 활용하여 제2 로직 회로(LP2)에 포함된 소자들 사이를 연결하는 배선(52a)을 구성함으로써 제2 로직 회로(LP2)의 소자들간 연결에 사용되는 배선들의 배치를 위해 필요한 배선층의 개수를 줄이는 것을 가능하게 할 수 있다. 따라서, 배선층 형성에 필요한 제조 단계들을 줄이어 공정을 단순화함으로써 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 줄일 수 있다.
도 9는 본 발명에 따른 메모리 장치의 다른 예시를 개략적으로 나타낸 도면이다.
도 9를 참조하면, 주변 회로(PERI)가 제1 주변 회로(PERI_A) 및 제2 주변 회로(PERI_B)로 분리되어 제1 웨이퍼(W1)의 제1 로직 회로부(LP1) 및 제2 웨이퍼(W2)의 제2 로직 회로부(LP2)에 배치될 수 있다.
제1 주변 회로(PERI_A)는 제1 로직 구조체(LP1)에서 페이지 버퍼 회로(PBC)가 배치되지 아니한 영역에 배치될 수 있다. 제1 주변 회로(PERI_A)의 일부는 수직 방향(VD)에서 로우 디코더(X-DEC)와 중첩될 수 있다. 제2 주변 회로(PERI_B)는 제2 로직 구조체(LP2)에서 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다. 제2 주변 회로(PERI_B)의 일부는 페이지 버퍼 회로(PBC)과 수직 방향(VD)으로 중첩될 수 있다.
본 실시예에 의하면, 주변 회로(PERI)의 배치에 제1 로직 구조체(LP1)뿐만 아니라 제2 로직 구조체(LP2)를 활용함으로써 레이아웃 사용 효율을 높일 수 있다.
도 10는 도 9의 일부를 나타낸 예시적인 단면도이다. 도 10에서는 제1 셀 영역(CR1), 패드 영역(PAD) 및 주변 영역(PR)을 제2 방향(SD)으로 절취한 단면을 도시한다.
도 10을 참조하면, 제1 주변 회로(PERI_A)는 제1 로직 구조체(LP1)의 제1 기판(10)의 주변 영역(PR) 및 패드 영역(PADR) 상에 배치될 수 있다. 제2 주변 회로(PERI_B)는 제2 로직 구조체(LP2)의 제2 기판(20)의 제1 셀 영역(CR1), 주변 영역(PR) 및 패드 영역(PADR) 상에 배치될 수 있다. 주변 영역(PR) 및 패드 영역(PADR)에서 제1 주변 회로(PERI_A)와 제2 주변 회로(PERI_B)가 수직 방향(VD)으로 서로 중첩될 수 있다.
주변 회로(PERI)에 포함된 박막 트랜지스터들은 제2 로직 구조체(LP2)에 배치되고, 제1 로직 구조체(LP1)에는 배치되지 않을 수 있다. 이러한 경우, 제1 주변 회로(PERI_A)를 구성하는 제1 수평 트랜지스터들(TR1)은 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하고 박막 트랜지스터를 포함하지 않을 수 있고, 제2 주변 회로(PERI_B)를 구성하는 제2 수평 트랜지스터들(TR2)은 저전압 트랜지스터, 고전압 트랜지스터 및 박막 트랜지스터를 포함할 수 있다. 페이지 버퍼 회로(PBC)을 구성하는 제1 수평 트랜지스터들(TR1)은 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하고, 박막 트랜지스터를 포함하지 않을 수 있다. 로우 디코더(X-DEC)를 구성하는 제2 수평 트랜지스터들(TR2)은 저전압 트랜지스터, 고전압 트랜지스터 및 박막 트랜지스터를 포함할 수 있다. 따라서, 박막 트랜지스터들은 제2 로직 구조체(LP2)에만 배치되고, 제1 로직 구조체(LP1)에 배치되지 않을 것이다.
주변 회로(PERI)에 포함된 트랜지스터들을 나누어서 제1 로직 구조체(LP1) 및 제2 로직 구조체(LP2)에 배치하되, 주변 회로(PERI)에 포함된 트랜지스터들 중 박막 트랜지스터들을 메모리 구조체(CP) 형성 공정의 열에 노출되지 않는 제2 로직 구조체(LP2)에만 배치하고, 메모리 구조체(CP) 형성 공정의 열에 노출되는 제1 로직 구조체(LP1)에는 배치하지 않음으로써, 본 실시예에 따른 메모리 장치는 레이아웃 사용 효율을 높이면서 메모리 구조체(CP) 형성 공정의 열에 의한 로직 회로의 기능 오류를 줄이는 것이 가능하다.
그리고, 주변 회로(PERI)에 포함된 트랜지스터들을 나누어서 제1 로직 구조체(LP1) 및 제2 로직 구조체(LP2)에 배치하되, 주변 회로(PERI)에 포함된 트랜지스터들 중 박막 트랜지스터들을 제2 웨이퍼(W2)에만 배치하고, 제1 웨이퍼(W1)에는 저전압 트랜지스터 및 고전압 트랜지스터를 포함하고 박막 트랜지스터는 포함하지 않는 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)만 배치함으로써, 본 실시예에 따른 메모리 장치는 레이아웃 사용 효율을 높이면서 동시에, 제1 웨이퍼(W1)의 게이트 절연층 형성에 필요한 제조 단계들을 줄이어 공정을 단순화할 수 있으므로 제조 비용을 줄이고 제조 공정 동안에 발생되는 불량을 줄일 수 있다.
다른 방안으로, 제1 주변 회로(PERI_A)는 페이지 버퍼 회로(PBC)에 연계되는 주변 회로를 포함할 수 있고, 제2 주변 회로(PERI_B)는 로우 디코더(X-DEC)에 연계되는 주변 회로를 포함할 수도 있다.
주변 영역(PR)에서 더미 소스 플레이트(20A)를 관통하는 분리 절연막(40c)이 마련될 수 있다. 분리 절연막(40c)을 관통하여 절연층(12) 내부에 마련된 컨택 구조물(61a-61f)에 연결되는 도전성 컨택 플러그(DCC4)가 마련될 수 있다. 컨택 구조물(61a-61f)은 제1 주변 회로(PERI_A)에 연결될 수 있다. 더미 소스 플레이트(20A) 상에 교대로 적층된 복수의 절연층들(23) 및 복수의 층간절연층들(24)을 수직 방향(VD)으로 관통하여 도전성 컨택 플러그(DCC4)에 연결되는 비아(62)가 마련될 수 있다.
제1 웨이퍼(W1)는 일면에 본딩 패드(BP5)에 구비할 수 있다. 본딩 패드(BP5)는 절연층(26)의 상면으로 노출될 수 있다. 본딩 패드(BP)는 절연층(26) 내부에 마련된 컨택 구조물(63a-63e)를 통해서 비아(62)에 연결될 수 있다. 컨택 구조물(63a-63e), 비아(62), 도전성 컨택 플러그(DCC3) 및 컨택 구조물(61a-61c)는 본딩 패드(BP5)와 제1 주변 회로(PERI_A)를 연결하는 전기 경로를 구성할 수 있다.
제2 웨이퍼(W2)는 제1 웨이퍼(W1)와 본딩되는 일측면에 본딩 패드(BP5)에 본딩되는 본딩 패드(BP6)를 구비할 수 있다. 본딩 패드(BP6)는 절연층(34)의 하면으로 노출될 수 있다. 본딩 패드(BP6)는 절연층(34) 내부에 마련된 컨택 구조물(64a-64f)을 통해서 제2 주변 회로(PERI_B)에 연결될 수 있다.
도 11은 본 발명에 따른 메모리 장치의 ESD 소자의 배치를 예시하는 도면이다.
도 11을 참조하면, 메모리 장치는 복수의 외부 연결 패드들(130)에 연결되는 복수의 ESD 소자들(E)을 포함할 수 있다. ESD 소자(E)는 외부 연결 패드(130)에 연결되어 외부 연결 패드(130)에 강한 전압이 인가되었을 때 전하를 방출함으로써 내부 회로를 보호하는 역할을 하는 것으로, 이러한 기능 구현을 위해서 ESD 소자(E)는 패드(130)에 비해 큰 평면 사이즈를 가질 수 있다.
복수의 ESD 소자들(E)의 일부는 주변 영역(PR)에서 제2 로직 구조체(LP2)의 제2 기판(30) 상에 배치될 수 있다. 나머지 ESD 소자들(E)은 패드 영역(PADR)에서 제1 로직 구조체(LP1)의 제1 기판(10) 상에 배치될 수 있다. ESD 소자들(E)을 하나의 기판 상에 배치하지 않고 두 개의 기판에 나누어서 배치하고, ESD 소자들(E)의 일부를 주변 영역(PERI)에 배치함으로써, 본 실시예에 따른 메모리 장치는 ESD 소자들(E)로 인한 패드 영역(PADR)의 면적 증가를 억제하고, 패드 영역(PADR)의 사이즈를 줄이는데 기여할 수 있다.
도 12는 본 발명에 따른 메모리 장치의 다른 예시를 개략적으로 나타낸 도면이다.
도 12를 참조하면, 로우 디코더(X-DEC)가 패스 트랜지스터 회로(PASS_TR) 및 블록 스위치 회로(BLK_SW)로 분리되어 제1 웨이퍼(W1)의 제1 로직 회로부(LP1) 및 제2 웨이퍼(W2)의 제2 로직 회로부(LP2)에 배치될 수 있다. 패스 트랜지스터 회로(PASS_TR)는 제2 웨이퍼(W2)의 제2 로직 회로부(LP2)에 배치될 수 있고, 블록 스위치 회로(BLK_SW)는 제1 웨이퍼(W1)의 제1 로직 회로부(LP1)에 배치될 수 있다.
패스 트랜지스터 회로(PASS_TR)는 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제1,제2 셀 영역(CR1,CR2) 가장자리에서 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다. 블록 스위치 회로(BLK_SW)은 슬리밍 영역(SR)에 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다.
본 실시예에 의하면, 로우 디코더(X-DEC)의 블록 스위치 회로(BLK_SW)를 제1 로직 회로부(LP1)에 배치하여 제2 로직 회로부(LP2) 상에서 로우 디코더(X-DEC)의 점유 면적을 줄일 수 있으므로, 주변 회로(PERI)의 배치에 활용 가능한 제2 로직 회로부(LP2)의 면적을 늘릴 수 있다.
도 13은 본 발명에 따른 메모리 장치의 예시적인 단면도이다. 도 13은 발명의 이해를 돕기 위한 도면으로, 특정 방향을 따라서 절취한 단면이 아님을 유념해야 할 것이다.
도 13을 참조하면, 제1 셀 영역(CR1)에서 비트 라인들(BL) 상부의 배선층(M1)에 소스 전극(SE)이 배치될 수 있다. 앞서, 도 6을 참조로 하여 설명한 바와 같이, 비트 라인(BL)과 페이지 버퍼 회로(PBC) 간을 연결하는 배선 구조물이 비트 라인(BL) 하부에 구성되므로, 제1 셀 영역(CR1)에서 비트 라인들(BL) 상부의 배선층(M1)은 비트 라인(BL)과 페이지 버퍼 회로(PBC) 간을 연결하는 배선 구조물을 구성하는데 사용되지 않을 것이다.
배선 구조물의 구성에 사용되지 않는 배선층(M1)의 제1 셀 영역(CR1)에 소스 전극(SE)이 배치될 수 있다. 소스 전극(SE)은 제1 셀 영역(CR1)에 대응하는 평판 형태로 제공될 수 있다. 제1 셀 영역(CR1)에서 소스 전극(SE)은 소스 플레이트(20)와 수직 방향(VD)으로 중첩될 수 있다.
소스 전극(SE) 하부에 적층 구조물을 관통하여 소스 플레이트(20)에 연결되는 컨택 구조물(71a-71e)이 마련되어 소스 전극(SE)과 소스 플레이트(20)를 연결할 수 있다. 도면의 간소화를 위하여, 도 13d서는 컨택 구조물(71a-71e)을 하나만 도시하였으나, 소스 전극(SE)과 소스 플레이트(20) 사이에 복수의 컨택 구조물들이 병렬적으로 연결될 수 있다.
제1 웨이퍼(W1)는 제2 웨이퍼(W2)와 본딩되는 일면에 복수의 본딩 패드들(BP7)을 구비할 수 있다. 복수의 본딩 패드들(BP7)이 하나의 소스 전극(SE)에 공통으로 연결될 수 있다.
제2 웨이퍼(W2)의 제2 기판(30) 하면 상에 복수의 소스 트랜지스터들(SCTR)이 마련될 수 있다. 제2 웨이퍼(W2)는 제1 웨이퍼(W1)와 본딩되는 일측면에 본딩 패드들(BP7)에 각각 본딩되는 복수의 본딩 패드들(BP8)을 구비할 수 있다.
본딩 패드들(BP8) 각각은 절연층(34) 내부에 마련된 컨택 구조물(72a-72d)을 통해서 소스 트랜지스터(SCTR)의 소스/드레인 영역들의 어느 한쪽에 연결될 수 있다. 제2 기판(30) 상면을 덮는 절연층(32a) 상에 소스 라인(SL)이 마련될 수 있다.
소스 라인(SL)은 외부 연결 패드(130)를 구성하기 위한 배선층을 이용하여 구성될 수 있고, 외부 연결 패드(130)와 동일한 층에 배치될 수 있다. 소스 라인(SL)은 제1 셀 영역(CR1)으로부터 패드 영역(PADR)으로 연장될 수 있고, 패드 영역(PADR)에서 외부 연결 패드(130)에 연결될 수 있다. 소스 라인(SL)에 연결된 외부 연결 패드(130)는 접지 전압(Vss)용 외부 연결 패드일 수 있다.
제1 셀 영역(CR1)에서 소스 라인(SL)은 소스 전극(SE)과 수직 방향(VD)으로 중첩될 수 있다. 제2 기판(30)에 분리 절연막(80)이 마련될 수 있다. 분리 절연막(80)은 제2 기판(30)의 상면으로부터 제2 기판(30)을 관통할 수 있다. 제1 셀 영역(CR1)에서 소스 배선(SL) 하부에 절연층(32a) 및 분리 절연막(80)을 관통하여 절연층(34) 내부의 배선(81)에 연결되는 플러그(82)가 마련될 수 있다. 배선(81)은 컨택 구조물(83a-83c)을 통해서 소스 트랜지스터(SCTR)의 소스/드레인 영역들의 다른 한쪽에 연결될 수 있다.
소스 라인(SL)과 소스 전극(SE) 사이에 플러그(82), 배선(81), 컨택 구조물(83a-83c), 소스 트랜지스터(SCTR), 컨택 구조물(72a-72d) 및 본딩 패드들(BP7,PAD8)이 직렬로 연결되어, 하나의 전기 경로를 구성할 수 있다. 복수의 전기 경로들이 소스 라인(SL)과 소스 전극(SE) 사이에 병렬적으로 연결될 수 있다.
독출 동작 또는 검증 동작시 소스 라인(SL)으로부터의 접지 전압(VSS)이 소스 플레이트(20)에 제공되며, 이상적으로 소스 플레이트(20)는 접지 레벨이 되어야 할 것이다. 그런데, 소스 플레이트(20)는 그 자체가 저항으로 작용하고, 독출 동작 또는 검증 동작시 수직 채널들(CH)을 통해서 비트 라인들(BL)로부터 소스 플레이트(20)로 향하는 전류가 크기 때문에 소스 플레이트(20)의 전위는 상승할 것이다. 이를 소스 라인 바운싱 현상이라고 한다. 결국, 소스 플레이트(20)의 저항 때문에 독출 대상 메모리 셀(또는 검증 대상 메모리 셀)의 센싱 전류는 감소되고, 이로 인해 메모리 셀의 문턱 전압이 독출 전압(또는 검증 전압)보다 낮음에도 불구하고 프로그램된 셀로 인식될 수 있다. 이에 따라, 독출 동작인 경우에 프로그램되지 않은 메모리 셀이 프로그램된 셀로 독출되는 독출 폐일(read fail)이 발생할 수 있고, 검증 동작인 경우에 프로그램이 완료되지 않은 메모리 셀이 프로그램 완료된 셀로 인식되어 다음 프로그램 동작에서 더 이상 프로그램되지 않는 언더 프로그램(under program)이 발생할 수 있다.
소스 라인(SL)과 소스 전극(SE) 사이를 연결하는 전기 경로가 소스 전극(SE)과 소스 라인(SL) 간 중첩 영역에 배치될 수 있다. 소스 전극(SE)과 소스 플레이트(20) 간을 연결하는 컨택 구조물(71a-71e)은 소스 전극(SE)과 소스 플레이트(20) 간 중첩 영역에 배치될 수 있다.
비트 라인들(BL) 상부 배선층(M1)의 미사용 영역을 활용하여 소스 전극(SE)을 제1 셀 영역(CR1)에 대응하는 평판 형태로 구성할 수 있으므로, 소스 전극(SE)과 소스 라인(SL) 간 중첩 면적, 그리고 소스 전극(SE)과 소스 플레이트(20) 간 중첩 면적을 늘리는 것이 가능하다. 따라서, 소스 라인(SL)과 소스 전극(SE) 사이를 연결하는 전기 경로들 및 소스 전극(SE)과 소스 플레이트(20) 간을 연결하는 컨택 구조물들(71a-71e)의 개수를 늘리는 것이 가능하고, 소스 플레이트(20)에 접속되는 컨택 구조물들(71a-71e)간 간격을 줄이는 것이 가능하므로 소스 플레이트(20)의 저항으로 인한 소스 플레이트(20)의 전위 상승을 억제하여 소스 바운싱 현상을 줄여 줄 수 있다.
도 14는 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 단면도이다.
도 14를 참조하면, 제1 로직 구조체(LP1)의 제1 기판(10) 상에 소스 트랜지스터(SCTR)가 마련될 수 있다. 소스 트랜지스터(SCTR)는 제1 기판(10)의 슬리밍 영역(SR)에 배치될 수 있다.
소스 플레이트(20)는 도전성 컨택 플러그(DCC5)에 의해 관통되고 도전성 컨택 플러그(DCC5)에 전기적으로 연결될 수 있다. 도전성 컨택 플러그(DCC5)는 절연층(12) 내에 마련된 컨택 구조물(81a-81f)을 통해서 소스 트랜지스터(SCTR)의 소스/드레인 영역의 하나에 연결될 수 있다.
슬리밍 영역(SR)에서 소스 플레이트(20)를 관통하는 분리 절연막(40d)이 마련될 수 있다. 분리 절연막(40d)을 관통하여 절연층(12) 내부에 마련된 컨택 구조물(82a-82f)에 연결되는 도전성 컨택 플러그(DCC6)가 마련될 수 있다. 컨택 구조물(82a-82f)은 소스 트랜지스터(SCTR)의 소스/드레인 영역의 다른 하나에 연결될 수 있다.
제1 웨이퍼(W1)는 일면에 본딩 패드(BP9)에 구비할 수 있다. 본딩 패드(BP9)는 절연층(26)의 상면으로 노출될 수 있다. 본딩 패드(BP9)는 절연층(26) 내부에 마련된 컨택 구조물(83a-83f)를 통해서 도전성 컨택 플러그(DCC6)에 연결될 수 있다. 도전성 컨택 플러그(DCC5), 컨택 구조물(81a-81f), 소스 트랜지스터(SCTR), 컨택 구조물(82a-82f), 도전성 컨택 플러그(DCC6) 및 컨택 구조물(83a-83f)은 본딩 패드(BP9)와 소스 플레이트(20)를 전기적으로 연결하는 전기 경로를 구성할 수 있다.
제2 로직 구조체(LP2)는 제2 기판(30)의 상면을 덮는 절연층(32a) 상에 마련된 소스 라인(SL)을 포함할 수 있다. 슬리밍 영역(SR)에서 소스 라인(SL) 하부에 제2 기판(30)을 관통하는 분리 절연막(84)이 마련될 수 있다. 분리 절연막(84)은 제2 기판(30)의 상면으로부터 기판(30)을 관통할 수 있다. 절연층(32a)의 상면으로부터 절연층(32a) 및 분리 절연막(84)을 관통하여 절연층(34) 내부의 배선(85)에 연결되는 플러그(86)가 마련될 수 있다.
제2 웨이퍼(W2)는 제1 웨이퍼(W1)와 본딩되는 일측면에 본딩 패드(BP9)에 본딩되는 본딩 패드(BP10)를 구비할 수 있다. 본딩 패드(BP10)는 절연층(34) 내부에 마련된 컨택 구조물(87a-87d)을 통해서 배선(85)에 연결될 수 있다.
도 15는 본 발명의 일 실시예 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 15는 참조하면, 제1 로직 구조체(LP)는 로우 디코더(X-DEC) 및 주변 회로(PERI)를 포함할 수 있다. 제2 로직 구조체(LP2)는 페이지 버퍼 회로(PBC)을 포함할 수 있다.
로우 디코더(X-DEC)의 패스 트랜지스터 회로(PASS_TR)는 제1 로직 구조체(LP1)의 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제1,제2 셀 영역(CR1,CR2)의 가장자리에 제2 방향(SD)으로 신장되는 형태로 배치될 수 있다. 로우 디코더(X-DEC)의 블록 스위치 회로(BLK_SW)는 패스 트랜지스터 회로(PASS_TR)와 인접하며 제2 방향(SD)으로 신장되는 형태로 배치될 수 있다. 주변 회로(PERI)는 제1 로직 구조체(LP1)에서 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다.
페이지 버퍼 회로(PBC)는 제2 로직 구조체(LP2)의 제1,제2 셀 영역(CR1,CR2)에 배치될 수 있다. 페이지 버퍼 회로(PBC)는 메모리 셀 어레이들(MCA)의 상부에서 메모리 셀 어레이들(MCA)과 수직 방향(VD)으로 중첩될 수 있다. 페이지 버퍼 회로(PBC)의 일부는 제1 로직 구조체(LP1)의 로우 디코더(X-DEC)와 수직 방향(VD)으로 중첩될 수 있다.
페이지 버퍼 회로(PBC)를 메모리 셀 어레이(MCA) 상부 제2 웨이퍼(W2)의 제2 로직 구조체(LP2)에 배치하고, 로우 디코더(X-DEC)를 제1 웨이퍼(W1)의 메모리 셀 어레이(MCA) 하부 제1 로직 구조체(LP1)에 배치함으로써, 본 발명의 일실시예에 따른 메모리 장치는 레이아웃 이용 효율을 높여줄 수 있다. 또한, 주변 회로(PERI)를 로우 디코더(X-DEC)와 별도의 웨이퍼에 배치함으로써, 본 실시예에 따른 메모리 장치는 로우 디코더(X-DEC)로 인한 주변 회로(PERI)의 배치상 제약 사항을 해소할 수 있다.
도 16은 도 15의 일부분을 도시한 단면도이다. 도 16에서는 제1 셀 영역(CR1) 및 슬리밍 영역(SR)을 제1 방향(FD)으로 절취한 단면을 도시한다.
도 16을 참조하면, 제1 로직 구조체(LP1)의 제1 기판(10) 상에 로우 디코더(X-DEC) 및 주변 회로(PERI)가 배치될 수 있다. 로우 디코더(X-DEC)는 슬리밍 영역(SR) 및 이에 인접한 셀 영역(CR)의 가장자리에 배치될 수 있다. 주변 회로(PERI)는 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다.
셀 구조체(CP)는 소스 플레이트(20) 및 소스 플레이트(20) 상에 배치된 적층 구조체를 포함할 수 있다. 소스 플레이트(20)는 슬리밍 영역(SR)에 배치되지 않을 수 있다. 적층 구조체는 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 포함할 수 있다. 전극층들(22)은 셀 영역(CR)으로부터 슬리밍 영역(SR)으로 서로 다른 길이로 연장되어 슬리밍 영역(SR)에서 계단 형상의 단차를 이룰 수 있다.
슬리밍 영역(SR)에서 적층 구조체를 관통하는 에치 배리어(41a)가 마련될 수 있다. 적층 구조체는 에치 베리어(41a)를 기준으로 서로 다른 구조를 가질 수 있다. 구체적으로, 에치 베리어(41a)에 둘러싸인 내부에서 적층 구조체는 복수의 절연층들(23) 및 복수의 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있고, 에치 베리어(41a) 바깥쪽에서 적층 구조체는 복수의 전극층들(22) 및 복수의 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있다.
절연층(12) 내에 로우 디코더(X-DEC)에 연결되는 컨택 구조물(91a-91e)이 마련될 수 있다. 전극층들(22)의 계단 구조 상부의 절연층(26) 내에 배선(92)이 마련될 수 있다. 배선(92)은 비트 라인들(BL)과 같은 층에 배치될 수 있다. 배선(92)의 일단부는 컨택 구조물(93a-93c)을 통해서 전극층(20)에 연결될 수 있다. 배선의 타단부는 비아(94)를 통해서 컨택 구조물(91a-91e)에 연결될 수 있다. 비아(94)는 교대로 적층된 복수의 절연층들(23) 및 복수의 층간절연층들(24)을 관통할 수 있다.
컨택 구조물(93a-93c), 배선(92), 비아(94) 및 컨택 구조물(91a-91e)는 전극층(22)과 로우 디코더(X-DEC) 간을 연결하는 전기 경로를 구성할 수 있다. 도면의 간소화를 위하여, 도 16에는 하나의 전극층(22)이 로우 디코더(X-DEC)에 연결되는 것으로 도시되어 있으나, 복수의 전극층들(22)이 각각 개별적인 전기 경로를 통해서 로우 디코더(X-DEC)에 연결되는 것으로 이해되어야 할 것이다.
제1 웨이퍼(W1)의 일면에 본딩 패드(BP11)가 마련될 수 있다. 본딩 패드(BP11)는 절연층(26) 내부에 마련된 컨택 구조물(95a-95b)을 통해서 비트 라인(BL)에 연결될 수 있다. 도면의 간소화를 위하여, 도 17에는 일부 비트 라인들(BL)에 연결되는 본딩 패드(BP11)만 나타내었으나, 웨이퍼(W1)의 일면에 비트 라인들(BL) 각각에 연결되는 복수의 본딩 패드들이 구비되어 있는 것으로 이해되어야 할 것이다.
제2 로직 구조체(LP2)의 제2 기판(30)의 하면 상에 페이지 버퍼 회로(PBC)가 마련될 수 있다. 페이지 버퍼 회로(PBC)는 제2 기판(30)의 셀 영역(CR)에 배치될 수 있다. 페이지 버퍼 회로(PBC)의 일부는 로우 디코더(X-DEC)와 수직 방향(VD)으로 중첩될 수 있다.
제2 웨이퍼(W2)는 제1 웨이퍼(W1)와 본딩되는 일측면에 본딩 패드(BP11)과 본딩되는 본딩 패드(BP12)를 구비할 수 있다. 본딩 패드(BP12)는 절연층(34) 내에 마련된 컨택 구조물(96a-96f)를 통해서 페이지 버퍼 회로(PBC)에 연결될 수 있다.
도 15 및 도 16을 참조로 하여 설명된 실시예에 의하면, 로우 디코더(X-DEC)가 메모리 셀 어레이(MCA)와 같은 웨이퍼에 구성되므로 로우 디코더(X-DEC)와 메모리 셀 어레이(MCA)의 비트 라인들(BL)간 연결에 본딩 패드를 사용하지 않을 수 있다. 따라서, 본딩 패드의 개수를 줄이는 것이 가능하고 본딩 패드를 보다 큰 사이즈로 제작하는 것이 가능하므로 웨이퍼 본딩시 패드 얼라인 마진을 향상시키어 본딩 패드들간 연결 불량을 줄이는데 기여할 수 있다.
도 17은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 개략적인 사시도이다.
도 17을 참조하면, 주변 회로(PERI)가 제1 주변 회로(PERI_A) 및 제2 주변 회로(PERI_B)로 분리되어, 제1 웨이퍼(W1)의 제1 로직 회로부(LP1) 및 제2 웨이퍼(W2)의 제2 로직 회로부(LP2)에 배치될 수 있다.
제1 주변 회로(PERI_A)는 제1 로직 구조체(LP1)에서 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다. 제1 주변 회로(PERI_A)의 일부는 수직 방향(VD)에서 페이지 버퍼 회로(PBC)와 중첩될 수 있다. 제2 주변 회로(PERI_B)는 제2 로직 구조체(LP2)에서 페이지 버퍼 회로(PBC)가 배치되지 아니한 영역에 배치될 수 있다. 제2 주변 회로(PERI_B)의 일부는 로우 디코더(X-DEC)와 수직 방향(VD)으로 중첩될 수 있다.
앞서, 도 10을 참조로 하여 설명한 바와 같이, 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 구성하는 수평 트랜지스터들은 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함할 수 있다. 주변 회로(PERI)를 구성하는 수평 트랜지스터들은 박막 트랜지스터들, 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함할 수 있다.
제1 로직 구조체(LP1)에 배치되는 제1 주변 회로(PERI_A)는 주변 회로(PERI)를 구성하는 저전압 트랜지스터들 및 고전압 트랜지스터들의 적어도 하나를 포함하고, 박막 트랜지스터를 포함하지 않을 수 있다. 주변 회로(PERI)를 구성하는 박막 트랜지스터들은 제2 로직 구조체(LP2)에 배치될 수 있다. 제2 로직 구조체(LP2)에 배치되는 제2 주변 회로(PERI_B)는 박막 트랜지스터들, 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함할 수 있다.
본 실시예에 의하면, 주변 회로(PERI)의 배치에 제1 로직 구조체(LP1)뿐만 아니라 제2 로직 구조체(LP2)를 활용함으로써 레이아웃 사용 효율을 높일 수 있다. 그리고, 주변 회로(PERI)의 박막 트랜지스터들을 제1 로직 구조체(LP1)에 배치하지 않고 제2 로직 구조체(LP2)에만 배치함으로써 메모리 구조체(CP) 형성 공정의 열에 의한 박막 트랜지스터들의 기능 오류를 방지할 수 있다. 게다가, 제1 웨이퍼(W1)에 박막 트랜지스터는 포함하지 않는 제1 주변 회로(PERI_A) 및 로우 디코더(X-DEC)를 배치함으로써, 본 실시예에 따른 메모리 장치는 제1 웨이퍼(W1)의 게이트 절연층 형성에 필요한 제조 단계들을 줄이어 공정을 단순화할 수 있으므로 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 줄이는데 기여할 수 있다.
다른 방안으로, 제1 주변 회로(PERI_A)는 로우 디코더(X-DEC)에 연계되는 주변 회로를 포함할 수 있고, 제2 주변 회로(PERI_B)는 페이지 버퍼 회로(PBC)에 연계되는 주변 회로를 포함할 수 있다.
도 18은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 개략적인 단면이다.
도 18을 참조하면, 로우 디코더(X-DEC)의 패스 트랜지스터 회로(PASS_TR) 및 주변 회로(PERI)가 제1 웨이퍼(W1)의 제1 로직 회로부(LP1)에 배치될 수 있고, 로우 디코더(X-DEC)의 블록 스위치 회로(BLK_SW) 및 페이지 버퍼 회로(PBC)가 제2 웨이퍼(W2)의 제2 로직 회로부(LP2)에 배치될 수 있다.
패스 트랜지스터 회로(PASS_TR)는 제1 로직 회로부(LP1)의 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제1 로직 회로부(LP1)의 제1,제2 셀 영역(CR1,CR2) 가장자리에서 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다. 블록 스위치 회로(BLK_SW)은 제2 로직 회로부(LP2)의 슬리밍 영역(SR)에 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다.
본 실시예에 의하면, 로우 디코더(X-DEC)의 블록 스위치 회로(BLK_SW)를 제2 로직 회로부(LP2)에 배치하여 제1 로직 회로부(LP1)에서 로우 디코더(X-DEC)가 점유하는 면적을 줄일 수 있으므로, 주변 회로(PERI)의 배치에 활용 가능한 제1 로직 회로부(LP1)의 면적을 늘릴 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 19를 참조하면, 제2 웨이퍼(W2)의 제2 기판(30)은 절연층(30a) 및 절연층(30a) 상에 적층된 반도체층(30b)을 포함할 수 있다. 절연층(30a)은 실리콘 산화물을 포함할 수 있다. 반도체층(30b)은 실리콘 또는 게르마늄을 포함할 수 있다. 제2 기판(30)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 반도체층(30b)의 상면은 제2 기판(30)의 활성면을 구성할 수 있고, 절연층(30a)의 하부면은 제2 기판(30)의 후면을 구성할 수 있다.
제2 기판(30)의 활성면 측에 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치될 수 있다. 제2 기판(30)의 후면으로부터 제2 기판(30)을 관통하는 분리 절연막(97)이 마련될 수 있다. 분리 절연막(97)은 산화물로 구성될 수 있다.
분리 절연막(97)은 후술되는 플러그들(98a,98b)에 의해 관통될 수 있으며, 플러그들(98a,98b)과 제2 기판(30) 간을 절연하는 역할을 할 수 있다. 분리 절연막(97)은 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되지 아니한 영역에 연속적으로 형성될 수 있다. 분리 절연막(97)을 각 플러그(98a 또는 98b)의 주위에만 국부적으로 형성할 경우, 반도체층(30b)과 플러그들(98a,98b) 간 커플링이 과도하게 커지게 되어 메모리 장치의 전기적 특성이 저하될 수 있다. 분리 절연막(97)은 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되지 아니한 영역에 연속적으로 배치되고, 플러그들(98a,98b)은 제2 기판(30)과 소정 간격 이상 이격된 위치에서 분리 절연막(97)을 관통할 수 있다. 이에 따라, 반도체층(30b)과 플러그들(98a,98b) 사이의 분리 절연막(97)의 두께를 확보하는 것이 가능하게 되어 반도체층(30b)과 플러그들(98a,98b)간 커플링 캐패시턴스를 줄여줄 수 있다.
비록, 본 실시예에서는 제2 로직 구조체(LP2)에 포함된 소자들이 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 구성하고, 제1 로직 구조체(LP1)에 포함된 소자들이 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 구성하는 경우를 나타내나, 이에 한정되는 것은 아니며 제1 로직 구조체(LP1)에 포함된 소자들이 구성하는 회로와 제2 로직 구조체(LP2)에 포함된 소자들이 구성하는 회로는 전술한 실시예들에서 설명된 바와 같이 변경될 수 있다.
제2 웨이퍼(W2)는 제2 기판(30)의 후면이 제1 웨이퍼(W1)의 상면과 접하도록 페이스 업 형태로 제1 웨이퍼(W1) 상에 본딩될 수 있다. 제2 기판(30)의 후면을 구성하는 절연층(30b)과 제1 웨이퍼(W1)의 상면을 구성하는 절연층(26)이 서로 본딩될 수 있다. 절연층(30b)과 마찬가지로, 절연층(26)도 산화물로 구성될 수 있다.
제2 기판(30)의 활성면 상에 절연층(34)이 마련되어 로우 디코더(X-DEC) 및 주변 회로(PERI)를 덮을 수 있다. 절연층(34) 내에 전극층(22)에 전기적으로 연결되는 배선(27a)이 마련될 수 있다. 절연층(34) 및 분리 절연막(50)을 관통하여 배선(27a)에 연결되는 플러그(98a)가 마련될 수 있다. 플러그(98a)는 제1 웨이퍼(W1)와 제2 웨이퍼(W2)간 본딩면을 관통할 수 있고, 플러그(98a)의 하단부는 배선(27a)에 직접 연결될 수 있다.
제1 웨이퍼(W1)의 절연층(26) 내에 제1 주변 회로(PERI_A)에 전기적으로 연결된 배선(27b)이 배치될 수 있다. 절연층(34) 및 분리 절연막(50)을 관통하여 배선(27b)에 연결되는 플러그(98b)가 마련될 수 있다. 플러그(98b)는 제1 웨이퍼(W1)와 제2 웨이퍼(W2)간 본딩면을 관통할 수 있고, 플러그(98b)의 하단부는 배선(27b)에 직접 연결될 수 있다.
절연층(34) 및 플러그들(98a,98b) 상에 배선들(52b,52c)이 마련되어 플러그들(98a,98b)에 각각 연결될 수 있다. 배선들(52b,52c)은 외부 연결 패드(130) 형성시 외부 연결 패드(130)와 함께 생성될 수 있으며, 외부 연결 패드(130)와 동일한 물질로 구성될 수 있다. 배선(52b)은 컨택 구조물(99a-99f)을 통해서 로우 디코더(X-DEC)에 연결될 수 있고, 배선(52c)은 컨택 구조물(99g-99j)을 통해서 제2 주변 회로(PERI_B)에 연결될 수 있다.
본 실시예에서는, 앞서 설명한 실시예들과 다르게 제1 웨이퍼(W1)에 마련된 소자와 제2 웨이퍼(W2)에 마련된 소자 간 연결에 본딩 패드들이 사용되지 않는다. 따라서, 제1,제2 웨이퍼(W1,W2)간 본딩시에 본딩 패드들을 정렬시키지 않아도 되므로 패드 미스 얼라인으로 인한 연결 불량 문제를 해소할 수 있다.
도 20 및 도 21는 제1 웨이퍼와 제2 웨이퍼간 연결 구조를 나타낸 예시적인 단면도들이다.
도 2을 참조하면, 분리 절연막(97)은 제2 기판(30)의 실리콘층(30a)을 관통하고 제2 기판(30)의 절연층(30b)을 관통하지 않을 수 있다. 플러그(98a)는 절연층(34) 및 분리 절연막(97)을 관통하고 제2 기판(30)의 절연층(30b)을 관통하지 않을 수 있다. 제2 기판(30)의 절연층(30b)의 하면으로부터 절연층(30b)을 관통하여 플러그(98a)에 연결되는 본딩 패드(BP14)가 마련될 수 있다. 본딩 패드(BP14)는 제2 웨이퍼(W2)와 본딩되는 제1 웨이퍼(W1)의 일면에 마련된 본딩 패드(BP13)와 본딩될 수 있다.
도 21를 참조하면, 분리 절연막(97)은 제2 기판(30)의 실리콘층(30a) 및 절연층(30b)을 관통할 수 있다. 본딩 패드(BP13)가 마련된 제1 웨이퍼(W1)의 일면에 제2 웨이퍼(W2)가 본딩된 후에, 절연층(34)의 상부면으로부터 절연층(34) 및 분리 절연막(97)을 관통하여 본딩 패드(BP13)에 연결되는 플러그(98a)가 마련될 수 있다. 플러그(98a)의 하단은 제1 웨이퍼(W1)의 본딩 패드(BP13)에 직접 연결될 수 있다.
도 22는 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 23은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (34)

  1. 제1 웨이퍼 및 상기 제1 웨이퍼 상에 스택 및 본딩된 제2 웨이퍼를 포함하며,
    상기 제1 웨이퍼는, 메모리 셀 어레이를 포함하는 셀 구조체; 및
    상기 셀 구조체 하부에 배치되며 칼럼 제어 회로를 포함하는 제1 로직 구조체;를 포함하고,
    상기 제2 웨이퍼는 로우 제어 회로를 포함하는 제2 로직 구조체를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 칼럼 제어 회로의 일부와 상기 로우 제어 회로의 일부가 상기 제1,제2 웨이퍼의 스택 방향에서 서로 중첩되는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서, 상기 로우 제어 회로는 로우 디코더를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 로우 제어 회로는 패스 트랜지스터 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서, 상기 패스 트랜지스터 회로를 제어하는 블록 스위치 회로를 더 포함하며,
    상기 블록 스위치 회로는 상기 제1 로직 구조체에 배치되는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 주변 회로를 더 포함하며,
    상기 주변 회로는 상기 제2 로직 구조체에서 상기 로우 제어 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서, 제1 주변 회로 및 제2 주변 회로를 더 포함하며,
    상기 제1 주변 회로는 상기 제1 로직 구조체에서 상기 칼럼 제어 회로가 배치되지 아니한 영역에 배치되고,
    상기 제2 주변 회로는 상기 제2 로직 구조체에서 상기 로우 제어 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서, 상기 제1 주변 회로는 복수의 제1 수평 트랜지스터들을 포함하고, 상기 제2 주변 회로는 복수의 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께가 상기 제2 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께보다 두꺼운 것을 특징으로 하는 메모리 장치.
  9. 제7 항에 있어서, 상기 제1 주변 회로는 제1 수평 트랜지스터들을 포함하고, 상기 제2 주변 회로는 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수가 상기 제2 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수보다 적은 것을 특징으로 하는 메모리 장치.
  10. 제7 항에 있어서, 상기 제1 주변 회로는 상기 칼럼 제어 회로를 제어하는 제1 회로를 포함하고, 상기 제2 주변 회로는 상기 로우 제어 회로를 제어하는 제2 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제1 항에 있어서, 상기 메모리 셀 어레이는 셀 영역에 배치되고,
    상기 칼럼 제어 회로는 상기 셀 영역에서 상기 메모리 셀 어레이와 중첩되는 것을 특징으로 하는 메모리 장치.
  12. 제11 항에 있어서, 상기 로우 제어 회로는 슬리밍 영역 및 상기 슬리밍 영역과 인접한 상기 셀 영역의 가장자리에 배치되는 것을 특징으로 하는 메모리 장치.
  13. 제12 항에 있어서, 상기 메모리 셀 어레이는 상기 셀 영역 및 상기 슬리밍 영역에서 소스 플레이트 상에 배치된 적층 구조체 및 상기 셀 영역에서 상기 적층 구조체를 관통하는 수직 채널을 포함하고,
    상기 적층 구조체는 교대로 적층된 상기 복수의 전극층들 및 복수의 층간절연층들; 및
    교대로 적층된 복수의 절연층들 및 상기 복수의 층간절연층들;을 포함하며,
    상기 수직 채널은 교대로 적층된 상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하고,
    상기 메모리 셀 어레이의 비트 라인은 상기 적층 구조체 상에 배치되고,
    상기 비트 라인은 교대로 적층된 상기 복수의 절연층들 및 상기 복수의 층간절연층들을 관통하는 비아를 통해서 상기 칼럼 제어 회로에 연결되는 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서, 상기 셀 구조체는 상기 적층 구조체를 관통하는 컨택 구조물을 통해서 상기 소스 플레이트에 연결되는 소스 전극을 더 포함하며,
    상기 소스 전극은 상기 비트 라인 상부의 배선층의 상기 셀 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  15. 제14 항에 있어서, 상기 소스 전극은 상기 셀 영역에 대응하는 평판 형태를 갖는 것을 특징으로 하는 메모리 장치.
  16. 제1 항에 있어서, 상기 제2 웨이퍼와 본딩되는 상기 제1 웨이퍼의 일면에 배치되고 상기 메모리 셀 어레이의 워드 라인과 전기적으로 연결된 제1 본딩 패드; 및
    상기 로우 제어 회로와 전기적으로 연결되고 상기 제1 웨이퍼와 본딩되는 상기 제2 웨이퍼의 일측면에 배치되고 상기 제1 본딩 패드와 본딩되는 제2 본딩 패드;를 더 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제1 항에 있어서, 상기 메모리 구조체는 상기 제1 로직 구조체 상에 마련되며 상기 메모리 셀 어레이를 지지하는 소스 플레이트;
    상기 소스 플레이트 상에 마련되어 상기 메모리 셀 어레이를 덮는 절연층;및
    상기 절연층 내에 배치되며 상기 메모리 셀 어레이의 워드 라인에 전기적으로 연결되는 제1 배선;을 포함하고,
    상기 제2 로직 구조체는 상기 로우 제어 회로에 전기적으로 연결되는 제2 배선을 포함하며,
    상기 제1 배선과 상기 제2 배선은, 상기 제2 배선 하부에서 상기 제1 웨이퍼와 상기 제2 웨이퍼간 본딩면을 관통하여 하단부가 상기 제1 배선에 연결된 플러그를 통해서 서로 연결되는 것을 특징으로 하는 메모리 장치.
  18. 제17 항에 있어서, 상기 제2 로직 구조체는 기판;
    상기 기판을 관통하는 분리 절연막; 및
    상기 기판 상에 마련되며 상기 로우 제어 회로를 포함하는 제1 로직 회로를 포함하고,
    상기 분리 절연막은 상기 제1 로직 회로가 배치되지 아니한 영역에 연속적으로 배치되고, 상기 플러그는 상기 기판과 소정 간격 이상 이격된 부분에서 상기 분리 절연막을 관통하는 것을 특징으로 하는 메모리 장치.
  19. 제18 항에 있어서, 상기 제1 로직 회로는 주변 회로 및 상기 로우 제어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제1 항에 있어서, 상기 제1 웨이퍼와 본딩되는 상기 제2 웨이퍼의 일측면과 대향하는 상기 제2 웨이퍼의 타측면에 마련된 복수의 외부 연결 패드들;
    상기 외부 연결 패드들에 각각 연결되는 복수의 ESD 소자들;을 더 포함하며,
    상기 복수의 외부 연결 패드들은 패드 영역에 배치되고,
    상기 복수의 ESD 소자들의 일부는 상기 패드 영역에서 상기 제1 로직 구조체에 배치되고, 상기 복수의 ESD 소자들의 다른 일부는 상기 패드 영역과 인접한 주변 영역에서 상기 제2 로직 구조체에 배치되는 것을 특징으로 하는 메모리 장치.
  21. 제1 웨이퍼 및 상기 제1 웨이퍼 상에 스택 및 본딩된 제2 웨이퍼를 포함하며,
    상기 제1 웨이퍼는, 메모리 셀 어레이를 포함하는 셀 구조체;및
    상기 셀 구조체 하부에 배치되며 로우 제어 회로를 포함하는 제1 로직 구조체;를 포함하고,
    상기 제2 웨이퍼는 칼럼 제어 회로를 포함하는 제2 로직 구조체를 포함하는 것을 특징으로 하는 메모리 장치.
  22. 제21 항에 있어서, 상기 칼럼 제어 회로의 일부와 상기 로우 제어 회로의 일부가 상기 제1,제2 웨이퍼의 스택 방향에서 서로 중첩되는 것을 특징으로 하는 메모리 장치.
  23. 제21 항에 있어서, 상기 로우 제어 회로는 로우 디코더를 포함하는 것을 특징으로 하는 메모리 장치.
  24. 제21 항에 있어서, 상기 로우 제어 회로는 패스 트랜지스터 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  25. 제24 항에 있어서, 상기 패스 트랜지스터 회로를 제어하는 블록 스위치 회로를 더 포함하며,
    상기 블록 스위치 회로는 상기 제2 로직 구조체에 배치되는 것을 특징으로 하는 메모리 장치.
  26. 제21 항에 있어서, 주변 회로를 더 포함하며,
    상기 주변 회로는 상기 제1 로직 구조체에서 상기 로우 제어 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  27. 제21 항에 있어서, 제1 주변 회로 및 제2 주변 회로를 더 포함하며,
    상기 제1 주변 회로는 상기 제1 로직 구조체에서 상기 로우 제어 회로가 배치되지 아니한 영역에 배치되고,
    상기 제2 주변 회로는 상기 제2 로직 구조체에서 상기 칼럼 제어 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  28. 제27 항에 있어서, 상기 제1 주변 회로는 복수의 제1 수평 트랜지스터들을 포함하고, 상기 제2 주변 회로는 복수의 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께가 상기 제2 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께보다 두꺼운 것을 특징으로 하는 메모리 장치.
  29. 제27 항에 있어서, 상기 제1 주변 회로는 제1 수평 트랜지스터들을 포함하고, 상기 제2 주변 회로는 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수가 상기 제2 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수보다 적은 것을 특징으로 하는 메모리 장치.
  30. 제27 항에 있어서, 상기 제1 주변 회로는 상기 로우 제어 회로를 제어하는 제1 회로를 포함하고, 상기 제2 주변 회로는 상기 칼럼 제어 회로를 제어하는 제2 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  31. 제21 항에 있어서, 상기 메모리 셀 어레이는 셀 영역에 배치되고,
    상기 칼럼 제어 회로는 상기 셀 영역에서 상기 메모리 셀 어레이와 중첩되는 것을 특징으로 하는 메모리 장치.
  32. 제31 항에 있어서, 상기 로우 제어 회로는 슬리밍 영역, 상기 슬리밍 영역과 인접한 상기 셀 영역의 가장자리에 배치되는 것을 특징으로 하는 메모리 장치.
  33. 제32 항에 있어서, 상기 메모리 셀 어레이는 상기 셀 영역 및 상기 슬리밍 영역에서 소스 플레이트 상에 배치된 적층 구조체 및 상기 제1,제2 셀 영역에서 상기 적층 구조체를 관통하는 수직 채널을 포함하고,
    상기 적층 구조체는 상기 슬리밍 영역의 일부에서 교대로 적층되는 복수의 절연층들 및 복수의 층간절연층들;및
    상기 셀 영역 및 상기 슬리밍 영역의 다른 일부에서 교대로 적층되는 복수의 전극층들 및 상기 복수의 층간절연층들;을 포함하며,
    상기 수직 채널은 상기 셀 영역에서 교대로 적층된 상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하고,
    상기 전극층들은 교대로 적층된 상기 복수의 절연층들 및 상기 복수의 층간절연층들을 관통하는 복수의 비아들을 통해서 상기 로우 제어 회로에 연결되는 것을 특징으로 하는 메모리 장치.
  34. 제21 항에 있어서, 상기 제2 웨이퍼와 본딩되는 상기 제1 웨이퍼의 일면에 배치되고 상기 메모리 셀 어레이의 비트 라인과 전기적으로 연결된 제1 본딩 패드; 및
    상기 칼럼 제어 회로와 전기적으로 연결되고 상기 제1 웨이퍼와 본딩되는 상기 제2 웨이퍼의 일측면에 배치되고 상기 제1 본딩 패드와 본딩되는 제2 본딩 패드;를 더 포함하는 것을 특징으로 하는 메모리 장치.
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US17/062,834 US11538820B2 (en) 2020-05-29 2020-10-05 Memory device having vertical structure including a first wafer and a second wafer stacked on the first wafer
CN202110377490.7A CN113745236B (zh) 2020-05-29 2021-04-08 具有垂直结构的存储器装置
US18/058,795 US11917818B2 (en) 2020-05-29 2022-11-25 Memory device having vertical structure including a first wafer and a second wafer stacked on the first wafer

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11776585B2 (en) 2021-09-08 2023-10-03 SK Hynix Inc. Memory device including a pass transistor circuit and a discharge transistor circuit
US11961552B2 (en) 2021-10-13 2024-04-16 SK Hynix Inc. Memory device including partial pages in memory blocks

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210147687A (ko) * 2020-05-29 2021-12-07 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
KR20220109766A (ko) * 2021-01-29 2022-08-05 삼성전자주식회사 페이지 버퍼를 통해 감지되는 데이터의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치
US11973044B2 (en) * 2021-12-23 2024-04-30 Sandisk Technologies Llc Non-volatile memory with efficient signal routing
US20230255036A1 (en) * 2022-02-10 2023-08-10 Samsung Electronics Co., Ltd. Non-volatile memory device
US20230267975A1 (en) * 2022-02-18 2023-08-24 Samsung Electronics Co., Ltd. Non-volatile memory device
CN116367540B (zh) * 2023-05-10 2023-10-24 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5300796B2 (ja) * 2010-07-13 2013-09-25 株式会社東芝 抵抗変化型メモリ
JP2018117102A (ja) 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN107658317B (zh) 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
KR102335107B1 (ko) * 2017-10-16 2021-12-03 삼성전자 주식회사 로우 디코더를 포함하는 비휘발성 메모리 장치
US10777520B2 (en) * 2017-11-08 2020-09-15 SK Hynix Inc. Semiconductor memory device
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
KR102635659B1 (ko) * 2018-07-12 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109155320B (zh) * 2018-08-16 2019-09-10 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
KR102481648B1 (ko) * 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
US10665581B1 (en) * 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR20200132570A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20200140139A (ko) * 2019-06-05 2020-12-15 삼성전자주식회사 비휘발성 메모리 장치
WO2021003635A1 (en) * 2019-07-08 2021-01-14 Yangtze Memory Technologies Co., Ltd. Structure and method for forming capacitors for three-dimensional nand
KR20210027706A (ko) * 2019-09-02 2021-03-11 삼성전자주식회사 메모리 장치
KR20220002496A (ko) * 2020-01-28 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 형성 방법
KR20210100235A (ko) 2020-02-05 2021-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210110995A (ko) 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 장치
KR20210147687A (ko) * 2020-05-29 2021-12-07 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11776585B2 (en) 2021-09-08 2023-10-03 SK Hynix Inc. Memory device including a pass transistor circuit and a discharge transistor circuit
US11961552B2 (en) 2021-10-13 2024-04-16 SK Hynix Inc. Memory device including partial pages in memory blocks

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