JP2010165785A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010165785A JP2010165785A JP2009005778A JP2009005778A JP2010165785A JP 2010165785 A JP2010165785 A JP 2010165785A JP 2009005778 A JP2009005778 A JP 2009005778A JP 2009005778 A JP2009005778 A JP 2009005778A JP 2010165785 A JP2010165785 A JP 2010165785A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- source
- line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000001257 hydrogen Substances 0.000 claims abstract description 30
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 30
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 79
- 239000011229 interlayer Substances 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 2
- AYNSTGCNKVUQIL-UHFFFAOYSA-N C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC Chemical compound C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC AYNSTGCNKVUQIL-UHFFFAOYSA-N 0.000 abstract description 34
- 238000000034 method Methods 0.000 abstract description 28
- 238000000137 annealing Methods 0.000 abstract description 19
- 101100309034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RTF1 gene Proteins 0.000 description 33
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 14
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 14
- 238000005530 etching Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 9
- 101100532072 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rtn1 gene Proteins 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 101001002066 Homo sapiens Pleiotropic regulator 1 Proteins 0.000 description 4
- 102100035968 Pleiotropic regulator 1 Human genes 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 101000580748 Homo sapiens Pre-mRNA-splicing factor RBM22 Proteins 0.000 description 3
- 102100027481 Pre-mRNA-splicing factor RBM22 Human genes 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 102100024348 Beta-adducin Human genes 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 1
- 208000029523 Interstitial Lung disease Diseases 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板11と、半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルMCを含むメモリセルアレイMCAと、メモリセルに格納されたデータを検出するセンスアンプS/Aと、メモリセルのソース側に電気的に接続されたソースドライバCSDと、メモリセルのソースとセルソースドライバとの間を電気的に接続する第1の配線CSL3と、第1の配線と同じ配線層に形成されかつ第1の配線から絶縁され、センスアンプに電気的に接続された第2の配線VSSL3とを備え、第1および第2の配線は、所定間隔ごとに設けられた複数の貫通孔Hを有する。
【選択図】図5
【解決手段】半導体記憶装置は、半導体基板11と、半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルMCを含むメモリセルアレイMCAと、メモリセルに格納されたデータを検出するセンスアンプS/Aと、メモリセルのソース側に電気的に接続されたソースドライバCSDと、メモリセルのソースとセルソースドライバとの間を電気的に接続する第1の配線CSL3と、第1の配線と同じ配線層に形成されかつ第1の配線から絶縁され、センスアンプに電気的に接続された第2の配線VSSL3とを備え、第1および第2の配線は、所定間隔ごとに設けられた複数の貫通孔Hを有する。
【選択図】図5
Description
本発明は、半導体記憶装置およびその製造方法に関する。
NAND型フラッシュメモリでは、読出しはページ単位で行われる。1ページは、例えば、4kビット〜64kビットのデータからなるので、読出し動作では、4000個〜64000個のメモリセルのデータを同時に読み出す。即ち、そのときにセル電流が4000個〜64000個のメモリセルに同時に流れるため、セルソース線の電位が上昇してしまう(浮いてしまう)場合がある。セルソース線の電位が浮くとセル電流が減少する。従って、結果的にメモリセルの閾値電圧が上昇し、メモリセルの閾値電圧の分布が広がってしまう。閾値電圧分布の広がりを抑制するためには、ソースドライバとメモリセルのソースとの間を接続するセルソース線は可及的に低抵抗であることが好ましい。そこで、メモリセルアレイ上の多層配線構造のうち低抵抗の最上層配線層を、セルソース線およびセルウェル線として利用することが考えられている(特許文献1および特許文献2)。
ところで、近年、メモリの性能を向上させるために、ABL(All Bit Line)センス方式が頻繁に採用されてきている。ABLセンス方式では、ビット線に対応してセンスアンプが設けられているため、多くの消費電流を消費する。このため、センスアンプに電源を供給するために太い電源線をパッドからセンスアンプまで引き回す必要があった。これは、チップサイズの増加を招いていた。
そこで、チップサイズをさらに微細化するために、セルソース線およびセルウェル線だけでなく、センスアンプに接続するVSS(接地電位)電源線をメモリセルアレイ上の最上層配線層に形成するレイアウトが考案された(非特許文献1)。このように、最上層配線層に形成される配線を低抵抗にするためには、それぞれの配線の設置面積を大きくすることが好ましい。セルソース線、セルウェル線および電源線の各配線面積を可及的に大きくするためには、最上層配線層で形成された各配線がメモリセルアレイの上方全体を被覆するようにすればよい。しかし、配線がメモリセルアレイの上方全体を被覆すると、メモリチップの製造工程の最終段階で実行されるフォーミングガス・アニール工程において、水素がメモリセルに万遍なく供給されなくなってしまう。これは、メモリセルのデータ保持特性を悪化させる原因となる。
特開2005−142493号公報
特開2006−245547号公報
Kanda et al. "A 120mm2 16Gb 4-MLC NAND Flash Memory with 43 nm CMOS Technology" ISSCC 2008 / SESSION 23 / NON-VOLATILE MEMORY / 23.6 p.p. 430, 431 and 625
セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルを含むメモリセルアレイと、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルのソースに電気的に接続され、前記メモリセルのソースにソース電位を供給するセルソースドライバと、前記メモリセルのソースと前記セルソースドライバとの間を電気的に接続する第1の配線と、前記第1の配線と同じ配線層に形成されかつ前記第1の配線から絶縁され、前記センスアンプに電気的に接続された第2の配線とを備え、
前記第1および前記第2の配線は、所定間隔ごとに設けられた複数の貫通孔を有することを特徴とする。
前記第1および前記第2の配線は、所定間隔ごとに設けられた複数の貫通孔を有することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、データを電気的に格納することができる複数のメモリセルと、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルのソースに電気的に接続され、前記メモリセルのソースにソース電位を供給するセルソースドライバとを半導体基板上に形成し、
前記複数のメモリセルを被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜を貫通して、前記メモリセルのソース、前記センスアンプおよび前記ソースドライバのそれぞれに接続される複数のコンタクトを形成し、
前記メモリセルのソースと前記ソースドライバとを電気的に接続する第1の配線、および、前記第1の配線から絶縁され前記センスアンプに電気的に接続された第2の配線を前記層間絶縁膜上に形成し、
前記第1の配線および前記第2の配線を貫通する複数の貫通孔を所定の間隔で形成し、
水素を含むフォーミングガスを前記複数の貫通孔を介して前記複数のメモリセルへ拡散させることを具備する。
前記複数のメモリセルを被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜を貫通して、前記メモリセルのソース、前記センスアンプおよび前記ソースドライバのそれぞれに接続される複数のコンタクトを形成し、
前記メモリセルのソースと前記ソースドライバとを電気的に接続する第1の配線、および、前記第1の配線から絶縁され前記センスアンプに電気的に接続された第2の配線を前記層間絶縁膜上に形成し、
前記第1の配線および前記第2の配線を貫通する複数の貫通孔を所定の間隔で形成し、
水素を含むフォーミングガスを前記複数の貫通孔を介して前記複数のメモリセルへ拡散させることを具備する。
本発明による半導体記憶装置およびその製造方法は、セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
図1は、本発明に係る実施形態に従ったNAND型フラッシュメモリ10(以下、単にメモリ10という)の構成の一例を示すブロック図である。メモリ10は、メモリセルアレイMCA、ロウデコーダRD、カラムデコーダCD、センスアンプS/A、入出力バッファIOB、電圧生成回路VG、セルソースドライバCSD、外部I/OパッドIOP、ビット線フックアップ領域BLH、ワード線フックアップ領域WLH、コマンドデコーダCMD、アドレスバッファADDB、VCCパッド140、VSSパッド150を備えている。
書き込みデータ、アドレスおよびコマンドは、外部I/Oパッドを介して入出力バッファIOBに入力される。また、読み出しデータは、入出力バッファIOBから外部I/Oパッドを介して出力される。入出力バッファIOBは、コマンドをコマンドデコーダCMDに、アドレスをロウデコーダRDおよびカラムデコーダCDへ、データをセンスアンプS/A内のデータラッチへ送る。ロウデコーダRDは、アドレスをデコードし、アドレス信号に基づいて或るワード線を選択する。カラムデコーダCDは、アドレスをデコードし、アドレス信号に基づいて、センスアンプS/A内のセンスアンプを選択し、選択センスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取った書き込みデータを選択センスアンプへ転送する。センスアンプS/Aは、各ビット線に対応して設けられた複数のセンスアンプで構成されている。センスアンプS/Aの構成は、既知のものでよい。
データ書込み時には、センスアンプS/Aは、データを一旦ラッチし、このデータを当該カラムのビット線を介して選択ワード線に接続されたメモリセルへ書き込む。データ読出し時には、センスアンプS/Aは、選択ワード線に接続されたメモリセル内のデータを検出する。センスアンプS/Aは、読み出されたデータを入出力バッファIOB、外部I/OパッドIOPを介してメモリ10の外部へ出力する。センスアンプは、ページ単位でデータを書き込み、あるいは、読み出す。
電圧生成回路VGは、電圧生成タイミング制御信号および電圧レベル設定信号を受けて、外部から供給された電源電圧VCCから参照用の基準電圧Vref、内部降圧電源電圧VDD、プログラム電圧Vpgm等の内部電圧を生成する。電圧生成回路VGは、内部電圧をロウデコーダRD、カラムデコーダCD、センスアンプS/A、セルソースドライバCSD等へ供給する。
センスアンプS/Aは、ビット線を介してメモリセルMCに格納されたデータを検出し、あるいは、メモリセルMCへデータを書き込む。各センスアンプは、ラッチ機能を有し、読み出したデータまたは書き込むべきデータを一時的に保持することができるように構成されている。センスアンプS/Aは、メモリセルアレイMCAの側辺のうち、ビット線の延伸方向にある両側辺に設けられている。例えば、メモリセルアレイMCAに設けられた複数のビット線は、メモリセルアレイMCAの一方の側辺に設けられたセンスアンプと他方の側辺に設けられたセンスアンプとに半数ずつ接続されている。
セルソースドライバCSDは、メモリセルアレイMCAの側辺のうち、ロウデコーダRDと同じ側の側辺に設けられている。セルソースドライバCSDは、直列に接続された複数のメモリセルMCおよびその両端に接続された選択ゲートSG(セレクトゲート)からなるNANDストリングの、ソース側端子に電気的に接続されている。通常、セルソースドライバCSDは、全NANDストリングに対して共通のソース電位を供給している。セルウェルドライバCWDは、メモリセルからなるNANDストリングが存在するセルウェルに対してセルウェル電位を供給している。
ビット線フックアップBLHは、高耐圧トランジスタを介してビット線BLとセンスアンプS/Aとの接続を繋ぎ変える。ワード線フックアップWLHは、ワード線WLとロウデコーダRDとの接続を繋ぎ変える。
VCCパッド140は、電源電位を外部から供給するためのパッドである。VSSパッド150は、接地電位を外部から供給するパッドである。
図2は、メモリセルアレイMCAの構成の一例を示す図である。メモリセルアレイMCAは、メモリセルブロック(以下、ブロックともいう)BLOCK0〜BLOCKmに分割されている。この例では、ブロックBLOCK0〜BLOCKmは、それぞれデータ消去の最小単位である。各ブロックBLOCK0〜BLOCKmは、複数のページで構成される。ページは、データ読出し/データ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成される。
図3は、ブロックBLOCK0〜BLOCKmのそれぞれの構成の一例を示す図である。或るブロックBLOCKi(i=0〜m)は、各カラムのビット線BLに接続される複数のNANDストリングNSを含む。NANDストリングNSは、直列に接続された複数のメモリセルMCと、これらのメモリセルMCの両端に接続された選択ゲートトランジスタSGとで形成されている。この例では、5つのメモリセルMCだが、通常、32個または64個のメモリセルMCが直列に接続されている。NANDストリングNSの一端は、対応するビット線BLに接続され、その他端は共通ソース線SLに接続されている。NANDストリングNSi(i=0〜5)は、それぞれビット線BLi(i=0〜5)に接続されている。
メモリセルMCのコントロールゲートは、そのメモリセルMCが属するページのワード線WLに接続されている。例えば、ページi(i=0〜4)に属するメモリセルMCのコントロールゲートは、ワード線WLi(i=0〜4)に接続されている。選択トランジスタSTのゲートは、選択ゲート線SGL1またはSGL2に接続されている。
複数のワード線WLは、ロウ方向に延伸しており、複数のビット線BLは、ロウ方向にほぼ直交するように交差するカラム方向に延伸している。
図3に示すように、メモリセルMCは、ワード線WLとビット線BLとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線WL0〜WL4とビット線BL0〜BL5とによって構成される格子形状の交点は、5×6のマトリクス状に位置する。メモリセルMCは、これらの交点に対応するように5×6のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、5×6(30個)のメモリセルMCから成るが、1ブロック内のメモリセルMCの個数は、これに限定されない。
メモリセルMCは、フローティングゲートおよびコントロールゲートを有するn型FEF(Field-Effect Transistor)で構成されている。ワード線によってコントロールゲートに電位を与えることで、フローティングゲートに電荷(電子)を注入し、あるいは、フローティングゲートから電荷(電子)を放出させる。これにより、メモリセルMCにデータを書き込み、あるいは、メモリセルMCのデータを消去する。メモリセルMCは、フローティングゲートに蓄積された電荷(電子)の数に応じた閾値電圧を有する。メモリセルMCは、閾値電圧の違いとして、二値データ(1ビット)あるいは多値データ(2ビット以上)を電気的に記憶することができる。
メモリセルMCは、電荷蓄積型の不揮発性メモリでもよい。さらに、メモリセルMCは、抵抗変化を情報として利用するタイプのメモリ素子であってもよい。
図4は、本実施形態によるメモリセル領域の最上配線層M2の一部およびその周辺回路の一部を示す概略平面図である。図5は、図4に示すメモリセル領域の最上配線層M2をさらに拡大した平面図である。図5に示すように、最上配線層M2には、第1の配線としてのセルソース線CSL3と、第2の配線としての電源線VSSL3と、半導体基板に形成されたウェル領域(図8参照)に電気的に接続されているセルウェル線CWL3とが設けられている。セルソース線CSL3、電源線VSSL3およびセルウェル線CWL3は、それぞれ絶縁膜によって絶縁されている。以下、最上配線層M2で形成されたセルソース線CSL3およびセルウェル線CWL3を、第3のセルソース線CSL3および第3のセルウェル線CWL3と呼ぶ。
図4に示すように、第3のセルソース線CSL3および電源線VSSL3は、それぞれ櫛形状に形成されており、それらの突部は互いに噛み合うように配置されている。シャント領域S1〜S4は、コンタクトを介して第3のセルソース線CSL3および第3のセルウェル線CWL3を、最上配線層M2の下に設けられた第2配線層M1に接続する領域である。第3のセルウェル線CWL3は、第3のセルソース線CSL3と電源線VSSL3との間の一部に形成されている。
図6および図7は、図5に示すメモリセル領域の最上配線層M2をさらに拡大した平面図である。図6は、シャント領域S1の部分を示し、図7は、シャント領域S2の部分を示す。第2配線層M1で形成されたセルソース線CSL2およびセルウェル線CWL2が、図6および図6(B)の破線で示すようにシャント領域S1、S2に設けられている。セルソース線CSL2およびセルウェル線CWL2は、シャント領域S1にそれぞれ1本ずつ設けられ、シャント領域S2にもそれぞれ1本ずつ設けられている。セルソース線CSL2およびセルウェル線CWL2は、ビット線と同様にカラム方向に延伸しており、互いに絶縁されている。以下、第2配線層M1に形成されたセルソース線CSL2およびセルウェル線CWL2を、第2のセルソース線CSL2および第2のセルウェル線CWL2と呼ぶ。
第2のセルソース線CSL2は、セルソースコンタクトCSC3を介して第3のセルソース線CSL3に接続されている。第2のセルウェル線CWL2は、セルウェルコンタクトCWC3を介して第3のセルウェル線CWL3に接続されている。
図8は、第2および第3のセルウェル線CWL2、CWL3の部分の断面図である。図8は、図6の8−8線に沿った断面を示す。図8に示すように、第2配線層M1の下には、さらに、第1配線層M0が設けられている。第1配線層M0に形成されたセルウェル線を第1のセルウェル線CWL1とする。第1のセルウェル線CWL1は、セルウェルコンタクトCWC2を介して第2のセルウェル線CWL2に接続されている。また、第1のセルウェル線CWL1は、セルウェルコンタクトCWC1を介して、半導体基板11上に形成されたウェル領域12に接続されている。
図9は、第2および第3のセルソース線CSL2、CSL3の部分の断面図である。図9は、図6および図7の9−9線に沿った断面を示す。第1配線層M0に形成されたセルソース線を第1のセルソース線CSL1とする。第1のセルソース線CSL1は、セルソースコンタクトCSC2を介して第2のセルソース線CSL2に接続されている。また、第1のセルソース線CSL1は、図9には図示されていないセルソースコンタクトCSC1を介して、半導体基板11上に形成されたNANDストリングNSのソース側端子に接続されている。第3のセルソース線CSL3は、図4に示すセルソースドライバCSDに接続されている。即ち、第1から第3のセルソース線CSL1〜CSL3は、NANDストリングNSのソース側端子とセルソースドライバとの間を電気的に接続している。
図10は、図7の10−10線に沿った断面図である。第1のセルソース線CSL1は、第1のセルソースコンタクトCSC1を介してNANDストリングNSのソース側のn+拡散層に接続されている。
図11は、NANDストリングNS部分の断面図である。第1のセルソース線CSL1は、NANDストリングNSのソース側、すなわちソース側選択ゲートSGSに接続されている。一方、ビット線BLは、NANDストリングNSのドレイン側、すなわちドレイン側選択ゲートSGDに接続されている。図11においては、選択ゲートSGSおよびSGDの隣のメモリセルはダミーメモリセルとなっており、実データを記憶するのに用いられない。選択ゲート隣接セルは書き込みディスターブの影響を受けやすいので、微細化された世代のNAND型フラッシュメモリにおいては、通例、実データの記憶に用いない。
図7に示すように、隣接する複数の第3のセルソース線CSL3は、第1および第2のセルソース線CSL1、CSL2を介して、ロウ方向に電気的に接続されている。これにより、セルソース線CSL1〜CSL3は、ロウ方向(図1に示す矢印A2の方向)に電圧を低抵抗で伝達する。
電源線VSSL3は、接地電位VSSを、外部接地電位端子から遠い側にあるセンスアンプS/Aに低抵抗で伝達するために設けられている。電源線VSSL3は、第1から第3のセルソース線CSL1〜CSL3および第1から第3のセルウェル線CWL1〜CWL3から絶縁された状態で、メモリセルアレイMCAの両側のセンスアンプに接続されている接地電位VSS線間を電気的に接続している。即ち、電源線VSSL3は、カラム方向(図1に示す矢印A1の方向)に電圧を伝達する。
近年、メモリチップの微細化によって、ビット線BLのピッチが小さくなっている。それに伴い、高耐圧トランジスタを介してビット線BLとセンスアンプS/Aとの接続を繋ぎ変えるビット線フックアップBLH領域においては、繋ぎ変えのための配線以外の配線を通す余裕を確保することは難しくなっている。すなわち、セルソースドライバCSDおよびセルウェルドライバCWDを、センスアンプS/Aとビット線フックアップBLHとの間に配置したとしても、セルソースドライバCSDとセルソース線CSL3とを接続する引出し線およびセルウェルドライバCWDとウェル12とを接続する引き出し線を充分に低抵抗の状態で設ける余裕がほとんど無い。
本実施形態では、セルソースドライバCSDおよびセルウェルドライバCWDをロウデコーダRDとワード線フックアップWLH領域との間に設けている。ワード線フックアップ領域WLHには、セルソースドライバCSDとセルソース線CSLとを接続する引き出し線を設ける余裕があるため、セルウェルドライバCSDとセルソース線CSL3を低抵抗で接続することができる。一方、接地電位線VSSL3は、センスアンプS/Aまたはビット線フックアップBLH領域上で、第3配線層M2で形成された接地電位線VSSと低抵抗で接続されている。
また、本実施形態では、電源線VSSL3はカラム方向(図1に示す矢印A1の方向)に低抵抗となるように、第3のセルソース線CSL3はロウ方向(図1に示す矢印A2の方向)に低抵抗となるように配置されている。従って、外部接地電位端子から遠い側のセンスアンプS/Aへの接地電位供給、およびメモリセルMCへのセルソース電位供給の両方を、低抵抗の配線経路を用いて実現することができる。
図6および図7を再度参照すると、複数の貫通孔Hが第3のセルソース線CSL3および電源線VSSL3に設けられている。貫通孔Hは、最上配線層M2を貫通するように設けられている。第3のセルソース線CSL3および電源線VSSL3は、それら自身の抵抗を低くするために、最上配線層M2に可及的に広く、且つほぼ全面に形成されている。第3のセルソース線CSL3、電源線VSSL3および第3のセルウェル線CWL3を互いに絶縁する絶縁膜は、可及的に狭い領域に形成されている。
通常、半導体製品は、最上層配線を形成した後、水素を含有するフォーミングガスを用いてアニールを実行する。水素が総ての有効メモリセルMCに行き渡った状態でアニールすることによって、メモリセルのデータ保持特性が向上する。
最上配線層M2における配線がメモリセルアレイMCAのほぼ全面を被覆する場合(即ち、最上層の配線がほとんど隙間無く形成されている場合)、一部のメモリセルMCには、フォーミングガスの水素が行き渡らず、一部のメモリセルのデータ保持特性が悪いままとなるおそれがある。
本実施形態では、第3のセルソース線CSL3および電源線VSSL3が、最上配線層M2のほぼ全面に形成されている。しかし、複数の貫通孔Hが第3のセルソース線CSL3および電源線VSSL3に所定の間隔で設けられている。この貫通孔Hは、上記アニール時にフォーミングガスの水素を通過させ、水素がメモリセルMCの総てに到達するために設けられている。これにより、総てのメモリセルMCを水素アニールすることができ、総てのメモリセルMCのデータ保持特性を向上させることができる。
貫通孔Hの間隔は、アニール時の温度や時間等のプロセス条件によって異なるが、半導体基板11の表面と最上配線層M2との距離に基づいて決定すればよい。例えば、導体基板11の表面と最上配線層M2との距離が短い場合には、水素の拡散距離は短くて済む。よって、貫通孔Hの間隔は、比較的広くてもよい。逆に、導体基板11の表面と最上配線層M2との距離が長い場合には、水素の拡散距離は長くなる。よって、貫通孔Hの間隔は、比較的短くする必要がある。
貫通孔Hの径は最上配線層M2のFでよい。Fはリソグラフィおよびエッチングを用いて加工可能な最小幅である。ただし、貫通孔Hは、水素が通過することができる程度であればよく、特に限定しない。
第3のセルウェル線CWL3は、最上配線層M2の狭い領域にのみ形成されている。このため、貫通孔Hは、第3のセルウェル線CWL3に形成されてもよく、形成されなくともよい。
本実施形態では、配線層の数は、M0〜M2の3層であった。しかし、配線層の数は、2層以下であっても、4層以上であってもよい。ただし、貫通孔Hは、多層配線構造の最上配線層に形成されることが好ましい。通常、最上配線層が最も抵抗が低く、低抵抗配線層を実現するために比較的広い領域をカバーすることになるからである。並びに、メモリセルMCのデータ保持特性向上のためには、水素アニールは最上配線層の形成後に実行されることが好ましいからである。例えば、最上配線層の形成前に水素アニールを実行した場合、最上配線層等の配線層の形成工程における熱により、メモリセルMCの特性が再度劣化するおそれがある。よって、通常、水素アニールは最上配線層の形成後に実行される。
以下、本実施形態によるNAND型フラッシュメモリの製造方法を説明する。メモリセルアレイMCAおよびその周辺回路(センスアンプS/Aと、ソースドライバCSD等)を半導体基板11上に形成する。半導体基板11は、例えば、シリコン基板である。メモリセルアレイMCAおよびその周辺回路の上方を被覆するように第1の層間絶縁膜ILD1を堆積する(図8および図9参照)。
次に、リソグラフィ技術およびエッチング技術を用いて、第1の層間絶縁膜ILD1にコンタクトホールを形成する。このコンタクトホールに金属またはポリシリコンを埋め込むことによって、メモリセルMCのソースに接続されるセルソースコンタクトCSC1およびウェル領域12に接続されるセルウェルコンタクトCWC1を形成する(図8および図10参照)。
次に、第1の層間絶縁膜ILD1上に配線層M0を堆積する。リソグラフィ技術およびエッチング技術を用いて第1の配線層M0を形成する。これにより、メモリセルMCのソースに電気的に接続する第1のセルソース線CSL1、および、メモリセルMCが存在するウェル領域に電気的に接続される第1のセルウェル線CWL1が第1の層間絶縁膜ILD1上に形成される。
セルソースコンタクトCSC1、ウェルコンタクトCWC1等の第1の層間絶縁膜ILD1を貫通するコンタクトと、第1の配線層M0は、所謂、デュアルダマシンプロセスを用いて形成してもよい。すなわち、エッチング技術を用いて第1の層間絶縁膜ILDにまずコンタクトホールを、続いて第1の配線層M0を形成する部分に溝を形成し、その両方を金属で一括で埋め込むプロセスで形成してもよい。
次に、第2の層間絶縁膜ILD2を第1のセルソース線CSL1および第1のセルウェル線CWL1上に堆積する(図8および図9参照)。リソグラフィ技術およびエッチング技術を用いて、第2の層間絶縁膜ILD2にコンタクトホールを形成する。このコンタクトホールに金属を埋め込むことによって、第1のセルソース線CSL1に接続される第2のセルソースコンタクトCSC2、および、第1のセルウェル線CWL1に接続される第2のセルウェルコンタクトCWC2を形成する(図8および図9参照)。
次に、第2の層間絶縁膜ILD2上に第2の配線層M1を堆積する。リソグラフィ技術およびエッチング技術を用いて配線層M1を加工する。これにより、第2のセルソースコンタクトCSC2に接続する第2のセルソース線CSL2、および、第2のセルウェルコンタクトCWC2に接続する第2のセルウェル線CWL2を第2の層間絶縁膜ILD2上に形成する。
第2の配線層M1は、所謂、ダマシンプロセスを用いて形成してもよい。すなわち、金属を堆積した後にエッチング技術で配線を加工するのでなく、層間絶縁膜にエッチング技術で溝を形成し、その溝を金属で埋め込むことで配線を形成してもよい。
次に、第3の層間絶縁膜ILD3を第2のセルソース線CSL2および第2のセルウェル線CWL2上に堆積する。リソグラフィ技術およびエッチング技術を用いて、第3の層間絶縁膜ILD3にコンタクトホールを形成する。このコンタクトホールに金属を埋め込むことによって、第2のセルソース線CSL2に接続される第3のセルソースコンタクトCSC3、および、第2のセルウェル線CWL2に接続される第3のセルウェルコンタクトCWC3を形成する(図8および図9参照)。通常、引き続いて行われる、第3の配線層M2の堆積するときに、コンタクトホールは同一の金属で埋め込まれる。
次に、第3の層間絶縁膜ILD3上に第3配線層M2を堆積する。リソグラフィ技術およびエッチング技術を用いて配線層M2を加工する。これにより、第3のセルソースコンタクトCSC3とセルソースドライバCSDとの間を接続する第3のセルソース線CSL3、および、第4のセルウェルコンタクトCWC3とセルウェルドライバCWDとの間を接続する第3のセルウェル線CWL3を第3の層間絶縁膜ILD3上に形成する(図8および図9参照)。同時に、第3のセルソース線CSL3および第3のセルウェル線CWL3を貫通する複数の貫通孔Hを所定の間隔で形成する。
第1から第3の層間絶縁膜ILD1〜ILD3は、例えば、PSG、BPSGまたはTEOS等のシリコン酸化膜から成る。コンタクトCSC1〜CSC3、CWC1〜CWC3、配線CSL1〜CSL3、CWL1〜CWL3は、例えば、タングステン、アルミニウムまたは銅等の金属からなる。
さらに、第3の配線層の上に保護膜となる絶縁膜(酸化膜)を堆積した後、水素を含むフォーミングガスを用いてフォーミングガスアニールを実行する。その時、水素が前記複数の貫通孔Hを介して前記複数のメモリセルまで到達する。
これにより、本実施形態によるNAND型フラッシュメモリが完成する。本実施形態によれば、貫通孔Hがアニール時にフォーミングガスの水素を通過させ、水素がメモリセルMCの総てに到達する。これにより、メモリセルMCのデータ保持特性を向上させることができる。
(本実施形態の変形例)
図12は、本実施形態の変形例に従ったメモリ10の構成の一例を示すブロック図である。この変形例では、非特許文献1に開示されていると同様に、セルソースドライバCSDおよびセルウェルドライバCWDがメモリセルアレイMCAとセンスアンプS/Aとの間に設けられている。本変形例のその他の構成は、上記実施形態と同様でよい。
図12は、本実施形態の変形例に従ったメモリ10の構成の一例を示すブロック図である。この変形例では、非特許文献1に開示されていると同様に、セルソースドライバCSDおよびセルウェルドライバCWDがメモリセルアレイMCAとセンスアンプS/Aとの間に設けられている。本変形例のその他の構成は、上記実施形態と同様でよい。
ただし、本変形例の場合は、第3のセルソース線CSL3および電源線VSSLの低抵抗の方向は、どちらもカラム方向である。第3のセルソース線CSL3および電源線VSSL3は、それら自身の抵抗を低くするために、最上配線層M2に可及的に広く、且つほぼ全面に形成されている。また、複数の貫通孔Hが第3のセルソース線CSL3および電源線VSSL3に設けられている。貫通孔Hは、最上配線層M2を貫通するように設けられている。第3のセルソース線CSL3、電源線VSSL3および第3のセルウェル線CWL3を互いに絶縁する絶縁膜は、可及的に狭い領域に形成されている。
最上配線層M2における配線がメモリセルアレイMCAのほぼ全面を被覆する場合(即ち、最上層の配線がほとんど隙間無く形成されている場合)、一部のメモリセルMCには、フォーミングガスの水素が行き渡らず、一部のメモリセルのデータ保持特性が悪いままとなるおそれがある。
本変形例では、第3のセルソース線CSL3および電源線VSSL3が、最上配線層M2のほぼ全面に形成されている。しかし、複数の貫通孔Hが第3のセルソース線CSL3および電源線VSSL3に所定の間隔で設けられている。この貫通孔Hは、上記アニール時にフォーミングガスの水素を通過させ、水素がメモリセルMCの総てに到達するために設けられている。これにより、総てのメモリセルMCを水素アニールすることができ、総てのメモリセルMCのデータ保持特性を向上させることができる。
貫通孔Hの間隔は、アニール時の温度や時間等のプロセス条件によって異なるが、半導体基板11の表面と最上配線層M2との距離に基づいて決定すればよい。例えば、導体基板11の表面と最上配線層M2との距離が短い場合には、水素の拡散距離は短くて済む。よって、貫通孔Hの間隔は、比較的広くてもよい。逆に、導体基板11の表面と最上配線層M2との距離が長い場合には、水素の拡散距離は長くなる。よって、貫通孔Hの間隔は、比較的短くする必要がある。
貫通孔Hの径は最上配線層M2のFでよい。Fはリソグラフィおよびエッチングを用いて加工可能な最小幅である。ただし、貫通孔Hは、水素が通過することができる程度であればよく、特に限定しない。
第3のセルウェル線CWL3は、最上配線層M2の狭い領域にのみ形成されている。このため、貫通孔Hは、第3のセルウェル線CWL3に形成されてもよく、形成されなくともよい。
本変形例では、配線層の数は、M0〜M2の3層であった。しかし、配線層の数は、2層以下であっても、4層以上であってもよい。ただし、貫通孔Hは、多層配線構造の最上配線層に形成されることが好ましい。通常、最上配線層が最も抵抗が低く、低抵抗配線層を実現するために比較的広い領域をカバーすることになるからである。並びに、メモリセルMCのデータ保持特性向上のためには、水素アニールは最上配線層の形成後に実行されることが好ましいからである。例えば、最上配線層の形成前に水素アニールを実行した場合、最上配線層等の配線層の形成工程における熱により、メモリセルMCの特性が再度劣化するおそれがある。よって、通常、水素アニールは最上配線層の形成後に実行される。
ビット線BLのピッチがさほど狭くなく、ビット線フックアップBLH領域に繋ぎ変えのための配線以外の配線を通す余裕がある場合に、本変形例は有効である。このような点で、本変形例は、上記実施形態と異なる。しかし、本変形例は、上記実施形態のその他の効果を得ることができる。
11…半導体基板、MCA…メモリセルアレイ、MC…メモリセル、S/A…センスアンプ、CSD…ソースドライバ、CSL1〜CSL3…セルソース線、VSSL3…接地電位電源線、CWL1〜CWL3…セルウェル線、H…貫通孔、S1〜S4…シャント領域
Claims (5)
- 半導体基板と、
前記半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルを含むメモリセルアレイと、
前記メモリセルに格納されたデータを検出するセンスアンプと、
前記メモリセルのソースに電気的に接続され、前記メモリセルのソースにソース電位を供給するセルソースドライバと、
前記メモリセルのソースと前記セルソースドライバとの間を電気的に接続する第1の配線と、
前記第1の配線と同じ配線層に形成されかつ前記第1の配線から絶縁され、前記センスアンプに電気的に接続された第2の配線とを備え、
前記第1および前記第2の配線は、所定間隔ごとに設けられた複数の貫通孔を有することを特徴とする半導体記憶装置。 - 前記第1の配線および前記第2の配線は、多層配線構造の最上配線層に形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の配線は、前記メモリセルのソースにソース電位を供給するソース線であり、
前記第2の配線は、接地電位または電源電位を前記センスアンプに供給する電源線であることを特徴とする請求項1または請求項2のいずれか一項に記載の半導体記憶装置。 - 前記第1の配線の電位伝達方向は、前記第2の配線の電位伝達方向に対してほぼ直交することを特徴とする請求項1または請求項3に記載の半導体記憶装置。
- データを電気的に格納することができる複数のメモリセルと、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルのソース側に電気的に接続されたセルソースドライバとを半導体基板上に形成し、
前記複数のメモリセルを被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜を貫通して、前記メモリセルのソース、前記センスアンプおよび前記ソースドライバのそれぞれに接続される複数のコンタクトを形成し、
前記メモリセルのソースと前記ソースドライバとを電気的に接続する第1の配線、および、前記第1の配線から絶縁され前記センスアンプに電気的に接続された第2の配線を前記層間絶縁膜上に形成し、
前記第1の配線および前記第2の配線を貫通する複数の貫通孔を所定の間隔で形成し、
水素を含むフォーミングガスを前記複数の貫通孔を介して前記複数のメモリセルへ拡散させることを具備した半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009005778A JP2010165785A (ja) | 2009-01-14 | 2009-01-14 | 半導体記憶装置およびその製造方法 |
US12/649,822 US8098527B2 (en) | 2009-01-14 | 2009-12-30 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009005778A JP2010165785A (ja) | 2009-01-14 | 2009-01-14 | 半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010165785A true JP2010165785A (ja) | 2010-07-29 |
Family
ID=42318429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009005778A Pending JP2010165785A (ja) | 2009-01-14 | 2009-01-14 | 半導体記憶装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8098527B2 (ja) |
JP (1) | JP2010165785A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012094869A (ja) * | 2010-10-25 | 2012-05-17 | Samsung Electronics Co Ltd | 3次元半導体記憶素子 |
US8885414B2 (en) | 2012-03-21 | 2014-11-11 | Kabushiki Kaisha Tosiba | Nonvolatile semiconductor memory device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102481648B1 (ko) | 2018-10-01 | 2022-12-29 | 삼성전자주식회사 | 반도체 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005142493A (ja) * | 2003-11-10 | 2005-06-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2006245547A (ja) * | 2005-02-04 | 2006-09-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2006302960A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008227171A (ja) * | 2007-03-13 | 2008-09-25 | Toshiba Corp | 不揮発性半導体メモリ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005116970A (ja) * | 2003-10-10 | 2005-04-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP4592580B2 (ja) * | 2005-12-19 | 2010-12-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7518921B2 (en) * | 2007-03-20 | 2009-04-14 | Kabushiki Kaish Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
-
2009
- 2009-01-14 JP JP2009005778A patent/JP2010165785A/ja active Pending
- 2009-12-30 US US12/649,822 patent/US8098527B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005142493A (ja) * | 2003-11-10 | 2005-06-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2006245547A (ja) * | 2005-02-04 | 2006-09-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2006302960A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008227171A (ja) * | 2007-03-13 | 2008-09-25 | Toshiba Corp | 不揮発性半導体メモリ |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012094869A (ja) * | 2010-10-25 | 2012-05-17 | Samsung Electronics Co Ltd | 3次元半導体記憶素子 |
US8885414B2 (en) | 2012-03-21 | 2014-11-11 | Kabushiki Kaisha Tosiba | Nonvolatile semiconductor memory device |
US9058882B2 (en) | 2012-03-21 | 2015-06-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US20100176422A1 (en) | 2010-07-15 |
US8098527B2 (en) | 2012-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11244726B2 (en) | Semiconductor storage device | |
JP6645940B2 (ja) | 不揮発性半導体記憶装置 | |
TWI720514B (zh) | 半導體裝置及半導體記憶裝置 | |
JP2020092141A (ja) | 半導体記憶装置 | |
JP4455017B2 (ja) | 不揮発性半導体記憶装置 | |
TWI490881B (zh) | 使用虛擬記憶胞以增加電荷陷入記憶體陣列之資料可靠度的非揮發性記憶體元件 | |
JP4004809B2 (ja) | 半導体装置及びその動作方法 | |
JP2007164899A (ja) | 不揮発性半導体記憶装置 | |
CN107658307B (zh) | 3d存储器 | |
TW202137508A (zh) | 半導體記憶裝置 | |
US8498139B2 (en) | Semiconductor storage device | |
JP2002151601A (ja) | 半導体記憶装置 | |
JP2006286697A (ja) | 半導体集積回路装置 | |
TWI739331B (zh) | 半導體記憶裝置 | |
US11328776B2 (en) | Semiconductor memory device | |
JP2010165785A (ja) | 半導体記憶装置およびその製造方法 | |
US20160093569A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2009283665A (ja) | 不揮発性半導体記憶装置 | |
TWI826895B (zh) | 半導體記憶裝置及其製造方法 | |
TWI836440B (zh) | 半導體記憶裝置及半導體記憶裝置的製造方法 | |
US20220406742A1 (en) | Semiconductor memory device | |
JP2023119402A (ja) | 半導体記憶装置 | |
KR20110096975A (ko) | 상변화 메모리 장치의 레이아웃 구조 | |
JP2022144754A (ja) | 半導体記憶装置 | |
JP2021048167A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130321 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130920 |