CN106716633B - 电子器件及半导体器件 - Google Patents

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Abstract

电子器件包括第1布线基板和搭载在上述第1布线基板上的半导体器件。在上述半导体器件的第2布线基板上排列地搭载有多个第1半导体芯片和对上述多个第1半导体芯片的每一个进行控制的第2半导体芯片。另外，上述多个第1半导体芯片搭载在上述布线基板的第1基板边与上述第2半导体芯片的第1芯片边的延长线之间。另外，上述第1布线基板具有：分别向上述多个第1半导体芯片的每一个供给第1电源电位的第1电源线、和向上述第2半导体芯片供给第2电源电位并且宽度比上述第1电源线宽的第2电源线。另外，上述第2电源线在俯视下与上述第2布线基板的上述第1基板边交叉，并且从上述第2布线基板的上述第1基板边侧向上述第2半导体芯片延伸。

Description

电子器件及半导体器件
技术领域
本发明涉及例如在布线基板上排列地搭载有多个半导体芯片的半导体器件、以及搭载有半导体器件的电子器件。
背景技术
在日本特开平6-151639号公报(专利文献1)中记载有如下的半导体器件：布线基板的多个管脚(端子)中的、接地管脚及电源管脚以从内侧连续到外侧的方式连续配置。
另外，在日本特开2006-237385号公报(专利文献2)、日本特开2007-213375号公报(专利文献3)中记载有如下的半导体器件：多个存储器芯片和对上述多个存储器芯片进行控制的数据处理芯片排列地搭载在布线基板上。
现有技术文献
专利文献
专利文献1：日本特开平6-151639号公报
专利文献2：日本特开2006-237385号公报
专利文献3：日本特开2007-213375号公报
发明内容
存在多个半导体芯片排列地配置在布线基板上且上述多个半导体芯片经由布线基板电连接的半导体器件。为了使这样的半导体器件的性能提高，要求使半导体器件能够处理的数据量增大的技术。
为了使半导体器件处理的数据量增大，需要使信号的传输速度提高的技术。另外，为了使半导体器件处理的数据量增大，向运算处理电路提供的电流值变大，因此，需要将大电流高效地提供给运算处理电路的技术。
其他课题和新的特征将通过本说明书的记述及附图得以明确。
一实施方式的电子器件包括第1布线基板、和搭载在上述第1布线基板上的半导体器件。在上述半导体器件的第2布线基板上排列地搭载有多个第1半导体芯片、和对上述多个第1半导体芯片的每一个进行控制的第2半导体芯片。另外，上述多个第1半导体芯片搭载在上述布线基板的第1基板边与上述第2半导体芯片的第1芯片边的延长线之间。另外，上述第1布线基板具有：向上述多个第1半导体芯片的每一个供给第1电源电位的第1电源线、和向上述第2半导体芯片供给第2电源电位的第2电源线。另外，上述第2电源线在俯视下与上述第2布线基板的上述第1基板边交叉，并且从上述第2布线基板的上述第1基板边侧朝向与上述第2半导体芯片重叠的区域延伸。
发明效果
根据上述一实施方式，能够提高搭载有多个半导体芯片经由布线基板彼此电连接的半导体器件的电子器件的性能。
附图说明
图1是表示一实施方式的包含半导体器件的电子器件的结构例的放大俯视图。
图2是沿着图1的A-A线的放大剖视图。
图3是表示图1所示的母板的上表面的放大俯视图。
图4是沿着图3的A-A线的放大剖视图。
图5是表示与图1所示的半导体器件所具有的多个半导体芯片电连接的多个传输路径的结构概要的说明图。
图6是沿着图1所示的半导体器件的A-A线的剖视图。
图7是沿着图1所示的半导体器件的B-B线的剖视图。
图8是表示图1所示的半导体器件的下表面侧的构造的仰视图。
图9是图1所示的逻辑芯片的表面侧的俯视图。
图10是图1所示的存储器芯片的表面侧的俯视图。
图11是表示图5所示的内部接口路径的布线示意像(image)的说明图。
图12是表示图5所示的内部接口路径的布线示意像的说明图。
图13是表示使用图1～图12说明的半导体器件的制造工序的概要的说明图。
图14是表示图13所示的布线基板准备工序中准备的布线基板的芯片搭载面侧的俯视图。
图15是表示在图14所示的布线基板上搭载有多个半导体芯片的状态的俯视图。
图16是表示针对图1所示的半导体器件PKG1的变形例的俯视图。
图17是表示针对图12所示的控制信号的传输路径的变形例的布线示意像的说明图。
图18是表示针对图1的变形例的搭载有半导体器件的电子器件的俯视图。
图19是表示图18所示的母板的上表面的放大俯视图。
图20是表示图18所示的半导体器件所具有的内部接口路径的布线示意像的说明图。
图21是表示图18所示的半导体器件所具有的内部接口路径的布线示意像的说明图。
图22是表示图18所示的半导体器件的下表面侧的构造的仰视图。
图23是表示针对图1的另一变形例的搭载有半导体器件的电子器件的俯视图。
图24是表示图23所示的母板的上表面的放大俯视图。
图25是表示图23所示的半导体器件所具有的内部接口路径的布线示意像的说明图。
图26是表示图23所示的半导体器件所具有的内部接口路径的布线示意像的说明图。
图27是表示图23所示的半导体器件的下表面侧的构造的仰视图。
图28是表示针对图26的变形例的半导体器件所具有的内部接口路径的布线示意像的说明图。
图29是表示针对图2的变形例的剖视图。
图30是表示针对图2的变形例的电子器件的结构例的放大剖视图。
图31是表示图13所示的制造工序的变形例的说明图。
具体实施方式
(本申请的记载形式、基本术语及用法的说明)
在本申请中，关于实施方式的记载，根据需要为了方便而分为几个章节等来进行记载，但除特别明示不是这样的情况以外，它们之间并不是相互独立的，不管记载的前后顺序如何，关于单个例子的各部分，一方是另一方的一部分详细情况或一部分或全部的变形例等。另外，原则上，对同样的部分省略重复的说明。此外，实施方式中的各结构要素在除特别明示不是这样的情况、理论上限定于该数的情况以及从上下文来看明显不是这样的情况以外，不是必须的。
同样地，在实施方式等的记载中，关于材料、组分等，即使说“由A构成的X”等，除特别明示不是这样的情况及从上下文来看明显不是这样的情况以外，不排除包含A以外的要素。例如，就成分来说，是“作为主要成分而含有A的X”等的意思。例如，即使说“硅材料”等，也并不限于单纯的硅，当然也包含SiGe(硅锗)合金等其他以硅为主要成分的多元合金、含有其他添加物等的材料。另外，即使说镀金、Cu层、镀镍等，除特别明示不是这样的情况以外，不仅包含单纯的相应元素的情况，还包含分别以金、Cu、镍等为主要成分的材料。
而且，在提及特定的数值、数量时，除了特别明示不是这样的情况、理论上限定于该数的情况以及从上下文来看明显不是这样的情况以外，可以是超过该特定数值的数值，还可以是不足该特定数值的数值。
此外，在实施方式的各图中，相同或等同的部分用相同或类似的符号或附图标记示出，原则上不重复进行说明。
另外，在附图中，在反而会变得繁杂的情况或使与空隙之间的区别变得明确的情况下，即使是剖面也有省略剖面线等的情况。与之相关联地，在根据说明等是明确的情况等下，即使是平面上封闭的孔，也有省略背景的轮廓线的情况。而且，即使不是剖面，为了明示不为空隙，或者明示区域的边界，有时标注剖面线或点图案。
(实施方式)
在本实施方式中，作为多个半导体芯片经由布线基板电连接的半导体器件、以及搭载有上述半导体器件的电子器件的一例，列举在汽车导航装置的内部搭载的半导体器件、以及具有上述半导体器件的模块(电子器件)进行说明。
在本实施方式中作为一例举出的汽车导航装置是搭载在汽车中的电子设备。近年来，针对汽车导航装置有这样的研究：在一个装置内赋予各种各样的功能(***)来实现高功能化。例如，在汽车导航装置中除了显示汽车的当前位置、进行到目的地为止的路线引导的汽车导航***以外，还具有音乐播放***和动态画面播放***等各种功能(***)。另外，从使上述各种***各自的性能提高的观点出发，优选使各***在单位时间内处理的数据量增加。
可以考虑如下方法：使具有上述那样多个***的电子器件在母板上搭载功能不同的多个半导体器件(例如控制用半导体器件和存储用半导体器件)并通过母板的布线将多个半导体器件之间电连接。但是，若考虑到在单位时间内处理的数据量的增加、或者数据的转发速度的提高，则在经由母板的布线来连接多个半导体器件的方式的情况下，难以使电气特性提高。
于是，本申请的发明人研究了在一个半导体器件中搭载多个半导体芯片并经由作为中介层(interposer)的布线基板来将多个半导体芯片之间电连接的结构。即，以下说明的半导体器件PKG1(参照图1)是具有多个半导体芯片的多芯片模块(MCM:Multi-ChipModule)。另外，半导体器件PKG1是在一个半导体封装内形成有***的SiP(System inPackage：***级封装)。与作为母板的布线基板MB1相比，半导体器件PKG1具有的布线基板IP1(参照图2)的平面面积小且能够以高加工精度来形成布线。因此，在将多个半导体芯片之间电连接的情况下，能够得到高电气特性。
然而，可知在如半导体器件PKG1那样在一个半导体封装内嵌入多个***且使电气特性提高的情况下，需要高效地配置提供对***进行驱动的电源的路径、或者在与半导体器件PKG1之间使信号电流输入或输出的路径。
例如，存在为了对形成图形和动态画面等的电路进行驱动，而需要超过5A(安培)那样的大电流的情况。若伴随着布线密度的增大而使电源的供给路径的截面面积减小，则阻抗变大，而若在阻抗大的电源供给路径中流动大电流，则电压下降量增大。另外，在用于使电路动作的电源电位的裕度小的情况下，存在因电压下降而导致电路无法动作的隐患。
另外，若驱动电压的供给路径的电阻值大，则存在半导体器件PKG1的温度上升而导致电路动作不稳定的隐患。此外，例如在流过上述那样的大电流的电源路径和1.6Gbps(Giga bit per second：千兆比特每秒)以上的高速信号传输路径同时存在的情况下，需要对高速信号传输路径考虑噪声对策。尤其是，在利用差动对来传输信号的情况下，或者在增大总线宽度来使每单位时间的信号传输量增加的情况下，信号传输路径的数量增加。为此，需要在平面面积比母板小的中介层的布线基板上高效地形成布线路径的技术。
以下，按照电子器件的结构、以及电子器件所具有的半导体器件的顺序，对本实施方式的电子器件的结构例进行说明。
＜电子器件＞
首先，对本实施方式的电子器件的结构例进行说明。图1是表示本实施方式的电子器件的结构例的放大俯视图。另外，图2是沿着图1的A-A线的放大剖视图。图3是表示图1中示出的母板的上表面的放大俯视图。另外，图4是表示沿着图3的A-A线的放大剖视图，将电源供给用的焊锡球的周边放大示出。
此外，图2虽然是剖视图，但为了易于观察电子器件EDV1的结构部件的电连接关系的例子，而省略了剖面线。另外，图3中示出了覆盖布线基板MB1的上表面、且被绝缘膜SRB覆盖的多条布线MW、以及端子(安装基板端子)CN中的一部分。另外，图3虽是俯视图，但根据所流动的电流的种类而对多个端子CN赋予不同的图案来示出，各图案所表示的意思在上述图案的附近标注符号来示出。
图1所示的电子器件(电子设备)EDV1具有：布线基板(母板、安装基板)MB1、搭载在布线基板MB1上的半导体器件PKG1、和搭载在布线基板MB1上的电力供给装置(调整器)RGL1。另外，在图2所示的例子中，在布线基板MB1上除了半导体器件PKG1、电力供给装置RGL1以外还搭载有电容器CC1等多个电子部件。
搭载在布线基板MB1上的电力供给装置RGL1是向电子器件EDV1所具备的多个电子部件分别供给电力的电源用部件。电力供给装置RGL1例如具有电力转换电路，将从设在电子器件EDV1外部的外部电源输入的电力转换成与电子器件EDV1所具备的各种电路的动作电压、动作电流相应的电压值、电流值。由电力供给装置RGL1转换的电力经由布线基板MB1所具有的布线MW而被供给到电子器件EDV1所具备的多个电路(电子部件所具备的电路)的每一个电路。
另外，电子器件EDV1所具有的布线基板MB1具有：作为半导体器件PKG1的搭载面的上表面(面、半导体器件搭载面)MBt、以及与上表面MBt为相反侧的下表面(面、背面)MBb。布线基板MB1是搭载有包含半导体器件PKG1在内的多个电子部件并将这些电子部件电连接而形成模块的基板，要求布线基板MB1具有支承多个电子部件的强度。因此，布线基板MB1的厚度比半导体器件PKG1的布线基板IP1的厚度大(比其厚)。
例如，在图2所示的例子中，布线基板MB1的厚度为1.6mm。另一方面，布线基板IP1的厚度比布线基板MB1的厚度薄，为1.2mm。此外，各基板的厚度不限于上述的值，也可以使用布线基板MB1的厚度为例如1.0mm～2.0mm左右、布线基板IP1的厚度为例如0.2mm～1.5mm左右的基板。另外，布线基板MB1的厚度是从上表面MBt及下表面MBb中的一方的面到另一方的面的距离。另外，布线基板IP1的厚度是从上表面IPt及下表面IPb中的一方的面到另一方的面的距离。
另外，布线基板MB1具有使例如玻璃布中含浸有环氧类的树脂的预浸渍材料等绝缘性材料构成的基材。在图2所示的例子中，布线基板MB1是多层布线基板(层叠基板)，其是通过由预浸渍材料构成的多个绝缘层和由铜箔等导体膜构成的多个布线层交替层叠而形成的。此外，布线基板IP1也可以具有由预浸渍材料构成的基材(芯材)，但布线基板MB1需要比布线基板IP1所具有的基材相对较厚的预浸渍材料。如上述那样，在本实施方式中，作为构成各布线基板MB1、IP1的绝缘层使用了预浸渍材料，因此能够提高布线基板的强度。此外，在布线基板的厚度大、即各绝缘层的厚度大的情况下，不限于预浸渍材料，也可以通过仅由环氧类树脂构成的绝缘性材料来构成绝缘层。
另外，如图2所示，布线基板MB1具有多条布线(安装基板布线、母板布线)MW。布线基板MB1是具有多个布线层的多层布线基板，多条布线MW分别形成在多个布线层上。如图3所示，多条布线MW中含有：向半导体器件PKG1所具有的多个半导体芯片中的逻辑芯片(半导体芯片)LC供给电源电位的电源线VHW、及向存储器芯片(半导体芯片)MC供给电源电位的电源线VQW。另外，多条布线MW中含有在与逻辑芯片LC之间发送或接收电信号的信号线SGW。此外，虽然在布线基板MB1上形成有大量信号线SGW，但为了在图3中易于观察而例示性地示出了大量信号线SGW中的2条。
另外，布线基板MB1具有形成于上表面MBt侧的多个端子CN。多个端子CN是用于将半导体器件PKG1和布线基板MB1电连接的安装端子。如图3所示，多个端子CN中含有：向半导体器件PKG1所具有的多个半导体芯片中的逻辑芯片(半导体芯片)LC供给电源电位的端子VHCN、向存储器芯片(半导体芯片)MC供给电源电位的端子VQCN。另外，多个端子CN中还含有在与逻辑芯片LC之间发送或接收电信号的端子SGCN。
另外，多个端子CN是形成于布线基板MB1所具有的多个布线层中的最上层(第1层)的导体图案。详细而言，如图4所示那样形成于最上层的导体图案由绝缘膜SRB覆盖，该绝缘膜SRB形成为覆盖布线基板MB1的上表面MBt。另外，在绝缘膜SRB上形成有多个开口部SRk1，在多个开口部SRk1的每一个开口部中，形成于最上层的导体图案的一部分露出。
另外，构成图3所示的端子CN的多个导体图案包含与其他端子CN电隔离且按每个端子CN独立地形成的单独的导体图案。例如，在与信号线SGW电连接的信号用端子SGCN的情况下，与相邻的端子CN电隔离。像这样，通过使相邻的信号用的端子SGCN电隔离，能够使信号传输路径的每一条路径中流过不同的信号电流。
另外，构成图3所示的端子CN的多个导体图案包含如电源线VHW、电源线VQW那样构成布线MW的带状的导体膜。在像这样将带状的导体膜用作端子CN的一部分的情况下，在一个带状的导体膜上形成多个开口部SRk1。在例如电源线VHW的情况下，在与一条带状的电源线VHW沿厚度方向重叠的位置形成多个开口部SRk1。该多个开口部SRk1的每一个作为用于连接电源线VHW的安装端子即端子VHCN而发挥功能。像这样，通过利用一条电源线VHW来设置多个端子CN，能够降低电源电位的供给路径中的电阻。而且，降低了电源电位的供给路径的电阻的结果是，能够抑制驱动时的电子器件EDV1(参照图1)的温度上升，因此能够使电路动作稳定化。
另外，在绝缘膜SRB中的与电力供给装置RGL1沿厚度方向重叠的位置形成有多个开口部SRk1，在多个开口部SRk1中，用于连接电力供给装置RGL1的端子RGCN露出。构成端子RGCN的导体图案与构成端子VHCN和VQCN的导体图案同样地，是构成电源线VHW或电源线VQW的带状的导体图案的一部分。像这样，若作为构成电源供给用的端子CN及端子RGCN的导体图案而利用电源用的布线MW的一部分，则如图4所示那样，能够将电源线VHW及电源线VQW分别在布线基板MB1的最上层的布线层进行排布。换言之，在本实施方式中，电源线VHW及电源线VQW分别不经由与最上层相比形成于下层的布线层地与半导体器件PKG1电连接。此外，作为针对本实施方式的变形例也可以经由位于最上层的下层的布线层。
＜半导体器件的概要＞
如图1及图2所示，本实施方式的电子器件EDV1具有搭载在布线基板MB1的上表面MBt上的半导体器件PKG1。以下，对半导体器件PKG1的详细结构进行说明。在本章节中，首先对半导体器件PKG1的电路结构例进行说明，然后对半导体器件PKG1的构造进行说明。图5是表示与图1所示的半导体器件所具有的多个半导体芯片电连接的多个传输路径的结构概要的说明图。
另外，在图5中作为代表例图示出了逻辑芯片LC所具有的多个电路中的、对存储器芯片MC进行控制的控制电路CTL、以及进行例如图像显示***等的运算处理的运算处理电路PRC。另外，在图5中代表性地示出了存储器芯片MC所具有的多个电路中的、进行数据信号的输入输出动作的输入输出电路CAC、和存储数据信号的存储器电路RAM。
如图1及图5所示，本实施方式的半导体器件PKG1具有布线基板IP1和搭载在布线基板IP1的上表面IPt上的多个半导体芯片。在图1及图5所示的例子中，多个半导体芯片由形成有存储电路(存储器电路)的2个存储器芯片MC(存储器芯片M1、M2)和具有对2个存储器芯片MC各自的动作进行控制的控制电路的逻辑芯片LC构成。此外，多个半导体芯片的数量不限于上述的数量，能够适用各种变形例。尤其是，存储器芯片MC的数量根据半导体器件PKG1中设置的***而所需的存储容量而不同。存储容量的值与存储器芯片MC的数量呈正比例地增大，因此，例如，存储器芯片MC的数量也可以是2个以上或者1个以上。另外，也可以在上表面IPt上搭载多个逻辑芯片LC。还可以搭载具有逻辑芯片LC及存储器芯片MC以外的功能的半导体芯片。
图5所示的多个存储器芯片MC各自具备：被称为DRAM(Dynamic Random AccessMemory：动态随机存取存储器)的存储电路(以下，记载为存储器电路RAM)、和相对于存储器电路RAM进行数据信号的输入输出动作的输入输出电路CAC。另外，在与多个存储器芯片MC的每一个电连接的逻辑芯片LC中具有对存储器芯片MC的存储器电路RAM的动作进行控制的控制电路CTL、以及对数据信号进行运算处理的运算处理电路PRC。
另外，多个存储器芯片MC分别具有：供给用于驱动输入输出电路CAC的电源电位VDDQ＿M1、VDDQ＿M2的电源电位供给路径VDQ＿P、以及供给基准电位VSS的基准电位供给路径VSS＿P。图5中，对存储器芯片M1用的电源电位VDDQ＿M1、存储器芯片M2用的电源电位VDDQ＿M2相区分地进行了图示，但电源电位VDDQ＿M1和电源电位VDDQ＿M2为相同电位，例如分别流过2A左右的电流。另外，基准电位VSS例如是接地电位(GND电位)或者与电源电位不同值的电位。
另外，电源电位供给路径VDQ＿P以及基准电位供给路径VSS＿P连接在布线基板IP1所具备的作为外部端子的端子(接合区)LD。图4所示的端子(接合区)VQLD构成图5所示的电源电位供给路径VDQ＿P的一部分。另外，电源电位供给路径VDQ＿P以及基准电位供给路径VSS＿P在布线基板IP1中分支，而与逻辑芯片LC的电极PDL连接。
此外，多个存储器芯片MC分别具有传输电信号的多个信号传输路径。多个信号传输路径中含有传输数据信号SGN＿DAT1的数据信号传输路径DTP1、传输用于使动作定时同步的时钟信号SGN＿CLK的时钟信号传输路径CKP1、以及传输对输入输出动作进行控制的控制信号SGN＿CTL1的控制信号传输路径CTP1。数据信号传输路径DTP1、时钟信号传输路径CKP1以及控制信号传输路径CTP1分别连接逻辑芯片LC的电极PDL和存储器芯片MC的电极PDM。
另外，图5中，作为向存储器芯片MC供给电源电位的路径，示出了供给用于驱动输入输出电路CAC的电源电位VDDQ＿M1、VDDQ＿M2的电源电位供给路径VDQ＿P、以及供给基准电位VSS的基准电位供给路径VSS＿P。但是，除上述路径以外，还可以含有驱动未图示的电源控制电路和时钟振荡电路等主要电路(核心电路)的核心电路用的电源电位的供给路径、或者其他基准电位的供给路径。
另外，图5中示出了数据信号传输路径DTP1、时钟信号传输路径CKP1以及控制信号传输路径CTP1分别在多个存储器芯片MC的每一个上各连接一条的例子。但是，存储器芯片MC上连接有多个数据信号传输路径DTP1、多个时钟信号传输路径CKP1以及多个控制信号传输路径CTP1。
例如，在存储器芯片MC上连接有与存储器电路RAM所具有的通道数、以及各通道的数据总线的宽度相应的数量的数据信号传输路径。例如，在存储器芯片MC分别具有4个64位的总线宽度的通道的情况下，存储器芯片MC分别连接256位量的数据信号传输路径DTP1。另外，除了数据信号SGN＿DAT1以外，当考虑到未图示的数据选通信号和/或数据屏蔽信号时，使数据信号传输路径DTP1的数量进一步增加。
另外，在通过图5所示的时钟信号传输路径CKP1传输的信号电流中除了作为定时信号的时钟信号SGN＿CLK以外，还含有控制时钟信号SGN＿CLK的有效性的时钟使能信号。
此外，图5所示的控制信号SGN＿CTL1中含有芯片选择信号、行地址选通信号、列地址选通信号、写使能信号等指令类信号、地址信号、存储库地址信号等地址指定类信号。因此，在多个存储器芯片MC的每一个上连接有与控制信号SGN＿CTL1的种类数相应的数量的控制信号传输路径CTP1。
再此外，逻辑芯片LC具有：供给用于驱动运算处理电路PRC的电源电位VDDH的电源电位供给路径VDH＿P、供给用于驱动控制电路CTL的电源电位VDDL的电源电位供给路径VDL＿P、以及供给基准电位VSS的基准电位供给路径VSS＿P。在通过相同的驱动电压使运算处理电路PRC和控制电路CTL驱动的情况下，能够共用电源电位VDDH和电源电位VDDL，但在通过不同的驱动电压使运算处理电路PRC和控制电路CTL动作的情况下，需要与驱动电压的值相应的电源电位供给路径。此外，在图5所示的例子中，基准电位VSS向运算处理电路PRC以及控制电路CTL的各电路供给相同的电位(例如接地电位)。
如本实施方式那样，在一个半导体器件PKG1的内部构建多个***的情况下，根据***的种类所消耗的电力量不同。例如，为了对实施用于形成图形和动态画面等的运算处理的运算处理电路PRC进行驱动，消耗相对多的电力。
例如，在图5所示的例子中，在供给0.9V(伏特)电源电位VDDH的运算处理电路PRC用的电源电位供给路径VDH＿P中流动10A左右的电流。另一方面，控制输入输出动作的控制电路CTL的消耗电力量比运算处理电路PRC的消耗电力量小，流过控制电路CTL用的电源电位供给路径VDL＿P的电流值相对小。例如，在图5所示的例子中，在供给0.9V(伏特)电源电位VDDL的控制电路CTL用的电源电位供给路径VDL＿P中流过3A左右的电流。
即，流过运算处理电路PRC用的电源电位供给路径VDL＿P的电流值比流过控制电路CTL用的电源电位供给路径VDL＿P的电流值大。在上述例子中，供给于运算处理电路PRC的驱动用的电源电位VDDH和供给于控制电路CTL的驱动用的电源电位VDDL相同。但是，即使在电源电位VDDH与电源电位VDDL不同的情况下，流过电源电位供给路径VDL＿P的电流值也比流过电源电位供给路径VDL＿P的电流值大。
即，供给于运算处理电路PRC的驱动用的电源电位VDDH比供给于控制电路CTL的驱动用的电源电位VDDL大。另外，流过运算处理电路PRC用的电源电位供给路径VDL＿P的电流值比流过控制电路CTL用的电源电位供给路径VDL＿P的电流值大。
另外，电源电位供给路径VDH＿P、电源电位供给路径VDL＿P以及基准电位供给路径VSS＿P分别与布线基板IP1所具备的作为外部端子的端子LD连接。图4所示的端子VHLD构成供给图5所示的电源电位VDDH的电源电位供给路径VDH＿P的一部分。
另外，逻辑芯片LC具有传输电信号的多个信号传输路径。在多个信号传输路径中含有在与存储器芯片MC之间传输数据信号SGN＿DAT1的数据信号传输路径DTP1、传输用于使动作定时同步的时钟信号SGN＿CLK1的时钟信号传输路径CKP1、以及传输对输入输出动作进行控制的控制信号SGN＿CTL1的控制信号传输路径CTP1。另外，在多个信号传输路径中含有在与半导体器件PKG1与外部设备之间传输数据信号SGN＿DAT1的数据信号传输路径DTP2、传输用于使动作定时同步的时钟信号SGN＿CLK1的时钟信号传输路径CKP2、以及传输对输入输出动作进行控制的控制信号SGN＿CTL1的控制信号传输路径CTP2。
此外，逻辑芯片LC所具有的多个电极PDL中的、作为信号传输路径的电极PDL具有在与存储器芯片MC之间传输时钟信号SGN＿CLK1、控制信号SGN＿CTL1以及数据信号SGN＿DAT1的内部接口电极(接口端子)IIF。另外，作为信号传输路径的电极PDL具有在与半导体器件PKG1的外部设备之间传输时钟信号SGN＿CLK2、控制信号SGN＿CTL2、以及数据信号SGN＿DAT2的外部接口电极(接口端子)OIF。
另外，在布线基板IP1的端子LD与逻辑芯片LC之间传输的数据信号SGN＿DAT2、和在逻辑芯片LC与存储器芯片MC之间传输的数据信号SGN＿DAT1也可以是不同的数据信号。存在通过在逻辑芯片LC的运算处理电路PRC中进行运算处理，而在处理前后输入信号和输出信号不同的情况。
另外，在布线基板IP1的端子LD与逻辑芯片LC之间传输的控制信号SGN＿CTL2中含有对控制电路CTL和运算处理电路PRC进行控制的信号等。因此，在布线基板IP1的端子LD与逻辑芯片LC之间传输的控制信号SGN＿CTL2、和在逻辑芯片LC与存储器芯片MC之间传输的控制信号SGN＿CTL1彼此不同。
另外，在布线基板IP1的端子LD与逻辑芯片LC之间传输的时钟信号SGN＿CLK2中除了针对控制电路CTL电路的定时信号以外，还可以含有针对运算处理电路PRC的定时信号。因此，可以使在布线基板IP1的端子LD与逻辑芯片LC之间传输的时钟信号SGN＿CLK2、和在逻辑芯片LC与存储器芯片MC之间传输的时钟信号SGN＿CLK1彼此不同。
如上述那样，数据信号SGN＿DAT1向存储器电路RAM的输入、以及数据信号SGN＿DAT1从存储器电路RAM的输出经由逻辑芯片LC实施。因此，与存储器芯片MC连接的信号传输路径(参照图2)的大部分经由逻辑芯片LC与布线基板IP1的端子LD电连接，不经由逻辑芯片LC而与布线基板IP1的端子LD电连接的信号传输路径几乎没有。
换言之，在构成逻辑芯片LC的信号传输路径的电极PDL中含有多个外部接口电极OIF和多个内部接口电极IIF。另一方面，构成存储器芯片MC的信号传输路径的电极PDM的大部分是在与逻辑芯片LC之间传输信号的内部接口电极IIF，外部接口电极OIF没有或很少。
在图5所示的例子中，与存储器芯片MC连接的所有信号传输路径与逻辑芯片LC电连接。换言之，在图5所示的例子中，不存在存储器芯片MC的外部接口电极OIF。但是，作为针对图5的变形例，可以是，图5所示的信号传输路径以外的信号传输路径不经由逻辑芯片LC地与布线基板IP1的端子LD电连接。
省略图示，例如也可以是，用于在组装半导体器件PKG1后对存储器芯片MC单独地进行试验的测试用信号传输路径等不经由逻辑芯片LC地与布线基板IP1的端子LD电连接。换言之，在针对图5的变形例中存在如下情况：在布线基板IP1所具有的多个端子LD中含有不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子、和经由逻辑芯片LC而与存储器芯片MC电连接的多个信号端子。
在上述的情况下，存储器电路RAM经由控制电路CTL而被控制输入输出动作，因此，即使存在不经由逻辑芯片LC地与布线基板IP1的端子LD电连接的信号传输路径的情况下，其数量也少。也就是说，经由逻辑芯片LC与存储器芯片MC电连接的信号端子的数量比不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子的数量多。
此外，上述的“不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子的数量”也包含如下情况：如图5所示的例子那样，不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子的数量为0个。
＜半导体器件的构造＞
接下来，对半导体器件PKG1的构造进行说明。图6是表示沿着图1所示的半导体器件的A-A线的剖视图。另外，图7是表示沿着图1所示的半导体器件的B-B线的剖视图。另外，图8是表示图1所示的半导体器件的下表面侧的构造的仰视图。另外，图9是图1所示的逻辑芯片的表面侧的俯视图。另外，图10是图1所示的存储器芯片的表面侧的俯视图。
此外，图6及图7虽然是剖视图，但是优先确保图容易观察，因而省略对绝缘层IL、SR1、SR2以及底部填充树脂UF的剖面线。另外，图8虽是仰视图，但根据所流动的电流的种类而对多个端子LD标注不同的图案来示出，各图案表示的意思通过在该图案的附近标注符号来示出。另外，图9及图10虽是俯视图，但根据所流动的电流的种类而对多个电极PDL标注不同的图案来示出，各图案表示的意思通过在该图案的附近标注符号来示出。
如图6所示，布线基板IP1具有：搭载有逻辑芯片LC以及存储器芯片MC(参照图7)的上表面(面、主面、芯片搭载面)IPt、与上表面Ipt为相反侧的下表面(面、主面、安装面)IPb、以及配置在上表面IPt与下表面IPb之间的多个侧面IPs，如图1及图8所示那样，在俯视/仰视下呈四边形的外形形状。在图1及图8所示的例子中，布线基板IP1的平面尺寸(仰视/俯视下的尺寸、上表面IPt及下表面IPb的尺寸、外形尺寸)为呈例如一条边的长度为30mm～100mm左右的四边形。
如图1所示，在俯视下，布线基板IP1的周缘部具有：基板边Sip1、位于基板边Sip1的相反侧的基板边Sip2、与基板边Sip1以及基板边Sip2交叉的基板边Sip3、以及位于基板边Sip3的相反侧的基板边Sip4。在图1所示的例子中，半导体器件PKG1以布线基板IP1的四条边中的基板边Sip1与电源供给装置RGL1彼此相对的方式搭载在布线基板MB1上。
布线基板IP1是用于将在上表面IPt侧搭载的包含逻辑芯片LC在内的多个半导体芯片和图1所示的作为母板(安装基板)的布线基板MB1电连接的中介层(中继基板)。另外，布线基板IP1是用于将在上表面IPt侧搭载的逻辑芯片LC和多个存储器芯片MC电连接的中介层。
另外，如图6所示，布线基板IP1具有多个布线层(在图6所示的例子中有10层)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10，这些布线层将作为芯片搭载面的上表面IPt侧和作为安装面的下表面IPb侧电连接。各布线层形成有作为供给电信号和电力的路径的布线等导体图案，并由绝缘层IL覆盖。
另外，多个布线层中的、配置在最上表面IPt侧的布线层WL1的大部分被作为阻焊膜的绝缘膜SR1覆盖。另外，多个布线层中的、配置在最下表面IPb侧的布线层WL10的大部分被作为阻焊膜的绝缘膜SR2覆盖。
另外，布线基板IP1通过如下方式形成，即例如在由使玻璃纤维中含浸树脂的预浸渍材料构成的芯层(芯材、芯绝缘层)CR的上表面及下表面通过积层方法分别层叠有多个布线层，从而形成布线基板IP1。另外，芯层CR的上表面侧的布线层WL5与下表面侧的布线层WL6经由埋入于多个贯穿孔(通孔)中的多个通孔布线TW而电连接，多个贯穿孔以从芯层CR的上表面和下表面中的一方贯穿到另一方的方式设置。
如图6以及图7所示，在布线基板IP1的上表面IPt上形成有与逻辑芯片LC或存储器芯片MC(参照图7)电连接的多个接合焊盘(接合引线、半导体芯片连接用端子)TCS。另外，在布线基板IP1的下表面IPb形成有作为半导体器件PKG1的外部输入输出端子的多个端子(接合区、外部连接端子)LD。多个接合焊盘TCS和多个端子LD经由形成于布线基板IP1的布线WR、过孔VA以及通孔布线TW而分别电连接。
此外，在图6所示的例子中，布线基板IP1示出了在作为芯材的芯层CR的上表面侧以及下表面侧分别层叠有多个布线层而成的布线基板。但是，作为针对图6的变形例，也可以使用不具有由预浸渍材料等较硬材料构成的芯层CR，而是依次层叠绝缘层IL和布线WR等导体图案而形成的、所谓的无芯基板。在使用无芯基板的情况下，不形成通孔布线TW，各布线层经由过孔VA而电连接。另外，在图6中，例示性地示出了具有10层布线层的布线基板IP1，但作为变形例，也可以使用具有例如11层以上或者9层以下布线层的布线基板。
另外，图8所示的多个端子LD是布线基板IP1所具有的多个布线层中的、形成于最下层(在图6所示的例子中为第10层布线层WL10)的导体图案。详细而言，如图4所示那样，形成于最下层的导体图案被以覆盖布线基板IP1的下表面IPb的方式形成的绝缘膜SR2覆盖。另外，在绝缘膜SR2上形成有多个开口部SRk2，在多个开口部SRk2的每一个中，形成于最下层的布线层WL10上的导体图案的一部分露出。
另外，构成图8所示的端子LD的多个导体图案包含与其他端子LD电隔离且按每个端子LD而独立地形成的单独的导体图案。例如，在是与信号线SGW电连接的信号用的端子SGLD的情况下，与相邻的端子LD电隔离。像这样，通过使相邻的信号用的端子SGLD电隔离，能够在信号传输路径的每一个中流过不同的信号电流。
另外，构成图8所示的端子LD的多个导体图案包含如电源面(plane)VHP、电源面VQP那样多个端子LD被连结在一起的面积相对大的导体膜。以下，将具有将相邻的多个端子LD连结在一起的面积的导体膜称为导体面。另外，将导体面中的、构成电源电位的供给路径的导体面称为电源面。另外，将导体面中的构成基准电位的供给路径的导体面称为接地面。
在如本实施方式这样将导体面用作端子LD的一部分的情况下，在一个导体面上形成多个开口部SRk2。在例如电源面VHP的情况下，在与一个电源面VHP沿厚度方向重叠的位置形成多个开口部SRk2。该多个开口部SRk2的每一个作为用于将电源面VHP与焊锡球SBp(参照图4)连接的端子VHLD而发挥功能。像这样，通过利用一个电源面VHP而设置多个端子LD，能够降低电源电位的供给路径中的电阻。而且，降低电源电位的供给路径的电阻的结果是，能够抑制驱动时半导体器件PKG1的温度上升，因此能够使电路动作稳定。
另外，在图6所示的例子中，在多个端子LD的每一个上连接有焊锡球(焊锡材料、外部端子、电极、外部电极)SBp。焊锡球SBp是在将半导体器件PKG1安装于图1所示的布线基板MB1上时将布线基板MB1侧的多个端子CN(参照图4)和多个端子LD电连接的导电性部件。焊锡球SBp例如是含铅(Pb)的Sn-Pb焊锡材料、或者实质上不含Pb的由所谓无铅焊锡构成的焊锡材料。作为无铅焊锡的例子，能够列举例如单锡(Sn)、锡-铋(Sn-Bi)、或锡-铜-银(Sn-Cu-Ag)、锡-铜(Sn-Cu)等。在此，所谓无铅焊锡，表示铅(Pb)的含量为0.1wt％以下的材料，其含量作为RoHS(Restriction of Hazardous Substances：有害物质禁用)指令的基准而决定。
另外，如图8所示那样，多个端子LD配置成矩阵状(阵列状、行列状)。另外，与多个端子LD接合的多个焊锡球SBp(参照图6)也配置成矩阵状(行列状)。像这样，将在布线基板IP1的安装面侧使多个外部端子(焊锡球SBp、端子LD)配置成矩阵状的半导体器件称为面阵型的半导体器件。面阵型的半导体器件能够将布线基板IP1的安装面(下表面IPb)侧有效地利用为外部端子的配置空间，因此即使外部端子数增多也能够抑制半导体器件的安装面积的增大，从这方面来说是优选的。也就是说，也能够节省空间地安装伴随着高功能化、高集成化而外部端子数增多的半导体器件。
另外，如图1所示，半导体器件PKG1具有搭载在布线基板IP1上的逻辑芯片LC以及多个存储器芯片MC。逻辑芯片LC以及多个存储器芯片MC排列地搭载在布线基板IP1上。换言之，逻辑芯片LC及多个存储器芯片MC不层叠，在俯视下不存在彼此重叠的部分。
另外，逻辑芯片LC呈在俯视下平面面积比布线基板IP1小的四边形的外形形状。详细而言，在俯视下，逻辑芯片LC的周缘部具有：芯片边Scp1、位于芯片边Scp1的相反侧的芯片边Scp2、与芯片边Scp1及芯片边Scp2交叉的芯片边Scp3、以及位于芯片边Scp3的相反侧的芯片边Scp4。在图1所示的例子中，逻辑芯片LC以芯片边Scp1与基板边Sip1并列地延伸的方式搭载在布线基板IP1上。详细而言，逻辑芯片LC以芯片边Scp1与基板边Sip1、芯片边Scp2与基板边Sip2、芯片边Scp3与基板边Sip3、以及芯片边Scp4与基板边Sip4分别彼此并列的方式搭载在布线基板IP1上。
另外，多个存储器芯片MC的每一个呈在俯视下平面面积比布线基板IP1小的四边形的外形形状。在图1所示的例子中，多个存储器芯片MC的每一个呈长方形。详细而言，如图10所示，在俯视下，存储器芯片MC的周缘部具有：芯片边Smc1、位于芯片边Smc1的相反侧的芯片边Smc2、与芯片边Smc1以及芯片边Smc2交叉的芯片边Smc3、以及位于芯片边Smc3的相反侧的芯片边Smc4。另外，在图10所示的例子中，芯片边Smc1和芯片边Smc2分别是长边，芯片边Smc3和芯片边Smc4分别是短边。
另外，在图1所示的例子中，多个存储器芯片MC各自的面积比逻辑芯片LC的面积大。存储器芯片MC的存储容量与存储器电路RAM(参照图5)的形成区域的面积呈正比例地变大。因此，通过使多个存储器芯片MC各自的面积比逻辑芯片LC的面积大，能够增大存储器芯片MC的存储容量。
另外，如图1所示，多个存储器芯片MC的每一个搭载在逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip1之间。将多个存储器芯片MC搭载在芯片边Scp1的延长线与基板边Sip1之间的优点将在后叙述。
另外，如图6所示，逻辑芯片LC具有：表面(主面、上表面)LCt、与表面LCt为相反侧的背面(主面、下表面)LCb、以及位于表面LCt与背面LCb之间的侧面LCs。
在逻辑芯片LC的表面LCt侧形成有多个电极(芯片端子、接合焊盘)PDL。多个电极PDL在逻辑芯片LC的表面LCt中从保护逻辑芯片LC的表面LCt的保护膜露出。在本实施方式中，如图9所示，多个电极PDL在逻辑芯片LC的表面LCt配置成矩阵状(行列状、阵列状)。通过使作为逻辑芯片LC的电极的多个电极PDL配置成矩阵状，能够将逻辑芯片LC的表面LCt有效利用为电极的配置空间，因此，即使逻辑芯片LC的电极数增大也能够抑制平面面积的增大，从这一点来说是优选的。但是，虽然省略图示，作为针对本实施方式的变形例，也能够适用于多个电极PDL形成于表面LCt的周缘部这种类型的半导体芯片。
另外，在图6所示的例子中，逻辑芯片LC以表面LCt与布线基板IP1的上表面IPt相对配置的状态搭载在布线基板IP1上。这样的搭载方式被称为面朝下安装方式、或者倒装芯片连接方式。
另外，虽然省略图示，但在逻辑芯片LC的主面(详细而言，设于作为逻辑芯片LC的基材的半导体衬底的元件形成面上的半导体元件形成区域)形成有多个半导体元件(电路元件)。多个电极PDL经由配置于逻辑芯片LC的内部(详细而言，表面LCt与未图示的半导体元件形成区域之间)的布线层上所形成的布线(图示省略)而分别与该多个半导体元件电连接。
逻辑芯片LC(详细而言，逻辑芯片LC的基材)由例如硅(Si)构成。另外，在表面LCt上形成有覆盖逻辑芯片LC的基材以及布线的绝缘膜，多个电极PDL各自的一部分在形成于该绝缘膜的开口部中从绝缘膜露出。另外，多个电极PDL分别由金属构成，在本实施方式中由例如铝(Al)构成。此外，构成电极PDL的材料不限于铝(Al)，也可以是铜(Cu)。
另外，如图6所示，在多个电极PDL上分别连接有突起电极SBc，逻辑芯片LC的多个电极PDL和布线基板IP1的多个接合焊盘TCS经由多个突起电极SBc而分别电连接。突起电极(凸块电极)SBc是以突出的方式形成在逻辑芯片LC的表面LCt上的金属部件(导电性部件)。突起电极SBc在本实施方式中是在电极PDL上经由基底金属膜(Under Bump Metallurgy：凸块下金属)而层叠有焊锡材料的、所谓焊锡凸块。基底金属膜能够例示出例如从与电极PDL的连接面侧依次层叠有钛(Ti)、铜(Cu)、镍(Ni)的层叠膜(也存在在镍膜上还形成金(Au)膜的情况)。
另外，作为构成焊锡凸块的焊锡材料，能够与上述焊锡球SBp同样地使用含铅的焊锡材料或无铅焊锡。在将逻辑芯片LC搭载到布线基板IP1上时，预先在多个电极PDL及多个接合焊盘TCS双方形成焊锡凸块，在使焊锡凸块彼此接触的状态下实施加热处理(回流焊处理)，由此使焊锡凸块彼此一体化，而形成突起电极SBc。另外，作为针对本实施方式的变形例，也可以将在由铜(Cu)或镍(Ni)构成的导体柱的前端面形成有焊锡膜的柱凸块(柱状电极)用作突起电极SBc。
另外，如图7所示，存储器芯片MC分别具有：表面(主面、上表面)MCt、表面MCt的相反侧的背面(主面、下表面)MCb、以及位于表面MCt与背面MCb之间的侧面MCs。
在存储器芯片MC的表面MCt侧形成有多个电极(芯片端子、接合焊盘)PDM。多个电极PDM在存储器芯片MC的表面MCt上从保护存储器芯片MC的表面MCt的保护膜露出。在本实施方式中，如图10所示，多个电极PDM在存储器芯片MC的表面LCt上配置成矩阵状(行列状、阵列状)。
在图10所示的例子中，存储器芯片MC被分割为通道ChA0、ChA1、ChB0、ChB1这四个通道区域，在各通道区域中分别呈矩阵状地排列有多个电极PDM。存储器芯片MC的各通道区域分别具有形成有存储器电路RAM(参照图5)的区域，各通道区域的存储器电路RAM分别经由电极PDM而与图6所示的逻辑芯片LC电连接。
像这样，通过将一个存储器芯片MC分割为多个通道区域，能够使频率固定的情况下的每单位时间传输的数据信号的量增加。
另外，通过将作为存储器芯片MC的电极的多个电极PDL配置成矩阵状，能够将存储器芯片MC的表面MCt有效利用为电极的配置空间，因此即使存储器芯片MC的电极数增多，也能够抑制平面面积的增大，从该方面来说是优选的。
另外，在图7所示的例子中，存储器芯片MC以其表面MCt与布线基板IP1的上表面IPt相对配置的状态搭载在布线基板IP1上。即，与图6所示的逻辑芯片LC同样地，以面朝下安装方式搭载在布线基板IP1上。
另外，在存储器芯片MC的主面(详细而言，设置于作为存储器芯片MC的基材的半导体衬底的元件形成面上的半导体元件形成区域)形成有多个半导体元件(电路元件)。多个电极PDM经由配置于存储器芯片MC的内部(详细而言，表面MCt与未图示的半导体元件形成区域之间)的布线层上所形成的布线(图示省略)而分别与该多个半导体元件电连接。
存储器芯片MC(详细而言，存储器芯片MC的基材)由例如硅(Si)构成。另外，在表面MCt上形成有覆盖存储器芯片MC的基材以及布线的绝缘膜，多个电极PDM各自的一部分在形成于该绝缘膜的开口部中从绝缘膜露出。另外，多个电极PDM分别由金属构成，在本实施方式中由例如铝(Al)构成。
另外，如图7所示，在多个电极PDM上分别连接有突起电极SBc，存储器芯片MC的多个电极PDM和布线基板IP1的多个接合焊盘TCS经由多个突起电极SBc而分别电连接。突起电极(凸块电极)SBc、以及配置在突起电极SBc与电极PDM之间的基底金属膜如上述那样，因此省略重复的说明。
另外，在图6所示的逻辑芯片LC与布线基板IP1之间、以及图7所示的存储器芯片MC与布线基板IP1之间，分别配置有底部填充树脂(绝缘性树脂)UF。底部填充树脂UF以将逻辑芯片LC的表面LCt与布线基板IP1的上表面IPt之间的空间、以及存储器芯片MC的表面MCt与布线基板IP1的上表面IPt之间的空间堵塞的方式配置。
另外，底部填充树脂UF由绝缘性(非导电性)的材料(例如树脂材料)构成，以将半导体芯片(逻辑芯片LC以及存储器芯片MC)与布线基板IP1的电连接部分(多个突起电极SBc的接合部)封固的方式配置。像这样，通过用底部填充树脂UF将多个突起电极SBc与多个接合焊盘TCS的接合部覆盖，能够使在半导体芯片与布线基板IP1的电连接部分产生的应力缓和。另外，关于在逻辑芯片LC的多个电极PDL与多个突起电极SBc的接合部产生的应力，也能够使之缓和。而且，还能够保护形成有逻辑芯片LC的半导体元件(电路元件)的主面。
＜电源电位供给路径和信号传输路径的布局的详细内容＞
接下来，详细地说明上述电子器件EDV1(参照图1)所具有的半导体器件PKG1的电源电位供给路径和信号传输路径的布局。首先，如本实施方式这样，在一个半导体封装内嵌入有多种***而且要使电气特性提高的情况下，需要高效地配置供给对多个***进行驱动的电源的路径、或者在与半导体器件PKG1之间输入或输出信号电流的信号传输路径。
于是，本申请的发明人作为使布线路径高效化的研究，首先着眼于信号传输路径的种类。即，如图2所示，本实施方式的半导体器件PKG1具有在半导体器件PKG1的内部(详细而言，在逻辑芯片LC与存储器芯片MC之间)传输电信号的内部接口路径(内部传输路径)SGN＿P1。另外，本实施方式的半导体器件PKG1具有在与半导体器件PKG1的外部设备之间传输电信号的外部接口路径(外部传输路径)SGN＿P2。
在使该内部接口路径SGN＿P1和外部接口路径SGN＿P2同时存在的情况下，布线路径变得复杂，因此难以提高各信号传输路径各自的传输质量。尤其是，在要使各布线路径的动作频率增加来提高传输速度的情况下，传输路径与返回路径(参考路径)之间的分隔距离的裕度小，因此优选使布线路径尽量简单化。
于是，在本实施方式中，如图1所示，多个存储器芯片MC的每一个搭载在逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip1之间。如上述那样，多个存储器芯片MC所具有的信号传输路径的大部分(包括全部的情况)与逻辑芯片LC电连接。即，多个存储器芯片MC所具有的信号传输路径的大部分(包括全部的情况)是内部接口路径SGN＿P1。
因此，若如图1所示那样多个存储器芯片MC的每一个搭载在逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip1之间，则能够使构成图2所示的内部接口路径SGN＿P1的布线集中地设置在芯片边Scp1的延长线与布线基板IP1的基板边Sip1之间。
另一方面，图2所示的外部接口路径SGN＿P2与逻辑芯片LC电连接。因此，只要将构成外部接口路径SGN＿P2的布线集中地设置在图1所示的逻辑芯片LC的芯片边Scp2的延长线与布线基板IP1的基板边Sip1之间，就能够使内部接口路径SGN＿P1和外部接口路径SGN＿P2的形成区域分离。
接下来，本申请的发明人研究了电源电位的供给路径与信号传输路径之间的关系。尤其是，着眼于流过容易成为半导体器件PKG1的特性下降的原因的大电流的传输路径，进行了研究。所谓容易成为半导体器件PKG1的特性下降的原因的大电流是指例如超过5A(安培)那样的电流。在本实施方式中，在图2所示的电源电位供给路径VDH＿P中流过例如10A的电流，因此，电源电位供给路径VDH＿P相当于流过大电流的路径。
因流过大电流而导致半导体器件PKG1的特性下降的原因之一在于，由于因传输路径中流过大电流而产生的热导致半导体器件PKG1的温度上升。
成为半导体器件PKG1的温度上升的原因的热是焦耳热。因此，能够通过降低传输路径中的电阻来降低发热量。另外，传输路径的电阻能够通过增大传输路径的截面面积来降低，因此能够通过增大电源电位供给路径VDH＿P的截面面积来降低发热量。
但是，为了使电源电位供给路径VDH＿P的截面面积增大，需要使构成电源电位供给路径VDH＿P的导体图案的面积增大。尤其是，在将图2所示的半导体器件PKG1与布线基板MB1电连接的部分，需要将连续地相邻的多个端子LD用作电源电位供给路径VDH＿P。
因此，如图8所示，在设有构成电源电位供给路径VDH＿P的多个端子VHLD的区域，无法设置作为其他种类的信号或电位的供给路径的端子LD。因此，对端子LD的布局设计产生限制。
在此，本申请的发明人着眼于多个存储器芯片MC所具有的信号传输路径的大部分(包括全部的情况)为与逻辑芯片LC电连接的内部接口路径SGN＿P1这一点。即，与存储器芯片MC连接的内部接口路径SGN＿P1只要与逻辑芯片LC电连接即可。因此，将作为半导体器件PKG1的外部端子的端子LD和存储器芯片MC直接连接的传输路径少。因此，通过在图1所示的逻辑芯片LC的芯片边Scp2的延长线与布线基板IP1的基板边Sip1之间的区域设置电源电位供给路径VDH＿P(参照图2)，即使在将电源电位供给路径VDH＿P的截面面积增大的情况下，也难以对端子LD(参照图8)的布局设计产生限制。
因此，如图3所示，本实施方式的电子器件EDV1所具有的布线基板MB1具有：向多个半导体芯片的每一个供给电源电位VDDQ＿M1、VDDQ＿M2(参照图5)的电源线VQW、和向逻辑芯片LC供给比电源电位VDDQ＿M1、VDDQ＿M2大的电源电位VDDH(参照图5)的电源线VHW。另外，电源线VHW的宽度WH比电源线VQW的宽度WQ大。另外，电源线VHW在俯视下与布线基板MB1的基板边Sip1交叉，并且从布线基板MB1的基板边Sip1侧朝向与逻辑芯片LC重叠的区域延伸。
换言之，本实施方式的电子器件EDV1中，向逻辑芯片LC供给电源电位VDDH(参照图5)的电源线VHW从基板边Sip1侧朝向与逻辑芯片LC重叠的区域排设。由此，能够使流过大电流的电源线VHW的宽度WH增大，从而能够增大电源电位供给路径VDH＿P的截面面积。
其结果是，能够降低因在电源电位供给路径VDH＿P中流过电流而产生的发热量，能够抑制半导体器件PKG1的温度上升。另外，由于能够抑制半导体器件PKG1的温度上升，从而能够抑制因温度上升导致的半导体器件PKG1的电气特性的降低。也就是说，能够使半导体器件PKG1和具备半导体器件PKG1的电子器件EDV1的可靠性提高。
另外，如图9所示，本实施方式的半导体器件PKG1所具有的逻辑芯片LC具有构成在与多个存储器芯片MC(图10参照)之间传输电信号的多个内部接口路径SGN＿P1的多个内部接口电极IIF。另外，多个内部接口电极IIF沿着逻辑芯片LC所具有的四条边中的、芯片边Scp1(就图3而言，离基板边Sip1最近的边)配置。换言之，多个内部接口电极IIF靠近逻辑芯片LC所具有的四条边中的芯片边Scp1侧。
像这样，通过使多个内部接口电极IIF靠近逻辑芯片LC的芯片边Scp1侧而设置，能够缩短内部接口路径SGN＿P1的路径距离。使用图11及图12说明本实施方式的布线布局的示意像。图11及图12是表示图5所示的内部接口路径的布线示意像的说明图。此外，在图11及图12所示的例子中示出了：在布线基板IP1所具有的多个布线层中的、第2层布线层WL2及第4层布线层WL4中分别对多个信号传输路径进行排布的例子。
如图11及图12所示，若将多个内部接口电极IIF靠近逻辑芯片LC的芯片边Scp1侧地设置，则内部接口电极IIF与存储器芯片MC之间的距离变近，因此能够缩短布线路径的距离。另外，只要缩短布线路径的距离，就能够降低布线密度，因此容易控制内部接口路径的电气特性。
例如，在本实施方式中，内部接口路径SGN＿P1成为通过导体图案将传输信号的布线的周围包围的、被称为带状线(Stripline)的布线构造。在为带状线构造的情况下，在形成有构成信号传输路径的布线的布线层的上一层布线层以及下一层布线层上，形成宽度比上述布线宽的导体图案(以下，记载为导体面)。向导体面供给例如基准电位或者电源电位。另外，在形成有构成信号传输路径的布线的布线层中，在该布线的周围，被供给基准电位或者电源电位的导体图案与之分开间隔地形成。像这样，通过被供给基准电位或者电源电位的导体图案将构成信号传输路径的布线的周围包围，从而能够抑制电磁波的扩散。
在此，为了得到带状线的效果，优选将构成信号传输路径的布线与周围的导体图案之间的分隔距离控制在一定范围内。在本实施方式中，由于如上述那样能够降低布线密度，因此在利用带状线的布线构造时，容易控制构成信号传输路径的布线与周围的导体图案之间的分隔距离。因此，能够抑制电磁波的扩散，并能够提高内部接口路径SGN＿P1的电气特性。
此外，在不考虑布线密度的降低的情况下，也能够在图9所示的逻辑芯片LC所具有的多个电极PDL中的任意位置处设置内部接口电极IIF。即使在该情况下，如上述那样，也能够增大电源电位供给路径VDH＿P的截面面积。
另外，从降低布线密度的观点出发，优选的是，如图11及图12所示那样，在不同的布线层中对信号传输路径进行排布。例如，在如图11及图12所示那样在布线层WL2和布线层WL4中对信号传输路径进行排布的情况下，能够在各布线层WL2、WL4之间配置导体面，因此，例如，即使在俯视下在布线层WL2排布的信号传输路径和在布线层WL4排布的信号传输路径彼此交叉，也能够抑制电气特性的降低。
此外，在图11及图12中，例示地说明了为了降低布线密度而更为优选的实施方式，但作为针对本实施方式的变形例，也可以将多个(多种)信号传输路径形成于相同的布线层。
另外，如图3所示，本实施方式的布线基板MB1所具有的电源线VHW在俯视下与和逻辑芯片LC的芯片边Scp1重叠的线交叉，并且从布线基板IP1的基板边Sip1朝向逻辑芯片LC的芯片边Scp2延伸。也就是说，本实施方式的电子器件EDV1中，向逻辑芯片LC供给电源电位VDDH(参照图5)的电源线VHW被排设到与逻辑芯片LC重叠的、位于逻辑芯片LC正下方的区域。
由此，如图2所示，能够使向逻辑芯片LC供给电源电位VDDH(参照图5)的电源电位供给路径VDH＿P沿布线基板IP1的厚度方向直线地形成。像这样，由于使电源电位供给路径VDH＿P从逻辑芯片LC的正下方区域朝向逻辑芯片LC直线地形成，因此，能够缩短电源电位供给路径VDH＿P的厚度方向上的距离。其结果是，能够降低因在电源电位供给路径VDH＿P中流过电流而产生的发热量，能够抑制半导体器件PKG1的温度上升。
另外，如上述那样，在将多个内部接口电极IIF(参照图9)靠近逻辑芯片LC的芯片边Scp1侧地设置的情况下，优选使内部接口路径SGN＿P1与电源电位供给路径VDH＿P之间的距离拉开。根据本实施方式，由于电源线VHW排设到与逻辑芯片LC重叠的、位于逻辑芯片LC正下方的区域，因此能够容易地使内部接口路径SGN＿P1与电源电位供给路径VDH＿P之间的距离拉开。
此外，作为针对本实施方式的变形例，也可以是，图3所示的电源线VHW不排设到与逻辑芯片LC重叠的区域，而是排设到基板边Sip1与和逻辑芯片LC的芯片边Scp1重叠的线之间。
另外，如图8所示，本实施方式的布线基板IP1具有形成于下表面IPb、且向多个存储器芯片MC的每一个供给电源电位VDDQ(参照图5)的电源面(电源用导体图案)VQP。另外，布线基板IP1具有形成于下表面IPb、且向逻辑芯片LC供给比电源电位VDDQ大的电源电位VDDH(参照图5)的电源面(电源用导体图案)VHP。此外，电源面VHP的宽度WH比电源面VQP的宽度WQ大。再此外，电源面VHP在仰视下从布线基板IP1的基板边Sip1侧朝向与逻辑芯片LC重叠的区域延伸。
作为针对本实施方式的变形例，也可以是，作为半导体器件PKG1的布线基板IP1的端子LD，不使用多个端子LD被连结在一起的电源面VHP。在该情况下也是，只要增加连接于电源线VHW的端子LD的数量，就能够减少图2所示的电源电位供给路径VDH＿P的截面面积。
但是，通过如本实施方式这样在布线基板IP1所具有的多个布线层中的、形成有端子LD的最下层的布线层WL10(参照图6)设置电源面VHP，能够降低将布线基板IP1和布线基板MB1电连接的部分处的发热量。
另外，在如本实施方式那样具有从基板边Sip1侧朝向与逻辑芯片LC重叠的区域延伸的电源面VHP的情况下，即使例如图2所示的电源线VHW的排设距离小，也能够增大电源电位供给路径VDH＿P的截面面积。例如，在图3所示的电源线VHW没有排设到与逻辑芯片LC重叠的区域而使其排设到基板边Sip1与和逻辑芯片LC的芯片边Scp1重叠的线之间的情况下，电源线VHW的电阻变大。但是，通过设置从基板边Sip1侧朝向与逻辑芯片LC重叠的区域延伸的电源面VHP，能够增大电源电位供给路径VDH＿P的截面面积。
另外，如图8所示那样，本实施方式的布线基板IP1所具有的电源面VHP在仰视下与重叠于逻辑芯片LC的芯片边Scp1的线交叉，并且从布线基板IP1的基板边Sip1朝向逻辑芯片LC的芯片边Scp2延伸。也就是说，本实施方式的电子器件EDV1中，向逻辑芯片LC供给电源电位VDDH(参照图5)的电源面VHP被排设到与逻辑芯片LC重叠的、逻辑芯片LC正下方的区域。
由此，例如即使在电源线VHW的排设距离小的情况下，也能够将图2所示的电源电位供给路径VDH＿P沿着布线基板IP1的厚度方向直线地形成。另外，如上述那样，通过将电源面VHP排设到与逻辑芯片LC重叠的、逻辑芯片LC正下方的区域，能够容易地将内部接口路径SGN＿P1与电源电位供给路径VDH＿P之间的距离拉开。
另外，如使用图11及图12说明那样，在布线基板IP1所具有的多个布线层中的、第2层布线层WL2和第4层布线层WL4对信号传输路径进行排布的情况下，内部接口路径SGN＿P1没有形成在比图6所示的芯层CR靠下表面IPb侧的布线层WL6、WL7、WL8、WL9、WL10上。
另一方面，如图6所示那样，电源电位供给路径VDH＿P在比芯层CR靠下表面IPb侧的布线层WL6、WL7、WL8、WL9、WL10中被排设到逻辑芯片LC正下方的区域。在图6所示的例子中，电源电位供给路径VDH＿P通过形成在布线层WL10的电源面VHP而被排设到逻辑芯片LC正下方的区域。
在该情况下，在构成电源电位供给路径VDH＿P的导体面与内部接口路径SGN＿P1之间夹设有由预浸渍材料构成的芯层CR。因此，能够降低因在电源电位供给路径VDH＿P流动大电流而产生的噪声的影响。
在图11及图12所示的多个内部接口路径SGN＿P1中含有高速动作的信号传输路径。在多个内部接口路径SGN＿P1的动作频率中有各种值，但使多个内部接口路径SGN＿P1中的一部分与多个内部接口路径SGN＿P1中的其他部分相比以高频率动作。例如，使图5所示的数据信号SGN＿DAT和时钟信号SGN＿CLK以尤其高的频率动作。另外，也使控制信号SGN＿DAT中的一部分以高频率动作。在要实现数据传送速度的高速化的情况下，除了使数据总线的宽度增大以外，还使传输这些电信号的内部接口路径SGN＿P1的动作频率提高。另一方面，图5所示的控制信号SGN＿CTL1中的、芯片选择信号和写使能信号等指令类信号由于指令的输入频度低，所以能够以相对低的频率动作。
如上述那样，在使内部接口路径SGN＿P1的动作频率提高的情况下，尤其优选在构成电源电位供给路径VDH＿P的导体面与内部接口路径SGN＿P1之间夹设芯层CR来降低噪声影响。
另外，如图3所示那样，本实施方式的布线基板MB1具有在电源线VHW的两侧相邻地设置的多条电源线VQW。另外，多条电源线VQW在俯视下与布线基板IP1的基板边Sip1交叉，并且从布线基板IP1的基板边Sip1沿着电源线VHW延伸。
也就是说，本实施方式的电子器件EDV1在布线基板IP1的基板边Sip1侧集中地配置有向存储器芯片MC供给电源电位VDDQ(参照图5)的多条电源线VQW和向逻辑芯片LC供给电源电位VDDH(参照图5)的电源线VHW。像这样，通过使电源电位的供给路径集中，能够进一步降低信号传输路径的布局设计上的限制。
另外，在图3所示的例子中，多条电源线VQW的每一条在俯视下从布线基板IP1的基板边Sip1侧延伸到与多个存储器芯片MC的每一个重叠的区域。另外，电源线VHW在俯视下配置在与多个存储器芯片MC的每一个重叠的区域之间。
如上述那样将作为半导体器件PKG1的外部端子的端子LD与存储器芯片MC直接连接的传输路径少。因此，作为针对本实施方式的变形例，也可以使电源线VHW与存储器芯片MC正下方的区域重叠。但是，在本实施方式中，电源线VHW在俯视下配置在与多个存储器芯片MC的每一个重叠的区域之间，而没有形成在与多个存储器芯片MC的每一个重叠的区域。
由此，能够将向存储器芯片MC供给电源电位VDDQ(参照图5)的多条电源线VQW配置在存储器芯片MC正下方的任意位置。电源线VQW与电源线VHW相比流过的电流的值小，因此对半导体器件PKG1的温度上升带来的影响相对小。但是，如图7所示，通过将向存储器芯片MC供给电源电位VDDQ(参照图5)的电源电位供给路径VDQ＿P排设到存储器芯片MC正下方的区域，能够减小电源电位供给路径VDQ＿P的厚度方向上的距离。其结果是，能够降低电源的损失，并且能够抑制对图5所示的输入输出电路CAC进行驱动的驱动电压的变动。
另外，如图8所示那样，本实施方式的布线基板IP1具有在电源面VHP的两侧相邻地设置的多个电源面VQP。此外，多个电源面VQP在仰视下与布线基板IP1的基板边Sip1交叉，并且从布线基板IP1的基板边Sip1沿着电源面VHP延伸。
也就是说，本实施方式的半导体器件PKG1在布线基板IP1的基板边Sip1侧集中地配置有向存储器芯片MC供给电源电位VDDQ(参照图5)的多个电源面VQP和向逻辑芯片LC供给电源电位VDDH(参照图5)的电源线VHW。由于像这样使电源电位的供给路径集中，能够进一步减小信号传输路径的布局设计上的限制。
另外，在图8所示的例子中，多个电源面VQP的每一个在仰视下从布线基板IP1的基板边Sip1侧延伸到与多个存储器芯片MC的每一个重叠的区域。另外，电源线VHW在仰视下配置在与多个存储器芯片MC的每一个重叠的区域之间。
与上述电源线VHW、VQW的情况同样地，作为针对本实施方式的变形例，也可以使电源面VHP和存储器芯片MC正下方的区域重叠。但是，在本实施方式中，电源面VHP在仰视下配置在与多个存储器芯片MC的每一个重叠的区域之间，而没有形成在与多个存储器芯片MC的每一个重叠的区域上。
由此，能够将向存储器芯片MC供给电源电位VDDQ(参照图5)的多个电源面VQP配置在存储器芯片MC正下方的任意位置。而且，如图7所示那样，通过将向存储器芯片MC供给电源电位VDDQ(参照图5)的电源电位供给路径VDQ＿P排设到存储器芯片MC正下方的区域，能够减小电源电位供给路径VDQ＿P的厚度方向上的距离。其结果是，能够减小电源的损失，并且能够抑制对图5所示的输入输出电路CAC进行驱动的驱动电压的变动。
另外，如图3所示那样，在布线基板MB1的上表面MBt上搭载有供给电源电位VDDH(参照图5)的电力供给装置RGL1，电力供给装置RGL1搭载在电源线VHW的延长线上。通过像这样在电源线VHW的延长线上搭载电力供给装置RGL1，能够将电源线VHW配置为直线。因此，能够减小电源线VHW的布线路径距离，从而能够减小电源线VHW的布线路径中的电源的损失。
另外，如图8所示那样，在本实施方式中，在布线基板IP1的仰视下，形成内部接口路径SGN＿P1(参照图11)的区域和形成外部接口路径SGN＿P2的区域分离。而且，在形成内部接口路径SGN＿P1的区域集中地配置电源电位的供给路径。上述那样的结构从多个端子(接合区)LD的每个种类的分布的观点出发，能够如以下那样表现。
即，布线基板IP1的下表面IPb具有：设置在基板边Sip1与和芯片边Scp1的延长线重叠的线之间的区域DA1、以及设置在基板边Sip2与和芯片边Scp2的延长线重叠的线之间的区域DA2。另外，多个端子LD具有向多个存储器芯片MC的每一个供给电源电位VDDQ(参照图5)的多个端子(电源用接合区)VQLD。另外，多个端子LD具有向逻辑芯片LC供给比电源电位VDDQ大的电源电位VDDH(参照图5)的多个端子VHLD(电源用接合区)。另外，多个端子LD具有与在逻辑芯片LC之间发送或接收电信号的多个端子(信号用接合区)SGLD。另外，在区域DA2中，与多个端子VQLD及多个端子VHLD的合计数相比，多个端子SGLD的数量更多。
如上述那样，在布线基板IP1的下表面IPb，主要设置有用于供给电源电位的端子VQLD、VHLD的区域DA1、和主要设置有用于传输电信号的端子SGLD的区域DA2相分离，由此，能够降低由供给电源电位的路径对外部接口路径SGN＿P2的噪声影响。
在外部接口路径SGN＿P2中含有例如使用差动对来传输电信号的差动信号传输路径。该使用差动对来传输电信号的技术是使信号波形稳定化的技术，尤其适用于使电信号的传输速度高速化的情况。在本实施方式中，在外部接口路径SGN＿P2所含有的差动信号传输路径中，以1.6Gbps以上的传输速度传输差动信号。因此，在外部接口路径SGN＿P2中含有差动信号传输路径的情况下，尤其优选通过使上述区域DA1和区域DA2相分离来降低噪声影响。
另外，通过使上述区域DA1和区域DA2相分离来降低噪声影响的效果能够与使用图3说明的、电源线VHW和电源线VQW的排设方法、或者图8所示的电源面VHP或电源面VQP的有无相独立地考虑。
＜半导体器件的制造方法＞
接下来，对使用图1～图12说明的半导体器件PKG1的制造工序进行说明。半导体器件PKG1按照图13所示的流程来制造。图13是表示使用图1～图12说明的半导体器件的制造工序的概要的说明图。此外，在图13中，记载了到制造出半导体器件之后将其搭载在母板上来制造图1所示的电子器件的工序以前的工序。
此外，在以下的制造方法的说明中，对如下方法进行说明：准备预先以产品尺寸形成的布线基板IP1，来制造一层量的半导体器件PKG1的方法。但是，作为变形例，也能够适用于多件同时处理方式，即准备被划分为多个产品形成区域的所谓多件同时处理衬底，在对多个产品形成区域的每一个进行了组装之后，按产品形成区域进行切割而得到多个半导体器件。该情况下，在图13所示的球安装工序之后、或在电性试验工序之后，追加切断多件同时处理衬底而按产品形成区域分割的单片化工序。
1.布线基板准备工序
首先，在图13所示的布线基板准备工序中，准备图14所示的布线基板IP1。图14是示出在图13所示的布线基板准备工序中准备的布线基板的芯片搭载面侧的俯视图。此外，沿着图14的A-A线的截面与将图6所示的逻辑芯片LC、底部填充树脂UF、以及多个焊锡球SBp去除后的结构相同，因此参照图6及图7进行说明。
如图14所示，布线基板IP1的上表面IPt具备在图13所示的半导体芯片搭载工序中搭载多个半导体芯片的区域即多个芯片搭载区域DBA。此外，芯片搭载区域DBA是搭载图1所示的逻辑芯片LC以及多个存储器芯片MC的预定区域，也可以不存在能够目视观察到的边界线。在图14中为了示出芯片搭载区域DBA的位置而标注双点划线来示出芯片搭载区域DBA的边界。
另外，在多个芯片搭载区域DBA的每一个上形成有多个接合焊盘TCS。多个接合焊盘TCS是在图13所示的裸芯片接合搭载工序中经由图6及图7所示的突起电极SBc而与逻辑芯片LC(参照图6)及存储器芯片MC(参照图7)电连接的电极端子。
此外，在图14中，作为接合焊盘TCS的排列的一例示出了呈矩阵状排列的例子，但接合焊盘TCS的排列存在多种变形例。例如，也可以是，沿着芯片搭载区域DBA的周缘部排列接合焊盘TCS，而在芯片搭载区域DBA的中央部不形成接合焊盘TCS。
图14所示的布线基板IP1的布线构造已使用图1～图12进行了说明，因此省略重复的说明。但是，在本工序中，图6及图7所记载的焊锡球SBp没有连接。如本实施方式这样，具有作为芯材的芯层CR的布线基板IP1的制造方法例如通过在以形成有多个通孔布线TW的芯层CR为基材的芯层CR的上表面侧和下表面侧分别利用积层方法而层叠布线层，由此能够制造出布线基板IP1。另外，在不使用芯材的情况下，能够通过在未图示的基材上层叠多个布线层之后，将基材剥离来制造出布线基板。
2.裸芯片接合工序
接下来，在图13所示的裸芯片接合工序中，如图15所示那样，在布线基板IP1的上表面IPt上搭载逻辑芯片LC及多个存储器芯片MC。图15是示出在图14所示的布线基板上搭载有多个半导体芯片的状态的俯视图。此外，沿着图14的A-A线的截面与将图6所示的多个焊锡球SBp除去后的结构相同，因此参照图6及图7来进行说明。
在本工序中，准备图9所示的逻辑芯片LC、以及图10所示的存储器芯片MC(半导体芯片准备工序)并搭载到布线基板IP1的芯片搭载区域DBA(参照图14)上。在图15及图6所示的例子中。在逻辑芯片LC的表面LCt(参照图6)与布线基板IP1的上表面IPt相对的状态下，通过所谓面朝下安装方式安装。另外，在图15及图7所示的例子中，在存储器芯片MC的表面MCt(参照图7)与布线基板IP1的上表面IPt相对的状态下通过面朝下安装方式安装。
另外，在本工序中，将如图6所示那样形成在逻辑芯片LC的表面LCt侧的多个电极PDL与布线基板IP1的多个接合焊盘TCS经由多个突起电极SBc而分别电连接。另外，将如图7所示那样形成在存储器芯片MC的表面MCt侧的多个电极PDM与布线基板IP1的多个接合焊盘TCS经由多个突起电极SBc而分别电连接。
如本实施方式这样，在将多个接合焊盘TCS配置成矩阵状的情况下，大多情况下，作为多个突起电极SBc使用将焊锡材料成形为球形的焊锡凸块。但是，突起电极SBc不限于焊锡凸块，例如也可以使用将铜等金属材料成形为柱状的柱凸块。
另外，在本工序中，在逻辑芯片LC与布线基板IP1之间、以及多个存储器芯片MC与布线基板IP1之间分别配置底部填充树脂(绝缘性树脂)UF。底部填充树脂UF配置成将半导体芯片与布线基板IP1的电连接部分(多个突起电极SBc的接合部)封固。像这样，通过以将多个突起电极SBc的连接部封固的方式配置底部填充树脂UF，能够使在逻辑芯片LC与布线基板IP1的电连接部分产生的应力缓和。
该底部填充树脂UF的形成方法大体上分为2种方法。在作为第1种方法的前贴方式中，在搭载半导体芯片之前，预先将底部填充树脂UF配置到芯片搭载区域DBA(参照图14)上。接下来，从底部填充树脂UF之上按压逻辑芯片LC，从而将布线基板IP1和逻辑芯片LC电连接。然后，使底部填充树脂UF固化。此外，在搭载半导体芯片之前配置树脂材料的本方式的情况下，不限于上述那样的膏状的树脂材料，也能够使用薄膜状的树脂材料。
另外，在作为第2种方法的后注入方式中，在配置底部填充树脂UF之前，将逻辑芯片LC和布线基板IP1电连接。然后，向逻辑芯片LC与布线基板IP1之间的间隙注入液状的树脂，并使之固化。在本工序中，可以使用上述的前贴方式和后注入方式中的任一种。
另外，对图6和图7进行比较可知，存储器芯片MC的厚度(表面MCt与背面MCb之间的分隔距离)比逻辑芯片LC的厚度(表面LCt与背面LCb之间的分隔距离)大。该情况下，作为半导体芯片的搭载顺序，优选在搭载了相对薄的逻辑芯片LC之后，搭载存储器芯片MC。由此，能够防止在对后来搭载的半导体芯片进行搭载时未图示的搭载夹具与已搭载的半导体芯片接触。
因此，在本实施方式中，首先先搭载逻辑芯片LC。逻辑芯片LC以其芯片边Scp1沿着布线基板IP1的基板边Sip1的方式搭载在布线基板IP1上。接下来，多个存储器芯片MC以在布线基板IP1的基板边Sip1与逻辑芯片LC的芯片边Scp1的延长线之间排列的方式搭载。在图15所示的例子中，以构成平面形状为长方形的半导体芯片的周缘部的四条边中的、作为长边的芯片边Smc1沿着基板边Sip1的方式，将多个存储器芯片MC的每一个搭载到布线基板IP1上。
另外，在如本实施方式这样，逻辑芯片LC的厚度与存储器芯片MC的厚度不同的情况下，逻辑芯片LC的背面LCb的高度与存储器芯片MC的背面MCb的高度不同。该情况下，在使未图示的散热片(heat sink)等散热部件紧贴于逻辑芯片LC的背面LCb时，需要考虑存储器芯片MC的背面MCb的高度。
虽然省略图示，但在以包围逻辑芯片LC的周围的方式配置了存储器芯片MC的情况下，与逻辑芯片LC接触的散热部件的平面面积受到限制。但是，如图15所示这样，根据本实施方式，在逻辑芯片LC的芯片边Scp1与基板边Sip2之间没有搭载存储器芯片MC。因此，在使散热部件与逻辑芯片LC的背面LCb接触的情况下，使散热部件与逻辑芯片LC的芯片边Scp1相比扩展到与基板边Sip1侧的区域HSA1为相反侧的区域HSA2，由此能够扩大散热部件的平面面积。此外，散热部件的平面面积能够根据所要求的散热特性来决定。另外，还能够使散热部件与逻辑芯片LC及存储器芯片MC双方均接触。也就是说，根据本实施方式，由于在图15所示的区域HSA2不配置高度比逻辑芯片LC的背面LCb高的部件，因此能够提高散热设计的自由度。
3.球安装工序
接下来，在图13所示的球安装工序中，如图6及图7所示那样，在布线基板IP1的下表面IPb侧安装多个焊锡球SBp。在本工序中，将焊锡球SBp配置在从图6及图7所示的绝缘膜SR2露出的端子LD上，通过实施回流焊处理(在加热而使焊锡成分熔融接合之后，进行冷却的处理)，焊锡球SBp被接合在端子LD上。此外，在作为将图1所示的布线基板MB1和半导体器件PKG1电连接的导电性材料而不使用焊锡球SBp的情况下，也能够省略本工序。或者，在本工序中，也可以代替焊锡球SBp，而在端子LD的露出面形成薄焊锡膜等金属膜。
4.检查工序
接下来，在图13所示的检查工序中，进行在图13所示的球安装工序中接合有多个焊锡球SBp的检查体的检查。在本工序中，进行外观检查、形成于检查体的电路的电气试验。另外，在本工序中，基于预先准备的每个检查项目的评价基准来判定检查体的合格与否。然后，获取被判定为合格的检查体来作为图6及图7所示的半导体器件PKG1。
经检查合格的半导体器件PKG1在图13所示的半导体器件安装工序中被搬送。此外，在与检查工序不同而在其他制作所等来实施半导体器件安装工序时，也可以在检查工序之后进行将半导体器件PKG1捆包的捆包工序、以及向其他制作所等发货的出货工序。
5.半导体器件安装工序
接下来，在图13所示的半导体器件安装工序中，如图1所示那样在布线基板MB1上搭载半导体器件PKG1。在本工序中，准备图3所示的布线基板MB1(安装基板准备工序)，并在布线基板MB1的上表面MBt上搭载图1所示的半导体器件PKG1。
如图3所示，在布线基板MB1的上表面(搭载面)MBt上形成有用于连接半导体器件PKG1的多个端子CN。半导体器件PKG1具有作为外部端子的多个焊锡球SBp。此外，电力供给装置(调整器)RGL1也可以在安装基板准备工序的阶段预先搭载在布线基板MB1上。或者，也可以在即将搭载半导体器件PKG之前搭载电力供给装置RGL1。此外，也能够在搭载了半导体器件PKG之后搭载电力供给装置RGL1，但在如图2所示那样电力供给装置RGL1的厚度比半导体器件PKG1的厚度薄的情况下，优选电力供给装置RGL1在半导体器件PKG1之前搭载。
在本实施方式中，如图1所示那样，在搭载于布线基板MB1的电力供给装置RGL1侧，朝向半导体器件PKG1所具有的布线基板IP1的基板边Sip1搭载半导体器件PKG1。
在本工序中，通过例如图4所示那样将半导体器件PKG1的多个焊锡球SBp分别接合到布线基板MB1的多个端子CN上，来将半导体器件PKG1和布线基板MB1电连接。详细而言，在多个端子CN的露出面分别涂布未图示的多个焊锡材料(例如膏状焊锡)。然后，使上述多个焊锡材料与半导体器件PKG1的多个焊锡球SBp接触。然后，在焊锡材料与焊锡球SBp接触的状态下实施加热处理(回流焊处理)，由此使焊锡材料和焊锡球SBp一体化。由此，半导体器件PKG1的多个端子LD和布线基板MB1的多个端子CN经由多个焊锡球SBp而分别电连接。
另外，在如图2所示的电容器CC1那样搭载半导体器件PKG1以外的电子部件的情况下，能够在搭载半导体器件PKG之前或者在搭载半导体器件PKG1之后搭载。
此外，在如电容器CC1那样在搭载中使用焊锡来搭载与端子电连接的电子部件的情况下，需要进行回流焊处理。该情况下，若一并实施回流焊处理，则作为搭载各电子部件的焊锡材料而能够使用相同的材料。
(变形例)
以上，基于实施方式对由本发明人完成的发明具体地进行了说明，但本发明不限于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
＜变形例1＞
例如，在上述实施方式中，列举如下例子进行了说明：在布线基板IP1上搭载逻辑芯片LC及2个存储器芯片MC，不搭载半导体芯片以外的电子部件。但是，作为针对上述实施方式的变形例，也可以搭载除逻辑芯片LC及存储器芯片MC以外的电子部件(也包含其他半导体芯片)。图16是表示针对图1所示的半导体器件PKG1的变形例的俯视图。另外，图17是表示针对图12所示的信号传输路径的变形例的布线示意像的说明图。
图16及图17所示的半导体器件PKG2在布线基板IP1上搭载有多个电容器CTT，这方面与图1所示的半导体器件PKG1不同。如图17所示，多个电容器CTT是连接在控制信号传输路径CTP1的终端的终端电源用的电容器。在图17所示的例子中，具有：从逻辑芯片LC输出并经由存储器芯片M1而与电容器CTT连接的路径；和从逻辑芯片LC输出并经由存储器芯片M2而与电容器CTT连接的路径。
在驱动存储器电路进行数据的输入或输出时，使数据的输入输出确定的定时为外部同步时钟的上升时、以及下降时的方式被称为DDR(Double Data Rate：双数据速率)方式。在DDR方式中，为了使信号波形稳定，在来自存储器电路的输出的终端连接对存储器电路进行驱动的电压的1/2的电压。
DDR方式也有多种，但在为LPDDR(Low Power DDR：低功耗双倍速)4方式的情况下，由于在存储器芯片MC的内部除了用于数据信号以外还具有用于各种信号的终端电源的功能，因此也可以如图1所示的实施方式那样，在布线基板IP1上不搭载终端电源用的电容器。但是，存在在旁路电容器等的目的下搭载电容器的情况。另一方面，在为未内置终端电源的功能的方式的情况下，在来自存储器芯片MC的输出的终端部经由终端电阻(图示省略)连接终端电源。
在此，如图16所示，多个存储器芯片MC集中地搭载于逻辑芯片LC的芯片边Scp1与基板边Sip1之间的区域HSA1。因此，逻辑芯片LC的芯片边Scp1与基板边Sip2之间的区域HSA2中，逻辑芯片LC的周围的空间大。于是，在本变形例中，通过在区域HSA2搭载多个电容器CTT来抑制因搭载电容器CTT而导致的半导体器件PKG2的大型化。
详细而言，多个电容器CTT在俯视下搭载于基板边Sip3与逻辑芯片LC的芯片边Scp3之间、以及基板边Sip4与逻辑芯片LC的芯片边Scp4之间。
此外，在图16及图17中，作为半导体芯片以外的电子部件搭载在布线基板IP1上的例子，列举搭载了作为终端电源的电容器CTT的例子进行了说明。但是，在针对本实施方式的其他变形例中，例如，在图16所示的多个电容器中也可以含有旁路电容器、或者去耦电容器等。
＜变形例2＞
另外，在上述实施方式中，列举如下例子进行了说明：在布线基板IP1上搭载逻辑芯片LC及2个存储器芯片MC，不搭载半导体芯片以外的电子部件。但是，在布线基板IP1上搭载的半导体芯片的数量除了上述实施方式以外还有各种变形例。尤其是，存储器芯片MC的数量根据设于半导体器件PKG1的***而所需的存储容量不同。存储容量的值与存储器芯片MC的数量呈正比例地变大，因此，例如，存储器芯片MC的数量可以为2个以上或者1个。另外，也可以在上表面IPt上搭载多个逻辑芯片LC。另外，也可以搭载具备逻辑芯片LC及存储器芯片MC以外的功能的半导体芯片。
以下，使用图18～图22对具有4个存储器芯片MC的半导体器件PKG3及电子器件EDV2进行说明。图18是表示针对图1的变形例的搭载有半导体器件的电子器件的俯视图。另外，图19是表示图18所示的母板的上表面的放大俯视图。此外，图20及图21是表示图18所示的半导体器件所具有的内部接口路径的布线示意像的说明图。此外，图22是表示图18所示的半导体器件的下表面侧的构造的仰视图。
图18所示的半导体器件PKG3在布线基板IP1上搭载有4个存储器芯片MC，这一点与图1所示的半导体器件PKG1不同。与图1相比而新追加的存储器芯片M3及存储器芯片M4分别搭载在存储器芯片M1及存储器芯片M2与基板边Sip2之间。详细而言，存储器芯片M3搭载在存储器芯片M1的芯片边Smc1与基板边Sip1之间。另外，存储器芯片M4搭载在存储器芯片M2的芯片边Smc1与基板边Sip1之间。
也就是说，半导体器件PKG3具有多个存储器芯片M1、M2、M3、M4，多个存储器芯片M1、M2、M3、M4的每一个在俯视下搭载在逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip1之间。像这样，在多个存储器芯片MC的每一个搭载在逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip1之间的情况下，即使存储器芯片MC的数量为3个以上，也能够同样地适用上述实施方式中说明的技术。
例如，如图19所示，电子器件EDV2所具有的电源线VHW在俯视下与布线基板MB1的基板边Sip1交叉，并且从布线基板MB1的基板边Sip1侧向与逻辑芯片LC重叠的区域延伸。由此，能够使流过大电流的电源线VHW的宽度WH变宽，从而能够增大电源电位供给路径VDH＿P的截面面积。
另外，例如图20及图21所示那样，通过将多个内部接口电极IIF靠近逻辑芯片LC的芯片边Scp1侧而设置，能够缩短内部接口路径SGN＿P1的路径距离。
顺便一提，对图11和图20进行比较可知，当存储器芯片MC的数量增加时，内部接口路径SGN＿P1的布线密度上升。
因此，在本变形例的情况下，如图20及图21所示，尤其优选的是，通过在多个不同的布线层对信号传输路径进行排布，来使内部接口路径SGN＿P1的布线密度降低。
例如，如图19所示，电子器件EDV2中，向逻辑芯片LC供给电源电位VDDH(参照图5)的电源线VHW被排设到与逻辑芯片LC重叠的逻辑芯片LC正下方的区域。由此，与在上述实施方式中说明的电子器件EDV1同样地，能够缩短电源电位供给路径VDH＿P的厚度方向上的距离。其结果是，能够降低因在电源电位供给路径VDH＿P中流动电流而产生的发热量，能够抑制半导体器件PKG1的温度上升。
另外，如图19所示，多条电源线VQW的每一条在俯视下从布线基板IP1的基板边Sip1侧延伸到与多个存储器芯片M1、M2的每一个重叠的区域。另外，电源线VHW在俯视下配置在与多个存储器芯片M1、M2的每一个重叠的区域之间、以及与多个存储器芯片M3、M4的每一个重叠的区域之间。
由此，能够将向存储器芯片MC供给电源电位VDDQ(参照图5)的多条电源线VQW配置在多个存储器芯片MC各自的正下方的任意位置，因此能够抑制对存储器芯片MC的输入输出电路CAC进行驱动的驱动电压的变动。
另外，如图22所示，半导体器件PKG3具有：形成于下表面IPb且向多个存储器芯片MC的每一个供给电源电位VDDQ(参照图5)的电源面(电源用导体图案)VQP、和形成在下表面IPb且向逻辑芯片LC供给比电源电位VDDQ大的电源电位VDDH(参照图5)的电源面(电源用导体图案)VHP。另外，电源面VHP的宽度WH比电源面VQP的宽度WQ大。另外，电源面VHP在仰视下从布线基板IP1的基板边Sip1侧向与逻辑芯片LC重叠的区域延伸。由此，能够降低将布线基板IP1和布线基板MB1电连接的部分处的发热量。
另外，如图22所示，在具有从基板边Sip1侧朝向与逻辑芯片LC重叠的区域延伸的电源面VHP的情况下，即使例如图2所示的电源线VHW的排设距离小时，也能够增大电源电位供给路径VDH＿P的截面面积。例如，在图19所示的电源线VHW没有被排设到与逻辑芯片LC重叠的区域，而被排设到基板边Sip1与和逻辑芯片LC的芯片边Scp1重叠的线之间的情况下，电源线VHW的电阻变大。但是，通过设置从基板边Sip1侧朝向与逻辑芯片LC重叠的区域延伸的电源面VHP，能够增大电源电位供给路径VDH＿P的截面面积。
＜变形例3＞
另外，在上述变形例2中，对多个存储器芯片MC全部搭载在芯片边Scp1的延长线与基板边Sip1之间的实施方式进行了说明，但也可以将多个存储器芯片MC中的一部分搭载在芯片边Scp1的延长线与基板边Sip1之间。
以下，使用图23～图28对具有4个存储器芯片MC的半导体器件PKG3及电子器件EDV3进行说明。图23是表示针对图1的另一变形例的搭载有半导体器件的电子器件的俯视图。另外，图24是表示图23所示的母板的上表面的放大俯视图。另外，图25及图26是表示图23所示的半导体器件具有的内部接口路径的布线示意像的说明图。另外，图27是表示图23所示的半导体器件的下表面侧的构造的仰视图。
图23所示的半导体器件PKG4关于在布线基板IP1上搭载有4个存储器芯片MC的方面与图1所示的半导体器件PKG1不同。另外，半导体器件PKG4中，多个存储器芯片MC中的、存储器芯片M3及存储器芯片M4分别搭载在逻辑芯片LC的芯片边Scp1的延长线与基板边Sip2之间，该方面与图18所示的半导体器件PKG3不同。
详细而言，存储器芯片M3在俯视下搭载在基板边Sip3与逻辑芯片LC的芯片边Scp3之间。另外，存储器芯片M4在俯视下搭载在基板边Sip4与逻辑芯片LC的芯片边Scp4之间。
像这样，即使在多个存储器芯片MC中的一部分存储器芯片搭载在逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip2之间的情况下，只要存储器芯片M1及存储器芯片M2搭载在芯片边Scp1的延长线与基板边Sip1之间，就能够同样地适用上述实施方式中说明的技术。
例如，如图24所示，电子器件EDV3所具有的电源线VHW在俯视下与布线基板MB1的基板边Sip1交叉，并且从布线基板MB1的基板边Sip1侧向与逻辑芯片LC重叠的区域延伸。由此，能够使流过大电流的电源线VHW的宽度WH加宽，从而能够增大电源电位供给路径VDH＿P的截面面积。
另外，例如图25及图26所示那样，通过将多个内部接口电极IIF靠近逻辑芯片LC的芯片边Scp1侧而设置，能够缩短内部接口路径SGN＿P1的路径距离。此外，在图25及图26所示的例子中，多个内部接口电极IIF整体靠近芯片边Scp1侧而设置，但多个内部接口电极IIF中的一部分沿着芯片边Sip3及芯片边Sip4形成。
像这样，若使多个内部接口电极IIF中的一部分沿着芯片边Sip3及芯片边Sip4形成，则能够缩短到存储器芯片M3、M4为止的接口路径SGN＿P1的路径距离。
对在上述变形例2中说明的图20与图25进行比较可知，在半导体器件PKG4的情况下，与上述变形例2的半导体器件PKG3相比，能够降低信号传输路径的布线密度。因此，从降低内部接口路径SGN＿P1的布线密度的观点来看，本变形例是有效的。
另一方面，如图20所示那样，关于形成于逻辑芯片LC的芯片边Scp1的延长线与布线基板IP1的基板边Sip2之间的内部接口路径SGN＿P1的数量，上述变形例2的半导体器件PKG3的该数量比本变形例的半导体器件PKG4(参照图25)少。因此，从使外部接口路径SGN＿P2(参照图19、图24)与内部接口路径SGN＿P1(参照图20、图25)分离的观点出发，上述变形例2的方式是优选的。
另外，如在上述实施方式的“裸芯片接合工序”中说明那样，在图15所示的区域HSA2没有配置高度比逻辑芯片LC的背面LCb高的部件，由此能够提高散热设计的自由度。因此，从提高散热设计的自由度的观点出发，上述变形例2是优选的。
另外，如图24所示那样，电子器件EDV3中，向逻辑芯片LC供给电源电位VDDH(参照图5)的电源线VHW被排设到与逻辑芯片LC重叠的逻辑芯片LC正下方的区域。由此，与在上述实施方式中说明的电子器件EDV1同样地，能够缩短电源电位供给路径VDH＿P的厚度方向上的距离。其结果是，能够降低因在电源电位供给路径VDH＿P中流动电流而产生的发热量，能够抑制半导体器件PKG1的温度上升。
另外，如图24所示，多条电源线VQW的每一条在俯视下从布线基板IP1的基板边Sip1侧延伸到与多个存储器芯片M1、M2的每一个重叠的区域。另外，电源线VHW在俯视下配置在与多个存储器芯片M1、M2的每一个重叠的区域之间、以及与多个存储器芯片M3、M4的每一个重叠的区域之间。
由此，能够将向存储器芯片MC供给电源电位VDDQ(参照图5)的多条电源线VQW配置在多个存储器芯片MC各自的正下方的任意位置，因此能够抑制对存储器芯片MC的输入输出电路CAC进行驱动的驱动电压的变动。
另外，如图27所示，半导体器件PKG4具有：形成于下表面IPb且向多个存储器芯片MC的每一个供给电源电位VDDQ(参照图5)的电源面(电源用导体图案)VQP、和形成于下表面IPb且向逻辑芯片LC供给比电源电位VDDQ大的电源电位VDDH(参照图5)的电源面(电源用导体图案)VHP。另外，电源面VHP的宽度WH比电源面VQP的宽度WQ大。另外，电源面VHP在仰视下从布线基板IP1的基板边Sip1侧向与逻辑芯片LC重叠的区域延伸。由此，能够降低将布线基板IP1和布线基板MB1电连接的部分处的发热量。
另外，如图27所示，在具有从基板边Sip1侧向与逻辑芯片LC重叠的区域延伸的电源面VHP的情况下，即使当例如图2所示的电源线VHW的排设距离小时，也能够增大电源电位供给路径VDH＿P的截面面积。例如，图24所示的电源线VHW没有被排设到与逻辑芯片LC重叠的区域，而被排设到基板边Sip1与和逻辑芯片LC的芯片边Scp1重叠的线之间的情况下，电源线VHW的电阻变大。但是，通过设置从基板边Sip1侧向与逻辑芯片LC重叠的区域延伸的电源面VHP，能够增大电源电位供给路径VDH＿P的截面面积。
另外，当将本变形例中说明的技术和在上述变形例1中说明的技术组合时，如图28所示那样，容易通过飞越式(fly-by)连接来连接控制信号传输路径CTP1。图28是表示针对图26所示的变形例的半导体器件所具有的内部接口路径的布线示意像的说明图。
图28所示的半导体器件PKG5在布线基板IP1上搭载有多个电容器CTT，该方面与图26所示的半导体器件PKG4不同。多个电容器CTT如在上述变形例1中说明那样是与信号传输路径的终端连接的终端电源用的电容器。在图28所示的例子中，具有：从逻辑芯片LC输出并按顺序经由存储器芯片M1、存储器芯片M3而与电容器CTT连接的路径；和从逻辑芯片LC输出并按顺序经由存储器芯片M2、存储器芯片M4而与电容器CTT连接的路径。也就是说，图28所示的信号传输路径CTP1以所谓的飞越方式连接。
在此，如图28所示，存储器芯片M3在俯视下搭载在基板边Sip3与逻辑芯片LC的芯片边Scp3之间。另外，存储器芯片M4在俯视下搭载在基板边Sip4与逻辑芯片LC的芯片边Scp4之间。多个电容器CTT在俯视下分别搭载在布线基板IP1的基板边Sip2与存储器芯片M3之间、以及布线基板IP1的基板边Sip2与存储器芯片M4之间。
如图28所示，通过排列多个存储器芯片MC及电容器CTT，能够缩短以飞越方式连接时的控制信号传输路径CTP1的路径距离。
＜变形例4＞
另外，在上述实施方式中，对如图3所示那样电源线VHW与电源线VQW不重叠、且在布线基板MB1的最上层形成并排设电源线VHW和电源线VQW的实施方式进行了说明。如上述实施方式那样，在以单层排设电源线VHW和电源线VQW的情况下，可使布线构造简单化，因此能够降低电源电位在供给路径中的损失。另一方面，在进一步增大电源线VHW的宽度的情况下，因与电源线VQW之间的关系而产生限制。
于是，如针对上述实施方式的变形例那样，也可以如图29所示，将电源线VHW形成于与最上层相比位于下层的布线层。图29是表示针对图2的变形例的剖视图。此外，图29虽然是剖视图，但为了容易观察电子器件EDV1的结构部件的电连接关系的例子，而省略了剖面线。
图29所示的电子器件EDV1中，将电源线VHW形成在与最上层相比位于下层的布线层，该方面与图2所示的电子器件EDV1不同。另外，图29所示的电子器件EDV4中，电源线VHW的一部分与电源线VQW重叠，该方面与图2所示的电子器件EDV1不同。
在图29所示的例子中，从电力供给装置RGL1输出的电源电位供给路径VDH＿P经由布线基板MB1的通孔布线THW而连接到与最上层相比位于下层(例如第2层)的布线层上。通孔布线THW是通过使导体附着在贯穿孔的内壁上而形成的导体图案，其中该贯穿孔在厚度方向上将布线基板MB1贯穿。
另外，电源电位供给路径VDH＿P经由形成于与最上层相比位于下层的电源线VHW而被排设到与半导体器件PKG1重叠的区域。电源线VHW在俯视下与布线基板IP1的基板边Sip1交叉并且朝向与逻辑芯片LC重叠的区域延伸，该方面与上述实施方式相同。另外，在图29所示的例子中，电源线VHW延伸到与逻辑芯片LC重叠的区域。
并且，通过电源线VHW而被排设到与逻辑芯片LC重叠的区域的电源电位供给路径VDH＿P经由布线基板MB1的通孔布线THW而连通到形成于最上层的端子CN。以后，以与上述实施方式同样的路径，电源电位VDDH(参照图5)被供给到逻辑芯片LC。
根据本变形例，由于电源线VHW也可以与其他布线(在图29所示的例子中是电源线VQW)重叠，因此能够将电源线VHW的宽度设定为任意值。
另外，根据本变形例，如图29所示那样，能够在与排设电源线VHW的路径中沿厚度方向重叠的位置形成供给其他信号或电位的端子LD。
另外，在图29所示的例子中，示出了电源线VHW的一部分与电源线VQW重叠的例子，但与电源线VHW重叠的布线也可以是供给例如基准电位的布线和/或供给其他电源电位的布线。
＜变形例5＞
另外，在上述实施方式中，作为半导体器件PKG1的例子，说明了在布线基板IP1上通过面朝下安装方式安装半导体芯片的实施方式。但是，图6所示的逻辑芯片LC、图7所示的存储器芯片MC除直接搭载在作为封装基板的布线基板IP1上的情况以外，也可以经由中介层搭载在布线基板IP1上。作为一例，作为针对图2的变形例，说明如下实施方式：将图2所示的逻辑芯片LC经由与布线基板IP1不同的中介层用的布线基板而搭载到布线基板IP1上。图30是表示针对图2的变形例的电子器件的结构例的放大剖视图。
图30所示的逻辑芯片LC经由作为与布线基板IP1不同的中介层的布线基板IP2而搭载在布线基板IP1的上表面IPt上。换言之，在布线基板IP1的上表面Ipt搭载有逻辑封装LCP，在该逻辑封装LCP中，在布线基板IP2上搭载有逻辑芯片LC。
可以将上述实施方式中说明的与逻辑芯片LC有关的记述置换成如图30所示那样内置有逻辑芯片LC的逻辑封装LCP。此外，在将上述实施方式中说明的逻辑芯片LC置换成逻辑封装LCP的情况下，图6所示的多个电极PDL由以铜(Cu)为主成分的材料构成。
另外，在图30中，作为在布线基板IP1上搭载的半导体封装的例子，代表性地列举了内置逻辑芯片LC的逻辑封装LPC进行了说明。但是，作为针对图30的变形例，也可以搭载内置图7所示的存储器芯片MC的存储器封装(半导体封装)。也就是说，也可以将图7所示的存储器芯片MC置换成存储器封装。该情况下，图7所示的多个电极PDM由以铜(Cu)为主成分的材料构成。
另外，在本变形例的情况下，也可以搭载逻辑封装LCP及存储器封装中的某一方或双方。
另外，在上述实施方式中，使用图13例示地说明了半导体器件的制造工序的概要以及在制造了半导体器件后将其搭载到母板上来制造图1所示的电子器件的工序。但是，半导体器件的制造工序和制造电子器件的工序具有各种变形例。
例如本变形例这样，在布线基板IP1上搭载存储器封装的情况下，具有图31所示那样的制造工序。图31是表示图13所示的制造工序的变形例的说明图。
如使用图30说明的变形例那样，作为在半导体封装之上搭载其他半导体封装的实施方式，存在被称为PoP(Package on Package：叠层封装)的方式。在PoP方式中，存在如下情况：不同的制造者分别制造下层侧的半导体器件和上层侧的半导体器件，从各制造者购买了半导体器件的企业家进行最终的组装。
该情况下，成为图31所示那样的组装流程。即，在半导体器件制造工序中，在图2所示的布线基板IP1上搭载逻辑芯片LC，在没有搭载存储器芯片MC的状态下进行检查并出货。另外，例如其他制造者制造在布线基板上搭载了存储器芯片MC的存储器封装(半导体芯片准备工序)。接下来，分别购买了搭载有逻辑芯片LC的半导体器件和存储器封装的企业家将存储器封装搭载到布线基板IP1上。然后，将搭载有存储器封装的半导体器件搭载到图2所示的布线基板MB上。通过以上工序得到了以PoP方式制造的半导体器件以及搭载有上述半导体器件的电子器件。
＜变形例6＞
另外，例如对上述那样的各种变形例进行了说明，但能够将上述说明的各变形例彼此组合来适用。
除此以外，以下记载了实施方式记载的内容的一部分。
(1)一种半导体器件，具有：
布线基板，具有第1面、位于上述第1面的相反侧的第2面以及形成于上述第2面上的多个接合区；
多个第1半导体芯片，分别搭载在上述布线基板的上述第1面上；以及
第2半导体芯片，与上述多个第1半导体芯片排列地搭载在上述布线基板的上述第1面上，并且对上述多个第1半导体芯片的每一个第1半导体芯片进行控制；
在俯视下，上述布线基板的周缘部具有第1基板边、以及位于上述第1基板边的相反侧的第2基板边，
在俯视下，上述第2半导体芯片的周缘部具有第1芯片边、以及位于上述第1芯片边的相反侧的第2芯片边，
上述第2半导体芯片以上述第2半导体芯片的上述第1芯片边与上述布线基板的第1基板边并列的方式搭载，
上述多个第1半导体芯片的每一个第1半导体芯片搭载在上述第2半导体芯片的上述第1芯片边的延长线与上述第1基板边之间，
上述布线基板具有第1电源用导体图案和第2电源用导体图案，上述第1电源用导体图案形成在上述第2面上，且分别向上述多个第1半导体芯片的每一个第1半导体芯片供给第1电源电位，上述第2电源用导体图案形成在上述第2面上，且向上述第2半导体芯片供给比上述第1电源电位大的第2电源电位，
上述第2电源用导体图案的宽度比上述第1电源用导体图案的宽度大，
上述第2电源用导体图案在俯视下从上述布线基板的上述第1基板边侧向与上述第2半导体芯片重叠的区域延伸。
(2)所述的半导体器件，在(1)中，
上述第2半导体芯片具有作为在与上述多个第1半导体芯片之间传输电信号的路径的多个第1接口电极，
上述多个第1接口电极沿着上述第1芯片边配置。
(3)所述的半导体器件，在(1)中，
上述第2电源用导体图案在俯视下与和上述第2半导体芯片的上述第1芯片边重叠的线交叉，并且从上述布线基板的上述第1基板边侧向与上述第2半导体芯片的上述第2芯片边重叠的线延伸。
(4)所述的半导体器件，在(1)中，
上述布线基板具有在上述第2电源用导体图案的两侧相邻地设置的多个上述第1电源用导体图案，
多个上述第1电源用导体图案在俯视下与上述布线基板的上述第1基板边交叉，并且从上述布线基板的上述第1基板边侧沿着上述第2电源用导体图案延伸。
(5)所述的半导体器件，在(4)中，
多个上述第1电源用导体图案的每一个第1电源用导体图案在俯视下从上述布线基板的上述第1基板边侧延伸到与上述多个第1半导体芯片的每一个第1半导体芯片重叠的区域，
上述第2电源用导体图案在俯视下配置在与上述多个第1半导体芯片的每一个第1半导体芯片重叠的区域之间。
(6)所述的半导体器件，在(1)中，
上述多个接合区包括：
不经由上述第2半导体芯片地与上述多个第1半导体芯片电连接的第1信号端子；和
经由上述第2半导体芯片而与上述多个第1半导体芯片电连接的多个第2信号端子，
上述第1信号端子的数量比上述第2信号端子的数量少。
(7)所述的半导体器件，在(1)中，
在俯视下，上述布线基板的周缘部具有：与上述第1基板边及上述第2基板边交叉的第3基板边、以及位于上述第3基板边的相反侧的第4基板边，
在上述布线基板的上述第1面上搭载有与上述多个第1半导体芯片电连接的多个电容器，
在俯视下，上述第2半导体芯片的周缘部具有：与上述第1芯片边及上述第2芯片边交叉的第3芯片边、以及位于上述第3芯片边的相反侧的第4芯片边，
上述多个电容器在俯视下搭载在上述第3基板边与上述第2半导体芯片的上述第3芯片边之间、以及上述第4基板边与上述第2半导体芯片的上述第4芯片边之间。
(8)所述的半导体器件，在(1)中，
上述半导体器件具有多个第3半导体芯片，该多个第3半导体芯片分别搭载在上述布线基板的上述第1面上，并且被上述第2半导体芯片控制，
上述多个第3半导体芯片在俯视下搭载在上述多个第1半导体芯片与上述第1基板边之间。
(9)所述的半导体器件，在(1)中，
上述半导体器件具有多个第3半导体芯片，该多个第3半导体芯片分别搭载在上述布线基板的上述第1面上，并且被上述第2半导体芯片控制，
在俯视下，上述布线基板的周缘部具有：与上述第1基板边及上述第2基板边交叉的第3基板边、以及位于上述第3基板边的相反侧的第4基板边，
在俯视下，上述第2半导体芯片的周缘部具有：与上述第1芯片边及上述第2芯片边交叉的第3芯片边、以及位于上述第3芯片边的相反侧的第4芯片边，
上述多个第3半导体芯片在俯视下搭载在上述第3基板边与上述第2半导体芯片的上述第3芯片边之间、以及上述第4基板边与上述第2半导体芯片的上述第4芯片边之间。
(10)所述的半导体器件，在(9)中，
在上述布线基板的上述第1面上搭载有与上述多个第1半导体芯片电连接的多个电容器，
上述多个电容器在俯视下搭载在上述第2基板边与上述多个第3半导体芯片之间。
(11)一种电子器件，具有：
第1布线基板，具有第1面及位于上述第1面的相反侧的第2面；以及
搭载在上述第1布线基板的上述第1面上的半导体器件，该半导体器件具有第2布线基板、多个第1半导体芯片、和第2半导体芯片，上述第2布线基板具有第3面、位于上述第3面的相反侧的第4面以及形成在上述第4面上的多个接合区，上述多个第1半导体芯片分别搭载在上述第2布线基板的上述第3面上，上述第2半导体芯片与上述多个第1半导体芯片排列地搭载在上述第2布线基板的上述第3面上，并且控制上述多个第1半导体芯片的每一个第1半导体芯片，
在俯视下，上述第2布线基板的周缘部具有第1基板边、以及位于上述第1基板边的相反侧的第2基板边，
在俯视下，上述第2半导体芯片的周缘部具有第1芯片边、以及位于上述第1芯片边的相反侧的第2芯片边，
上述第2半导体芯片以上述第2半导体芯片的上述第1芯片边与上述第2布线基板的第1基板边并列的方式搭载，
上述多个第1半导体芯片的每一个第1半导体芯片搭载在上述第2半导体芯片的上述第1芯片边的延长线与上述第1基板边之间，
上述第1布线基板具有：向上述多个第1半导体芯片的每一个第1半导体芯片供给第1电源电位的多条第1电源线、和向上述第2半导体芯片供给第2电源电位并设置在上述多条第1电源线之间的第2电源线，
上述第2电源线在俯视下与上述第2布线基板的上述第1基板边交叉，并且从上述第2布线基板的上述第1基板边侧向与上述第2半导体芯片重叠的区域延伸，
多条上述第1电源线的每一条第1电源线在俯视下从上述第2布线基板的上述第1基板边侧延伸到与上述多个第1半导体芯片的每一个第1半导体芯片重叠的区域，
上述第2电源线在俯视下配置在与上述多个第1半导体芯片的每一个第1半导体芯片重叠的区域之间。
附图标记说明
CAC 输入输出电路
CC1 电容器
ChA0、ChA1、ChB0、ChB1 通道
CKP1、CKP2 时钟信号传输路径
CN 端子(安装基板端子)
CR 芯层(芯材、芯绝缘层)
CTL 控制电路
CTP1、CTP2 控制信号传输路径
CTT 电容器
DA1、DA2 区域
DBA 芯片搭载区域
DTP1、DTP2 数据信号传输路径
EDV1、EDV2、EDV3、EDV4 电子器件(电子设备)
HSA1、HSA2 区域
IIF 内部接口电极(接口端子)
IL、SR1、SR2 绝缘层
IP1、IP2 布线基板(中介层)
IPb 下表面(面、主面、安装面)
IPs 侧面
IPt 上表面(面、主面、芯片搭载面)
LC 逻辑芯片(半导体芯片)
LCb、MCb 背面(主面、下表面)
LCP 逻辑封装
LCs、MCs 侧面
LCt、MCt 表面(主面、上表面)
LD 端子(接合区、外部连接端子)
M1、M2、M3、M4、MC 存储器芯片(半导体芯片)
MB1 布线基板(母板、安装基板)
MBb 下表面(面、背面)
MBt 上表面(面、半导体器件搭载面)
MW 布线(安装基板布线、母板布线)
OIF 外部接口电极(接口端子)
PDL、PDM 电极(芯片端子、接合焊盘)
PKG1、PKG2、PKG3、PKG4、PKG5 半导体器件
PRC 运算处理电路
RAM 存储器电路(存储电路)
RGCN 端子
RGL1 电力供给装置(调整器)
SBc 突起电极
SBp 焊锡球(焊锡材料、外部端子、电极、外部电极)
Scp1、Scp2、Scp3、Scp4、Smc1、Smc2、Smc3、Smc4 芯片边
SGCN、SGLD 端子
SGN＿DAT1、SGN＿DAT2 数据信号
SGN＿CLK1、SGN＿CLK2 时钟信号
SGN＿CTL1、SGN＿CTL1 控制信号
SGN＿P1 内部接口路径(内部传输路径)
SGN＿P2 外部接口路径(外部传输路径)
SGW 信号线
Sip1、Sip2、Sip3、Sip4 基板边
SR1、SR2、 绝缘膜
SRk1、SRk2 开口部
TCS 接合焊盘(接合引线、半导体芯片连接用端子)
THW、TW 通孔布线
TM2 多个端子
UF 底部填充树脂(绝缘性树脂)
VA 过孔
VDDH、VDDL、VDDQ 电源电位
VDH＿P、VDL＿P、VDQ＿P 电源电位供给路径
VHCN、VLCN、VQCN 端子(电源电位供给用端子)
VHLD、VLLD、VQLD 端子(接合区、电源电位供给用接合区)
VHP、VQP 电源面(电源用导体图案)
VHW、VQW 电源线(布线)
VQP 电源面(电源用导体图案)
VSS 基准电位
VSS＿P 基准电位供给路径
WH 宽度
WL1 布线层
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10 布线层
WH、WQ 宽度
WR 布线

Claims (13)

1.一种电子器件，其特征在于，包括：
第1布线基板，具有第1面、以及位于所述第1面的相反侧的第2面；和
半导体器件，搭载在所述第1布线基板的所述第1面上，并具有第2布线基板、多个第1半导体芯片、和第2半导体芯片，所述第2布线基板具有第3面、位于所述第3面的相反侧的第4面、以及形成于所述第4面的多个接合区，所述多个第1半导体芯片分别搭载在所述第2布线基板的所述第3面上，所述第2半导体芯片与所述多个第1半导体芯片排列地搭载在所述第2布线基板的所述第3面上，并且对所述多个第1半导体芯片的每一个第1半导体芯片进行控制，
在俯视下，所述第2布线基板的周缘部具有第1基板边、以及位于所述第1基板边的相反侧的第2基板边，
在俯视下，所述第2半导体芯片的周缘部具有第1芯片边、以及位于所述第1芯片边的相反侧的第2芯片边，
所述第2半导体芯片以所述第2半导体芯片的所述第1芯片边与所述第2布线基板的第1基板边并列的方式搭载，
所述多个第1半导体芯片的每一个第1半导体芯片搭载在所述第2半导体芯片的所述第1芯片边的延长线与所述第1基板边之间，
所述第1布线基板具有：向所述多个第1半导体芯片的每一个第1半导体芯片供给第1电源电位的第1电源线、和向所述第2半导体芯片供给比所述第1电源电位大的第2电源电位的第2电源线，
所述第2电源线的宽度比所述第1电源线的宽度大，
所述第2电源线在俯视下与所述第2布线基板的所述第1基板边交叉，并且从所述第2布线基板的所述第1基板边侧朝向与所述第2半导体芯片重叠的区域延伸，
所述第1布线基板具有在所述第2电源线的两侧与所述第2电源线相邻地设置的多条所述第1电源线，
多条所述第1电源线在俯视下与所述第2布线基板的所述第1基板边交叉，并且从所述第2布线基板的所述第1基板边侧沿着所述第2电源线延伸。
2.根据权利要求1所述的电子器件，其特征在于，
所述第2半导体芯片具有作为在与所述多个第1半导体芯片之间传输电信号的路径的多个第1接口电极，
所述多个第1接口电极沿着所述第1芯片边配置。
3.根据权利要求1所述的电子器件，其特征在于，
所述第2电源线在俯视下与和所述第2半导体芯片的所述第1芯片边重叠的线交叉，并且从所述第2布线基板的所述第1基板边侧朝向与所述第2半导体芯片的所述第2芯片边重叠的线延伸。
4.根据权利要求1所述的电子器件，其特征在于，
多条所述第1电源线的每一条第1电源线在俯视下从所述第2布线基板的所述第1基板边侧延伸到与所述多个第1半导体芯片的每一个第1半导体芯片重叠的区域，
所述第2电源线在俯视下配置在与所述多个第1半导体芯片的每一个第1半导体芯片重叠的区域之间。
5.根据权利要求1所述的电子器件，其特征在于，
所述多个接合区包括：
不经由所述第2半导体芯片地与所述多个第1半导体芯片电连接的第1信号端子；和
经由所述第2半导体芯片而与所述多个第1半导体芯片电连接的多个第2信号端子，
所述第1信号端子的数量比所述第2信号端子的数量少。
6.根据权利要求1所述的电子器件，其特征在于，
在俯视下，所述第2布线基板的周缘部具有：与所述第1基板边及所述第2基板边交叉的第3基板边、以及位于所述第3基板边的相反侧的第4基板边，
在所述第2布线基板的所述第3面上搭载有与所述多个第1半导体芯片电连接的多个电容器，
在俯视下，所述第2半导体芯片的周缘部具有：与所述第1芯片边及所述第2芯片边交叉的第3芯片边、以及位于所述第3芯片边的相反侧的第4芯片边，
所述多个电容器在俯视下搭载在所述第3基板边与所述第2半导体芯片的所述第3芯片边之间、以及所述第4基板边与所述第2半导体芯片的所述第4芯片边之间。
7.根据权利要求1所述的电子器件，其特征在于，
所述半导体器件具有多个第3半导体芯片，该多个第3半导体芯片分别搭载在所述第2布线基板的所述第3面上，并且被所述第2半导体芯片控制，
所述多个第3半导体芯片在俯视下搭载在所述多个第1半导体芯片与所述第1基板边之间。
8.根据权利要求1所述的电子器件，其特征在于，
所述半导体器件具有多个第3半导体芯片，该多个第3半导体芯片分别搭载在所述第2布线基板的所述第3面上，并且被所述第2半导体芯片控制，
在俯视下，所述第2布线基板的周缘部具有：与所述第1基板边及所述第2基板边交叉的第3基板边、以及位于所述第3基板边的相反侧的第4基板边，
在俯视下，所述第2半导体芯片的周缘部具有：与所述第1芯片边及所述第2芯片边交叉的第3芯片边、以及位于所述第3芯片边的相反侧的第4芯片边，
所述多个第3半导体芯片在俯视下搭载在所述第3基板边与所述第2半导体芯片的所述第3芯片边之间、以及所述第4基板边与所述第2半导体芯片的所述第4芯片边之间。
9.根据权利要求8所述的电子器件，其特征在于，
在所述第2布线基板的所述第3面上搭载有与所述多个第1半导体芯片电连接的多个电容器，
所述多个电容器在俯视下搭载在所述第2基板边与所述多个第3半导体芯片之间。
10.根据权利要求1所述的电子器件，其特征在于，
在所述第1布线基板的所述第1面上搭载有供给所述第2电源电位的电力供给装置，
所述电力供给装置搭载在所述第2电源线的延长线上。
11.根据权利要求1所述的电子器件，其特征在于，
所述第2布线基板具有第1电源用导体图案和第2电源用导体图案，所述第1电源用导体图案形成在所述第4面上并且向所述多个第1半导体芯片的每一个第1半导体芯片供给所述第1电源电位，所述第2电源用导体图案形成在所述第4面上并且向所述第2半导体芯片供给所述第2电源电位，
所述第2电源用导体图案的宽度比所述第1电源用导体图案的宽度大，
所述第2电源用导体图案在俯视下从所述第2布线基板的所述第1基板边侧朝向与所述第2半导体芯片重叠的区域延伸。
12.根据权利要求1所述的电子器件，其特征在于，
所述第2布线基板的所述第4面具有：设置在所述第1基板边与和所述第1芯片边的延长线重叠的线之间的第1区域、以及设置在所述第2基板边与和所述第2芯片边的延长线重叠的线之间的第2区域，
所述多个接合区具有：向所述多个第1半导体芯片的每一个第1半导体芯片供给第1电源电位的多个第1电源用接合区、向所述第2半导体芯片供给比所述第1电源电位大的第2电源电位的多个第2电源用接合区、以及在与所述第2半导体芯片之间发送或接收电信号的多个信号用接合区，
在所述第2区域中，与所述多个第1电源用接合区及所述多个第2电源用接合区的合计数相比，所述多个信号用接合区的数量更大。
13.根据权利要求1所述的电子器件，其特征在于，
所述多个半导体芯片中的一个以上的半导体芯片经由第3布线基板而分别搭载在所述第2布线基板的所述第3面上。
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