JP2010177279A - Nand型フラッシュメモリおよびその製造方法 - Google Patents
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Abstract
【課題】メモリセルの微細化を図ることが可能なNAND型フラッシュメモリを提供する。
【解決手段】NAND型フラッシュメモリのメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、素子領域のうち浮遊ゲート電極の両側に位置する領域に形成された拡散層と、浮遊ゲート電極の上面から第1の方向に直交する第2の方向に浮遊ゲート電極の側面に亘って形成されたIPD膜と、浮遊ゲート電極上および隣接する浮遊ゲート電極間に、IPD膜を介して、第2の方向に連続して形成された制御ゲート電極と、を有する。IPD膜は、Low−k膜である。
【選択図】図1
【解決手段】NAND型フラッシュメモリのメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、素子領域のうち浮遊ゲート電極の両側に位置する領域に形成された拡散層と、浮遊ゲート電極の上面から第1の方向に直交する第2の方向に浮遊ゲート電極の側面に亘って形成されたIPD膜と、浮遊ゲート電極上および隣接する浮遊ゲート電極間に、IPD膜を介して、第2の方向に連続して形成された制御ゲート電極と、を有する。IPD膜は、Low−k膜である。
【選択図】図1
Description
本発明は、浮遊ゲート電極の両側にIPD(Inter−poly dielectrics)膜を介して制御ゲート電極が設けられたメモリセルを備えたNAND型フラッシュメモリおよびその製造方法に関する。
近年、NAND型フラッシュメモリの微細化が進んでいる。
このように微細化が進むと、NAND型フラッシュメモリのメモリセルでは、以下の式(1)〜(3)で表されるように、寄生容量の効果により所望のカップリング比の確保が困難になる。
ここで、メモリセルのトンネル酸化膜の容量Coxと膜厚tox、および面積Soxの関係は、式(1)のように表される。なお、εはトンネル酸化膜の誘電率である。
Cox=εSox/tox・・・(1)
Cox=εSox/tox・・・(1)
また、隣接するポリシリコン間の絶縁膜(IPD膜)の容量Cipd、容量膜厚tipd(SiO2換算)、および面積Sipdの関係は、式(2)のように表される。
Cipd=εSipd/tipd・・・(2)
Cipd=εSipd/tipd・・・(2)
したがって、カップリング比Crは、式(3)のように表される。
Cr=Cipd/(Cox+Cipd)・・・(3)
Cr=Cipd/(Cox+Cipd)・・・(3)
ここで、近年、浮遊ゲート電極FGの両側に制御ゲート電極CGが配置されるセル構造を有するNAND型フラッシュメモリが提案されている(例えば、特許文献1参照。)。
この従来のNAND型フラッシュメモリの隣接する浮遊ゲート電極間をシュリンク(shrink)する際には、メモリセルの所望の特性を得るために、上記(3)式で表される書き込みの際の効率の因子になるカップリング比Crを、所定値以上に維持する必要がある。
さらに、ポリシリコンや金属などの導電層で形成される制御ゲート電極の膜厚を、電気的に有効な膜厚以上に確保する必要がある。
したがって、隣接する浮遊ゲート電極間をシュリンクすると、この隣接する浮遊ゲート電極間の隙間に制御ゲート電極とIPD膜を形成することが困難になる。
一方、微細化に応じてIPD膜の薄膜化が要求される。そして、IPD膜を薄膜化すると、IPD膜としてのリーク電流のスペックを満たすことが困難になり、さらには、メモリセルの動作マージンの確保が困難になる。
したがって、IPD膜の薄膜化は、メモリセルの微細化の重要な因子と考えられている。
このように、NAND型フラッシュメモリのメモリセルの微細化においての問題点は、隣接する浮遊ゲート電極間を、如何にシュリンクするかにある。
従来は、メモリセルのカップリング比Crを確保するために、例えば、浮遊ゲート電極の側面をIPD膜で覆ってトンネル絶縁膜よりも面積を大きくするものがある。そして、該IPD膜は例えばSiO2−SiN−SiO2の3層からなる高誘電膜(ONO膜)で構成されていた。
したがって、従来から適用される該IPD膜は、物理的には厚く、一方、等化酸化膜厚(EOT:Equivarent Oxide Tickness)が薄い膜である。
しかし、隣接する浮遊ゲート電極間をシュリンクするためには、IPD膜を薄膜化しなければならない。
すなわち、上記従来のNAND型フラッシュメモリの構成では、メモリセルの微細化が困難であるという問題があった。
特開2007−294595号公報
本発明は、メモリセルの微細化を図ることが可能なNAND型フラッシュメモリおよびその製造方法を提供することを目的とする。
本発明の一態様に係るNAND型フラッシュメモリは、
素子領域と素子分離領域とが第1の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第1の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第2の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第1の選択ゲートトランジスタの他端と前記第2の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第1の方向に直交する第2の方向の前記浮遊ゲート電極の側面に亘って形成されたIPD膜と、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記IPD膜を介して、前記第2の方向に連続して形成された制御ゲート電極と、を有し、
前記IPD膜は、Low−k膜であることを特徴とする。
素子領域と素子分離領域とが第1の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第1の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第2の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第1の選択ゲートトランジスタの他端と前記第2の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第1の方向に直交する第2の方向の前記浮遊ゲート電極の側面に亘って形成されたIPD膜と、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記IPD膜を介して、前記第2の方向に連続して形成された制御ゲート電極と、を有し、
前記IPD膜は、Low−k膜であることを特徴とする。
本発明の他の態様に係るNAND型フラッシュメモリは、
素子領域と素子分離領域とが第1の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第1の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第2の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第1の選択ゲートトランジスタの他端と前記第2の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第1の方向に直交する第2の方向の前記浮遊ゲート電極の側面に亘って形成されたエアギャップと、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記エアギャップを介して、前記第2の方向に連続して形成された制御ゲート電極と、を有することを特徴とする。
素子領域と素子分離領域とが第1の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第1の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第2の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第1の選択ゲートトランジスタの他端と前記第2の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第1の方向に直交する第2の方向の前記浮遊ゲート電極の側面に亘って形成されたエアギャップと、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記エアギャップを介して、前記第2の方向に連続して形成された制御ゲート電極と、を有することを特徴とする。
本発明の一態様に係るNAND型フラッシュメモリの製造方法は、
浮遊ゲート電極の上面および側壁にIPD膜を介して制御ゲート電極が設けられたメモリセルを備えたNAND型フラッシュメモリの製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第1の導電体膜を形成し、
前記ゲート絶縁膜、前記第1の導電体膜、および、前記半導体基板を第1のレジストパターンをマスクとしてエッチングすることにより、第1の方向に延びる第1の溝を形成し、
前記第1の溝内に、素子分離絶縁膜を、この素子分離絶縁膜の上面の位置が、前記第1の導電体膜の上面の位置よりも低く、且つ、前記第1の導電体膜の下面の位置よりも高くなるように、形成し、
前記第1の導電体膜上および前記素子分離絶縁膜上に、前記IPD膜となるLow−k膜を堆積し、
前記Low−k膜上に、第2の導電体膜を堆積し、
第2のレジストパターンをマスクとして、前記第2の導電体膜、前記Low−k膜、および前記第1の導電体膜をエッチングすることにより、前記第1の方向と直交する第2の方向に延び前記半導体基板に繋がる第2の溝を形成し、
前記第2の溝内に、層間絶縁膜を形成することを特徴とする。
浮遊ゲート電極の上面および側壁にIPD膜を介して制御ゲート電極が設けられたメモリセルを備えたNAND型フラッシュメモリの製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第1の導電体膜を形成し、
前記ゲート絶縁膜、前記第1の導電体膜、および、前記半導体基板を第1のレジストパターンをマスクとしてエッチングすることにより、第1の方向に延びる第1の溝を形成し、
前記第1の溝内に、素子分離絶縁膜を、この素子分離絶縁膜の上面の位置が、前記第1の導電体膜の上面の位置よりも低く、且つ、前記第1の導電体膜の下面の位置よりも高くなるように、形成し、
前記第1の導電体膜上および前記素子分離絶縁膜上に、前記IPD膜となるLow−k膜を堆積し、
前記Low−k膜上に、第2の導電体膜を堆積し、
第2のレジストパターンをマスクとして、前記第2の導電体膜、前記Low−k膜、および前記第1の導電体膜をエッチングすることにより、前記第1の方向と直交する第2の方向に延び前記半導体基板に繋がる第2の溝を形成し、
前記第2の溝内に、層間絶縁膜を形成することを特徴とする。
本発明の一態様に係るNAND型フラッシュメモリによれば、メモリセルの微細化を図ることができる。
本発明では、例えば、このNAND型フラッシュメモリのIPD膜として、Low−k膜を用いるか、もしくは、さらに誘電率の低いエアギャップを用いる。
これにより、物理的に薄く、且つ、厚い等化酸化膜厚を有するIPD膜が得られる。
したがって、隣接する浮遊ゲート電極間のIPD膜を薄膜化し、この浮遊ゲート電極間をシュリンクすることができる。
すなわち、NAND型フラッシュメモリのメモリセルのさらなる微細化が可能になる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図1は、本発明の一態様である実施例1に係るNAND型フラッシュメモリ100のメモリセルアレイ近傍の模式的なパターンの平面図である。また、図2Aは、図1に示すNAND型フラッシュメモリ100のX−X線に沿った断面の断面図である。また、図2Bは、図1に示すNAND型フラッシュメモリ100のY−Y線に沿った断面の断面図である。
図1、図2A、図2Bに示すように、NAND型フラッシュメモリ100のメモリセル領域では、半導体基板であるシリコン基板1上に、図中縦方向に延びる素子領域AAと素子分離領域(STI:Shallow Trench Isolation)とが第1の方向(ビット線BL方向)に延びるラインアンドスペースパターンで形成されている。
NAND型フラッシュメモリ100は、選択ゲートトランジスタSGDTr、SGSTrと、メモリセルMCと、を備える。
選択ゲートトランジスタSGDTrは、素子領域AA上に形成され、ビット線BLに一端(ドレイン)が接続されている。
選択ゲートトランジスタSGSTrは、素子領域AA上に形成され、ソース線に一端(ソース)が接続されている。
NAND型フラッシュメモリ100には、第2の方向(ワード線WL方向)に延び、第1の方向(ビット線BL方向)に所定の間隔を置いて配置される制御ゲート電極CG及び選択ゲート電極SGD、SGSが形成されている。例えば、制御ゲート電極CG(ワード線WL)の32本おきに2個の選択ゲート電極(SGD、SGS)が形成されている。
選択ゲート電極SGDは、素子領域AA上に形成された拡散層と、ゲート絶縁膜3とともに、選択ゲートトランジスタSGDTrを構成する。
選択ゲート電極SGSは、素子領域AA上に形成された拡散層と、ゲート絶縁膜3とともに、選択ゲートトランジスタSGSTrを構成する。
メモリセルMCは、素子領域AA上に形成され、選択ゲートトランジスタSGDTrの他端(ソース)と選択ゲートトランジスタSGSTrの他端(ドレイン)との間で、複数個直列に接続されている。
このメモリセルMCは、拡散層2と、ゲート絶縁膜(トンネル酸化膜)3と、浮遊ゲート電極FGと、IPD膜4と、制御ゲート電極CG(ワード線WL)と、を有する。
拡散層2は、素子領域AAのうち浮遊ゲート電極FGの両側に位置する領域に形成されている。すなわち、メモリセルMCは第1の方向に所定の間隔を置いて、互いに拡散層2を共有するように複数個直列に配置されることによりメモリセルストリングを構成し、このメモリセルストリングが第2の方向に所定の間隔を置いて配置されていると言える。
浮遊ゲート電極FGは、素子領域AA上にゲート絶縁膜3を介して形成された柱状の形状を有する。
IPD膜4は、浮遊ゲート電極FGの上面から該第1の方向(ビット線方向)に直交する第2の方向(ワード線方向)の浮遊ゲート電極FGの側面に亘って形成されている。このIPD膜4は、素子分離絶縁膜6上にも連続して形成されている。
制御ゲート電極CGは、浮遊ゲート電極FG上および隣接する浮遊ゲート電極FG間に、IPD膜4を介して、該第2の方向(ワード線方向)に連続して形成されている。これにより、メモリセルMCの既述のカップリング比を増加することができるようになっている。
このように、制御ゲート電極CGは、隣接する素子領域AA上に亘って(すなわち、素子分離領域の素子分離絶縁膜6を跨ぐように)、形成されている。この制御ゲート電極CGと素子分離絶縁膜6との間にも、IPD膜4が形成されている。
なお、IPD膜4は、比誘電率ε=2.5程度の多孔質なSiO2膜や、SiCOH膜等のLow−k膜である(以下、IPD膜4をLow−k膜4とも記載する)。なお、このLow−k膜に代えて、比誘電率ε=1.0のエアギャップ(空隙)をIPD膜4に適用してもよい。
また、素子分離絶縁膜6の上面61の位置が、ゲート絶縁膜3の上面31の位置よりも高くなるように設定されている。すなわち、素子分離絶縁膜6の上面61の位置が、浮遊ゲート電極FGの上面FG1よりも低く、且つ、浮遊ゲート電極FGの下面FG2の位置よりも低くなるように設定されている。
また、ビット線コンタクトCBは、ビット線BLと素子領域AA(選択ゲート電極SGDのトランジスタのドレイン)との間に接続されている。
また、ソース線コンタクトCSは、ソース線BLと素子領域AA(選択ゲート電極SGSのトランジスタのソース)との間に接続されている。
また、第1の方向に隣接するメモリセルMCの制御ゲート電極CG、IPD膜4及び浮遊ゲート電極FG間は、層間絶縁膜9により分離されている。
ここで、以上のような構成を有する実施例1に係るNAND型フラッシュメモリ100の製造方法について説明する。
図3ないし図12は、実施例1に係る図1に示すNAND型フラッシュメモリの製造方法の各工程におけるメモリセルアレイのX−X線に沿った断面を示す断面図である。
また、図13は、図1に示すNAND型フラッシュメモリ100の製造方法の図9と同じ工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図14は、図13に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図15は、図14に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図16は、図15に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。
先ず、シリコン基板1にドーピングを行うことにより、ウェル(Well)/チャネル(channel)を形成する。
さらに、シリコン基板1上に、ゲート絶縁膜3となる熱酸化膜(SiO2)を形成する。なお、プログラム(program)/消去(Erase)時に使用する高電圧が印加される領域の熱酸化膜の膜厚は、例えば、35nm程度である。一方、該高電圧が印加されない領域の熱酸化膜の膜厚は、例えば、8nm程度である。
その後、浮遊ゲート電極FGとなる導電体膜であるポリシリコンを、例えば、80nm程度堆積する。これにより、熱酸化膜3上にポリシリコン膜7を形成する。
さらに、ポリシリコン膜7上全面にSiN膜8を、例えば、100nm程度堆積する(図3)。このSiN膜8は、後述のCMP(Chemical Mechanical Polishing)のストッパ膜になる。
次に、素子領域AAを形成するための所望のレジストパターン(図示せず)をSiN膜8上に形成する。そして、該レジストパターンをマスクとして、RIE法により、SiN膜8、ポリシリコン膜7、ゲート絶縁膜3、シリコン基板1を、順次エッチングすることにより、ビット線方向に延びる所望の深さ(例えば、200nm)の溝1aを形成する。その後、シリコン基板1上に残存する該レジストパターンを除去する(図4)。
次に、プラズマ(plasma)法により、TEOS(Tetraethyl Orthosilicate)膜を例えば400nm程度堆積する。これにより、SiN膜8が埋没するまでシリコン基板1に形成された溝1aをSiO2で埋め込む。
次に、シリコン基板1上に残存するSiN膜8が露出するように、SiN膜8をストッパとして、CMP法により平坦化を行う。これにより、STI(Shallow Trench Isolation)となる素子分離絶縁膜6を形成する(図5)。
次に、素子分離絶縁膜6を形成した後に、RIE(Reactive Ion Etching)法により、残存するSiN膜8をマスクとして、溝1aに埋め込んだSiO2膜をポリシリコン膜7の側面の一部が露出するまで、エッチング除去する。
これにより、素子分離絶縁膜6の上面61の位置が、ポリシリコン膜7(すなわち、浮遊ゲート電極FG)の上面71の位置よりも低く、且つ、ポリシリコン膜7の下面72の位置よりも高くなる。
さらに、残存するSiN膜8を、例えば、H3PO4液等の薬液を用いて除去する(図6)。
次に、Low−k膜(ここでは、例えば、比誘電率ε=2.5程度の多孔質なSiO2膜や、SiCOH等)4を、シリコン基板1上(ポリシリコン膜7上および素子分離絶縁膜6上)に、例えば、5nm程度堆積する。これにより、ポリシリコン膜7(浮遊ゲート電極FG)の表面上および素子分離絶縁膜6の表面上に、Low−k膜4を形成する(図7)。
これにより、ワード線方向に隣接する浮遊ゲート電極FG間は、Low−k膜4で、10nm程度、充填されることになる。
ここで、Low−k膜4の物理的な膜厚は、既述の従来のNAND型フラッシュメモリに用いられた高誘電膜の物理的な膜厚よりも、薄くなる。
したがって、この工程において、Low−k膜4が成膜されたワード線方向に隣接する浮遊ゲート電極FG間のスペース41を、従来と比較して、より広くすることができる。
次に、Low−k膜4上、および、このLow−k膜4が成膜された隣接する浮遊ゲート電極FG間のスペース41に、ポリシリコン膜を、例えば、120nm程度堆積する。
これにより、Low−k膜4の表面上に、制御ゲート電極CGとなるポリシリコン膜10を、形成する。さらに、このポリシリコン膜10上に、後のCMPのストッパ膜となるSiN膜11を、例えば、100nm程度堆積する(図8)。
次に、制御ゲート電極CGを形成するためのレジストパターン12をマスクとして、RIE法により、SiN膜11、ポリシリコン膜10、Low−k膜4、ポリシリコン膜7を、エッチングし選択的に除去する(図9、図13)。これにより、制御ゲート電極CGが形成されるとともに、ワード線方向に延びる溝10aが形成される。
次に、残存する該レジストパターン12を除去した後に、シリコン基板1全面に、シリコン酸化膜として、例えば、3nm程度のHTO(High Temperature Oxide)膜(図示せず)を堆積する。これにより、浮遊ゲート電極FGおよび制御ゲート電極CGの露出した表面をシリコン酸化膜(図示せず)で覆う。
次に、例えば、不純物としてAs等のイオンを、ゲート絶縁膜3を介して、シリコン基板1にイオン注入する。さらに、RTA(Rapid Thermal Anneal)法等により、該不純物を活性化させる。これにより、シリコン基板1に拡散層2を形成する(図14)。
次に、シリコン基板1の全面に、BPSG(Boro−Phospho Silicate glass)膜91を、例えば、500nm堆積する。そして、例えば、水蒸気雰囲気の酸化法により、BPSG膜91を熱処理(例えば、850℃、10min)する。その後、CMP法により、SiN膜11が露出するまで、BPSG膜91を平坦化する(図10、図15)。
これにより、ビット線方向(Y−Y方向)で隣接する浮遊ゲート電極FG間および制御ゲート電極CG間を絶縁する層間絶縁膜9(図2B)が溝10a内に形成される。
次に、露出したSiN膜11を、例えば、RIE法により選択的に除去する。そして、例えば、Co膜14をポリシリコン膜10上およびBPSG膜91上に堆積する。そして、シリサイドの形成のために必要な熱処理により、ポリシリコン膜10の上部をシリサイド化する。すなわち、ポリシリコン膜10の上部にシリサイド層13を形成する(図11、図16)。これにより、制御ゲート電極CGが低抵抗化される。
その後、一般的なNAND型フラッシュメモリの製造工程により、層間絶縁膜19や、BL線等の配線をシリコン基板1上に形成する(図12)。これにより、図1、図2A、図2Bに示すNAND型フラッシュメモリ100が完成する。
ここで、図17Aは、実施例1に係るNAND型フラッシュメモリ100の隣接する浮遊ゲート電極間に注目したワード線方向に沿った断面を示す断面図である。また、図17Bは、従来のNAND型フラッシュメモリの隣接する浮遊ゲート電極間に注目したワード線方向に沿った断面を示す断面図である。
本実施例では、NAND型フラッシュメモリのIPD膜として、Low−k膜を用いる。これにより、メモリセルに要求される特性を満たしつつ、隣接する浮遊ゲート電極間のIPD膜を薄膜化することができる。すなわち、図17Aに示すように、スペースS1を広くできる。これにより、浮遊ゲート電極間をシュリンクすることができる。
したがって、本実施例では、NAND型フラッシュメモリのメモリセルのさらなる微細化が可能になる。
一方、既述の従来例では、NAND型フラッシュメモリのIPD膜として、例えばSiO2−SiN−SiO2の3層からなる高誘電膜を用いている。これにより、メモリセルに要求される特性を満たしつつ、隣接する浮遊ゲート電極間のIPD膜を薄膜化することができない。すなわち、図17Bに示すように、スペースS2が狭くなる。これにより、浮遊ゲート電極間をシュリンクすることができない。
ここで、Low−k膜、ONO膜、およびシリコン酸化膜のリーク電流の特性について説明する。
図18は、同じ膜厚を有するLow−k膜、ONO膜、およびシリコン酸化膜に印加される電界と、それらのリーク電流との関係を示す図である。
図18に示すように、メモリセルトランジスタの閾値電圧によらずメモリセルトランジスタを確実にオンさせる中電界領域および浮遊ゲート電極FGに電荷注入が起こる高電界領域において、Low−k膜は、シリコン酸化膜よりもリーク電流が小さく、ONO膜とほぼ同様の特性を有する。このように、Low−k膜は、NAND型フラッシュメモリのIPD膜として十分適用可能である。なお、IPD膜にエアギャップ(空隙)を用いた場合も、ONO膜よりも絶縁性が高く、十分なリーク特性を実現し、NAND型フラッシュメモリに同様に適用可能である。
以上のように、本実施例に係るNAND型フラッシュメモリによれば、メモリセルの微細化を図ることができる。
実施例1では、ワード線WL(制御ゲート電極CG)と浮遊ゲート電極FGとの間をLow−k膜で絶縁する構成の一例およびその製造方法について説明した。
本実施例2では、ワード線WL(制御ゲート電極CG)と浮遊ゲート電極FGとの間をエアギャップ(空隙)で絶縁する構成の一例およびその製造方法について説明する。
なお、実施例2のNAND型フラッシュメモリの構成は、上記点以外に関して、実施例1の図1に示すNAND型フラッシュメモリ100と同様である。
ここで、図19Aは、本発明の一態様である実施例2に係るNAND型フラッシュメモリ100のメモリセルアレイ近傍の模式的なパターンの平面図である。図19Bは、図19Aに示すNAND型フラッシュメモリ100のX−X線に沿った断面の断面図である。また、図19Cは、図19Aに示すNAND型フラッシュメモリ100のY−Y線に沿った断面の断面図である。
なお、図中、実施例1の図と同じ符号は、実施例1の図で該符号が付された構成と同様の構成を示す。
図19A、図19B、図19Cに示すように、NAND型フラッシュメモリ100のメモリセル領域では、半導体基板であるシリコン基板1上に、図中縦方向に延びる素子領域AAと素子分離領域STIとが第1の方向(ビット線BL方向)に延びるラインアンドスペースパターンで形成されている。
実施例1と同様に、NAND型フラッシュメモリ100は、選択ゲートトランジスタSGDTr、SGSTrと、メモリセルMCと、を備える。
さらに実施例2では図19Aに示すように、図中縦方向に延びるダミー素子領域DAAが素子領域AA間に素子分離領域STIを介して1本形成されている。このダミー素子領域DAAのワード線WLと交差する部分にはメモリセルとして機能しない複数のダミーメモリセルMC′が形成されている。
メモリセルMCは、拡散層2と、ゲート絶縁膜(トンネル酸化膜)3と、浮遊ゲート電極FGと、エアギャップ204と、制御ゲート電極CG(ワード線WL)と、を有する。
拡散層2は、素子領域AAのうち浮遊ゲート電極FGの両側に位置する領域に形成されている。
浮遊ゲート電極FGは、素子領域AA上にゲート絶縁膜3を介して形成された柱状の形状を有する。
エアギャップ204は、浮遊ゲート電極FGの上面から該第1の方向(ビット線方向)の浮遊ゲート電極FGの側面に亘って形成されている。このエアギャップ204は、素子分離絶縁膜6上にも形成されている。
制御ゲート電極CGは、浮遊ゲート電極FG上および隣接する浮遊ゲート電極FG間に、エアギャップ204を介して、該第1の方向(ビット線方向)に直交する第2の方向(ワード線方向)に連続して形成されている。これにより、メモリセルMCの既述のカップリング比を増加することができるようになっている。
このように、制御ゲート電極CGは、隣接する素子領域AA上に亘って(すなわち、素子分離領域の素子分離絶縁膜6を跨ぐように)、形成されている。この制御ゲート電極CGと素子分離絶縁膜6との間にも、エアギャップ204が形成されている。
ダミーメモリセルMC‘は、ゲート絶縁膜(トンネル酸化膜)3と、浮遊ゲート電極FGと、エアギャップ204と、制御ゲート電極CG(ワード線WL)とを有し、図19Aの支持部EI‘の部分で浮遊ゲート電極FGと制御ゲート電極CGが接続されている。
このダミーメモリセルMC′は、浮遊ゲート電極FGと制御ゲート電極CGを短絡させることにより、ワード線WL方向に延びる制御ゲート電極CGを支持しているので、自重により制御ゲート電極CGが浮遊ゲート電極FGに落ちることはない。すなわち、この支持部EI‘を中心としてエアブリッジを形成している。なお、この支持部EI’は制御ゲート電極CGと同じ材料で形成されている。
また、浮遊ゲート電極FGは、その上部が細くなる凸型をしている。この構造により隣接する浮遊ゲート電極FG間を広くすることができる。その結果、メモリセルの微細化をさらに図ることができる。
上記以外は、実施例2のNAND型フラッシュメモリの他の構成は、実施例1のNAND型フラッシュメモリの構成と同様である。
ここで、以上のような構成を有する実施例2に係るNAND型フラッシュメモリ100の製造方法について説明する。
図20ないし図26は、実施例2に係る図1に示すNAND型フラッシュメモリの製造方法の各工程におけるメモリセルアレイのX−X線に沿った断面を示す断面図である。
また、図27は、図1に示すNAND型フラッシュメモリ100の製造方法の図23と同じ工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図28は、図27に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図29は、図28に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図30は、図29に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。また、図31は、図30に続く、図1に示すNAND型フラッシュメモリ100の製造方法の工程におけるメモリセルアレイのY−Y線に沿った断面を示す断面図である。
なお、本実施例2の半導体装置の製造方法は、実施例1で説明した図6までの工程は同様である。
実施例1の図6までと同様の工程により、シリコン基板1上に素子分離絶縁膜6、ゲート絶縁膜3、ポリシリコン7を形成する(図6)。
次に、犠牲膜となる窒化膜(SiN膜)である犠牲SiN膜204xを、シリコン基板1上に、例えば、5nm程度堆積する。これにより、ポリシリコン膜7(浮遊ゲート電極FG)の表面上および素子分離絶縁膜6の表面上に、犠牲SiN膜204xを形成する。なお、この工程によりポリシリコン膜7の露出部分が犠牲SiN膜204xにより浸食される。その結果、ポリシリコン膜7は、その上部が細い凸型になる(図20)。すなわち、ワード線方向の断面において、ポリシリコン膜7の素子分離絶縁膜6と接する部分は太く、ポリシリコン膜7の素子分離絶縁膜6より上の部分は細い形状となる。
これにより、隣接する浮遊ゲート電極FG間は、犠牲SiN膜204xで、10nm程度、充填されることになる。
ここで、犠牲SiN膜204xの物理的な膜厚は、既述の従来のNAND型フラッシュメモリに用いられた高誘電膜の物理的な膜厚よりも、薄くする。
したがって、この工程において、犠牲SiN膜204xが成膜されたワード線方向に隣接する浮遊ゲート電極FG間のスペース41を、従来と比較して、より広くすることができる。さらに、ポリシリコン膜7を凸型にすることにより、浮遊ゲート電極FG間のスペース41をさらに広くすることができる。
次に、犠牲SiN膜204x上、および、この犠牲SiN膜204xが成膜された隣接する浮遊ゲート電極FG間のスペース41に、ポリシリコンを、例えば、120nm程度堆積する。
次に、ダミーメモリセルMC‘が形成される部分において、犠牲SiN膜204xの一部(図19Aの支持部EI‘に相当する部分)を除去する。この支持部EI’は、選択ゲート電極SGD、SGSに形成する浮遊ゲート電極FGと制御ゲート電極CGの接続部EIと同時に形成することができる。その結果、工程を省略することができる。また、保護膜として制御ゲート電極CGの一部を堆積した後に支持部EI‘を形成しても良い(図21)。
これにより、犠牲SiN膜204xの表面上に、制御ゲート電極CGとなるポリシリコン膜10を形成する。この工程により支持部EI‘もポリシリコン膜10で埋められる。さらに、このポリシリコン膜10上に、後のCMPのストッパ膜となるSiN膜11を、例えば、100nm程度堆積する(図22)。次に、制御ゲート電極CGを形成するためのレジストパターン12をマスクとして、RIE法により、SiN膜11、ポリシリコン膜10、犠牲SiN膜204x、ポリシリコン膜7を、エッチングし選択的に除去する(図23、図27)。これにより、制御ゲート電極CGが形成されるとともに、ワード線方向に延びシリコン基板1に繋がる溝10aが形成される。
次に、残存する該レジストパターン12を除去した後に、シリコン基板1全面に、シリコン酸化膜として、例えば、3nm程度のHTO膜(図示せず)を堆積する。これにより、浮遊ゲート電極FGおよび制御ゲート電極CGの露出した表面をシリコン酸化膜で覆う。
次に、例えば、不純物としてAs等のイオンを、ゲート絶縁膜3を介して、シリコン基板1にイオン注入する。さらに、RTA法等により、該不純物を活性化させる。これにより、シリコン基板1に拡散層2を形成する(図28)。
次に、シリコン基板1全面に、NSG(Non Doped Silicate Glass)を堆積する(図示せず)。そして、CMP法により、SiN膜11の表面が露出するまで、該NSGを平坦化する。その後、RIE法により、該NSGをエッチバック(etch back)する。さらに、シリコン基板1を洗浄処理する。これにより、犠牲SiN膜204xの側面を露出させる。
次に、例えば、H3PO4液等の薬液により、犠牲SiN膜204xを選択的に除去する。これにより、浮遊ゲート電極FGと制御ゲート電極CGとの間を絶縁するアギャップ204を形成する(図29)。なお、制御ゲート電極CGは支持部EI‘により支えられているので自重により浮遊ゲート電極FGに落ちることはない。
その後、例えば、被覆性(Covergae)の低いAPCVD(Atmospheric Pressure Chemical Vapor Deposition)法等により、層間絶縁膜9となるSiO2膜を制御ゲート電極CG間に堆積する。
なお、浮遊ゲート電極FGや制御ゲート電極CGのポリシリコンの表面を保護するために、ALD(Atomic Layer Deposition)法などを用いて、SiN膜を1nm程度、該表面上に堆積してもよい。
次に、CMP法により、SiN膜11が露出するまで該SiO2膜を平坦化する(図24、図30)。
これにより、ビット線方向(Y−Y方向)で隣接する浮遊ゲート電極FG間および制御ゲート電極CG間を絶縁する層間絶縁膜9(図19C)が溝10a内に形成される。
次に、実施例1と同様に、露出したSiN膜11を、例えば、RIE法により選択的に除去する。そして、例えば、Co膜14をポリシリコン膜10上および層間絶縁膜9上に堆積する。そして、シリサイドの形成のために必要な熱処理により、ポリシリコン膜10の上部をシリサイド化する。すなわち、ポリシリコン膜10の上部にシリサイド層13を形成する(図25、図31)。これにより、制御ゲート電極CGが低抵抗化される。
その後、実施例1と同様に、一般的なNAND型フラッシュメモリの製造工程により、層間絶縁膜19や、BL線等の配線をシリコン基板1上に形成する(図26)。これにより、図19A、図19B、図19Cに示すNAND型フラッシュメモリ100が完成する。
このように、実施例2では、NAND型フラッシュメモリのIPD膜として、エアギャップを用いる。これにより、メモリセルに要求される特性を満たしつつ、隣接する浮遊ゲート電極間のIPD膜に相当する領域を狭くすることができる。すなわち、実施例1と同様に、図17Aに示すように、スペースS1を広くできる。これにより、浮遊ゲート電極間をシュリンクすることができる。
また、既述のように、エアギャップは、絶縁性が高く、十分なリーク特性を実現し、NAND型フラッシュメモリに同様に適用可能である。
以上のように、本実施例に係るNAND型フラッシュメモリによれば、実施例1と同様に、メモリセルの微細化を図ることができる。
1 シリコン基板(半導体基板)
1a 溝
2 拡散層
3 ゲート絶縁膜(トンネル酸化膜)
4 IPD膜(Low−k膜)
41 スペース
5 酸化膜(絶縁膜)
6 素子分離絶縁膜
61 素子分離絶縁膜6の上面
7 ポリシリコン膜
71 ポリシリコン膜7の上面
72 ポリシリコン膜7の下面
8 SiN膜
9 層間絶縁膜
91 BPSG膜
11 SiN膜
10 ポリシリコン膜
10a 溝
100 NAND型フラッシュメモリ
204 IPD膜(エアギャップ)
204x 犠牲SiN膜
AA 素子領域
BL ビット線
CB ビット線コンタクト
CG 制御ゲート電極
CS ソース線コンタクト
EI 配線
FG 浮遊ゲート電極
FG1 浮遊ゲート電極の上面
FG2 浮遊ゲート電極の下面
PeriTr 周辺トランジスタ
SG 選択ゲート電極
SGTr 選択トランジスタ
SL ソース線
WL0〜WL31 ワード線
1a 溝
2 拡散層
3 ゲート絶縁膜(トンネル酸化膜)
4 IPD膜(Low−k膜)
41 スペース
5 酸化膜(絶縁膜)
6 素子分離絶縁膜
61 素子分離絶縁膜6の上面
7 ポリシリコン膜
71 ポリシリコン膜7の上面
72 ポリシリコン膜7の下面
8 SiN膜
9 層間絶縁膜
91 BPSG膜
11 SiN膜
10 ポリシリコン膜
10a 溝
100 NAND型フラッシュメモリ
204 IPD膜(エアギャップ)
204x 犠牲SiN膜
AA 素子領域
BL ビット線
CB ビット線コンタクト
CG 制御ゲート電極
CS ソース線コンタクト
EI 配線
FG 浮遊ゲート電極
FG1 浮遊ゲート電極の上面
FG2 浮遊ゲート電極の下面
PeriTr 周辺トランジスタ
SG 選択ゲート電極
SGTr 選択トランジスタ
SL ソース線
WL0〜WL31 ワード線
Claims (5)
- 素子領域と素子分離領域とが第1の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第1の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第2の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第1の選択ゲートトランジスタの他端と前記第2の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第1の方向に直交する第2の方向の前記浮遊ゲート電極の側面に亘って形成されたIPD膜と、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記IPD膜を介して、前記第2の方向に連続して形成された制御ゲート電極と、を有し、
前記IPD膜は、Low−k膜である
ことを特徴とするNAND型フラッシュメモリ。 - 前記Low−k膜は、多孔質なSiO2膜、または、SiCOH膜
ことを特徴とする1に記載のNAND型フラッシュメモリ。 - 素子領域と素子分離領域とが第1の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第1の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第2の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第1の選択ゲートトランジスタの他端と前記第2の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第1の方向に直交する第2の方向の前記浮遊ゲート電極の側面に亘って形成されたエアギャップと、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記エアギャップを介して、前記第2の方向に連続して形成された制御ゲート電極と、を有する
ことを特徴とするNAND型フラッシュメモリ。 - 前記素子分離領域の素子分離絶縁膜の上面の位置が、前記ゲート絶縁膜の上面の位置よりも高い
ことを特徴とする請求項1ないし3の何れかに記載のNAND型フラッシュメモリ。 - 浮遊ゲート電極の上面および側壁にIPD膜を介して制御ゲート電極が設けられたメモリセルを備えたNAND型フラッシュメモリの製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第1の導電体膜を形成し、
前記ゲート絶縁膜、前記第1の導電体膜、および、前記半導体基板を第1のレジストパターンをマスクとしてエッチングすることにより、第1の方向に延びる第1の溝を形成し、
前記第1の溝内に、素子分離絶縁膜を、この素子分離絶縁膜の上面の位置が、前記第1の導電体膜の上面の位置よりも低く、且つ、前記第1の導電体膜の下面の位置よりも高くなるように、形成し、
前記第1の導電体膜上および前記素子分離絶縁膜上に、前記IPD膜となるLow−k膜を堆積し、
前記Low−k膜上に、第2の導電体膜を堆積し、
第2のレジストパターンをマスクとして、前記第2の導電体膜、前記Low−k膜、および前記第1の導電体膜をエッチングすることにより、前記第1の方向と直交する第2の方向に延び前記半導体基板に繋がる第2の溝を形成し、
前記第2の溝内に、層間絶縁膜を形成する
ことを特徴とするNAND型フラッシュメモリの製造方法。
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