CN102087878A - 闪速存储器件及其编程方法 - Google Patents

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Abstract

一种闪速存储器件，包括：存储单元阵列，其包括沿行和列布置的存储单元。在存储单元阵列的选中存储单元中编程第一页数据，并且在选中存储单元中随后编程第二页数据。使用具有第一起始值的编程电压编程第一页数据编程，并且使用具有通过选中存储单元的编程特性确定的第二起始值的编程电压编程第二页数据。

Description

闪速存储器件及其编程方法
技术领域
本发明构思的实施例一般涉及电子存储器技术。更具体地，本发明构思的实施例涉及能够被电擦除和编程的半导体存储器件。
背景技术
半导体存储器在从卫星到消费者产品的广泛类型的现代电子设备中扮演着重要角色。因此，半导体存储技术上的进步可能引起宽范围技术应用上的重大改进。
半导体存储器件基于它们在断电时是否保留所存储的数据而可以宽泛地分为两个类别。这两个类别包括在断电时丢失所存储的数据的易失性半导体存储器件、以及在断电时保留所存储的数据的非易失性半导体存储器件。易失性存储器件的示例包括静态随机存取存储(SRAM)器件和动态随机存取存储(DRAM)器件。非易失性存储器件的示例包括各种类型的只读存储器(ROM)，诸如MROM、PROM、EPROM、和EEPROM。也有包括非易失性和易失性部件的混合形式的存储器，例如非易失性RAM(nvRAM)器件。
非易失性存储器件通常用于在诸如计算机、航空电子设备、电信***、和消费者电子产品的应用中存储程序、微码和其它信息。这些应用中的许多应用要求非易失性存储器件具有快速存取和编程特性。因此，已经开发具有专用结构和逻辑电路的某些非易失性存储器件以优化用于面向应用的工作的性能。
闪速存储器是近年来已经得以日益普及的一种形式的EEPROM。除了别的之外，与其它形式的非易失性存储器相比，闪速存储器价格相对低廉且提供高性能和数据存储能力。另外，闪速存储器能抗物理撞击，这使得它在诸如蜂窝电话、数码相机、笔记本电脑等的移动设备的使用中尤为普遍。
在闪速存储器中，存储单元通常以包括NOR配置和NAND配置的两种配置之一配置。具有这两种配置的闪速存储器分别称作NOR闪速存储器和NAND闪速存储器。与NAND配置相比，NOR配置倾向于提供更快的存取速度，但是存储能力较低。因此，通常使用NOR闪速存储器来存储需要快速存取的信息，例如码，而通常使用NAND闪速存储器来提供针对诸如多媒体信息、数据文件等的信息的大量数据存储能力。
大多数闪速存储器以每个存储单元存储一位数据。然而，闪速存储器已被发展为每个存储单元存储多于一位数据。每个存储单元存储多于一位数据的闪速存储器称作多电平单元(MLC)闪速存储器。
发明内容
本发明构思的实施例提供各种闪速存储器件、包括闪速存储器件的存储***、以及闪速存储器件的编程方法。某些实施例被适配为改善闪速存储器件的编程性能和功耗。
根据本发明构思的一个实施例，一种闪速存储器件，包括：存储单元阵列，包括沿与相应的字线连接的行、和与相应的位线连接的列布置的多个存储单元，其中存储单元的每一行被配置为通过相应的字线存储多页数据。该闪速存储器件还包括电压生成电路，其被配置为生成将被施加到与多个存储单元连接的字线当中的选中字线的编程电压。该闪速存储器件还包括编程电压控制器，其被配置为在编程选中存储单元中的第一页数据期间检测与所述选中字线连接的选中存储单元的编程特性，并且控制在用于存储第二页数据的编程操作中将被施加到选中存储单元的编程电压的起始电平。
在某些实施例中，所述第二页数据是高电平页数据，所述第一页数据是低电平页数据。
在某些实施例中，所述编程电压的起始电平是递增步长脉冲编程方法中的初始电压。
在某些实施例中，所述电压生成电路基于从所述编程电压控制器接收的编程码生成编程电压。
在某些实施例中，在编程第一页数据期间，所述编程电压控制器存储具有与在检测到第一截止单元的编程循环中施加到选中存储单元的编程电压对应的修改值的编程码。
在某些实施例中，所述编程电压控制器将具有所述修改值的编程码提供给所述电压生成电路，以便确定在用于存储第二页数据的编程操作中将被施加到选中存储单元的编程电压的起始电平。
在某些实施例中，所述编程电压控制器确定在编程第二页之前是否已经编程第一页。
在某些实施例中，在确定没有编程第一页时，所述编程电压控制器指定固定默认值作为在用于存储第二页数据的编程操作中将被施加到选中存储单元的编程电压的起始电平。
在某些实施例中，所述第一页的编程特性由选中存储单元当中具有最高编程速度的存储单元确定。
根据本发明构思的另一个实施例，一种存储***包括：闪速存储器件；以及存储器控制器，其被配置为控制所述闪速存储器件。所述闪速存储器件包括：存储单元阵列，包括沿行和列布置的存储单元；电压生成电路，其被配置为生成将被施加到沿所述存储单元阵列的行的选中字线的编程电压；以及编程电压控制器，其被配置为控制编程电压的起始电平使得利用具有第一值的起始电平在选中存储单元中编程第一页数据，以及基于测量的选中存储单元的编程特性利用具有第二值的起始电平在选中存储单元中编程第二页数据。
附图说明
附图示出本发明构思的精选实施例。附图中，类似的附图标记表示类似的特征。
图1是图示根据本发明构思的实施例的闪速存储器件的框图；
图2是图示图1的闪速存储器件中的存储块的两种替换配置的图；
图3是图示图1的闪速存储器件中的控制逻辑的实施例的框图；
图4是解释根据本发明构思的实施例的在图3的控制逻辑内的编程码寄存器中存储编程码的方法的图；
图5是图示图3的编程码寄存器的实施例的框图；
图6是图示包括根据本发明构思的实施例的闪速存储器件的集成电路卡的框图；
图7是图示包括根据本发明构思的实施例的闪速存储器件的计算***的框图；以及
图8是图示图7中图示的存储器控制器的实施例的框图。
具体实施方式
下面参考附图来描述本发明构思的实施例。这些实施例被展示为教导示例，并且不应当被曲解为限制本发明构思的范围。
在下面的说明中，在将一个元件称为“连接”或“耦接”到另一元件时，该元件可以直接连接或耦接到该另一元件，或者可以存在中间元件。另外，术语“包括”和/或“包含”、或者“具有”和/或“含有”表示存在所述特征、区域、整数、步骤、操作、元件、和/或组件，但是不排除存在或添加一个或多个其它特征、区域、整数、步骤、操作、元件、组件、和/或它们的组合。
图1是图示根据本发明构思的实施例的闪速存储器件的框图。为了解释目的，将假定图1的闪速存储器件是NAND闪速存储器件。然而，其它实施例中，闪速存储器件可以是NOR闪速存储器件或其它类型的闪速存储器件。
参考图1，闪速存储器件包括存储单元阵列100、行选择电路200、电压生成电路300、控制逻辑400、页缓冲电路500、列选择电路600、和输入/输出接口700。
存储单元阵列100包括沿与字线WL对应的行、和与位线BL对应的列布置的存储单元。每个存储单元存储1位数据或M位数据，其中M是大于1的整数。在不同的实施例中，存储单元可以使用诸如浮动栅或电荷俘获层的电荷存储层、或者可变电阻器件来存储信息。在不同的实施例中，存储单元阵列100可用单层阵列结构来实现，称作二维阵列结构，或者用多层阵列结构来实现，称作三维阵列结构。二维和三维阵列结构的示例例如在美国专利公布号No.2008/0023747(题为“Semiconductor Memory Device with MemoryCells on Multiple Layers”)和美国专利公布号No.2008/0084729(题为“Semiconductor Device with Three-Dimensional Array Structure”)中公开，通过引用将其公开的全部合并于此。
行选择电路200被配置为对存储单元阵列100的行执行选择和驱动操作。
电压生成电路300由控制逻辑400控制且被配置为生成用于编程操作、擦除操作、和读操作的电压。这些电压可以包括例如编程电压、通过电压、擦除电压、读电压等。
控制逻辑400被配置为控制闪速存储器件的总体操作。而且，控制逻辑400被配置为基于与每条字线连接的存储单元的编程速度或其它特性来确定电压生成电路300的编程电压的起始电平。例如，在一些实施例中，控制逻辑400当在存储单元中编程第一页(例如最低有效位(LSB)页)数据时确定与字线连接的存储单元的诸如编程速度的编程特性，并接着根据所确定的编程特性确定用于下一页(例如最高有效位(MSB)页或中间和MSB页)的编程电压的起始电平。因此，可以通过第一页数据的编程结果来单独地/独立地控制对每条字线的编程电压的起始电平。通过考虑与每条字线连接的存储单元的编程速度来确定编程电压的起始电平，能够改善闪速存储器件的编程性能。
页缓冲电路500由控制逻辑400控制，且根据正执行的操作而作为读出放大器或写驱动器工作。例如，在读操作中，页缓冲电路500作为读出放大器工作以便从选中行的存储单元读出数据。页缓冲电路500包括与各位线或各位线对对应的页缓冲器。在存储单元阵列100中的每个存储单元存储多位数据的情况下，页缓冲电路500的每个页缓冲器可被配置为具有两个或更多锁存器以读出多位数据。
列选择电路600由控制逻辑400控制，且当执行读或编程操作时顺序地选择列或页缓冲器。
输入/输出接口700被配置为与诸如存储器控制器或主机的外部实体进行接口连接。
图2是图示存储单元阵列100中的存储块的两种替换配置的图。这两种配置包括全部位线配置和奇偶配置。
参考图2，存储单元阵列100包括多个存储块：块0到块1023。每个存储块包括多页数据，并且基于逐页编程或读取数据以及基于逐块擦除数据。
图2示出存储单元阵列100的存储块“i”的两种不同配置。如下面将进一步详述的，存储块“i”的第一种配置是奇偶配置，存储块“i”的第二种配置是全部位线配置。
存储块“i”的两种配置是包括多个NAND串的NAND闪速配置，其中每个NAND串包括在由串选择线SSL控制的串选择晶体管与由地选择线GSL控制的地选择晶体管之间串联布置的多个存储单元。每个NAND串连接在相应的位线与公共源极线CSL之间。
存储块“i”的两种配置中的NAND串连接到相应的位线。在存储块“i”的奇偶配置中，NAND串111连接到位线BLe0。另外，NAND串中的存储单元连接到字线WL0至WLm-1。每条字线并联连接到不同的NAND串的多个存储单元。
在存储块“i”的奇偶配置中，通过选择字线WL0到WLm-1之一并且读取或编程与选中字线连接的奇数或偶数存储单元中的数据，来执行读取和编程操作。奇数存储单元是与奇数位线连接的存储单元，偶数存储单元是与偶数位线连接的存储单元。
在存储块“i”的全部位线配置中，通过选择字线WL0到WLm-1之一并且读取或编程在与选中字线连接的所有存储单元——不仅仅是奇数或偶数存储单元——中的数据，来执行读取和编程操作。
在某些实施例中，每条字线连接到1KB或2KB存储单元，因此数据可被存储在1KB或2KB的页单位中。在某些实施例中，存储单元阵列100可以由具有三维阵列结构的存储块形成。
图3是图示图1的控制逻辑400的实施例的框图。
在图3的实施例中，控制逻辑400基于存储单元阵列100中的不同的页的编程特性来控制电压生成电路300的编程电压Vpgm的起始电平。换句话说，对于存储单元阵列100的不同的页独立地控制编程电压Vpgm的起始电平，使得一些页或全部页基于它们各自的编程特性而接收不同的初始编程电压Vgpm。
在下面的描述中，将假定存储单元阵列100中的存储单元是多电平单元，并且每条字线连接到可以用于存储多页数据的多个多电平单元。因此，在说明书提到编程“字线的页”的情况下，其意味着编程与字线连接的存储单元中的数据页。而且，低电平数据页是指将要在与字线连接的多电平单元中编程的诸如LSB数据的低位数据页，高电平数据页是指将要在与字线连接的多电平单元中编程的诸如MSB数据的高位数据页。
在一些实施例中，当编程多电平单元的低电平数据页(诸如LSB页)时，以相同的电平向存储单元阵列100的每条字线施加编程电压Vpgm。然而，当编程多电平单元的高电平数据页(诸如MSB页)时，基于不同的多电平单元的编程特性将编程电压Vpgm调节为具有不同的起始电平。对于不同的多电平单元，可以基于低电平数据的编程来确定编程特性。下面将更详细地描述编程电压Vpgm的变化。
参考图3，控制逻辑400包括编程控制器410和编程电压控制器480。编程控制器410被配置为控制闪速存储器件的总体操作。然而，编程控制器410也可以被配置为控制其它操作，诸如擦除操作、读操作、和检验读操作。编程电压控制器480根据是否已经编程字线的页来控制由电压生成电路300生成的编程电压Vgpm的起始电平。
编程电压控制器480包括默认码寄存器420、递增步长脉冲编程(ISPP)码寄存器430、截止单元(off-cell)检测器440、编程码寄存器450、选择器460、和计数器470。
默认码寄存器420存储表示在编程操作中施加到闪速存储器件的编程电压Vpgm的起始电平的第一默认码D_CODE1。第一默认码D_CODE1表示当在存储单元阵列100中编程数据页时可以使用的编程电压Vpgm的固定起始电平。换句话说，第一默认码D_CODE1对不同的字线并无不同。例如，可以使用第一默认码D_CODE1来以编程电压Vpgm的相同起始电平在存储单元阵列100中编程低电平数据页。
可以通过测试存储单元阵列100获得第一默认码D_CODE1。例如，可以基于存储单元阵列100中的存储单元的编程速度(诸如具有最高编程速度的存储单元的编程速度)确定编程电压Vpgm的起始电平。然而，确定编程电压Vpgm的起始电平的方法不限于此。当执行编程操作时将第一默认码D_CODE1提供给选择器460。
ISPP码寄存器430存储表示在ISPP方法的连续循环中将要使用的编程电压Vpgm的递增的ISPP码I_CODE。在ISPP方法中，以这样的幅度向选中存储单元施加编程电压Vpgm，其在连续编程循环中增加递增量直到选中存储单元到达期望阈值电压为止。ISPP码I_CODE表示增加量。在每个编程循环中，执行检验读操作以便确定选中存储单元是否已到达期望阈值电压。
截止单元检测器440在检验读操作期间检测是否选中页中的至少一个存储单元是截止单元。如果存储单元在检验读操作中未被检验读电压导通，则其被检测为截止单元。截止单元检测器440基于所述检测输出检测信号OFF_DET作为有效高信号。检测信号OFF_DET的激活表示选中页中的至少一个存储单元已成为截止单元。在每条字线的第一页的编程期间，激活截止单元检测器440。一旦检测信号OFF_DET被激活，则截止单元检测器440在随后的编程循环中不执行截止单元检测。
截止单元检测器440可以在每条字线的第一页的编程期间使用几种技术中的任何一种来检测截止单元。例如，截止单元检测器440可以通过初始化页缓冲器的锁存器、读出选中存储单元的状态、以及确定是否至少一个读出的状态具有截止单元状态来检测截止单元。
编程码寄存器450响应于检测信号OFF_DET的激活而存储由计数器470输出的编程码Vpgm_CODE。编程码Vpgm_CODE是用于生成编程电压Vpgm的码。
在已经编程第一页之后，使用编程码寄存器450中存储的第二默认码D_CODE2来确定用于编程每条字线的剩余页的编程电压Vpgm的起始电平。当针对每条字线的剩余页(例如MSB页、或中间和MSB页)请求编程操作时，将第二默认码D_CODE2提供给选择器460。不同于第一默认码D_CODE1，第二默认码D_CODE2针对不同字线的不同页具有不同值。因此，虽然第一默认码D_CODE1表示当编程所有字线的第一页时使用的编程电压Vpgm的单个默认起始电平，第二默认码D_CODE2可以表示当编程除第一页以外的页时使用的编程电压Vpgm的不同默认起始电平。
选择器460选择第一默认码D_CODE1和第二默认码D_CODE2之一，并且将所选择的默认码提供给计数器470。选择器460包括寄存器461，用于存储表示是否已经编程各条字线的第一页的标志信息。选择器460基于寄存器461中存储的标记信息确定是否还未编程选中字线的第一页。在还未编程选中字线的第一页的情况下，选择器460将第一默认码D_CODE1输出到计数器470。否则，在已经编程选中字线的第一页的情况下，选择器460将第二默认码D_CODE2输出到计数器470。
计数器470接收由选择器460选择的默认码以及ISPP码I_CODE。然后，在编程操作的第一编程循环中，计数器470输出所选择的默认码作为编程码Vpgm_CODE。电压生成电路300接收编程码Vpgm_CODE，并且生成具有与Vpgm_CODE(其是所选的默认码)对应的起始电平的编程电压Vpgm。之后，在下一编程循环中，计数器470基于ISPP码I_CODE修改编程码Vpgm_CODE的值，使得将编程电压Vpgm增加与ISPP码I_CODE对应的量。
在选中字线的第一页的编程操作期间，一旦检测到第一截止单元，就将编程码Vpgm_CODE的当前值存储在编程码寄存器450中，以用作选中字线的第二默认码D_CODE2。然后，在选中字线的剩余页的编程操作中，通过选择器460和计数器470将存储在编程码寄存器450中的编程码Vpgm_CODE的存储值作为默认码提供给电压生成电路300。
尽管附图中未图示，但是可以在控制逻辑400中合并通过/失败检查电路，以检查是否已经成功编程选中存储单元。这样的检查可以在通过截止单元检测器440执行截止单元检测之前或之后执行。通过/失败检查电路例如可以位于编程控制器410或编程电压控制器480中。此外，能够将控制逻辑400实现为使得通过一个电路来执行通过/失败检测和截止单元检测。
图4是解释根据本发明构思的实施例的在编程码寄存器450中存储编程码的方法的图。
在图4的示例中，存储块包括每个存储三位数据的存储单元。存储单元沿连接到64条相应的字线WL0到WL63的64行布置。方框801、802、和803包括与字线WL0到WL63对应的行、以及存储在与字线连接的存储单元中的数据页。
方框801代表字线WL0到WL63的LSB页、中间页、和MSB页的示例编程顺序。具体地，方框801内的编号0到191表示在与字线WL0到WL63连接的存储单元的页中存储数据的顺序。方框801的第一列代表LSB数据，方框801的第二列代表中间数据，而方框801的第三列代表MSB数据。
方框802代表与字线WL0到WL63对应的多个区(例如16个区)。每个区对应于四条字线，且四条字线中的每条字线对应于方框803中表示的四个组之一。例如，字线WL0到WL3对应于区0以及分别的第一到第四组A、B、C、和D。
方框803代表区0到15的第一到第四组A、B、C、和D中的每一组的编程信息。编程信息包括关于方框803中的每一条目的编程码Vpgm_CODE。因此，编程信息表示当页中的至少一个存储单元被检测为截止单元时编程电压Vpgm的值。
如方框801中的编程顺序所表示的，区0中的所有页是在区2中的任意页编程之前编程的。类似地，区1中的所有页是在区3中的任意页编程之前编程的，等等。因此，在重叠的时间只编程不多于两个区。因此，如将关于图5所解释的，一次必须在编程码寄存器450中仅仅存储两个区价值的信息，以确保每个区中高电平数据的编程是基于在相应的低电平数据的编程期间检测的编程特性。
图5是图示编程码寄存器450的实施例的框图。在图5的实施例中，编程码寄存器450包括第一和第二解码器451和452、第一和第二寄存器集453和454、以及比较器455。
第一和第二解码器451和452中各自解码行地址WL_ADD[5:0]的一部分，其用于寻址字线WL0到WL63。
第一解码器451对行地址WL_ADD[5:0]的第一地址WL_ADD[1:0]进行解码，并且基于解码的第一地址激活组选择信号GE0到GE3。组选择信号GE0到GE3被提供给第一和第二寄存器集453和454。
第二解码器452对行地址WL_ADD[5:0]的第二地址WL_ADD[5:2]进行解码，并且基于解码的第二地址激活区选择信号ZE0到ZE15。区选择信号ZE0到ZE15被提供给第一和第二寄存器集453和454。
第一寄存器集453包括与区选择信号ZE0到ZE15对应的多个寄存器区453a到453b。当根据图4的方框801中图示的顺序编程不同的区时，寄存器区453a和453b中的每一个可以存储关于正被编程的不同的区的区信息。
寄存器区453a和453b中的每一个包括四个寄存器ZR0到ZR3。这些寄存器中的每一个存储表示区的信息，诸如地址。可以基于区选择信号ZE0到ZE15之一、和组选择信号GE0到GE3之一来选择每个寄存器。例如，当激活区选择信号Z0和组选择信号G0时，可以选择寄存器区453a中的第一寄存器ZR0。
在选中字线的第一页的编程操作期间激活检测信号OFF_DET的情况下，将第二地址WL_ADD[5:2]存储在与选中字线对应的第一寄存器集453的寄存器中。例如，在选择字线WL0的情况下，将第二地址WL_ADD[5:2]存储在第一寄存器区453a中的第一寄存器ZR0中，其对应于图3所示的区0和组A。
在选中字线的另一页(诸如MSB页)的编程操作中，向比较器455提供存储在寄存器区453a的寄存器ZR0中的第二地址WL_ADD[5:2]。比较器455将所存储的第二地址WL_ADD[5:2]与所接收的另一页的第二地址WL_ADD[5:2]相比较，以便确认已经编程了选中字线的第一页并且未指定新的区。在所存储的第二地址WL_ADD[5:2]于所接收的第二地址WL_ADD[5:2]匹配的情况下，编程码寄存器450从第二寄存器集454检索相关的编程信息，使得使用基于所述编程信息的编程电压Vpgm的起始电平来编程另一页。
第二寄存器集454包括与区选择信号ZE0到ZE15对应的多个寄存器组454a到454b。当根据图4的方框801中图示的顺序编程不同的区时，寄存器组454a和454b中的每一个可以存储关于正被编程的不同区内的各组的编程信息。
寄存器组454a和454b中的每一个包括四个寄存器GR0到GR3。这四个寄存器中的每一个存储编程码Vpgm_CODE，其表示当编程相应的字线的页时将要使用的编程电压Vpgm的起始电平。具体地，基于图4中图示的编程顺序和第一寄存器集453中存储的区信息，第二寄存器集454中的每个寄存器对应于字线WL0到WL63之一。例如，寄存器组454a的寄存器GR0初始对应于字线WL0。从而，存储于寄存器组454a的寄存器GR0中的编程码Vpgm_CODE用于表示编程字线WL0的除第一页以外的各页的编程电压Vpgm的起始电平。
当在编程相应的选中字线的第一页期间激活检测信号OFF_DET时，将编程码Vpgm_CODE存储在第二寄存器集454的寄存器中。在编程选中字线的其它页期间从寄存器中存取编程码Vpgm_CODE。第二寄存器集454响应于由比较器455生成的选择信号E0到E3而存取编程码Vpgm_CODE。选择信号E0到E3指示第二寄存器集454中存储用于编程除选中字线的第一页以外的页的相关编程码的寄存器。
在检测到选择信号E0到E3中被激活的一个信号时，第二寄存器集454从由选择信号ZE0、GE0、以及选择信号E0到E3中被激活的一个信号指定的寄存器中存取编程码Vpgm_CODE的存储值，并且输出所存储的值作为第二默认码D_CODE2。
在一些实施例中，当选择新存储块时，通过编程控制器410初始化编程电压控制器480。例如，在先前选择的存储块不同于当前选择的存储块的情况下，编程控制器410初始化编程电压控制器480，以使得将新信息存储在寄存器450和461中并初始化。因为寄存器450用于存储关于一个存储块的编程码和地址信息，所以必须通过重新初始化处理将关于其它存储块的编程码和地址信息存储在编程码寄存器450中。
下面是解释根据本发明构思的闪速存储器件的操作的另一示例。将参考图1到图5来描述该示例。在该示例中，闪速存储器件是在每个存储单元中存储三位数据的MLC闪速存储器件。将第一页数据存储在与字线WL0连接的存储单元中，使用基于在编程第一页数据期间确定的编程特性的编程电压Vpgm的起始电平将其它页数据存储在存储单元中。第一页数据是LSB页，而其它页数据是中间页和MSB页。
在这个示例中，对字线WL0的LSB页请求编程操作。响应于该请求，在编程控制器410的控制下将第一默认码D_CODE1发送到电压生成电路300。更具体地，编程电压控制器480的选择器460根据该请求选择存储在默认码寄存器420中的第一默认码D_CODE1。在计数器470中加载所选择的第一默认码D_CODE1。
在编程操作的第一编程循环中，第一默认码D_CODE1毫无变化地从计数器470发送到电压生成电路300。电压生成电路300生成具有与第一默认码D_CODE1对应的起始电平的编程电压Vpgm。之后，对选中页中的存储单元编程。在对存储单元编程之后，执行检验读操作以便确定是否成功地编程所选择的存储单元。
在检验读操作之后，截止单元检测器440确定是否至少一个选中存储单元是截止单元。如果断定至少一个选中存储单元是截止单元，则截止单元检测器440激活检测信号OFF_DET。在断定未有至少一个选中存储单元被编程为截止单元的情况下，截止单元检测器440不激活检测信号OFF_DET。在检测信号OFF_DET未被激活的情况下，不将计数器的输出(即，编程码Vpgm_CODE)存储在编程码寄存器450中。接着，执行下一编程循环。在执行下一编程循环的情况下，将计数器470的值增加ISPP码I_CODE，并将增加后的码值(即，编程码Vpgm_CODE)发送到电压生成电路300。此时，将编程电压Vpgm增加与ISPP码I_CODE对应的值，并且执行下一编程循环。
在激活检测信号OFF_DET的情况下，计数器470的输出(即，编程码Vpgm_CODE)被存储在编程码寄存器450中。更具体地，由于选择了字线WL0，因此编程电压寄存器450的第一解码器451根据第一地址WL_ADD[1:0]激活选择信号GE0，并且编程电压寄存器450的第二解码器452根据第二地址WL_ADD[5:2]激活选择信号ZE0。在激活选择信号GE0和ZE0的情况下，第二地址WL_ADD[5:2]被存储在第一寄存器集453的第一寄存器区453a中的寄存器ZR0中。同时，在激活选择信号GE0和ZE0的情况下，编程码Vpgm_CODE被存储在第二寄存器集454的第二寄存器区454a中的寄存器中。在根据检测信号OFF_DET的激活存储编程码Vpgm_CODE的情况下，不执行截止单元检测器440的操作。因此，在随后的编程循环中不激活检测信号OFF_DET。通过编程控制器410来控制该操作。
当编程剩余字线WL1到WL63的第一页时，类似地应用上述操作，因此为了避免冗余而省略其描述。
在对各条字线的各页当中的第一页进行编程操作的同时，当首次检测到截止单元时将编程码Vpgm_CODE存储在截止单元中。
假定在选中存储单元中存储三位数据并且对于字线WL0的中间或MSB页请求编程操作。
在对于字线WL0的中间或MSB页请求编程操作的情况下，在编程控制器410的控制下将第一默认码D_CODE和第二默认码D_CODE2中的一个作为编程码发送到电压生成电路300。更具体地，在对于中间或MSB页请求编程操作的情况下，编程电压控制器480的选择器460确定表示字线WL0的第一页是否被编程的标记信息是否被存储在寄存器461中。在标记信息未被存储在寄存器461中的情况下，选择器460选择第一默认码D_CODE1。换句话说，在对于选中字线的剩余页请求编程操作且选中字线的第一页的标记未被存储的情况下，选择第一默认码D_CODE1。在寄存器集453和454中存储的值丢失或者选中字线的第一页的编程操作省略的情况下，这可能发生。即，在寄存器集453和454中存储的值丢失的情况下，或者在选中字线的第一页的编程操作省略的情况下，通过选择器460来选择第一默认码D_CODE1。例如，在断电操作或者存储块改变时，存储在寄存器集453和454中的值可能丢失。
在表示字线WL0的第一页是否被编程的标记信息被存储在寄存器461中的情况下，选择器460选择存储在编程码寄存器450中的第二默认码D_CODE2。因为选择了字线WL0，因此第二解码器452激活选择信号ZE0。在激活选择信号ZE0的情况下，选择第一寄存器集463的第一寄存器区453a，并且选择第二寄存器集454中的第一寄存器组454a。
将存储在寄存器区453a的寄存器ZR0到ZR3中的值输出到比较器455。在针对字线WL0的剩余页请求编程操作的情况下，比较器455确定第一寄存器区453a的寄存器ZR0到ZR3中存储的第二地址是否与所请求的编程操作的第二地址WL_ADD[5:2]一致。
在寄存器ZR0到ZR3中存储的任何一个第二地址与所请求的编程操作的第二地址WL_ADD[5:2]一致的情况下，比较器455激活选择信号E0到E3之一(例如E0)。在激活选择信号E0的情况下，选择由选择信号ZE0选择的存储在第一寄存器组454a的寄存器GR0中的编程码Vpgm_CODE。使用所选择的编程码Vpgm_CODE来生成用于字线WL0的剩余页的编程电压Vpgm。在计数器470中加载所选择的编程码Vpgm_CODE作为第二默认码D_CODE2。通过电压生成电路300生成具有与第二默认码D_CODE2对应的起始电平的编程电压Vpgm。之后，使用所生成的起始电压执行编程操作。
基于字线中的存储单元的编程速度来确定电压生成电路300的编程电压的初始电平(或起始电平)。更具体地，在编程选中字线的第一页(例如LSB页)时，基于诸如与选中字线连接的存储单元的编程速度的编程特性，确定下一页(例如，MSB页或中间和MSB页)的编程电压的起始电平。因此，可以基于每条字线的第一页的编程结果单独且独立地控制字线的编程电压的起始电平。
通过对于不同的字线独立地控制编程电压的分别的起始电平，可以减少编程某些页所需的编程循环的数量。从而，可以改善编程速度和功耗。
图6是图示包括根据本发明构思的实施例的闪速存储器件的集成电路卡的框图。该集成电路卡可以采取诸如智能卡、多媒体卡、或其它的几种形式中的任何一种。
在图6的实施例中，集成电路卡包括非易失性存储器件1000和控制器2000。非易失性存储器件1000基本等同于图1的非易失性存储器件，因此为了避免冗余而省略非易失性存储器件1000的详细描述。
控制器2000控制非易失性存储器件1000，并且包括CPU 2100、ROM2200、RAM 2300、和输入/输出接口2400。CPU 2100通过存储在ROM 2200中的各种程序来控制集成电路卡的总体操作。RAM 2300担当CPU 2100的工作存储器。输入/输出接口2400提供与外部设备的接口。
图6的集成电路卡可被合并到各种类型的电子设备。例如，可以将其合并到各种类型的移动设备中，诸如蜂窝电话机、个人数字助理(PDA)、数码相机、便携式游戏控制台、和MP3P。其也可以合并到各种家庭应用中，诸如高清晰度电视机(HDTV)、数字视频光盘(DVD)、路由器、和全球定位***(GPS)。
图7是图示包括根据本发明构思的说明性实施例的闪速存储器件的计算***的框图。
参考图7，计算***包括微处理器3100、用户接口3200、例如基带芯片组的调制解调器3300、存储器控制器3400、和作为存储介质的闪速存储器件3500。元件3100到3400电连接到***总线3001。
闪速存储器件3500大致等同于图1的闪速存储器件。通过存储器控制器3400将微处理器3100已处理/将要处理的N位数据(N≥1)存储在闪速存储器件3500中。在图7的计算***是移动设备的情况下，可以使用电池3600来提供工作电压。虽然附图中未图示，但是该计算***可以进一步包括许多附加元件，诸如应用芯片组、相机图形处理器(CIS)、或移动DRAM。在某些实施例中，存储器控制器3400和闪速存储器件3500是以固态驱动器(SSD)的形式提供的。
图8是图示图7中图示的存储器控制器的实施例的框图。
在图8的实施例中，存储器控制器包括主机接口4100、存储器接口4200、处理单元4300、缓冲存储器4400、和错误控制单元4500。主机接口4100被配置为与诸如主机的外部设备连接，并且存储器接口4200被配置为与存储介质连接。
处理单元4300被配置为控制存储器控制器的总体操作。缓冲存储器4400用于临时存储将被存储在存储介质中或者将从存储介质中读取的数据。缓冲存储器4400也可以用作处理单元4300的工作存储器。错误控制单元4500被配置为检测并校正从存储介质读取的数据的错误。可以向存储器控制器另外提供用于存储码数据的ROM 4600。
在本发明构思的各种实施例中，可以利用具有包括电荷存储层的各种单元结构中的任一种结构的存储单元来实现非易失性存储器件。电荷存储层例如可以包括使用电荷俘获层的电荷俘获闪速结构、其中以多层堆叠阵列的堆叠闪速结构、没有源极-漏极的闪速结构、以及管脚型(pin-type)闪速结构。具有电荷俘获闪速结构作为电荷存储层的存储器件在美国专利No.6,858,906、美国公布专利No.2004-0169238和美国公布专利No.2006-0180851中公开，通过引用将其公开的全部合并于此。无源极-漏极的闪速结构在韩国专利No.673,020中公开，通过引用将其公开的全部合并于此。
在本发明构思的各个实施例中，闪速存储器件和/或存储器控制器可以由下列各种类型的封装来安装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫封装(Die in Waffle Pack)、晶圆中管芯形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制作封装(WFP)、晶圆级堆叠封装(WSP)。
如上面表示的，在本发明构思的某些实施例中，通过基于与字线连接的存储单元的编程速度确定编程电压的起始电平，改善了闪速存储器件的编程性能。
前面是例证性的实施例并且将不被理解为对其的限制。虽然已经描述了一些实施例，但是本领域的技术人员将会容易地理解，可以在实施例中进行许多修改而不实质上背离本发明构思的新颖教导和优点。从而，意图将所有这样的修改包含在如所附权利要求书定义的本发明构思的范围之内。
相关申请的交叉引用
本申请要求于2009年12月3日提交的韩国专利申请No.10-2009-0119297的优先权，其公开整体并入于此作为参考。

Claims (10)

1.一种闪速存储器件，包括：
存储单元阵列，包括沿与相应的字线连接的行、和与相应的位线连接的列布置的多个存储单元，其中存储单元的每一行被配置为通过相应的字线存储多页数据；
电压生成电路，其被配置为生成将被施加到与多个存储单元连接的字线当中的选中字线的编程电压；以及
编程电压控制器，其被配置为在选中存储单元中编程第一页数据期间检测与选中字线连接的选中存储单元的编程特性，并且控制在用于存储第二页数据的编程操作中将被施加到选中存储单元的编程电压的起始电平。
2.如权利要求1所述的闪速存储器件，其中所述第二页数据是高电平数据页，所述第一页数据是低电平数据页。
3.如权利要求1所述的闪速存储器件，其中所述编程电压的起始电平是递增步长脉冲编程方法中的初始电压。
4.如权利要求1所述的闪速存储器件，其中所述电压生成电路基于从所述编程电压控制器接收的编程码生成编程电压。
5.如权利要求4所述的闪速存储器件，其中在编程第一页数据期间，所述编程电压控制器存储具有与在检测到第一截止单元的编程循环中施加到选中存储单元的编程电压对应的修改值的编程码。
6.如权利要求5所述的闪速存储器件，其中所述编程电压控制器将具有所述修改值的编程码提供给所述电压生成电路，以便确定在用于存储第二页数据的编程操作中将被施加到选中存储单元的编程电压的起始电平。
7.如权利要求5所述的闪速存储器件，其中所述编程电压控制器确定在编程第二页之前是否已经编程第一页。
8.如权利要求7所述的闪速存储器件，其中，在确定没有编程第一页时，所述编程电压控制器指定固定默认值作为在用于存储第二页数据的编程操作中将被施加到选中存储单元的编程电压的起始电平。
9.如权利要求1所述的闪速存储器件，其中所述第一页的编程特性由选中存储单元当中具有最高编程速度的存储单元确定。
10.一种存储***，包括：
闪速存储器件；以及
存储器控制器，其被配置为控制所述闪速存储器件，其中所述闪速存储器件包括：
存储单元阵列，包括沿行和列布置的存储单元；
电压生成电路，其被配置为生成将被施加到沿所述存储单元阵列的行的选中存储单元的编程电压；以及
编程电压控制器，其被配置为控制编程电压的起始电平以使得利用具有第一值的起始电平在选中存储单元中编程第一页数据，以及基于测量的选中存储单元的编程特性利用具有第二值的起始电平在选中存储单元中编程第二页数据。
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