CN107039059A - 存储器封装，包括其的存储器模块及存储器封装操作方法 - Google Patents

存储器封装，包括其的存储器模块及存储器封装操作方法 Download PDF

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Abstract

公开了存储器封装。该存储器封装包括非易失性存储器芯片、其存取速度比非易失性存储器芯片的存取速度快的易失性存储器芯片和逻辑芯片，该逻辑芯片用于响应于来自外部装置的刷新命令执行关于易失性存储器芯片的刷新操作和当执行刷新操作时将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。

Description

存储器封装，包括其的存储器模块及存储器封装操作方法
技术领域
本公开涉及半导体存储器，以及更加具体地涉及存储器封装、具有该存储器封装的存储器模块及其操作方法。
背景技术
半导体存储器可以是使用比如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体实现的存储器装置。半导体存储器装置典型地被划分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置指的是其中当电源关闭时所存储的数据丢失的存储器装置。另一方面，非易失性存储器装置指的是当电源关闭时保持所存储的数据的存储器装置。因为作为一种易失性存储器装置的动态随机存取存储器(DRAM)具有高存取速度，所以DRAM广泛地用作计算***的工作存储器、缓存存储器、主存储器等。随着计算技术的发展，DRAM作为计算***的工作存储器的需要增加。因为DRAM存储器单元通常包括电容器和晶体管，所以难以将单元大小减小到小于恒定水平。因此，难以实现有限区域内的大容量DRAM。
为解决该问题，已经开发了基于非易失性存储器和DRAM操作的非易失性双列直插式存储器模块(NVDIMM)。NVDIMM可以通过组合高容量非易失性存储器和DRAM而提供高容量工作存储器。但是，因为非易失性存储器的操作特性、操作方法等不同于DRAM的那些，所以可能需要各种方法来用于控制和管理它们。
发明内容
本发明概念的实施例提供了存储器封装、具有存储器封装的存储器模块及其操作方法，其在刷新操作期间执行数据迁移并具有增加的存储容量而没有性能降低。
根据本发明概念的一个方面，存储器封装可以包括非易失性存储器芯片，存取速度比非易失性存储器芯片的存取速度快的易失性存储器芯片和逻辑芯片，该逻辑芯片用于响应于来自外部装置的刷新命令执行关于易失性存储器芯片的刷新操作，和当执行刷新操作时将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。
非易失性存储器芯片和易失性存储器芯片可以在垂直于逻辑芯片的方向上堆叠，且非易失性存储器芯片、易失性存储器芯片和逻辑芯片可以通过贯穿硅通孔彼此连接。
根据本发明概念的另一方面，存储器模块可以包括包含易失性存储器芯片和非易失性存储器芯片的存储器封装，和用于在外部装置的控制之下控制存储器封装、并周期性地发送刷新命令到存储器封装的随机存取存储器(RAM)控制装置。存储器封装可以响应于刷新命令对于易失性存储器芯片执行刷新操作，并可以在刷新操作期间将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。
存储器封装可以包括多个数据信号线。存储器封装可以通过数据信号线的一部分与外部装置交换数据，且可以通过数据信号线的剩余部分将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。
根据本发明概念的另一方面，存储器封装包括易失性存储器芯片和非易失性存储器芯片。存储器封装的操作方法包括：从外部装置接收刷新命令；和在响应于刷新命令对于易失性存储器装置执行刷新操作时将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。
附图说明
以上及其他目的和特征将从参考以下附图的以下说明变得明显，在附图中，除非另作说明，相同的附图标记遍及各个图指代相同的部分，且其中：
图1是图示根据本发明概念的某些实施例的用户***的框图；
图2是图示根据某些实施例的比如如图1所示的示例性存储器模块的框图；
图3是图示根据某些实施例的比如如图2所示的示例性存储器封装的图；
图4是图示根据某些实施例的比如如图3所示的示例性存储器封装的透视图；
图5是图示根据本发明概念的某些实施例的比如如图2所示的示例性存储器封装的框图；
图6是图示根据某些实施例的比如如图5所示的示例性存储器封装的透视图；
图7是图示根据某些实施例的如图2所示的存储器封装的示例性操作的流程图；
图8是用于描述根据某些实施例的如图7所示的示例性操作的框图；
图9是图示根据本发明概念的某些实施例的比如如图2所示的示例性存储器封装的框图；
图10是图示根据本发明概念的某些实施例的示例性存储器封装的框图；
图11是用于描述根据某些实施例的比如如图10所示的存储器封装的示例性操作的框图；
图12是图示根据本发明概念的某些实施例的示例性存储器封装的框图；
图13是用于描述根据某些实施例的如图12所示的数据管理单元DMU的示例性操作的流程图；
图14是图示根据本发明概念的某些实施例的示例性用户***的框图；
图15是图示根据本发明概念的某些实施例的示例性用户***的框图；
图16是示例性地图示根据某些实施例的比如如图3所示的示例性易失性存储器芯片的框图；
图17是示例性地图示根据某些实施例的如图3所示的非易失性存储器芯片的示例性第一非易失性存储器芯片的框图；
图18是图示根据本发明概念的某些实施例的示例性存储器模块的框图；
图19是图示根据本发明概念的某些实施例的示例性存储器模块的框图；
图20是示例性地图示包括根据本发明概念的某些实施例的存储器模块的服务器***的图；和
图21是图示包括根据本发明概念的某些实施例的存储器模块或者存储器封装的电子***的框图。
具体实施方式
在下文的详细说明中，仅简单地通过说明的方式示出和描述了本发明的某些示例性实施例。
如在此使用的，半导体装置例如可以指的是比如半导体芯片(例如，在裸片上形成的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括在封装衬底上堆叠的一个或多个半导体芯片的半导体封装、或者包括多个封装的封装层叠装置的装置。封装可以指具有在其上堆叠的一个或多个芯片的单个封装衬底，或者具有多个在彼此上堆叠的单个封装的封装层叠装置。这些装置可以使用球形栅格阵列、线接合、贯通衬底通孔、或者其他电连接元件形成，且可以形成比如易失性或者非易失性存储装置的存储器装置。
另外，如在此使用的，术语“存储器装置”一般指存储器芯片或者存储器芯片的堆叠，和/或存储器封装。存储器封装指的是包括存储器芯片的半导体封装。例如，存储器封装可以包括封装衬底和包括存储器单元阵列的至少一个半导体芯片(这种芯片也可以被称为存储器芯片)。除例如存储器控制器的逻辑芯片之外，存储器封装还可以包括存储器芯片。存储器封装将典型地包括封装衬底的密封物保护电路和在其上堆叠的一个或多个芯片。在一些情况下，存储器封装可以具有共享相同密封物的水平地彼此分开的至少两个芯片。
如在此使用的，存储器模块包括多个存储器封装、存储器芯片，或者彼此水平地分开且在比如印刷电路板之类的衬底上形成的存储器芯片的堆叠。在存储器模块的特定水平位置的每一存储器封装、存储器芯片或者存储器芯片的堆叠典型地包括它自己的密封物。
如在此使用的，电子装置通常可以指半导体装置、存储器装置或者存储器模块，且可以另外包括包含这些装置的产品，比如存储卡、包括附加组件的硬盘驱动器，或者移动电话、膝上型电脑、平板电脑、台式电脑、相机或者其他消费电子装置，等等。
芯片指的是由比如在裸片上形成的集成电路的晶片形成的半导体器件。如在此使用的，芯片不包括封装衬底或者PCB。
根据本发明概念的某些实施例的存储器模块可以包括第一存储器封装。第一存储器封装可以包括易失性存储器芯片和非易失性存储器芯片。为保持存储器封装中的易失性存储器芯片的数据，存储器封装可以周期性地执行刷新操作。这里，存储器封装可以执行从非易失性存储器芯片到易失性存储器芯片的数据迁移。因此，本发明概念的实施例可以提供具有改进的性能和增加的容量的存储器封装和存储器模块。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了各种实施例。但是，本发明可以以许多不同形式具体表现且不应该被看作是限于在这里提出的示例实施例。这些示例实施例仅是“示例”，且不要求在这里提供的细节的许多实现和变型是可能的。也应该强调本公开提供替代示例的细节，但是这种替代的列出不是穷尽的。此外，各种示例之间细节的任何一致性不应该被解释为要求这种细节——对于在这里描述的每个特征列出每个可能的变型是不实际的。应该参考权利要求的语言以确定本发明的要求。
在图中，层和区域的大小和相对大小可以被为了清晰而夸大。相同的数字指的是全文中相同的元件。虽然不同的图示出了示例性实施例的变型，但是这些图不必须地意在彼此互相排斥。而是，如将从以下详细说明的上下文看到的，当总体上考虑附图和它们的说明时，不同图中示出和描述的某些特征可以与来自其他图的其他特征结合以生成各种实施例。
在这里使用的术语仅用于描述特定的实施例的目的而不意在限制本发明。如在此使用的，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文清楚地指示例外。如在此使用的，术语“和/或”包括一个或多个关联的列出的项目的任意和全部组合且可以缩写为“/”。
将理解，虽然在这里可以使用术语第一、第二、第三等以描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该由这些术语限制。除非上下文指示例外，这些术语，例如作为命名规则，仅用于区分一个元件、组件、区域、层或者部分与另一元件、组件、区域、层或者部分。因此，以下在说明书的一个部分中讨论的第一元件、组件、区域、层或者部分可以在说明书的另一部分或者在权利要求中被称为第二元件、组件、区域、层或者部分，而不脱离本发明的教导。另外，在一些情况下，即使在说明书中没有使用“第一”、“第二”等描述术语，其仍然可以在权利要求中被称为“第一”或者“第二”以彼此区分不同的权利要求的元件。
另外将理解术语“包括”和/或“包含”或者“含有”和/或“具有”当在该说明书中使用时指定所述的特征、区域、整数、步骤、操作、元件或其组件的存在，而不排除一个或多个其它特征、区域、整数、步骤、操作、元件、组件和/或其组的存在或者附加。
将理解当元件被称为“连接”或者“耦合”到另一元件或者“在另一元件上”时，它可以直接连接或者耦合到该另一元件或者在该另一元件上，或者可以存在介于其间的元件。相反地，当元件被称为“直接连接”或者“直接耦合”到另一元件时，不存在介于其间的元件。用于描述元件之间的关系的其他词应该以类似方式解释(例如，“在...之间”相对于“直接在...之间”，“相邻”相对于“直接相邻”，等等)。但是，如在此使用的术语“接触”指的是直接接触(即，触摸)，除非上下文指示例外。
将通过理想示意图的方式参考平面图、透视图和/或横截面图描述在这里描述的实施例。因此，可以取决于制造技术和/或容差修改示例性的图。因此，所公开的实施例不限于图中示出的那些，而是包括基于制造处理工艺形成的配置的修改。因此，在图中举例说明的区域可以具有示意性特性，且在图中示出的区域的形状可以例示元件的区域的特定形状，本发明的方面不限于此。
空间地相对的术语，比如“之下”、“以下”、“下部”、“之上”、“上部”等在这里可以用于便于描述以描述如在图中图示的一个元件或者特征与另外的一个或多个元件或者特征的关系。将理解空间地相对的术语意在包括除在图中所示的方位之外的使用或操作中的装置的不同方位。例如，如果在图中的装置翻转，则描述为在其它元件或者特征“之下”或者“以下”的元件将定向在其它元件或者特征“之上”。因此，术语“之下”可以包括之上和之下的两个方位。装置可以以别的方式定向(旋转90度或者在其它方位)，且在这里使用的空间地相对的描述词相应地解释。
如在此使用的比如“相同”、“等于”、“平面的”或者“共平面的”的术语当涉及方位、布局、位置、形状、大小、量或者其它量度时，不必指精确地相同的方位、布局、位置、形状、大小、量或者其他量度，而是意在包括在例如由于制造工艺而可能出现的可接受的变化内的几乎相同的方位、布局、位置、形状、大小、量或者其它量度。术语“基本上”在这里可以用于反映该含义。
如在此使用的，配置描述为“电连接”的项，使得电信号可以从一个项传递到其它项。因此，物理地连接到无源电绝缘组件(例如，印刷电路板的半固化片(prepreg)层，连接两个器件的电绝缘的粘合剂，电绝缘的底部填充(underfill)或者模制层等)的无源导电组件(例如，电线、焊盘、内部电线等)没有电连接到该组件。此外，彼此“直接电连接”的项通过一个或多个无源元件电连接，例如，线缆、焊盘、内部电线、通孔等。因而，直接电连接的组件不包括通过有源元件，比如晶体管或者二极管电连接的组件。电连接的项可以被描述为直接物理地连接以指示它们彼此直接物理地相邻。
虽然可以使用比如“一个实施例”或者“某些实施例”的语言指代在这里描述的图，但是这些图和它们的相应的说明不意在与其他图或者说明互相排斥，除非上下文这样指示。因此，来自某些图的某些方面可能与其他图中的某些特征相同，和/或某些图可以是特定的示例性实施例的不同表示或者不同部分。
除非以别的方式限定，在这里使用的所有术语(包括技术和科学术语)具有与本公开属于的领域中的一般技术人员通常理解的相同的含义。另外将理解比如在通常使用的词典中限定的术语应该解释为具有与它们在现有技术和/或本申请的上下文中的含义一致的含义，且将不以理想化或者过度形式化的意义解释，除非在这里明确地这样限定。
图1是图示根据本发明概念的实施例的用户***的框图。参考图1，用户***10可以包括处理器101、存储器模块100、芯片组102、图形处理单元(GPU)103、输入/输出装置104和存储装置105。在示例实施例中，用户***10可以是电子装置且可以包括计算机、便携式计算机、超移动个人计算机(UMPC)、工作站、服务器计算机、上网本、个人数字助理(PDA)、网络平板、无线电话、移动电话、智能电话、数码相机、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境下发送或者接收信息的装置、或者构成家庭网络的各种电子装置之一。
处理器101可以控制用户***10的总体操作。处理器101可以执行在用户***10中执行的各种操作。
存储器模块100可以用作用户***10的缓冲存储器、主存储器、工作存储器等。存储器模块100可以直接连接到处理器101。例如，存储器模块100可以具有双列直插式存储器模块(DIMM)的形式，且存储器模块100可以安装在DIMM插座中，该DIMM插座直接连接到处理器101从而与处理器101通信。在这种意义上，存储器模块100可以电连接到处理器101而没有任何其他集成电路装置，比如在其间的其他芯片、封装或者模块。
芯片组102可以电连接到处理器101且可以在处理器101的控制之下控制用户***10的硬件。例如，芯片组102可以通过主总线连接到GPU 103、输入/输出装置104和存储装置105，且可以执行关于主总线的桥接操作。
GPU 103可以执行用于输出用户***10的图像数据的一系列算术操作。在示例实施例中，GPU 103可以以片上***(SoC)的形式安装在处理器101中。
输入/输出装置104可以包括用于输入数据或者指令到用户***10或者输出数据到外部装置的各种装置。例如，输入/输出装置104可以包括用户输入装置，比如键盘、小键盘、按钮、触摸板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器、振动传感器、压电元件、温度传感器、生物测定传感器等，且输入/输出装置104可以包括用户输出装置，比如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器、马达等。
存储装置105可以用作用户***10的大容量存储介质。存储装置105可以包括比如硬盘驱动器(HDD)、固态驱动器(SSD)、存储卡、存储棒等的大容量存储介质。
在示例实施例中，存储器模块100可以在处理器101的控制之下写入或者输出数据。在示例实施例中，存储器模块100可以包括各种类型的存储器。例如，存储器模块100可以是混合存储器且可以基于各种存储器装置实现：易失性存储器装置，比如DRAM、静态随机存取存储器(SRAM)、同步DRAM(SDRAM)，或者非易失性存储器装置，比如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪存存储器装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
图2是图示比如如图1所示的示例性存储器模块的框图。参考图1和图2，存储器模块100可以包括RAM控制装置(RCD)110、存储器封装120和串行存在检测芯片(SPD)130。
RCD 110可以在处理器101的控制之下控制存储器封装120。例如，RCD 110可以从处理器101接收地址ADDR、命令CMD和时钟CK。响应于所接收的信号，RCD 110可以控制存储器封装120，以使得通过数据信号DQ和数据选通信号DQS接收的数据被写入存储器封装120，或者使得通过数据信号DQ和数据选通信号DQS输出存储器封装120中存储的数据。在示例实施例中，RCD 110可以将地址ADDR、命令CMD和时钟CK从处理器101发送到存储器封装120。RCD 110例如可以是比如逻辑芯片的芯片的一部分。RCD 110在这里可以被称为RAM控制电路，或更一般地控制电路。
存储器封装120可以在RCD 110的控制之下写入通过数据信号DQ和数据选通信号DQS接收的数据。替代地，存储器封装120可以在RCD 110的控制之下通过数据信号DQ和数据选通信号DQS输出写入的数据。在示例实施例中，存储器封装120可以包括各种类型的存储器装置(例如，存储器芯片)。例如，存储器封装120可以包括基于NAND闪存的非易失性存储器装置和基于DRAM的易失性存储器装置。在示例实施例中，存储器封装120可以包括易失性存储器装置，比如DRAM、SRAM、SDRAM，或者非易失性存储器装置，比如ROM、PROM、EPROM、EEPROM、闪存存储器装置、PRAM、MRAM、RRAM或者FRAM。
在示例实施例中，存储器模块100可以包括多个存储器封装。存储器封装中的每一个可以在RCD 110的控制之下操作。在示例实施例中，存储器封装中的每一个可以基于双倍数据速率(DDR)接口与RCD 110通信。
在某些实施例中，SPD 130可以是可编程只读存储器(例如，EEPROM)。SPD 130可以包括存储器模块100的初始信息或装置信息DI。在示例实施例中，SPD 130可以包括存储器模块100的初始信息或者存储器***信息MSI，比如模块形式、模块配置、存储容量、模块类型、执行环境等。当包括存储器模块100的用户***10启动时，处理器101可以从SPD 130读取存储器***信息MSI，且可以基于存储器***信息MSI识别存储器模块100。处理器101可以基于来自SPD 130的存储器***信息MSI控制存储器模块100。例如，处理器101可以基于来自SPD的存储器***信息MSI，识别包括在存储器模块100中的存储器封装120的类型。因此，某些存储器***信息MSI中的某些可以是模块信息，或者更具体地，某些存储器***信息MSI中的某些可以是装置信息。
在示例实施例中，SPD 130可以通过串行总线与处理器101通信。处理器101可以通过串行总线与SPD 130交换信号。SPD 130可以通过串行总线与RCD 110通信。串行总线可以包括2线串行总线中的至少一个，比如互集成电路(I2C)总线、***管理总线(SMBus)、功率管理总线(PMBus)、智能平台管理接口(IPMI)总线、管理组件转送协议(MCTP)总线等。
在示例实施例中，存储器封装120可以是包括非易失性存储器装置和易失性存储器装置(例如，非易失性存储器芯片和易失性存储器芯片)的混合存储器封装。包括混合存储器封装的存储器模块100可以是非易失性DIMM(NVDIMM)。非易失性存储器装置的操作速度可以比易失性存储器装置的操作速度慢。因此，存储器封装120可以将非易失性存储器装置中存储的数据迁移到易失性存储器装置。在示例实施例中，存储器封装120可以响应于刷新命令一起执行刷新操作和迁移操作。
根据本发明概念的某些实施例，在存储器模块100中，包括非易失性存储器装置和易失性存储器装置的存储器封装120可以在刷新操作期间执行迁移，由此增加存储器容量而不损失性能。结果，可以提供具有降低的成本和改进的性能的存储器模块。
图3是图示比如如图2所示的示例性存储器封装的图。图4是图示如图3所示的存储器封装的透视图。参考图3和图4，存储器封装120可以包括逻辑芯片121、易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c。在示例实施例中，存储器封装120可以包括附加的易失性存储器芯片或者非易失性存储器芯片。存储器封装120可以是混合存储器封装。
在RCD 110的控制之下，逻辑芯片121可以在易失性存储器芯片122或者第一到第三非易失性存储器芯片123a到123c中写入通过数据信号DQ和数据选通信号DQS接收的数据。在RCD 110的控制之下，逻辑芯片121可以通过数据信号DQ和数据选通信号DQS输出在易失性存储器芯片122或者第一到第三非易失性存储器芯片123a到123c中写入的数据。
逻辑芯片121可以包括迁移管理单元MMU。迁移管理单元MMU可以将在第一到第三非易失性存储器芯片123a到123c中写入的数据移动、复制或者迁移到易失性存储器芯片122。逻辑芯片121可以包括用于执行这种任务的逻辑电路。
在示例实施例中，逻辑芯片121可以进一步包括用于缓冲从外部装置接收到的信号(例如，命令CMD、地址ADDR、数据信号DQ或者数据选通信号DQS)的缓冲器电路，用于控制第一到第三非易失性存储器芯片123a到123c的非易失性存储器控制电路，或者用于管理易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c的地址的地址管理电路。
在逻辑芯片121的控制之下，易失性存储器芯片122可以写入数据或者可以输出写入的数据。在示例实施例中，易失性存储器芯片122可以是SRAM或者DRAM。为了简略，假定易失性存储器芯片122是DRAM。
在逻辑芯片121的控制之下，第一到第三非易失性存储器芯片123a到123c中的每一个可以写入数据或者可以输出写入的数据。在示例实施例中，第一到第三非易失性存储器芯片123a到123c中的每一个可以包括ROM、PROM、EPROM、EEPROM、闪存存储器装置、PRAM、MRAM、RRAM或者FRAM中的至少一个。为了简略，假定第一到第三非易失性存储器芯片123a到123c中的每一个包括闪存存储器装置。
在某些示例实施例中，易失性存储器芯片122的存储容量可以小于第一到第三非易失性存储器芯片123a到123c的存储容量。易失性存储器芯片122的存取速度可以比第一到第三非易失性存储器芯片123a到123c的存取速度更快。
包括在存储器封装120中的逻辑芯片121、易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c中的每一个可以是单独的半导体芯片或者单独的裸片。包括在存储器封装120中的逻辑芯片121、易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c可以在垂直于沿着第一方向和第二方向定义的平面的第三方向上堆叠。由此，如图4所示，逻辑芯片121可以放置在沿着第一和第二方向定义的平面上，并且易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c可以在垂直于逻辑芯片121的第三方向上堆叠。堆叠的逻辑芯片121、易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c可以通过多个贯穿衬底通孔TSV(例如，贯穿硅通孔)彼此连接。在示例实施例中，逻辑芯片121可以通过该贯穿衬底通孔TSV控制易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c中的每一个。
在示例实施例中，迁移管理单元MMU可以通过迁移通道MC执行迁移操作。该迁移通道MC可以独立于数据信号DQ和数据选通信号DQS的通道。例如，迁移管理单元MMU可以通过贯穿衬底通孔TSV执行迁移操作。也就是，贯穿衬底通孔TSV可以用作迁移通道MC。迁移管理单元MMU可以通过贯穿衬底通孔TSV执行关于要迁移的数据的传输和接收。在示例实施例中，迁移通道MC可以以串行链路实现。
如上所述，因为第一到第三非易失性存储器芯片123a到123c的存储容量大于易失性存储器芯片122的存储容量，存储器封装120的总存储容量可以通过在第一到第三非易失性存储器芯片123a到123c中存储数据而增加。但是，因为第一到第三非易失性存储器芯片123a到123c中的每一个的存取速度比易失性存储器芯片122的存取速度慢，所以总性能可能降低。因此，根据示例实施例的存储器封装120可以在特定条件下将在第一到第三非易失性存储器芯片123a到123c中存储的数据的一部分迁移到易失性存储器芯片122。在示例实施例中，特定条件可以包括以下：存在要迁移的数据的情况，执行刷新操作的情况，等等。要由RCD 110或者处理器101存取的数据可以通过迁移操作存储在易失性存储器芯片122中。因此，RCD 110或者处理器101可以存取易失性存储器芯片122，由此使得可能改进性能和增加存储器容量。
图5是图示根据本发明概念的另一实施例的比如如图2所示的存储器封装的框图。图6是图示如图5所示的存储器封装的透视图。参考图5和图6，存储器封装120’可以包括逻辑芯片121’、易失性存储器芯片122’和第一到第三非易失性存储器芯片123a’到123c’。参考图3和图4描述了逻辑芯片、易失性存储器芯片和第一到第三非易失性存储器芯片，且因此可以省略存储器封装120’可以包括逻辑芯片121’、易失性存储器芯片122’和第一到第三非易失性存储器芯片123a’到123c’的详细说明。
逻辑芯片121’和易失性存储器芯片122’可以在垂直于沿着第一方向和第二方向定义的平面的第三方向上堆叠(参考图6)，且可以通过第一组贯穿衬底通孔TSV1彼此连接。在一些实施例中，第一方向和第二方向可以是排列存储器芯片的存储器单元的方向。第一到第三非易失性存储器芯片123a’到123c’可以在垂直于沿着行方向和列方向定义的平面的方向上堆叠，且可以通过第二组贯穿衬底通孔彼此连接。
因而，逻辑芯片121’、易失性存储器芯片122’和第一到第三非易失性存储器芯片123a’到123c’可以在彼此不同的区域上堆叠，以使得它们水平地彼此分开。但是，它们可以是同一封装的一部分，因为它们共享封装衬底且可以由同一绝缘密封物覆盖。逻辑芯片121’和第一到第三非易失性存储器芯片123a’到123c’可以通过单独的迁移通道MC’彼此连接。在示例实施例中，迁移通道MC’可以是单独的信号线(例如，包括在封装衬底中的导线)。
参考图3-图6描述关于存储器封装的结构的实施例，但是本发明概念的范围和精神不限于此。存储器封装中包括的逻辑芯片、易失性存储器芯片和非易失性存储器芯片可以通过其他方法堆叠或者布置(例如，之字形堆叠、台面(mesa)结构等)。
图7是图示比如如图2所示的存储器封装的示例性操作的流程图。参考图2和图7，在步骤S110，存储器封装120可以从RCD 110接收刷新命令REF。例如，RCD 110可以基于预定义的通信协议控制存储器封装120。在示例实施例中，预定义的通信协议可以是基于DRAM的通信协议。在示例实施例中，DRAM可以周期性地执行刷新操作以维持所存储的数据。RCD110可以周期性地发送刷新命令REF到存储器封装120，以使得存储器封装120执行刷新操作。
在步骤S120，当响应于所接收的刷新命令REF在易失性存储器芯片中执行刷新操作时，存储器封装120也可以执行迁移操作。例如，如上所述，存储器封装120可以包括易失性存储器芯片122和第一到第三非易失性存储器芯片123a到123c。存储器封装120可以响应于所接收的刷新命令REF执行刷新操作。刷新操作可以表示用于读取在易失性存储器芯片122中存储的数据和重写读取的数据，以刷新已经存储数据的易失性存储器芯片122中的存储器单元的操作。
当执行刷新操作时，存储器封装120也可以执行第一到第三非易失性存储器芯片123a到123c中存储的数据中的要迁移的数据的迁移过程。在示例实施例中，要迁移的数据可以是第一到第三非易失性存储器芯片123a到123c中存储的数据当中，具有要由处理器101存取的高可能性的数据，具有大于或等于恒定水平的存取频率的数据，作为热数据的数据，或者具有特定类型的数据。在示例实施例中，要迁移的数据可以由逻辑芯片121的迁移管理单元MMU确定。
图8是用于描述如图7所示的操作的框图。为了简略，可以省略描述如图7所示的操作的不必要的组件。此外，假定第一页数据PD1是由迁移管理单元MMU确定的要迁移的数据。
参考图2、图7和图8，存储器封装120可以包括逻辑芯片121、易失性存储器芯片122和非易失性存储器芯片123a。逻辑芯片121可以从外部装置(例如，经由存储器模块100的RCD 110)接收刷新命令REF(①)。响应于所接收的刷新命令REF，逻辑芯片121可以控制易失性存储器芯片122，以使得易失性存储器芯片122执行刷新操作。易失性存储器芯片122可以在逻辑芯片121的控制之下执行刷新操作。
当执行刷新操作时，逻辑芯片121也可以从非易失性存储器芯片123a读取第一页数据PD1(②)。在示例实施例中，第一页数据PD1可以是由逻辑芯片121的迁移管理单元MMU选择为要迁移的数据的数据。例如，迁移管理单元MMU可以包括关于非易失性存储器芯片123a的哪些数据例如，因为它们是频繁地存取的数据，被预先确定为要迁移到易失性存储器芯片122的信息。
当执行刷新操作时，除控制易失性存储器芯片122中现有的数据的刷新之外，逻辑芯片121还可以控制易失性存储器芯片122以使得从非易失性存储器芯片123a读取的第一页数据PD1(例如，频繁地存取的数据)被写入易失性存储器芯片122(③)。例如，易失性存储器芯片122可以在逻辑芯片121的控制之下执行刷新操作。刷新操作可以包括读取特定行的数据和将读取的数据重写到同一特定行。在执行重写的同时，逻辑芯片121可以另外控制易失性存储器芯片122以使得第一页数据PD1被写入易失性存储器芯片122中。
在示例实施例中，特定行可以表示与刷新地址对应的行。另外，易失性存储器芯片122的迁移地址可以由逻辑芯片121或者易失性存储器芯片122选择。为了在易失性存储器芯片122中写入第一页数据PD1，逻辑芯片121例如可以将迁移地址选为易失性存储器芯片122中包括的多个行当中其中不存储数据的行的地址。
如上所述，存储器封装120可以在关于易失性存储器芯片122的刷新操作期间执行迁移操作。结果，因为减小了由于迁移操作导致的开销，所以可以提供具有增加的容量的存储器模块100而不降低性能。因此，可以提供具有降低的成本和改进的性能的存储器模块和存储器封装。
图9是图示根据本发明概念的另一实施例的如图2所示的存储器封装的框图。参考图2和图9，存储器封装120”可以包括逻辑芯片121”、易失性存储器芯片122”和第一到第三非易失性存储器芯片123a”到123c”。参考图3描述了逻辑芯片、易失性存储器芯片和第一到第三非易失性存储器芯片，且因此可以省略逻辑芯片121”、易失性存储器芯片122”和第一到第三非易失性存储器芯片123a”到123c”的详细说明。
与图3到图6中图示的存储器封装120和120’相比，如图9所示的存储器封装120”可以使用数据信号线作为迁移通道。例如，逻辑芯片121”可以包括第一数据信号线DQL1和第二数据信号线DQL2。在示例实施例中，第一和第二数据信号线DQL1和DQL2中的每一个可以包括多个信号线(例如，多个导线)。
逻辑芯片121”可以使用第一和第二数据信号线DQL1和DQL2当中不用于与外部装置(例如，处理器101)交换数据的信号线作为迁移通道。例如，逻辑芯片121”可以通过第一数据信号线DQL1从处理器101接收数据信号DQ和数据选通信号DQS。逻辑芯片121”可以通过第二数据信号线DQL2交换来自第一到第三非易失性存储器芯片123a”到123c”的数据。因此，逻辑芯片121”可以使用第二数据信号线DQL2作为迁移通道。
图10是图示根据本发明概念的另一实施例的存储器封装的框图。为了简略，可以省略与上述组件重叠的说明。参考图10，存储器封装220可以包括逻辑芯片221、易失性存储器芯片222和第一到第三非易失性存储器芯片223a到223c。如上所述，存储器封装220的组件可以在垂直于平面的方向上堆叠且可以通过贯穿硅通孔TSV彼此连接。在示例实施例中，该贯穿硅通孔TSV可以用作迁移通道MC。参考图2到图9描述了逻辑芯片、易失性存储器芯片和第一到第三非易失性存储器芯片，且因此可以省略逻辑芯片221、易失性存储器芯片222和第一到第三非易失性存储器芯片223a到223c的详细说明。
逻辑芯片221可以包括迁移管理单元MMU、非易失性存储器管理单元NMU和地址管理单元AMU。迁移管理单元MMU如上所述，且因此可以省略其详细说明。
非易失性存储器管理单元NMU可以配置为控制第一到第三非易失性存储器芯片223a到223c。例如，非易失性存储器管理单元NMU可以生成用于控制第一到第三非易失性存储器芯片223a到223c的命令、地址、控制信号等。非易失性存储器管理单元NMU可以对于第一到第三非易失性存储器芯片223a到223c执行地址翻译操作、无用单元收集操作和损耗平衡(wear leveling)操作。在示例实施例中，非易失性存储器管理单元NMU可以通过用作迁移通道MC的贯穿硅通孔TSV来控制第一到第三非易失性存储器芯片223a到223c。替代地，非易失性存储器管理单元NMU可以通过单独的信号线控制第一到第三非易失性存储器芯片223a到223c。
地址管理单元AMU可以管理易失性存储器芯片222和第一到第三非易失性存储器芯片223a到223c的地址。例如，外部装置(例如，如图1所示的处理器101)可以将存储器封装220中的易失性存储器芯片222和第一到第三非易失性存储器芯片223a到223c识别为一个存储区域。也就是，外部装置可以将存储器封装220识别为一个工作存储器。这里，外部装置可以将命令CMD和地址ADDR提供到RCD 210以读取存储器封装220中写入的数据。存储器封装220可以在RCD 210的控制之下输出与地址ADDR对应的数据。
在示例实施例中，外部装置可以不识别存储器封装220的迁移操作而是可以将易失性存储器芯片222和第一到第三非易失性存储器芯片223a到223c识别为一个地址区域。因此，当与所接收的地址ADDR对应的数据从第一到第三非易失性存储器芯片223a到223c迁移到易失性存储器芯片222时，不可以执行正常操作，或者可能降低操作性能。
在示例实施例中，接收与迁移的数据对应的地址ADDR，地址管理单元AMU可以管理到易失性存储器芯片222的要存取地址。因此，当存取迁移的数据时，数据可以从易失性存储器芯片222输出，且因此可以改进操作性能。
在示例实施例中，虽然图10中未示出，但是易失性存储器芯片222可以从RCD 210接收命令CMD、地址ADDR和时钟CK且可以响应于所接收的信号操作。
图11是用于描述如图10所示的存储器封装的操作的框图。在示例实施例中，将参考图11集中地描述地址管理单元AMU的操作。为了简略，可以省略描述地址管理单元AMU的操作不必要的组件。此外，可以省略关于与上述组件相同的组件的说明。
参考图10和图11，存储器封装220可以包括逻辑芯片221、易失性存储器芯片222和第一非易失性存储器芯片223a。
存储器封装220可以接收第一地址ADDR1且可以存取与所接收的第一地址ADDR1对应的数据。例如，与第一地址ADDR1对应的数据可以是第一页数据PD1。第一页数据PD1可以存储在第一非易失性存储器芯片223a中。这里，地址管理单元AMU可以将第一地址ADDR1提供到第一非易失性存储器芯片223a，以使得从第一非易失性存储器芯片223a读取第一页数据PD1。
此后，第一非易失性存储器芯片223a中存储的第一页数据PD1可以迁移到易失性存储器芯片222。例如，如上所述，存储器封装220可以选择在第一非易失性存储器芯片223a中存储的第一页数据PD1作为要迁移的数据。存储器封装220可以在刷新操作期间将第一非易失性存储器芯片223a中存储的第一页数据PD1迁移到易失性存储器芯片222。
这里，存储器封装220的地址管理单元AMU可以管理与所迁移的第一页数据PD1对应的地址。例如，在迁移第一页数据PD1之后，当接收到与迁移的第一页数据PD1对应的第一地址ADDR1时，地址管理单元AMU可以将第一地址ADDR1提供到易失性存储器芯片222，以使得输出在易失性存储器芯片222中存储的第一页数据PD1。
如上所述，当迁移特定页的数据时，地址管理单元AMU可以管理或者转换所接收的地址，以使得从易失性存储器芯片222输出特定页数据。
图12是图示根据本发明概念的又一实施例的存储器封装的框图。参考图12，存储器封装320可以包括逻辑芯片321、易失性存储器芯片322和第一到第三非易失性存储器芯片323a到323c。逻辑芯片321可以包括迁移管理单元MMU和数据管理单元DMU。上面描述了逻辑芯片321、易失性存储器芯片322和第一到第三非易失性存储器芯片323a到323c，且因此可以省略其详细说明。
数据管理单元DMU可以管理从外部装置(例如，处理器)接收到的数据。例如，数据管理单元DMU可以确定所接收的数据的属性。数据管理单元DMU可以基于所确定的属性在易失性存储器芯片322或者第一到第三非易失性存储器芯片323a到323c中选择性地写入数据。
例如，当所接收的数据是热数据时，数据管理单元DMU可以设置地址以使得所接收的数据被写入易失性存储器芯片322中。替代地，当所接收的数据是冷数据时，数据管理单元DMU可以设置地址以使得所接收的数据被写入在第一到第三非易失性存储器芯片323a到323c中。在示例实施例中，数据管理单元DMU可以基于数据大小、数据的类型、数据的报头信息等确定所接收的数据是热数据或者冷数据。
图13是用于描述如图12所示的数据管理单元DMU的操作的流程图。参考图12和图13，在步骤S210，数据管理单元DMU可以从外部装置(例如，处理器)接收数据。例如，如上所述，数据管理单元DMU可以通过数据信号DQ和数据选通信号DQS从外部装置接收数据。
在步骤S220，数据管理单元DMU可以确定所接收的数据的属性。例如，数据管理单元DMU可以基于数据大小、数据的类型、数据的报头信息等确定所接收的数据是热数据或者冷数据。
在步骤S230，数据管理单元DMU可以基于所确定的结果在易失性存储器芯片或者非易失性存储器芯片中存储所接收的数据。例如，当所接收的数据是热数据时，数据管理单元DMU可以转换与所接收的数据对应的地址，以使得所接收的数据被写入易失性存储器芯片322中。当所接收的数据是冷数据时，数据管理单元DMU可以转换与所接收的数据对应的地址，以使得所接收的数据被写入第一到第三非易失性存储器芯片323a到323c中。在示例实施例中，虽然在图13中未示出，但是所转换的地址可以由参考图10描述的地址管理单元AMU管理。
在示例实施例中，数据管理单元DMU可以管理非易失性存储器芯片中存储的数据的热数据。例如，非易失性存储器芯片中存储的数据可以是冷数据。但是，基于对存储器封装的存取频率，在非易失性存储器芯片中存储的数据当中可能存在其类型改变为热数据的数据。这里，数据管理单元DMU可以管理对非易失性存储器芯片的存取且可以从非易失性存储器芯片中存储的数据当中确定其类型改变为热数据的数据。在示例实施例中，非易失性存储器芯片中存储的数据当中其类型改变为热数据的数据可以通过迁移操作迁移到易失性存储器芯片。
如上所述，存储器封装可以基于所接收的数据的属性而在易失性存储器芯片或者非易失性存储器芯片中存储所接收的数据。也就是，其存取频率高的热数据可以存储在具有快操作速度的易失性存储器芯片中，且其存取频率低的冷数据可以存储在具有相对慢的操作速度的非易失性存储器芯片中，由此维持存取速度并增加可用存储器容量。
图14是图示根据本发明概念的又一实施例的用户***的框图。参考图14，用户***40可以包括处理器401和存储器模块400。处理器401可以包括存储器控制器401a。存储器控制器401a可以配置为控制存储器模块400。例如，存储器控制器401a可以将用于控制存储器模块400的地址ADDR、命令CMD和时钟CK发送到存储器模块400。存储器控制器401a可以通过数据信号DQ和数据选通信号DQS与存储器模块400交换数据。
存储器模块400可以包括RCD 410和存储器封装420。上面描述了RCD410和存储器封装420，且因此可以省略其详细说明。在示例实施例中，如图14所示的RCD 410可以包括上面描述的迁移管理单元MMU、地址管理单元AMU、数据管理单元DMU或者非易失性存储器管理单元NMU。
例如，参考图1到图13描述的存储器封装可以在包括迁移管理单元MMU、地址管理单元AMU、数据管理单元DMU或者非易失性存储器管理单元NMU的逻辑芯片的控制之下操作。
但是，如图14所示的RCD 410可以包括迁移管理单元MMU、地址管理单元AMU、数据管理单元DMU或者非易失性存储器管理单元NMU，可以控制上面描述的存储器封装的迁移操作、地址转换操作和数据管理操作，且可以生成用于控制非易失性存储器芯片的各种类型的控制信号。也就是，存储器封装420可以包括易失性存储器芯片和非易失性存储器芯片，且可以在RCD 410的控制之下操作。
在示例实施例中，存储器控制器401a可以包括翻译后备缓冲器TLB。翻译后备缓冲器TLB可以包括关于存储器模块400中存储的数据的地址信息或者索引信息。例如，处理器401可以扫描翻译后备缓冲器TLB以确定要存取的数据是否在存储器模块400中。当要存取的数据不在存储器模块400中时，处理器401可以从其他存储介质读取要存取的数据。当要存取的数据在存储器模块400中时，存储器控制器401a可以将相应的地址ADDR提供到存储器模块400。存储器模块400可以输出与所接收的地址ADDR对应的数据。
在示例实施例中，当在存储器模块400的存储器封装420中执行迁移操作时，可以基于数据迁移结果而更新翻译后备缓冲器TLB。例如，当第一页数据从非易失性存储器装置迁移到易失性存储器装置时，存储器模块400可以更新翻译后备缓冲器TLB以使得第一页数据对应于易失性存储器装置。
在示例实施例中，由翻译后备缓冲器TLB选择的地址ADDR的一个或多个位的一部分(例如，最高有效位(MSB))可以是用于指示存储器封装420中的易失性存储器芯片和非易失性存储器芯片中的至少一个的信息。这里，RCD 410可以基于地址ADDR的MSB来控制存储器封装420中的易失性存储器芯片和非易失性存储器芯片中的至少一个。
在示例实施例中，在图14中，RCD 410可以包括迁移管理单元MMU、地址管理单元AMU、数据管理单元DMU或者非易失性存储器管理单元NMU。例如，迁移管理单元MMU、地址管理单元AMU、数据管理单元DMU和非易失性存储器管理单元NMU可以分别包括在处理器401、存储器控制器401a、RCD 410和存储器封装420中，或者可以以单独的控制电路实现。
图15是示例性地图示根据本发明概念的又一实施例的用户***的框图。参考图15，用户***50可以包括处理器501和存储器模块500。处理器501可以包括存储器控制器501a。存储器模块500可以包括RCD 510和存储器封装520。上面描述了处理器501、存储器控制器501a、存储器模块500、RCD 510和存储器封装520，且因此可以省略其详细说明。
存储器封装520可以将等待信号WS输出到RCD 510。等待信号WS可以是用于指示存储器封装520准备好存取的信号。例如，如上所述，存储器封装520可以包括易失性存储器芯片和非易失性存储器芯片。非易失性存储器芯片的存取速度或者操作速度可以比易失性存储器芯片的慢。RCD 510可以基于预定义的通信协议控制存储器封装520。在示例实施例中，预定义的通信协议可以是基于易失性存储器芯片的通信协议。也就是，当存取具有慢操作速度的非易失性存储器芯片时，存储器模块不能正常地操作。
当执行对非易失性存储器芯片的存取时，存储器封装520可以将作为用于指示非易失性存储器芯片准备好存取的信号的等待信号WS发送到RCD 510。RCD 510可以响应于等待信号WS存取存储器封装520中包括的非易失性存储器芯片。在示例实施例中，RCD 510可以将等待信号WS提供到存储器控制器501a。存储器控制器501a可以响应于等待信号WS存取存储器模块500。
在示例实施例中，处理器501的存储器控制器501a可以将存储器模块500识别为一个地址区域。例如，处理器501的存储器控制器501a可以包括易失性存储器芯片和非易失性存储器芯片。存储器控制器501a可以作为一个地址区域管理易失性存储器芯片和非易失性存储器芯片，而不在易失性存储器芯片和非易失性存储器芯片之间区分。这里，处理器501不可以识别要存取的数据存储在易失性存储器装置或者非易失性存储器装置中。也就是，处理器501不可以正常地控制存储器模块500。
当存取非易失性存储器芯片时，根据实施例的存储器模块500可以将等待信号WS提供到处理器501且可以通知向处理器501通知对非易失性存储器芯片的存取准备好。处理器501可以响应于等待信号WS正常地存取非易失性存储器芯片中存储的数据。
如上所述，根据本发明概念的实施例的存储器模块的存储器封装可以在刷新操作期间将数据从非易失性存储器芯片迁移到易失性存储器芯片。此外，存储器封装可以包括堆叠的易失性存储器芯片和非易失性存储器芯片，且可以执行通过贯穿硅通孔TSV的迁移操作。存储器封装可以管理迁移的地址。存储器封装可以管理所接收的数据。如上所述，根据本发明概念的实施例，可以提供具有增加的存储容量和改进的性能的存储器模块。
在示例实施例中，迁移管理单元MMU、地址管理单元AMU、数据管理单元DMU或者非易失性存储器管理单元NMU中的每一个可以以硬件或者软件实现。
图16是示例性地图示如图3所示的易失性存储器芯片的框图。在示例实施例中，假定易失性存储器芯片122是，但不限于DRAM。
参考图16，易失性存储器芯片122可以包括存储器单元阵列122_1、地址缓冲器122_2、X-解码器122_3、Y-解码器122_4以及感测放大器和写驱动器块122_5。
存储器单元阵列122_1可以包括多个存储器单元。存储器单元可以分别布置在多个字线WL和多个位线BL的相交处。存储器单元可以连接到字线WL和位线BL。存储器单元中的每一个可以包括电容器和晶体管。
地址缓冲器122_2可以从外部装置(例如，逻辑芯片或者RCD)接收地址ADDR，且可以缓冲所接收的地址ADDR。地址缓冲器122_2可以将所接收的地址ADDR提供到X-解码器122_3或者Y-解码器122_4。
X-解码器122_3可以从外部装置(例如，逻辑芯片或者RCD)接收行控制命令RAS，且可以响应于所接收的信号激活至少一个字线。在示例实施例中，X-解码器122_3可以从地址缓冲器122_2接收行地址(ADDR_row)，且激活的字线可以是与所接收的行地址对应的字线。
Y-解码器122_4可以从外部装置(例如，逻辑芯片或者RCD)接收列控制命令RAS，且可以响应于所接收的信号激活至少一个位线。在示例实施例中，Y-解码器122_4可以从地址缓冲器122_2接收列地址(ADDR_col)，且激活的位线可以是与所接收的列地址对应的位线。
感测放大器和写驱动器块122_5可以通过多个数据线DL连接到Y-解码器122_4。感测放大器和写驱动器块122_5可以感测(或者检测)数据线DL的电压的波动，以放大和输出电压的波动，或者可以基于通过数据信号DQ和数据选通信号DQS接收的数据来控制数据线DL的电压。
图17是示例性地图示如图3所示的非易失性存储器芯片的第一非易失性存储器芯片的框图。参考图17，第一非易失性存储器芯片123a可以包括存储器单元阵列123a_1、地址解码器123a_2、控制电路123a_3、页缓冲器123a_4和输入/输出电路123a_5。
存储器单元阵列123a_1可以包括多个存储器块。存储器块中的每一个可以包括多个单元串，且每一个单元串可以包括多个存储器单元。存储器单元可以连接到多个字线WL。存储器单元可以沿着行方向和列方向布置且每一页可以由存储器单元组成。
地址解码器123a_2可以通过串选择线SSL、字线WL和地选择线GSL连接到存储器单元阵列123a_1。地址解码器123a_2可以从外部装置(例如，逻辑芯片或者RCD)接收地址ADDR_n，且可以解码所接收的地址ADDR_n。地址解码器123a_2可以基于所解码的地址选择至少一个字线WL且可以控制所选的字线。在示例实施例中，地址ADDR_n可以是与非易失性存储器芯片123a对应的地址。地址ADDR_n可以是由地址管理单元AMU转换的地址(参考图10)。
控制电路123a_3可以从外部装置(例如，逻辑芯片或者RCD)接收命令CMD_n和控制信号CTRL，且可以响应于所接收的信号控制地址解码器123a_2、页缓冲器123a_4和输入/输出电路123a_5。在示例实施例中，逻辑芯片121可以响应于来自处理器101的命令CMD_n，将与命令对应的命令CMD_n和控制信号CTRL提供到非易失性存储器装置NVM。
页缓冲器123a_4可以通过多个位线BL连接到存储器单元阵列123a_1，且可以通过多个数据线DL连接到输入/输出电路123a_5。页缓冲器123a_4可以在控制电路123a_3的控制之下控制位线BL，以使得通过数据线DL从输入/输出电路123a_5接收到的数据存储在存储器单元阵列123a_1中。页缓冲器123a_4可以在控制电路123a_3的控制之下读取存储在存储器单元阵列123a_1中的数据。
输入/输出电路123a_5可以与外部装置(例如，逻辑芯片或者处理器)交换数据。
在本发明概念的示例实施例中，提供三维(3D)存储器阵列。3D存储器阵列单片地形成在存储器单元的阵列的一个或多个物理级中，所述存储器单元的阵列具有在硅衬底之上设置的有源区域和与那些存储器单元的操作相关联的电路，无论这种相关联的电路在这种衬底之上或者之内。术语“单片”指的是阵列的每级的层直接沉积在阵列的每个下级的层之上。
在本发明概念的示例实施例中，3D存储器阵列包括垂直地定向以使得至少一个存储器单元位于另一存储器单元上方的垂直NAND串。至少一个存储器单元可以包括电荷阱层。每一垂直NAND串可以包括位于存储器单元上方的至少一个选择晶体管，该至少一个选择晶体管具有与存储器单元相同的结构且与存储器单元一起单片地形成。
通过引用包含于此的以下专利文件描述三维存储器阵列的适当的配置，其中三维存储器阵列配置为多个级，在各级之间共享字线和/或位线：美国专利No.7,679,133；No.8,553,466；No.8,654,587；No.8,559,235和美国专利公开No.2011/0233648。
图18是图示根据本发明概念的实施例的存储器模块的框图。在示例实施例中，如图18所示的存储器模块1000可以具有负载减小双列直插式存储器模块(LRDIMM)的结构。如图18所示的存储器模块1000可以安装在DIMM插座上且可以与处理器通信。
参考图18，存储器模块1000可以包括RCD 1100、SPD 1200、多个存储器封装1310到1380和多个数据缓冲器1410到1480。在示例实施例中，参考图1到图16描述RCD、SPD和存储器封装，且因此可以省略RCD 1100、SPD 1200和存储器封装1310到1380的详细说明。
数据缓冲器1410到1480中的每一个可以配置为与外部装置(例如，处理器)交换数据信号DQ和数据选通信号DQS。此外，数据缓冲器1410到1480可以配置为分别与存储器封装1310到1380交换数据信号DQ和数据选通信号DQS。
在示例实施例中，如上所述的存储器封装1310到1380中的每一个可以是混合存储器封装。此外，存储器封装1310到1380中的每一个可以根据参考图1到图18描述的操作方法来操作。
图19是图示根据本发明概念的另一实施例的存储器模块的框图。在示例实施例中，如图19所示的存储器模块2000可以具有寄存器双列直插式存储器模块(RDIMM)的结构。如图19所示的存储器模块2000可以安装在DIMM插座上且可以与处理器通信。
参考图19，存储器模块2000可以包括RCD 2100、SPD 2200和多个存储器封装2310到2380。与如图18所示的存储器模块1000相比，如图19所示的存储器模块2000可以不包括数据缓冲器。存储器封装2310到2380中的每一个可以通过数据信号DQ和数据选通信号DQS与外部装置(例如，处理器)直接通信。
在示例实施例中，如上所述的存储器封装2310到2380中的每一个可以是混合存储器封装，且可以根据参考图1到图16描述的操作方法来操作。
图20是示例性地图示包括根据本发明概念的实施例的存储器模块的服务器***的图。参考图20，服务器***3000可以包括多个服务器机架3100。服务器机架3100中的每一个可以包括多个存储器模块3200。存储器模块3200可以直接连接到分别包括在服务器机架3100中的处理器。例如，存储器模块3200可以具有双列直插式存储器模块的形式，可以安装在电连接到处理器的DIMM插座中，且可以与处理器通信。在示例实施例中，存储器模块3200可以用作服务器***3000的存储设备或者操作存储器。在示例实施例中，存储器模块3200可以根据参考图1到图19描述的方法操作。
图21是图示包括根据本发明概念的实施例的存储器模块或者存储器封装的电子***的框图。电子***4000可以以能够使用或者支持由移动工业处理器接口(MIPI)联盟提供的接口的数据处理装置实现。例如，电子***4000可以以便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话或者可穿戴装置实现。
电子***4000可以包括应用处理器4100、显示器4220和图像传感器4230。应用处理器4100可以包括DigRF主设备4110、显示串行接口(DSI)主机4120、相机串行接口(CSI)主机4130和物理层(PHY)4140。
DSI主机4120可以通过DSI与显示器4220的DSI装置4225通信。例如，光学串行器SER可以在DSI主机4120中实现，且光学解串行器DES可以在DSI装置4225中实现。
CSI主机4130可以通过CSI与图像传感器4230的CSI装置4235通信。例如，光学解串行器可以在CSI主机4130中实现，且光学串行器可以在CSI装置4235中实现。
DSI和CSI可以使用物理层和链路层。DSI和CSI可以应用于本发明概念的实施例。例如，DSI主机4120和DSI装置4225可以通过物理层和链路层之间的对等(P2P)通信选择性地提取错误日志。替代地，CSI装置4235和CSI主机4130可以通过物理层和链路层之间的P2P通信选择性地提取错误日志。
电子***4000可以进一步包括用于与应用处理器4100通信的射频(RF)芯片4240。RF芯片4240可以包括物理层(PHY)4242、DigRF从设备4244和天线4246。例如，RF芯片4240的物理层4242和应用处理器4100的物理层4140可以通过由MIPI联盟提供的DigRF接口彼此交换数据。
电子***4000可以进一步包括工作存储器4250和嵌入式/卡存储设备4255。工作存储器4250和嵌入式/卡存储设备4255可以存储从应用处理器4100接收到的数据。此外，工作存储器4250和嵌入式/卡存储设备4255可以将在其中存储的数据提供到应用处理器4100。在示例实施例中，工作存储器4250可以是参考图1到图20描述的存储器模块。在示例实施例中，工作存储器4250可以包括多个存储器封装，且每一个存储器封装可以包括易失性存储器芯片和非易失性存储器芯片。每一个存储器封装可以在刷新操作期间执行迁移操作。
工作存储器4250可以临时地存储已经由或者将要由应用处理器4100处理的数据。工作存储器4250可以包括易失性存储器芯片，比如SRAM、DRAM、SDRAM等，和非易失性存储器芯片，比如闪存存储器、PRAM、MRAM、ReRAM、FRAM等。
嵌入式/卡存储设备4255可以存储数据而无论电源如何。在示例实施例中，嵌入式/卡存储设备4255可以根据通用闪存存储(UFS)接口协议操作，但是不限于此。嵌入式/卡存储设备4255可以包括参考图1到图20描述的非易失性存储器装置。在嵌入式/卡存储设备4255中包括的非易失性存储器装置可以基于参考图1到图20描述的程序成功/失败确定方法来执行编程操作。
电子***4000可以通过用于微波存取的全世界互操作性(WiMAX)4260、无线局域网(WLAN)4262和超宽频带(UWB)4264等与外部***通信。
电子***4000可以进一步包括用于处理语音信息的扬声器4270和麦克风4275。电子***4000可以进一步包括用于处理位置信息的全球定位***(GPS)装置4280。电子***4000可以进一步包括用于管理***装置之间的连接的桥接芯片4290。
虽然已经参考示例性实施例描述了本发明概念，对本领域技术人员显然，在不背离本发明的精神和保护范围的情况下可以做出各种改变和修改。因此，应当理解以上实施例不是限制性的，而是说明性的。
本发明概念的实施例可以提供存储器封装、具有该存储器封装的存储器模块及其操作方法，它们具有增加的存储容量和改进的性能。

Claims (20)

1.一种存储器封装，包括：
非易失性存储器芯片；
易失性存储器芯片，其存取速度比所述非易失性存储器芯片的存取速度快；和
逻辑芯片，配置为响应于来自外部装置的刷新命令执行关于所述易失性存储器芯片的刷新操作，和当执行刷新操作时将所述非易失性存储器芯片中存储的数据的至少一部分迁移到所述易失性存储器芯片。
2.如权利要求1所述的存储器封装，其中，所述逻辑芯片通过单独的迁移专用通道执行迁移操作。
3.如权利要求1所述的存储器封装，其中，所述非易失性存储器芯片和所述易失性存储器芯片在垂直于逻辑芯片的方向上堆叠，和
其中，所述非易失性存储器芯片、所述易失性存储器芯片和所述逻辑芯片通过贯穿硅通孔彼此连接。
4.如权利要求3所述的存储器封装，其中，所述逻辑芯片通过贯穿硅通孔执行迁移操作。
5.如权利要求1所述的存储器封装，其中，所述逻辑芯片确定所述非易失性存储器芯片中存储的数据当中要迁移的数据。
6.如权利要求5所述的存储器封装，其中，所述要迁移的数据是其存取频率高于特定级别的数据。
7.如权利要求1所述的存储器封装，其中，所述逻辑芯片包括：
非易失性存储器管理单元，配置为执行关于所述非易失性存储器芯片的无用单元收集操作和损耗平衡操作。
8.如权利要求1所述的存储器封装，其中，所述逻辑芯片包括：
地址管理单元，配置为管理所述非易失性存储器芯片和所述易失性存储器芯片的地址，以使得输出与从所述外部装置接收到的地址对应的数据。
9.如权利要求8所述的存储器封装，其中，当与所接收的地址对应的数据存储在所述易失性存储器芯片中时，所述地址管理单元转换所接收的地址以使得输出在所述易失性存储器装置中存储的数据。
10.如权利要求1所述的存储器封装，其中，当存取所述非易失性存储器芯片时，所述逻辑芯片将作为用于指示所述非易失性存储器芯片准备好存取的信号的等待信号发送到所述外部装置。
11.如权利要求1所述的存储器封装，其中，所述存储器封装基于双倍数据速率(DDR)接口与所述外部装置通信。
12.一种存储器模块，包括：
存储器封装，包括易失性存储器芯片和非易失性存储器芯片；和
随机存取存储器(RAM)控制装置，配置为在外部装置的控制之下控制存储器封装，和周期性地发送刷新命令到所述存储器封装，
其中，所述存储器封装响应于刷新命令执行关于所述易失性存储器芯片的刷新操作，并在刷新操作期间将所述非易失性存储器芯片中存储的数据的至少一部分迁移到所述易失性存储器芯片。
13.如权利要求12所述的存储器模块，其中，所述存储器封装包括多个数据信号线，和
其中，所述存储器封装通过数据信号线的一部分与外部装置交换数据，且通过数据信号线的剩余部分将所述非易失性存储器芯片中存储的数据的至少一部分迁移到所述易失性存储器芯片。
14.如权利要求12所述的存储器模块，其中，所述存储器封装进一步包括：
逻辑芯片，配置为在RAM控制装置的控制之下控制所述易失性存储器芯片和所述非易失性存储器芯片。
15.如权利要求14所述的存储器模块，其中，所述易失性存储器芯片和所述非易失性存储器芯片在垂直于所述逻辑芯片的方向上堆叠，且所述非易失性存储器芯片、所述易失性存储器芯片和所述逻辑芯片通过贯穿硅通孔彼此连接。
16.如权利要求15所述的存储器模块，其中，所述存储器封装通过贯穿硅通孔将所述非易失性存储器芯片中存储的数据的至少一部分迁移到所述易失性存储器芯片。
17.如权利要求12所述的存储器模块，其中，所述易失性存储器芯片是动态随机存取存储器(DRAM)，且所述非易失性存储器芯片是NAND闪存存储器。
18.如权利要求17所述的存储器模块，其中，所述非易失性存储器芯片包括三维(3D)存储器阵列。
19.如权利要求12所述的存储器模块，进一步包括串行存在检测芯片，所述串行存在检测芯片包括关于存储器模块的装置信息。
20.一种存储器封装的操作方法，
其中，所述存储器封装包括易失性存储器芯片和非易失性存储器芯片，
所述操作方法包括：
从外部装置接收刷新命令；和
在响应于刷新命令对于易失性存储器芯片执行的刷新操作时，将所述非易失性存储器芯片中存储的数据的至少一部分迁移到所述易失性存储器芯片。
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