CN109947662B - 存储器***及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器***以及存储器***的操作方法。存储器***可以包括：非易失性存储器装置，响应于命令/地址序列执行内部操作；以及存储器控制器，将命令/地址序列提供至非易失性存储器装置。存储器控制器可以包括：固件部，管理关于非易失性存储器装置的读取/写入特性信息；以及硬件部，基于读取/写入特性信息生成命令/地址序列。

Description

存储器***及其操作方法
相关申请的交叉引用
本申请要求于2017年12月20日提交的申请号为10-2017-0176591的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种存储器***以及存储器***的操作方法。特别地，实施例涉及一种能够生成命令/地址序列的存储器***以及该存储器***的操作方法。
背景技术
非易失性存储器装置可以包括多个存储块。每个存储块可以包括多个存储器单元。每个存储块中的存储器单元可以被同时擦除。
当从主机输入写入命令和逻辑地址时，存储器***可以分配对应于逻辑地址的物理地址并且将数据写入至对应于物理地址的存储器区域。
存储器***可以将地址映射信息临时存储到缓冲存储器，并且将存储在缓冲存储器中的地址映射信息清除(flush)到非易失性存储器装置。当通电时，存储器***可以将存储在非易失性存储器装置中的地址映射信息重新加载到缓冲存储器。
发明内容
本公开的各个实施例涉及一种能够有效地生成用于控制非易失性存储器装置的多个命令/地址序列的存储器***以及该存储器***的操作方法。
本公开的实施例可以提供一种存储器***，包括：非易失性存储器装置，响应于命令/地址序列执行内部操作；以及存储器控制器，将命令/地址序列提供至非易失性存储器装置。存储器控制器可以包括：固件部，管理关于非易失性存储器装置的读取/写入特性信息；以及硬件部，基于读取/写入特性信息生成命令/地址序列。
本公开的实施例可以提供一种存储器***，包括：非易失性存储器装置，基于命令/地址序列执行内部操作；以及处理器，生成命令/地址序列。处理器可以包括：固件部，管理关于非易失性存储器装置的读取/写入特性信息；命令单元管理部，管理多个命令单元；命令选择部，基于读取/写入特性信息，在多个命令单元中选择用于形成命令/地址序列的第一命令单元至第N命令单元(N是2或更大的自然数)；以及命令组合部，通过将第一命令单元至第N命令单元进行组合来生成命令/地址序列。
本公开的实施例可以提供一种操作存储器***的方法，包括：从主机接收命令和逻辑地址；基于命令和固件代码来选择多个命令单元，其中固件代码包括关于非易失性存储器装置的配置的信息；将逻辑地址映射到物理地址；通过以预定顺序将命令单元和物理地址进行组合来生成命令/地址序列；并且非易失性存储器装置基于命令/地址序列来执行对应于命令的内部操作。
本公开的实施例可以提供一种存储器***，包括：存储器装置，包括一个或多个平面，每个平面具有一个或多个页面，每个页面具有存储器单元；固件部，响应于外部请求，提供关于平面、页面和存储器单元的装置信息；以及硬件部，基于装置信息生成包括多个命令单元和目标地址的命令-地址序列，并且将命令-地址序列提供至存储器装置以执行针对外部请求的操作，其中多个命令单元包括以下中的至少两个：第一命令单元，表示作为操作的目标的存储器单元的类型；第二命令单元，表示作为目标的页面的位置；第三命令单元，表示操作的类型；以及第四命令单元，表示操作的范围。
附图说明
图1是示出根据本公开的实施例的存储器***的示图。
图2是示出图1的非易失性存储器装置的示图。
图3是示出图2的存储块的示图。
图4是示出图1的存储器控制器的示图。
图5是示出根据本公开的实施例的读取命令/地址序列的示图。
图6是示出根据本公开的实施例的读取命令/地址序列的时序图。
图7是示出根据本公开的实施例的编程命令/地址序列的示图。
图8是示出根据本公开的实施例的编程命令/地址序列的时序图。
图9是示出根据本公开的实施例的擦除命令/地址序列的示图。
图10是示出根据本公开的实施例的擦除命令/地址序列的时序图。
图11是示出根据本公开的实施例的处理器的示图。
图12是示出根据本公开的实施例的处理器的示图。
图13是示出根据本公开的实施例的存储器***的示例的示图。
图14是示出根据本公开的实施例的存储器***的示例的示图。
图15是示出根据本公开的实施例的存储器***的示例的示图。
图16是示出根据本公开的实施例的存储器***的示例的示图。
具体实施方式
现在将参照附图更全面地描述各个实施例；然而，本发明的元件和特征可以与本文所公开的不同地配置或布置。因此，本发明不限于本文阐述的实施例。相反，提供这些实施例使得本公开是彻底且完全的，并且向本领域技术人员完全传达实施例的范围。还注意的是，在整个说明书中，对“实施例”等的参考不一定仅仅针对一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
在附图中，为了清楚说明起见，附图的尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可存在一个或多个中间元件。
在本文中参考***、装置和中间结构的截面图和示意图来描述实施例。这样，可预期由例如制造技术和/或公差而导致的示出的组成元件和特征的形状的变化。因此，实施例不应被解释为限于本文所示的元件和特征的特定形状，而是可以包括由例如制造而产生的形状偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以用于识别各种部件，但是它们不限制各种部件。这些术语仅用于将部件与以其它方式具有相同或相似名称的其它部件区分开。例如，在不脱离本公开的技术方案的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任何一种或其组合。
此外，单数形式可以包括复数形式，并且反之亦然，除非上下文另有明确说明。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在一个或多个所述部件、步骤、操作和元件，但是不排除一个或多个其它部件、步骤、操作和/或元件的存在或添加。
此外，除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。诸如在常用词典中限定的术语应被理解为具有与它们在相关领域的上下文中的含义一致的含义，并且除非在本说明书中明确地限定，否则不应解释为具有理想化或过于正式的意义。
还应注意的是，在本说明书中，“连接/联接”指一个部件不仅直接联接另一部件，而且还通过一个或多个中间部件间接联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接联接另一部件而没有中间部件。
图1是示出根据本公开的实施例的存储器***1000的示图。
参照图1，存储器***1000可以包括即使在电源被关断时也保留存储的数据的非易失性存储器装置1100、临时存储数据的缓冲存储器装置1300以及在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300的存储器控制器1200。
主机2000可以使用诸如以下的各种通信方式中的至少一种与存储器***1000通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
存储器控制器1200可以控制存储器***1000的全部操作以及主机2000和非易失性存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求而控制非易失性存储器装置1100编程或读取数据。此外，存储器控制器1200可以存储关于非易失性存储器装置1100中的主存储块和子存储块的信息并且可以根据针对编程操作加载的数据量，使非易失性存储器装置1100可以选择对主存储块或子存储块执行编程操作。在实施例中，非易失性存储器装置1100可以包括闪速存储器。
存储器控制器1200可以控制主机2000与缓冲存储器装置1300之间的数据交换，或者将用于控制非易失性存储器装置1100的***数据临时存储到缓冲存储器装置1300。缓冲存储器装置1300可以用作存储器控制器1200的操作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器装置1300可以存储待由存储器控制器1200执行的代码和命令。缓冲存储器装置1300可以存储待由存储器控制器1200处理的数据。
存储器控制器1200可以将从主机2000输入的数据临时存储到缓冲存储器装置1300，并且然后将临时存储在缓冲存储器装置1300中的数据传输到非易失性存储器装置1100以进行存储。此外，存储器控制器1200可以从主机2000接收数据和逻辑地址，并且将逻辑地址转换为物理地址，其中物理地址指示数据将被实际存储到非易失性存储器装置1100中的区域。存储器控制器1200可以将逻辑到物理地址映射表存储在缓冲存储器装置1300中，其中逻辑到物理地址映射表指示逻辑地址与物理地址之间的映射关系。
在实施例中，缓冲存储器装置1300可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4SDRAM、低功耗双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或者Rambus动态随机存取存储器(RDRAM)。
虽然图1示出了包括缓冲存储器装置1300的存储器***1000，但是本公开不限于此。即，在实施例中，存储器***1000可以不包括缓冲存储器装置1300，而是可以单独地设置缓冲存储器装置1300或者将缓冲存储器装置1300的功能分配给存储器***1000中的一个或多个其它部件。
图2是示出图1的非易失性存储器装置1100的示图。
参照图2，非易失性存储器装置1100可以包括存储数据的存储器单元阵列100。非易失性存储器装置1100可以包括***电路200，其中***电路200执行用于将数据存储到存储器单元阵列100的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。非易失性存储器装置1100可以包括控制逻辑300，其中控制逻辑300在存储器控制器(图1的1200)的控制下控制***电路200。
存储器单元阵列100可以包括一个或多个存储器平面(101a、101b...)。在实施例中，存储器单元阵列100可以包括存储器平面101a和101b。存储器平面101a和101b中的每一个可以具有相同的配置并且被称为“存储器平面”。包括在存储器平面101a和101b中的每一个中的多个存储块110可以被形成为共用袋p阱(pocket p-well)。
存储器平面101a和101b中的每一个可以包括多个存储块BLK1至BLKm(110；m是正整数)，并且第a局部线LLa和第a位线BL1a至BLna(n是正整数)可以联接到存储器平面101a中的存储块BLK1至BLKm(110)中的每一个。另外，第b局部线LLb和第b位线BL1b至BLnb(n是正整数)可以联接到存储器平面101b中的存储块BLK1至BLKm(110)中的每一个。
例如，第a局部线LLa和第b局部线LLb可以各自包括第一选择线、第二选择线和布置在第一选择线和第二选择线之间的多个字线。此外，第a局部线LLa和第b局部线LLb可以各自包括布置在第一选择线和字线之间以及布置在第二选择线和字线之间的虚拟线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，第a局部线LLa和第b局部线LLb可以各自包括字线、漏极选择线和源极选择线以及源极线。例如，第a局部线LLa和第b局部线LLb可以各自进一步包括虚拟线。例如，第a局部线LLa和第b局部线LLb可以各自进一步包括管线。
第a局部线LLa可以联接到包括在存储器平面101a中的存储块BLK1至BLKm(110)中的每一个，并且第a位线BL1a至BLna可以共同联接到包括在存储器平面101a中的存储块BLK1至BLKm(110)。第b局部线LLb可以联接到包括在存储器平面101b中的存储块BLK1至BLKm(110)中的每一个，并且第b位线BL1b至BLnb可以共同联接到包括在存储器平面101b中的存储块BLK1至BLKm(110)。存储块BLK1至BLKm110可以被实施为二维结构或三维结构。例如，在具有二维结构的存储块110中，存储器单元可以被布置在平行于衬底的方向上。例如，在具有三维结构的存储块110中，存储器单元可以被堆叠在垂直于衬底的方向上。
***电路200可以在控制逻辑300的控制下对被选择存储块110执行编程操作、读取操作或擦除操作。例如，在控制逻辑300的控制下，***电路200可以将验证电压和通过电压施加到第一选择线、第二选择线和字线，可以选择性地使第一选择线、第二选择线和字线放电，并且可以验证联接到字线中的被选择字线的存储器单元。例如，***电路200可以包括电压生成电路210、联接到存储器平面101a的行解码器220a、联接到存储器平面101b的行解码器220b、联接到存储器平面101a的页面缓冲器组230a、联接到存储器平面101b的页面缓冲器组230b、列解码器240，输入/输出电路250和感测电路260。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
第一行解码器220a可以响应于行地址RADD，将操作电压Vop传输到与包括在存储器平面101a中的被选择存储块110联接的第a局部线LLa。第二行解码器220b可以响应于行地址RADD，将操作电压Vop传输到与包括在存储器平面101b中的被选择存储块110联接的第b局部线LLb。
第一页面缓冲器组230a可以包括联接到第a位线BL1a至BLna的多个页面缓冲器PB1至PBn(231)。第二页面缓冲器组230b可以包括联接到第b位线BL1b至BLnb的多个页面缓冲器PB1至PBn(231)。页面缓冲器PB1至PBn(231)可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作期间，包括在页面缓冲器组230a中的页面缓冲器PB1至PBn(231)可以临时存储通过第a位线BL1a至BLna接收的数据或者感测第a位线BL1a至BLna的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页面缓冲器组230a或230b之间传输数据。例如，列解码器240可以通过第a数据线DLa与页面缓冲器组230a中的页面缓冲器231交换数据，或者通过第b数据线DLb与页面缓冲器组230b中的页面缓冲器231交换数据。列解码器可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器(图1的1200)接收的命令CMD或地址ADD传输到控制逻辑300，或者可以与列解码器240交换数据DATA。此处，地址ADD可以包括行地址RADD和列地址CADD。
在读取操作或验证操作期间，感测电路260可以响应于使能位VRY_BIT<#>而生成参考电流，并且可以将从页面缓冲器组230a接收的第a感测电压VPBa或从页面缓冲器组230b接收的第b感测电压VPBb与由参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>并且因此控制***电路200。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定目标存储器单元已经通过验证操作还是验证操作失败。
在非易失性存储器装置1100的操作中，每个存储块110可以是擦除操作的基本单位。换言之，每个存储块110中的多个存储器单元可以被同时擦除而不是被选择性地擦除。
输入/输出电路250可以通过列线CL将通过数据输入/输出引脚DQ<7：0>从外部装置接收的数据传输到列解码器240。此处，在启用芯片使能信号CE时，待通过数据输入/输出引脚DQ<7:0>接收的数据可以与读取使能信号RE被同步地接收。可选地，在启用芯片使能信号CE时，待通过数据输入/输出引脚DQ<7:0>接收的数据可以与写入使能信号WE被同步地接收。输入/输出电路250可以通过输入/输出引脚DQ<7:0>，将从列解码器240输出并通过列线CL传输的数据输出至外部装置。此处，在启用芯片使能信号CE时，待输出的数据可以与数据选通时钟信号DQS被同步地输出。可选地，在启用芯片使能信号CE时，待输出的数据可以与读取使能信号CE被同步地输出。
在启用命令锁存使能信号CLE的时段期间，输入/输出电路250可以从外部装置接收命令并且将命令传输到控制电路300。在启用地址锁存使能信号ALE的时段期间，输入/输出电路250可以从外部装置接收地址并且将地址传输到控制电路300。
图3是示出图2的存储块110的示图。
参照图3，在存储块110中，彼此并行布置的多个字线可以联接在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更详细地，存储块110可以包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以分别联接到串ST，并且源极线SL可以共同联接串ST。串ST可以具有相同的配置；因此，将通过示例详细描述联接到第一位线BL1的串ST。
串ST可以包括彼此串联地联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以被包括在每个串ST中，每个串ST可以包括多于附图中所示的十六(16)个存储器单元F1至F16。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同的串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，不同的串ST中的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以联接到多个字线WL1至WL16。在不同的串ST中的存储器单元中，联接到每个字线的存储器单元组可以被称为物理页面PPG。因此，存储块110中的物理页面PPG的数量可以对应于字线WL1至WL16的数量。
每个存储器单元可以是存储1位数据的单层单元(SLC)。在这种情况下，每个物理页面PPG可以存储单个逻辑页面(LPG)的数据。每个逻辑页面(LPG)的数据可以包括与包括在单个物理页面PPG中的单元的数量相对应的数据位。可选地，每个存储器单元可以是存储2位数据的多层单元(MLC)。在这种情况下，每个物理页面PPG可以存储两个逻辑页面(LPG)的数据。作为另一可选方案，每个存储器单元可以是存储3位数据的三层单元(TLC)。在这种情况下，每个物理页面PPG可以存储三个逻辑页面(LPG)的数据。作为另一可选方案，每个存储器单元可以是存储4位数据的四层单元(QLC)。在这种情况下，每个物理页面PPG可以存储四个逻辑页面(LPG)的数据。
当存储器单元存储2位数据时，每个物理页面PPG可以包括两个页面PG。此处，每个页面PG可以存储单个逻辑页面(LPG)数据。根据数据，每个存储器单元可以具有多个阈值电压中的任何一个。包括在每个物理页面PPG中的多个页面PG可以由阈值电压差来表示。
每个存储块110中的多个存储器单元可以作为单层单元(SLC)被驱动，例如，被编程或读取。这种存储块110可以被称为“单层单元(SLC)块”。每个存储块110中的多个存储器单元可以作为多层单元(MLC)被驱动，例如，被编程或读取。这种存储块110可以被称为“多层单元(MLC)块”。
每个存储块110中的多个存储器单元可以作为三层单元(TLC)被驱动，例如，被编程或读取。这种存储块110可以被称为“三层单元(TLC)块”。每个存储块110中的多个存储器单元可以作为四层单元(QLC)被驱动，例如，被编程或读取。这种存储块110可以被称为“四层单元(QLC)块”。
非易失性存储器装置1100可以包括上述的存储块类型的组合，该组合包括至少一个SLC块、至少一个MLC块、至少一个TLC块和至少一个QLC块。
图4是示出图1的存储器控制器1200的示图。
参照图4，存储器控制器1200可以包括处理器710、存储器缓冲器720、错误校正码(ECC)电路730、主机接口740、缓冲器控制电路750、闪存接口760、数据随机化发生器770、缓冲存储器接口780和总线790。
总线790可以提供存储器控制器1200的部件之间的通道。
存储器缓冲器720可以用作处理器710的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器720可以存储待由处理器710执行的代码和命令。存储器缓冲器720可以存储待由处理器710处理的数据。存储器缓冲器720可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路730可以执行错误校正。ECC电路730可以基于待通过闪存接口760而被写入到非易失性存储器装置1100的数据来执行ECC编码。经ECC编码的数据可以通过闪存接口760而被传输到非易失性存储器装置1100。ECC电路730可以对通过闪存接口760而从非易失性存储器装置1100接收的数据执行ECC解码。例如，ECC电路730可以作为闪存接口760的部件而被包括在闪存接口760中。
主机接口740可以在处理器710的控制下与外部主机2000通信。主机接口740可以使用诸如以下的各种通信方式中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
缓冲器控制电路750可以在处理器710的控制下控制存储器缓冲器720。
闪存接口760可以在处理器710的控制下与非易失性存储器装置1100通信。闪存接口760可以通过例如总线790的通道与非易失性存储器装置1100通信命令、地址和数据。
例如，存储器控制器1200可以既不包括存储器缓冲器720也不包括缓冲器控制电路750。这些部件中的一个或两个可以被单独地设置，或者将这些部件的功能中的一个或两个分配在存储器***1000内。
数据随机化发生器770可以使数据随机化或者使随机化的数据去随机化。数据随机化发生器770可以对待通过闪存接口760而被写入到非易失性存储器装置1100的数据执行数据随机化操作。随机化的数据可以通过闪存接口760而被传输到非易失性存储器装置1100。数据随机化发生器770可以对通过闪存接口760而从非易失性存储器装置1100接收的数据执行数据去随机化操作。例如，数据随机化发生器770可以作为闪存接口760的部件而被包括在闪存接口760中。
例如，存储器控制器1200的总线790可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1200中传输数据。控制总线可以在存储器控制器1200中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，以使彼此既不相互干扰也不相互影响。数据总线可以联接到主机接口740、缓冲器控制电路750、ECC电路730、闪存接口760和缓冲存储器接口780。控制总线可以联接到主机接口740、处理器710、缓冲器控制电路750、闪存接口760和缓冲存储器接口780。在实施例中，存储器控制器1200可以不包括缓冲存储器接口780，缓冲存储器接口780可以被单独地设置或者将缓冲存储器装置780的功能分配在存储器***1000内。
缓冲存储器接口780可以在处理器710的控制下与缓冲存储器装置1300通信。缓冲存储器接口780可以通过通道与缓冲存储器装置1300通信命令、地址和数据。
处理器710可以控制存储器控制器1200的全部操作并且可以执行逻辑操作。处理器710可以通过主机接口740与外部主机2000通信，并且可以通过闪存接口760与非易失性存储器装置1100通信。此外，处理器710可以通过缓冲存储器装置接口780与缓冲存储器装置1300通信。处理器710可以通过缓冲器控制电路750来控制存储器缓冲器720。处理器710可以通过将存储器缓冲器720用作操作存储器、高速缓冲存储器或缓冲存储器来控制存储器***1000的操作。
处理器710可以将从主机2000输入的多个命令进行排队。该操作被称为多队列操作。处理器710可以将排队的命令顺序地传输到非易失性存储器装置1100。
处理器710可以生成读取命令/地址序列、编程命令/地址序列和擦除命令/地址序列以控制非易失性存储器装置1100。读取命令/地址序列、编程命令/地址序列和擦除命令/地址序列可以各自包括至少一个命令单元和至少一个地址。在启用命令锁存使能信号CLE时，存储器控制器1200可以将命令单元与写入使能信号WE同步地输入到非易失性存储器装置1100。在启用地址锁存使能信号ALE时，存储器控制器1200可以将地址与写入使能信号WE同步地输入到非易失性存储器装置1100。非易失性存储器装置1100可以响应于从存储器控制器1200接收的读取命令/地址序列、编程命令/地址序列或擦除命令/地址序列，来执行读取操作、编程操作或擦除操作。
在实施例中，存储器***1000可以从主机2000接收包括读取命令和逻辑地址的读取请求。处理器710可以响应于从主机2000接收的读取请求而生成读取命令/地址序列并且将读取命令/地址序列提供至非易失性存储器装置1100。
在实施例中，可以由通过存储器***1000的内部请求而生成的操作，诸如垃圾收集操作来生成读取请求，换言之，可以由内务操作(housekeeping operation)来生成读取请求。处理器710可以响应于由内务操作而生成的读取请求来生成读取命令/地址序列，并且将读取命令/地址序列提供至非易失性存储器装置1100。
存储器***1000可以响应于从主机2000输入的包括写入命令和逻辑地址的写入请求或者由内务操作生成的编程请求，生成编程命令/地址序列。
存储器***1000可以响应于从主机2000输入的包括取消映射(unmap)命令和逻辑地址的取消映射请求或者由内务操作生成的擦除请求，生成擦除命令/地址序列。
处理器710可以包括固件部711、硬件部712和闪存转换部713。
固件部711可以包括只读存储器(ROM)。固件代码可以被存储在ROM中。固件代码可以是由制造商在制造过程中存储在ROM中的代码。在实施例中，处理器710可以通过闪存接口760从非易失性存储器装置1100加载固件代码。此外，存储器控制器1200的固件部711可以在通电操作之后的启动进程期间执行固件代码。
用于存储器***1000的操作的各种信息可以被包括在固件代码中。例如，固件代码可以包括关于存储器***1000中的非易失性存储器装置1100的配置的信息，例如，关于非易失性存储器装置1100中的存储器平面101a和101b的数量的信息。另外，固件代码可以包括关于非易失性存储器装置1100的存储块110中的存储器单元的每单元位数量的信息。
存储器***1000可以从主机2000接收写入命令、写入数据和逻辑地址。闪存转换部713可以响应于写入命令在非易失性存储器装置1100中分配物理存储区域，即存储块110或页面以存储写入数据。换言之，响应于写入命令，闪存转换部713可以映射对应于逻辑地址的物理地址。此处，物理地址可以是与非易失性存储器装置1100的、用于存储从主机2000接收的写入数据的物理存储区域相对应的地址。
硬件部712可以控制将数据编程到非易失性存储器装置1100中的、与物理地址相对应的存储区域的操作。硬件部712及其子部可以包括用于执行硬件部712的该操作和其它操作的一个或多个微处理器、电路等。
存储器***1000可以从主机2000接收读取命令和逻辑地址。闪存转换部分713可以响应于读取命令从非易失性存储器装置1100读取与逻辑地址相对应的逻辑到物理地址映射信息，并且将逻辑到物理地址映射信息加载到存储器缓冲器720。
硬件部712可以从加载到存储器缓冲器720的逻辑到物理地址映射信息中检查与逻辑地址相对应的物理地址，读取存储在非易失性存储器装置1100中的、与物理地址相对应的存储区域中的数据，并且将数据输出到主机2000。
处理器710可以基于关于非易失性存储器装置1100中的存储器平面101a和101b的数量的信息或者关于存储器单元的每单元位数量的信息，来生成读取命令/地址序列、编程命令/地址序列或擦除命令/地址序列，并且将序列提供至非易失性存储器装置1100。
图5是示出根据本公开的实施例的读取命令/地址序列的示图。
参照图5，为了读取存储在非易失性存储器装置1100中的数据，处理器710可以生成多个读取命令/地址序列，并且将生成的读取命令/地址序列提供至非易失性存储器装置1100。
在实施例中，处理器710可以生成第一读取命令/地址序列RD_CMDADDSeq1以读取存储在包括单层单元(SLC)的物理页面PPG中的逻辑页面数据，其中包括SLC的物理页面PPG被包括在非易失性存储器装置1100中。第一读取命令/地址序列RD_CMDADDSeq1可以包括第一SLC命令单元CMDUnit-1(SLC)，其中第一SLC命令单元CMDUnit-1(SLC)指示SLC块或包括SLC的页面PG。
此外，第一读取命令/地址序列RD_CMDADDSeq1可以包括第二1P命令单元CMDUnit-2(1P)，其中第二1P命令单元CMDUnit-2(1P)指示读取存储在单个物理页面PPG的第一页面中的单个逻辑页面(LPG)数据。此处，在物理页面PPG包括SLC的情况下，因为单个LPG数据被存储在单个物理页面PPG中，所以第一读取命令/地址序列RD_CMDADDSeq1可以不包括第二1P命令单元CMDUnit-2(1P)。换言之，第二1P命令单元CMDUnit-2(1P)可以被跳过。
第一读取命令/地址序列RD_CMDADDSeq1可以包括第三读取命令单元CMDUnit-3(READ)，其中第三读取命令单元CMDUnit-3(READ)指示请求的操作是读取操作。
在启用命令锁存使能信号CLE时，存储器控制器1200可以将第一SLC命令单元CMDUnit-1(SLC)、第二1P命令单元CMDUnit-2(1P)和第三读取命令单元CMDUnit-3(READ)与写入使能信号WE同步地提供至非易失性存储器装置1100。
将第一SLC命令单元CMDUnit-1(SLC)、第二1P命令单元CMDUnit-2(1P)和第三读取命令单元CMDUnit-3(READ)提供至非易失性存储器装置1100的顺序可以根据设计而变化。
第一读取命令/地址序列RD_CMDADDSeq1可以包括与待被执行读取操作的存储器单元相对应的行地址RADD和列地址CADD。在启用地址锁存使能信号ALE时，存储器控制器1200可以将行地址RADD和列地址CADD与写入使能信号WE同步地提供至非易失性存储器装置1100。例如，存储器控制器1200可以在向非易失性存储器装置1100提供列地址CADD之前将行地址RADD提供至非易失性存储器装置1100，或者可选地，存储器控制器1200可以在向非易失性存储器装置1100提供行地址RADD之前将列地址CADD提供至非易失性存储器装置1100。
第一读取命令/地址序列RD_CMDADDSeq1可以包括第四单命令单元CMDUnit-4(Single)，其中第四单命令单元CMDUnit-4(Single)指示对一个存储器平面101a或101b请求读取操作。在启用命令锁存使能信号CLE时，存储器控制器1200可以将第四单命令单元CMDUnit-4(Single)与写入使能信号WE同步地提供至非易失性存储器装置1100。
非易失性存储器装置1100可以响应于第四命令单元CMDUnit-4开始读取操作。第四命令单元CMDUnit-4可以被称为确认命令。
在实施例中，处理器710可以生成第二读取命令/地址序列RD_CMDADDSeq2以读取存储在非易失性存储器装置1100中的多个存储器平面101a和101b中包括的、包括单层单元(SLC)的物理页面PPG中的两个或多个逻辑页面数据。在这种情况下，与第一读取命令/地址序列RD_CMDADDSeq1不同，第二读取命令/地址序列RD_CMDADDSeq2可以包括第四多命令单元CMDUnit-4(Multi)。
在实施例中，处理器710可以生成第三读取命令/地址序列RD_CMDADDSeq3以读取存储在包括单层单元(SLC)的物理页面PPG中的逻辑页面数据的一半，其中包括单层单元(SLC)的物理页面PPG被包括在非易失性存储器装置1100中的存储器平面101a或101b中。在这种情况下，与第一读取命令/地址序列RD_CMDADDSeq1或第二读取命令/地址序列RD_CMDADDSeq2不同，第三读取命令/地址序列RD_CMDADDSeq3可以包括第四半命令单元CMDUnit-4(Half)。
换言之，第四命令单元CMDUnit-4可以包括指示在读取操作期间待被读取的数据的大小是对应于两个或多个逻辑页面数据、单个逻辑页面数据还是逻辑页面数据的一半的信息。
在实施例中，处理器710可以生成第五读取命令/地址序列RD_CMDADDSeq5以读取存储在包括多层单元(MLC)的物理页面PPG中的第二逻辑页面数据，其中包括多层单元(MLC)的物理页面PPG被包括在非易失性存储器装置1100中的一个存储器平面101a或101b中。在这种情况下，第五读取命令/地址序列RD_CMDADDSeq5可以包括第一MLC命令单元CMDUnit-1(MLC)，其中第一MLC命令单元CMDUnit-1(MLC)指示待从其读取数据的存储空间是多层单元(MLC)块或者包括MLC的物理页面PPG。此外，第五读取命令/地址序列RD_CMDADDSeq5可以包括第二2P命令单元CMDUnit-2(2P)，其中第二2P命令单元CMDUnit-2(2P)指示读取存储在包括MLC的物理页面PPG的两个页面PG中的第二页面PG中的逻辑页面数据。
换言之，在第五读取命令/地址序列RD_CMDADDSeq5中，第一命令单元CMDUnit-1可以包括指示待被执行读取操作的存储器单元是MLC的信息，并且第二命令单元CMDUnit-2可以包括指示在读取操作期间待被读取的数据是存储在包括MLC的物理页面PPG中的两个逻辑页面数据中的第一逻辑页面数据还是第二逻辑页面数据的信息。
在实施例中，处理器710可以生成第八读取命令/地址序列RD_CMDADDSeq8以读取存储在包括三层单元(TLC)的物理页面PPG中的第三逻辑页面数据，其中包括三层单元(TLC)的物理页面PPG被包括在非易失性存储器装置1100中的一个存储器平面101a或101b中。在这种情况下，第八读取命令/地址序列RD_CMDADDSeq8可以包括第一TLC命令单元CMDUnit-1(TLC)，其中第一TLC命令单元CMDUnit-1(TLC)指示待从其读取数据的存储空间是三层单元(TLC)块或者包括TLC的物理页面PPG。此外，第八读取命令/地址序列RD_CMDADDSeq8可以包括第二3P命令单元CMDUnit-2(3P)，其中第二3P命令单元CMDUnit-2(3P)指示读取存储在包括TLC的物理页面PPG的三个页面PG中的第三页面PG中的逻辑页面数据。
换言之，在第八读取命令/地址序列RD_CMDADDSeq8中，第一命令单元CMDUnit-1可以包括指示待被执行读取操作的存储器单元是TLC的信息，并且第二命令单元CMDUnit-2可以包括指示在读取操作期间待被读取的数据是存储在包括TLC的物理页面PPG中的三个逻辑页面数据中的第一逻辑页面数据、第二逻辑页面数据还是第三逻辑页面数据的信息。
非易失性存储器装置1100可以包括两个存储器平面101a和101b，并且还可以包括至少一个SLC块、至少一个MLC块、至少一个TLC块和至少一个QLC块。在这种情况下，读取命令/地址序列RD_CMDADDSeq的第一命令单元CMDUnit-1可以是四种类型命令单元中的任何一种，即可以是第一SLC命令单元CMDUnit-1(SLC)、第一MLC命令单元CMDUnit-1(MLC)、第一TLC命令单元CMDUnit-1(TLC)和第一QLC命令单元CMDUnit-1(QLC)中的任何一种，以指示相应的存储器单元是SLC、MLC、TLC还是QLC。
此外，读取命令/地址序列RD_CMDADDSeq的第二命令单元CMDUnit-2可以是四种类型命令单元中的任何一种，即可以是第二1P命令单元CMDUnit-2(1P)、第二2P命令单元CMDUnit-2(2P)、第二3P命令单元CMDUnit-2(3P)和第二4P命令单元CMDUnit-2(4P)中的任何一种，以指示相应的页面是第一页面1P、第二页面2P、第三页面3P还是第四页面4P。
另外，读取命令/地址序列RD_CMDADDSeq的第四命令单元CMDUnit-4可以是三种类型命令单元中的任何一种，即可以是第四单命令单元CMDUnit-4(Single)、第四多命令单元CMDUnit-4(Multi)和第四半命令单元CMDUnit-4(Half)中的任何一种，以指示相应的存储器平面是单个存储器平面、多个存储器平面还是半个存储器平面。
在这种情况下，处理器710可以生成总共48种类型的读取命令/地址序列RD_CMDADDSeq。
在实施例中，与读取命令/地址序列RD_CMDADDSeq不同，用于高速缓冲读取操作的高速缓冲读取命令/地址序列CacheRD_CMDSeq可以包括第三高速缓冲读取命令单元CMDUnit-3(CacheREAD)以代替第三读取命令单元CMDUnit-3(READ)。
图6是示出根据本公开的实施例的读取命令/地址序列RD_CMDADDSeq的时序图。
参照图6，处理器710可以生成读取命令/地址序列RD_CMDADDSeq以读取存储在包括TLC的物理页面PPG中的三个逻辑页面数据中的第二逻辑页面数据，其中包括TLC的物理页面PPG被包括在非易失性存储器装置1100的一个存储器平面101a或101b中，并且可以将生成的读取命令/地址序列RD_CMDADDSeq提供至非易失性存储器装置1100。
由处理器710生成的读取命令/地址序列RD_CMDADDSeq可以包括第一TLC命令单元CMDUnit-1(TLC)，其中第一TLC命令单元CMDUnit-1(TLC)指示TLC块或包括TLC的物理页面PPG。此外，读取命令/地址序列RD_CMDADDSeq可以包括第二2P命令单元CMDUnit-2(2P)，其中第二2P命令单元CMDUnit-2(2P)指示读取包括在单个物理页面PPG中的三个逻辑页面(LPG)数据中的第二逻辑页面数据。读取命令/地址序列RD_CMDADDSeq可以包括第三读取命令单元CMDUnit-3(READ)，其中第三读取命令单元CMDUnit-3(READ)指示请求的操作是读取操作。
在启用芯片使能信号CE和命令锁存使能信号CLE时，存储器控制器1200可以将第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)和第三读取命令单元CMDUnit-3(READ)与写入使能信号WE同步地提供至非易失性存储器装置1100。
在实施例中，将第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)和第三读取命令单元CMDUnit-3(READ)提供至非易失性存储器装置1100的顺序可以是可变的。
第一读取命令/地址序列RD_CMDADDSeq1可以包括与待被执行读取操作的存储器单元相对应的行地址RADD和列地址CADD。在启用地址锁存使能信号ALE时，存储器控制器1200可以将行地址RADD和列地址CADD与写入使能信号WE同步地提供至非易失性存储器装置1100。
在实施例中，将行地址RADD和列地址CADD提供至非易失性存储器装置1100的顺序可以是可变的。
在实施例中，读取命令/地址序列RD_CMDADDSeq可以包括第四单命令单元CMDUnit-4(Single)，其中第四单命令单元CMDUnit-4(Single)指示对一个存储器平面101a或101b请求读取操作。在启用命令锁存使能信号CLE时，存储器控制器1200可以将第四命令单元CMDUnit-4(SinglePlane)与写入使能信号WE同步地提供至非易失性存储器装置1100。
非易失性存储器装置1100可以响应于上述读取命令/地址序列RD_CMDADDSeq而执行数据读取操作并且然后将数据与读取使能时钟信号RE同步地提供至存储器控制器1200。
图7是示出根据本公开的实施例的编程命令/地址序列的示图。
参照图7，为了将数据编程到非易失性存储器装置1100，处理器710可以生成多个编程命令/地址序列，并且将生成的编程命令/地址序列提供至非易失性存储器装置1100。
在实施例中，处理器710可以生成第一编程命令/地址序列PGM_CMDADDSeq1以将单个逻辑页面数据编程到包括单层单元(SLC)的物理页面PPG，其中包括单层单元(SLC)的物理页面PPG被包括在非易失性存储器装置1100中的一个存储器平面101a或101b中。第一编程命令/地址序列PGM_CMDADDSeq1可以包括第一SLC命令单元CMDUnit-1(SLC)，其中第一SLC命令单元CMDUnit-1(SLC)指示待被编程数据的存储空间是SLC块或者包括SLC的物理页面PPG。
第一编程命令/地址序列PGM_CMDADDSeq1可以包括第二1P命令单元CMDUnit-2(1P)，其中第二1P命令单元CMDUnit-2(1P)指示将单个LPG数据编程到单个物理页面PPG中的第一页面。此处，在页面包括SLC的情况下，因为单个LPG数据被存储到单个物理页面PPG，所以第一编程命令/地址序列PGM_CMDADDSeq1可以不包括第二1P命令单元CMDUnit-2(1P)。换言之，第二1P命令单元CMDUnit-2(1P)可以被跳过。
第一编程命令/地址序列PGM_CMDADDSeq1可以包括第三编程命令单元CMDUnit-3(PGM)，其中第三编程命令单元CMDUnit-3(PGM)指示请求的操作是编程操作。
在启用命令锁存使能信号CLE时，存储器控制器1200可以将第一SLC命令单元CMDUnit-1(SLC)、第二1P命令单元CMDUnit-2(1P)和第三编程命令单元CMDUnit-3(PGM)与写入使能信号WE同步地提供至非易失性存储器装置1100。
将第一SLC命令单元CMDUnit-1(SLC)、第二1P命令单元CMDUnit-2(1P)和第三编程命令单元CMDUnit-3(PGM)提供至非易失性存储器装置1100的顺序可以是可变的。
第一编程命令/地址序列PGM_CMDADDSeq1可以包括与待被执行编程操作的存储器单元相对应的行地址RADD和列地址CADD。在启用地址锁存使能信号ALE时，存储器控制器1200可以将行地址RADD和列地址CADD与写入使能信号WE同步地提供至非易失性存储器装置1100。例如，存储器控制器1200可以在向非易失性存储器装置1100提供列地址CADD之前将行地址RADD提供至非易失性存储器装置1100，或者相反地，存储器控制器1200可以在向非易失性存储器装置1100提供行地址RADD之前将列地址CADD提供至非易失性存储器装置1100。
在已经将行地址RADD和列地址CADD提供至非易失性存储器装置1100之后，存储器控制器1200可以将待被编程的数据DIN输入至非易失性存储器装置1100。
在已经完成输入待被编程的数据DIN的操作之后，处理器710可以将第四命令单元CMDUnit-4输入至非易失性存储器装置1100。
第一编程命令/地址序列PGM_CMDADDSeq1可以包括第四单命令单元CMDUnit-4(Single)，其中第四单命令单元CMDUnit-4(Single)指示对一个存储器平面101a或101b执行编程操作。在启用命令锁存使能信号CLE时，存储器控制器1200可以将第四单命令单元CMDUnit-4(Single)与写入使能信号WE同步地提供至非易失性存储器装置1100。
非易失性存储器装置1100可以响应于第四命令单元CMDUnit-4开始编程操作。第四命令单元CMDUnit-4可以被称为确认命令。
在实施例中，处理器710可以生成第二编程命令/地址序列PGM_CMDADDSeq2以将两个或多个逻辑页面数据编程到非易失性存储器装置1100中的多个存储器平面101a和101b中包括的、包括单层单元(SLC)的物理页面PPG。在这种情况下，与第一编程命令/地址序列PGM_CMDADDSeq1不同，第二编程命令/地址序列PGM_CMDADDSeq2可以包括第四多命令单元CMDUnit-4(Multi)。
在实施例中，处理器710可以生成第三编程命令/地址序列PGM_CMDADDSeq3以将逻辑页面数据的一半编程到包括单层单元(SLC)的物理页面PPG，其中包括SLC的物理页面PPG被包括在非易失性存储器装置1100中的存储器平面101a或101b中。在这种情况下，与第一编程命令/地址序列PGM_CMDADDSeq1或第二编程命令/地址序列PGM_CMDADDSeq2不同，第三编程命令/地址序列PGM_CMDADDSeq3可以包括第四半命令单元CMDUnit-4(Half)。
换言之，第四命令单元CMDUnit-4可以包括以下信息：指示在编程操作期间待被编程的数据的大小是对应于两个或多个逻辑页面数据、单个逻辑页面数据还是逻辑页面数据的一半。
在实施例中，处理器710可以生成第五编程命令/地址序列PGM_CMDADDSeq5以将逻辑页面数据编程到包括多层单元(MLC)的物理页面PPG中的第二页面，其中包括MLC的物理页面PPG被包括在非易失性存储器装置1100中的一个存储器平面101a或101b中。在这种情况下，第五编程命令/地址序列PGM_CMDADDSeq5可以包括第一MLC命令单元CMDUnit-1(MLC)，其中第一MLC命令单元CMDUnit-1(MLC)指示待被编程数据的存储空间是多层单元(MLC)块或者包括MLC的物理页面PPG。此外，第五编程命令/地址序列PGM_CMDADDSeq5可以包括第二2P命令单元CMDUnit-2(2P)，其中第二2P命令单元CMDUnit-2(2P)指示将逻辑页面数据编程到包括MLC的物理页面PPG的两个页面中的第二页面。
换言之，在第五编程命令/地址序列PGM_CMDADDSeq5中，第一命令单元CMDUnit-1可以包括指示待被执行编程操作的存储器单元是MLC的信息，并且第二读取命令单元CMDUnit-2可以包括指示包括MLC的物理页面PPG的两个页面中的哪个页面是待被编程逻辑页面数据的页面的信息。
在实施例中，处理器710可以生成第八编程命令/地址序列PGM_CMDADDSeq8以将逻辑页面数据编程到包括三层单元(TLC)的物理页面PPG的第三页面，其中包括TLC的物理页面PPG被包括在非易失性存储器装置1100中的一个存储器平面101a或101b中。在这种情况下，第八编程命令/地址序列PGM_CMDADDSeq8可以包括第一TLC命令单元CMDUnit-1(TLC)，其中第一TLC命令单元CMDUnit-1(TLC)指示待被编程数据的存储空间是三层单元(TLC)块或者包括TLC的物理页面PPG。此外，第八编程命令/地址序列PGM_CMDADDSeq8可以包括第二3P命令单元CMDUnit-2(3P)，其中第二3P命令单元CMDUnit-2(3P)指示将逻辑页面数据编程到包括TLC的物理页面PPG的三个页面中的第三页面。
换言之，在第八编程命令/地址序列PGM_CMDADDSeq8中，第一命令单元CMDUnit-1可以包括指示待被执行编程操作的存储器单元是TLC的信息，并且第二命令单元CMDUnit-2可以包括指示包括TLC的物理页面PPG的三个页面中的哪个页面是待被执行编程操作的页面的信息。
非易失性存储器装置1100可以包括两个存储器平面101a和101b，并且还可以包括至少一个SLC块、至少一个MLC块、至少一个TLC块和至少一个QLC块。在这种情况下，编程命令/地址序列PGM_CMDADDSeq的第一命令单元CMDUnit-1可以是四种类型命令单元中的任何一种，即可以是第一SLC命令单元CMDUnit-1(SLC)、第一MLC命令单元CMDUnit-1(MLC)、第一TLC命令单元CMDUnit-1(TLC)和第一QLC命令单元CMDUnit-1(QLC)中的任何一种，以指示相应存储器单元是SLC、MLC、TLC还是QLC。
此外，编程命令/地址序列PGM_CMDADDSeq的第二命令单元CMDUnit-2可以是四种类型命令单元中的任何一种，即可以是第二1P命令单元CMDUnit-2(1P)、第二2P命令单元CMDUnit-2(2P)、第二3P命令单元CMDUnit-2(3P)和第二4P命令单元CMDUnit-2(4P)中的任何一种，以指示相应页面是第一页面1P、第二页面2P、第三页面3P还是第四页面4P。
另外，编程命令/地址序列PGM_CMDADDSeq的第四命令单元CMDUnit-4可以是三种类型命令单元中的任何一种，即可以是第四单命令单元CMDUnit-4(Single)、第四多命令单元CMDUnit-4(Multi)和第四半命令单元CMDUnit-4(Half)中的任何一种，以指示相应存储器平面是单存储器平面、多存储器平面还是半存储器平面。
在这种情况下，处理器710可以生成总共48种类型的编程命令/地址序列PGM_CMDADDSeq。
在实施例中，与编程命令/地址序列PGM_CMDADDSeq不同，用于高速缓冲编程操作的高速缓冲编程命令/地址序列CachePGM_CMDSeq可以包括第三高速缓冲编程命令单元CMDUnit-3(CachePGM)以代替第三编程命令单元CMDUnit-3(PGM)。
图8是示出根据本公开的实施例的编程命令/地址序列PGM_CMDADDSeq的时序图。
参照图8，处理器710可以生成编程命令/地址序列PGM_CMDADDSeq以将逻辑页面数据编程到非易失性存储器装置110的一个存储器平面101a或101b中的、包括TLC的物理页面PPG的三个页面PG中的第二页面，并且处理器710可以将生成的编程命令/地址序列PGM_CMDADDSeq提供至非易失性存储器装置1100。
由处理器710生成的编程命令/地址序列PGM_CMDADDSeq可以包括第一TLC命令单元CMDUnit-1(TLC)，其中第一TLC命令单元CMDUnit-1(TLC)指示TLC块或包括TLC的物理页面PPG。编程命令/地址序列PGM_CMDADDSeq可以包括第二2P命令单元CMDUnit-2(2P)，其中第二2P命令单元CMDUnit-2(2P)指示将逻辑页面数据编程到单个物理页面PPG的三个页面PG中的第二页面。编程命令/地址序列PGM_CMDADDSeq可以包括第三编程命令单元CMDUnit-3(PGM)，其中第三编程命令单元CMDUnit-3(PGM)指示请求的操作是编程操作。
在启用芯片使能信号CE和命令锁存使能信号CLE时，存储器控制器1200可以将第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)和第三编程命令单元CMDUnit-3(PGM)与写入使能信号WE同步地提供至非易失性存储器装置1100。
在实施例中，将第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)和第三编程命令单元CMDUnit-3(PGM)提供至非易失性存储器装置1100的顺序可以是可变的。
编程命令/地址序列PGM_CMDADDSeq可以包括与待被执行编程操作的存储器单元相对应的行地址RADD和列地址CADD。在启用地址锁存使能信号ALE时，存储器控制器1200可以将行地址RADD和列地址CADD与写入使能信号WE同步地提供至非易失性存储器装置1100。
在实施例中，将行地址RADD和列地址CADD提供至非易失性存储器装置1100的顺序可以是可变的。
在已经将行地址RADD和列地址CADD提供至非易失性存储器装置1100之后，存储器控制器1200可以将待被编程的数据DIN与写入使能信号WE同步地输入至非易失性存储器装置1100。此处，地址锁存使能信号ALE和命令锁存使能信号CLE可以保持停用。
编程命令/地址序列PGM_CMDADDSeq可以包括第四单命令单元CMDUnit-4(Single)，其中第四单命令单元CMDUnit-4(Single)指示对一个存储器平面101a或101b执行编程操作。在启用命令锁存使能信号CLE时，存储器控制器1200可以将第四单命令单元CMDUnit-4(SinglePlane)与写入使能信号WE同步地提供至非易失性存储器装置1100。
非易失性存储器装置1100可以响应于上述编程命令/地址序列PGM_CMDADDSeq来执行数据编程操作。
图9是示出根据本公开的实施例的擦除命令/地址序列的示图。
参照图9，为了擦除编程到非易失性存储器装置1100的数据，处理器710可以生成多个擦除命令/地址序列，并且将生成的擦除命令/地址序列提供至非易失性存储器装置1100。
在实施例中，处理器710可以生成第一擦除命令/地址序列ERS_CMDADDSeq1以擦除包括在非易失性存储器装置1100中的一个存储器平面101a或101b中的存储块110。第一擦除命令/地址序列ERS_CMDADDSeq1可以包括第三擦除命令单元CMDUnit-3(ERS)，其中第三擦除命令单元CMDUnit-3(ERS)指示请求的操作是擦除操作。因为待被擦除的存储器单元是SLC还是MLC并不重要，所以擦除命令/地址序列ERS_CMDADDSeq可以不包括第一命令单元CMDUnit-1或第二命令单元CMDUnit-2。换言之，第一命令单元CMDUnit-1和第二命令单元CMDUnit-2可以被跳过。在实施例中，擦除命令/地址序列ERS_CMDADDSeq可以包括第一命令单元CMDUnit-1和第二命令单元CMDUnit-2作为虚拟对象(dummy)。在这种情况下，非易失性存储器装置1100可以进行操作，而不论包括在擦除命令/地址序列ERS_CMDADDSeq中的第一命令单元CMDUnit-1或第二命令单元CMDUnit-2如何。
第一擦除命令/地址序列ERS_CMDADDSeq1可以包括与待被执行擦除操作的存储器单元相对应的行地址RADD。在启用地址锁存使能信号ALE时，存储器控制器1200可以将行地址RADD与写入使能信号WE同步地提供至非易失性存储器装置1100。
在实施例中，因为可以存储块为单位执行擦除操作，所以擦除命令/地址序列ERS_CMDADDSeq可以不包括列地址CADD。换言之，列地址CADD可以被跳过。在实施例中，擦除命令/地址序列ERS_CMDADDSeq可以包括列地址CADD作为虚拟对象。非易失性存储器装置1100可以进行操作，而不论包括在擦除命令/地址序列ERS_CMDADDSeq中的列地址CADD如何。
第一擦除命令/地址序列ERS_CMDADDSeq1可以包括第四单命令单元CMDUnit-4(Single)，其中第四单命令单元CMDUnit-4(Single)指示对一个存储器平面101a或101b执行擦除操作。在启用命令锁存使能信号CLE时，存储器控制器1200可以将第四单命令单元CMDUnit-4(Single)与写入使能信号WE同步地提供至非易失性存储器装置1100。
非易失性存储器装置1100可以响应于第四命令单元CMDUnit-4开始擦除操作。第四命令单元CMDUnit-4可以被称为确认命令。
在实施例中，处理器710可以生成第二擦除命令/地址序列ERS_CMDADDSeq2，以对非易失性存储器装置1100中的多个存储器平面101a和101b执行擦除操作。在这种情况下，与可以包括第四单命令单元CMDUnit-4(Single)的第一擦除命令/地址序列ERS_CMDADDSeq1不同，第二擦除命令/地址序列ERS_CMDADDSeq2可以包括第四多命令单元CMDUnit-4(Multi)。
图10是示出根据本公开的实施例的擦除命令/地址序列ERS_CMDADDSeq的时序图。
参照图10，处理器710可以生成擦除命令/地址序列ERS_CMDADDSeq以擦除存储在非易失性存储器装置1100的一个存储器平面101a或101b中包括的存储块110中的数据，并且可以将生成的擦除命令/地址序列ERS_CMDADDSeq提供至非易失性存储器装置1100。
由处理器710生成的擦除命令/地址序列ERS_CMDADDSeq可以包括第三擦除命令单元CMDUnit-3(ERS)，其中第三擦除命令单元CMDUnit-3(ERS)指示请求的操作是擦除操作。
在启用芯片使能信号CE和命令锁存使能信号CLE时，存储器控制器1200可以将第三擦除命令单元CMDUnit-3(ERS)与写入使能信号WE同步地提供至非易失性存储器装置1100。
擦除命令/地址序列ERS_CMDADDSeq可以包括与待被执行擦除操作的存储块110相对应的行地址RADD。在启用地址锁存使能信号ALE时，存储器控制器1200可以将行地址RADD与写入使能信号WE同步地提供至非易失性存储器装置1100。在实施例中，行地址RADD可以作为第一行地址RADD1和第二行地址RADD2与写入使能信号WE的两个切换操作(togglingoperation)同步地被输入到非易失性存储器装置1100。
擦除命令/地址序列ERS_CMDADDSeq可以包括第四单命令单元CMDUnit-4(Single)，其中第四单命令单元CMDUnit-4(Single)指示对一个存储器平面101a或101b请求擦除操作。在启用命令锁存使能信号CLE时，存储器控制器1200可以将第四命令单元CMDUnit-4(SinglePlane)与写入使能信号WE同步地提供至非易失性存储器装置1100。
非易失性存储器装置1100可以响应于上述擦除命令/地址序列ERS_CMDADDSeq来执行擦除操作。
图11是示出根据本公开的实施例的处理器710的示图。
参照图11，处理器710可以包括固件部711、硬件部712和闪存转换部713。
固件部711可以生成多个命令序列CMDSeq1至CMDSeqN(N是2或更大的自然数)。命令序列CMDSeq1至CMDSeqN可以包括多个读取命令序列RD_CMDSeq、多个编程命令序列PGM_CMDSeq和多个擦除命令序列ERS_CMDSeq。读取命令序列RD_CMDSeq、编程命令序列PGM_CMDSeq和擦除命令序列ERS_CMDSeq可以分别由以上参照图5至图10所述的多个读取命令/地址序列RD_CMDADDSeq、多个编程命令/地址序列PGM_CMDADDSeq以及多个擦除命令/地址序列ERS_CMDADDSeq之中的、除地址RADD和CADD和数据DIN之外命令单元CMDUnit形成。
在实施例中，处理器710可以生成读取命令/地址序列RD_CMDADDSeq，以读取存储在非易失性存储器装置1100中包括的一个存储器平面101a或101b中的包括MLC的物理页面PPG中的第二逻辑页面数据，其中读取命令/地址序列RD_CMDADDSeq由第一MLC命令单元CMDUnit-1(MLC)、第二2P命令单元CMDUnit-2(2P)、第三读取命令单元CMDUnit-3(READ)、行地址RADD、列地址CADD和第四单命令单元CMDUnit-4(Single)形成。
此处，固件部711可以生成读取命令序列RD_CMDSeq，其中读取命令序列RD_CMDSeq由第一MLC命令单元CMDUnit-1(MLC)、第二2P命令单元CMDUnit-2(2P)、第三读取命令单元CMDUnit-3(READ)、行地址RADD、列地址CADD和第四单命令单元CMDUnit-4(Single)之中的、除行地址RADD和列地址CADD之外的第一MLC命令单元CMDUnit-1(MLC)、第二2P命令单元CMDUnit-2(2P)、第三读取命令单元CMDUnit-3(READ)和第四单命令单元CMDUnit-4(Single)形成。
在实施例中，处理器710可以生成编程命令/地址序列PGM_CMDADDSeq，以将逻辑页面数据编程到包括在非易失性存储器装置1100中的一个存储器平面101a或101b中的包括TLC的物理页面PPG中的第二页面PG，其中编程命令/地址序列PGM_CMDADDSeq由第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)、第三编程命令单元CMDUnit-3(PGM)、行地址RADD、列地址CADD和第四单命令单元CMDUnit-4(Single)形成。
此处，固件部711可以生成编程命令序列PGM_CMDSeq，其中编程命令序列PGM_CMDSeq由第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)、第三编程命令单元CMDUnit-3(PGM)、行地址RADD、列地址CADD和第四单命令单元CMDUnit-4(Single)之中的、除行地址RADD和列地址CADD之外的第一TLC命令单元CMDUnit-1(TLC)、第二2P命令单元CMDUnit-2(2P)、第三编程命令单元CMDUnit-3(PGM)和第四单命令单元CMDUnit-4(Single)形成。
在实施例中，处理器710可以生成擦除命令/地址序列ERS_CMDADDSeq，以擦除包括在非易失性存储器装置1100中的一个存储器平面101a或101b中的存储块110，其中擦除命令/地址序列ERS_CMDADDSeq由第三擦除命令单元CMDUnit-3(ERS)、行地址RADD和第四单命令单元CMDUnit-4(Single)形成。
此处，固件部711可以生成擦除命令序列ERS_CMDSeq，其中擦除命令序列ERS_CMDSeq由第三擦除命令单元CMDUnit-3(ERS)、行地址RADD和第四单命令单元CMDUnit-4(Single)之中的、除行地址RADD之外的第三擦除命令单元CMDUnit-3(ERS)和第四单命令单元CMDUnit-4(Single)形成。
非易失性存储器装置1100可以包括两个存储器平面101a和101b，并且还可以包括至少一个SLC块、至少一个MLC块、至少一个TLC块和至少一个QLC块。在这种情况下，读取命令序列RD_CMDSeq的第一命令单元CMDUnit-1可以是四种类型命令单元中的任何一种，即可以是第一SLC命令单元CMDUnit-1(SLC)、第一MLC命令单元CMDUnit-1(MLC)、第一TLC命令单元CMDUnit-1(TLC)和第一QLC命令单元CMDUnit-1(QLC)中的任何一种，以指示相应存储器单元是SLC、MLC、TLC还是QLC。
此外，读取命令序列RD_CMDSeq的第二命令单元CMDUnit-2可以是四种类型命令单元中的任何一种，即可以是第二1P命令单元CMDUnit-2(1P)、第二2P命令单元CMDUnit-2(2P)、第二3P命令单元CMDUnit-2(3P)和第二4P命令单元CMDUnit-2(4P)中的任何一种，以指示相应页面是第一页面1P、第二页面2P、第三页面3P还是第四页面4P。
另外，读取命令序列RD_CMDSeq的第四命令单元CMDUnit-4可以是三种类型命令单元中的任何一种，即可以是第四单命令单元CMDUnit-4(Single)、第四多命令单元CMDUnit-4(Multi)和第四半命令单元CMDUnit-4(Half)中的任何一种，以指示相应存储器平面是单存储器平面、多存储器平面还是半存储器平面。
在这种情况下，固件部711可以生成总共48种类型的读取命令序列RD_CMDSeq。
对于高速缓冲读取操作、编程操作和高速缓冲编程操作中的每一个，固件部711也可以生成48种类型的高速缓冲读取命令序列CacheRD_CMDSeq、48种类型的编程命令序列PGM_CMDSeq、或48种类型的高速缓冲编程命令序列CachePGM_CMDSeq。
此外，如参照图9和10所述，固件部711可以生成两种擦除命令序列ERS_CMDSeq。
闪存转换部713可以在编程操作期间将物理地址映射到从主机2000输入的逻辑地址。此外，当内务操作需要读取操作、编程操作或擦除操作时，闪存转换部713可以生成与所需的读取操作、编程操作或擦除操作相对应的物理地址。此处，物理地址可以包括行地址RADD和列地址CADD。物理地址可以是与非易失性存储器装置1100的、待被执行数据编程操作、读取操作或擦除操作的存储空间相对应的地址。闪存转换部713可以将生成的行地址RADD和列地址CADD提供至硬件部712。
基于从固件部711提供的命令序列CMDSeq1至CMDSeqN以及从闪存转换部713提供的行地址RADD和列地址CADD，硬件部712可以生成命令/地址序列CMDADDSeq。存储器控制器1200可以将命令/地址序列CMDADDSeq提供至非易失性存储器装置1100并且控制非易失性存储器装置1100执行读取操作、编程操作或擦除操作。
图12是示出根据本公开的实施例的处理器710的示图。
参照图12，处理器710可以包括固件部711、硬件部712和闪存转换部713。硬件部712可以包括命令单元管理部7121、命令选择部7122和命令组合部7123。如上所述，硬件部712及其子部可以包括用于执行硬件部712的操作的一个或多个微处理器、电路等。
固件部711可以包括只读存储器(ROM)。固件代码可以被存储在ROM中。固件代码可以是由制造商在制造过程中存储在ROM中的代码。在实施例中，处理器710可以通过闪存接口760从非易失性存储器装置1100加载固件代码。此外，存储器控制器1200的固件部711可以在通电操作之后的启动进程期间执行固件代码。
存储器***1000的操作所需的各种信息可以被包括在固件代码中。例如，固件代码可以包括关于非易失性存储器装置1100中的存储器平面101a和101b的数量的信息。换言之，固件部711可以确定待被执行所请求的读取操作、编程操作或擦除操作的存储器平面101a和101b的数量以及是否待对半个页面执行读取操作或编程操作，并且可以基于确定结果而生成确认类型信息ConfirmType。
固件代码可以包括关于包括在非易失性存储器装置1100的存储块110中的存储器单元的每单元位数量的信息。换言之，固件部711可以基于固件代码的信息来确定待被执行读取操作或编程操作的存储器单元是SLC、MLC、TLC还是QLC，并且可以基于确定结果而生成每单元位数量信息BitPerCell。
固件部711可以基于固件代码的信息来确定待对包括在物理页面PPG中的一个或多个页面PG中的哪个页面执行读取操作或编程操作，并且可以基于确定结果而生成页面编码信息PageNum。
当从主机2000接收到读取命令、写入命令或擦除命令时，固件部711可以确定针对内务操作请求的操作是读取操作、编程操作还是擦除操作，并且可以基于确定结果而生成操作类型信息OpType。
闪存转换部713可以在编程操作期间将物理地址映射到从主机2000输入的逻辑地址。此外，当内务操作需要读取操作、编程操作或擦除操作时，闪存转换部713可以生成与所需的读取操作、编程操作或擦除操作相对应的物理地址。此处，物理地址可以包括行地址RADD和列地址CADD。物理地址可以是与非易失性存储器装置1100的、待被执行数据编程操作、读取操作或擦除操作的存储空间相对应的地址。闪存转换部713可以将生成的行地址RADD和列地址CADD提供至硬件部712。
硬件部712可以包括命令单元管理部7121、命令选择部7122和命令组合部7123。
命令单元管理部7121可以生成和管理形成命令序列CMDSeq的多个命令单元CMDUnit。命令单元管理部7121可以生成和管理形成命令序列CMDSeq的第一命令单元CMDUnit-1的第一SLC命令单元CMDUnit-1(SLC)、第一MLC命令单元CMDUnit-1(MLC)、第一TLC命令单元CMDUnit-1(TLC)和第一QLC命令单元CMDUnit-1(QLC)。换言之，第一命令单元CMDUnit-1可以包括关于每单元位的信息。
命令单元管理部7121可以生成和管理形成命令序列CMDSeq的第二命令单元CMDUnit-2的第二1P命令单元CMDUnit-2(1P)、第二2P命令单元CMDUnit-2(2P)、第二3P命令单元CMDUnit-2(3P)和第二4P命令单元CMDUnit-2(4P)。换言之，第二命令单元CMDUnit-2可以包括关于物理页面中的一个或多个页面之中的、待被执行编程操作或读取操作的页面的页面编码信息。
命令单元管理部7121可以生成和管理形成命令序列CMDSeq的第三命令单元CMDUnit-3的第三编程命令单元CMDUnit-3(PGM)、第三读取命令单元CMDUnit-3(READ)、第三擦除命令单元CMDUnit-3(ERS)、第三高速缓冲编程命令单元CMDUnit-3(CachePGM)以及第三高速缓冲读取命令单元CMDUnit-3(CacheREAD)。换言之，第三命令单元CMDUnit-3可以包括关于操作类型的信息。
命令单元管理部7121可以生成和管理形成命令序列CMDSeq的第四命令单元CMDUnit-4的第四半命令单元CMDUnit-4(Half)、第四单命令单元CMDUnit-4(Single)和第四多命令单元CMDUnit-4(Multi)。换言之，第四命令单元CMDUnit-4可以包括关于对一个存储器平面、多个存储器平面还是半个页面执行编程操作、读取操作或擦除操作的信息。
命令选择部7122可以包括第一命令单元选择部7122a至第四命令单元选择部7122d。
第一命令单元选择部7122a可以基于由固件部711提供的每单元位数量信息BitPerCell，来选择从命令单元管理部7121输入的、用于形成第一命令单元CMDUnit-1的第一SLC命令单元CMDUnit-1(SLC)、第一MLC命令单元CMDUnit-1(MLC)、第一TLC命令单元CMDUnit-1(TLC)以及第一QLC命令单元CMDUnit-1(QLC)中的任何一个，并且因此可以生成第一命令单元CMDUnit-1。
第二命令单元选择部7122b可以基于由固件部711提供的页面编码信息PageNum，来选择从命令单元管理部7121输入的第二1P命令单元CMDUnit-2(1P)、第二2P命令单元CMDUnit-2(2P)、第二3P命令单元CMDUnit-2(3P)以及第二4P命令单元CMDUnit-1(4P)中的任何一个，并且因此可以生成第二命令单元CMDUnit-2。
第三命令单元选择部7122c可以基于由固件部711提供的操作类型信息OpType，来选择从命令单元管理部7121输入的第三编程命令单元CMDUnit-3(PGM)、第三读取命令单元CMDUnit-3(READ)、第三擦除命令单元CMDUnit-3(ERS)、第三高速缓冲编程命令单元CMDUnit-3(CachePGM)以及第三高速缓冲读取命令单元CMDUnit-3(CacheREAD)中的任何一个，并且因此可以生成第三命令单元CMDUnit-3。
第四命令单元选择部7122d可以基于由固件部711提供的确认类型信息ConfirmType，来选择从命令单元管理部7121输入的第四半命令单元CMDUnit-4(Half)、第四单命令单元CMDUnit-4(Single)以及第四多命令单元CMDUnit-4(Multi)中的任何一个，并且因此可以生成第四命令单元CMDUnit-4。
命令组合部7123可以从命令选择部7122接收第一命令单元CMDUnit-1、第二命令单元CMDUnit-2、第三命令单元CMDUnit-3和第四命令单元CMDUnit-4。进一步地，命令组合部7123可以从闪存转换部713接收行地址RADD和列地址CADD。命令组合部7123可以以设置的或预定的顺序来组合第一命令单元CMDUnit-1、第二命令单元CMDUnit-2、第三命令单元CMDUnit-3、第四命令单元CMDUnit-4、行地址RADD和列地址CADD，并且因此可以生成命令/地址序列CMDADDSeq。
在实施例中，当命令组合部7123生成命令/地址序列CMDADDSeq以用于对SLC执行读取操作或编程操作时，命令组合部7123可以跳过第二命令单元CMDUnit-2。
在实施例中，当命令组合部7123生成命令/地址序列CMDADDSeq以用于执行擦除操作时，命令组合部7123可以跳过第一命令单元CMDUnit-1、第二命令单元CMDUnit-2和列地址CADD。
闪存接口760可以从命令组合部7123接收命令/地址序列CMDADDSeq，并且将命令/地址序列CMDADDSeq传输到非易失性存储器装置1100。在实施例中，闪存接口760可以在编程操作期间的命令/地址序列CMDADDSeq期间，从缓冲存储器装置1300或存储器缓冲器720接收数据，并且将接收的数据传输到非易失性存储器装置1100。
固件代码可以包括关于非易失性存储器装置1100的读取/写入特性信息，即非易失性存储器装置1100的配置信息。此处，如上所述，读取/写入特性信息，即非易失性存储器装置1100的配置信息，可以包括每单元位数量信息BitPerCell、页面编码信息PageNum、操作类型信息OpType以及确认类型信息ConfirmType。
如上所述，固件部711可以生成和管理关于非易失性存储器装置1100的配置和操作的信息。基于从固件部711提供的信息和从闪存转换部713提供的地址，硬件部712可以将命令单元和地址进行组合并且生成命令/地址序列CMDADDSeq。在这种情况下，不需要存储器控制器1200的固件部711来生成或管理命令/地址序列CMDADDSeq，并且存储器控制器1200可以根据需要通过将命令单元和地址进行组合来生成命令/地址序列。因此，电路配置可以被简化。
图13是示出根据本公开的实施例的存储器***的示例的示图。
参照图13，存储器***30000可以被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器***30000可以包括非易失性存储器装置1100和被配置为控制非易失性存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制非易失性存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。
被编程到非易失性存储器装置1100的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到非易失性存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或者待由处理器3100处理的数据。输入装置3400可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200被输出。
在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或独立于处理器3100设置的芯片。存储器控制器1200可以由图2中所示的存储器控制器的示例来实施。
图14是示出根据本公开的实施例的存储器***的示例的示图。
参照图14，存储器***40000可以被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器***40000可以包括非易失性存储器装置1100和被配置为控制非易失性存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据从输入装置4200输入的数据通过显示器4300输出存储在非易失性存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。
处理器4100可以控制存储器***40000的全部操作并且控制存储器控制器1200的操作。在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或独立于处理器4100设置的芯片。存储器控制器1200可以通过图2所示的存储器控制器的示例来实施。
图15是示出根据本公开的实施例的存储器***的示例的示图。
参照图15，存储器***50000可以被实现为例如数码相机、设置有数码相机的便携式电话、设置有数码相机的智能手机或设置有数码相机的平板PC的图像处理装置。
存储器***50000可以包括非易失性存储器装置1100和存储器控制器1200，其中存储器控制器1200能够控制非易失性存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器***50000的图像传感器5200可以将光学图像转换为数字信号。转换后的数字信号可以被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出，或通过存储器控制器1200存储到非易失性存储器装置1100。存储到非易失性存储器装置1100的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的一部分或独立于处理器5100设置的芯片。存储器控制器1200可以通过图2中所示的存储器控制器的示例来实施。
图16是示出根据本公开的实施例的存储器***的示例的示图。
参照图16，存储器***70000可以被实现为存储卡或智能卡。存储器***70000可以包括非易失性存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制非易失性存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。存储器控制器1200可以通过图2中所示的存储器控制器的示例来实施。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器***70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与非易失性存储器装置1100的数据通信。
在根据本公开的各个实施例的存储器***中，多个命令单元的组合用于生成用于控制非易失性存储器装置的多个命令/地址序列，使得固件部的配置可以被简化。
已经公开各个实施例，并且虽然采用了具体术语，但是它们被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (21)

1.一种存储器***，包括：
非易失性存储器装置，响应于命令/地址序列执行内部操作；以及
存储器控制器，将所述命令/地址序列提供至所述非易失性存储器装置，
其中所述存储器控制器包括：
固件部，管理关于所述非易失性存储器装置的读取/写入特性信息；以及
硬件部，基于所述读取/写入特性信息来确定待被提供到所述非易失性存储器装置的命令单元的类型并且通过结合多个命令单元的类型生成所述命令/地址序列，
其中所述命令单元的类型包括每单元位数量信息、页面编码信息、操作类型信息和确认类型信息，并且
其中所述硬件部包括命令选择部，所述命令选择部包括：
第一命令单元选择部，基于所述每单元位数量信息来确定所述多个命令单元之中的第一命令单元至第N命令单元的第一命令单元的类型，N是2或更大的自然数；
第二命令单元选择部，基于所述页面编码信息来确定所述第一命令单元至第N命令单元的第二命令单元的类型；
第三命令单元选择部，基于所述操作类型信息来确定所述第一命令单元至第N命令单元的第三命令单元的类型；
第四命令单元选择部，基于所述确认类型信息来确定所述第一命令单元至第N命令单元的第四命令单元的类型。
2.根据权利要求1所述的存储器***，其中所述硬件部包括：
命令单元管理部，管理多个命令单元；以及
所述命令选择部基于所述读取/写入特性信息确定第一命令单元至第N命令单元的类型。
3.根据权利要求2所述的存储器***，其中所述存储器控制器进一步包括闪存转换部，所述闪存转换部将从主机接收的逻辑地址映射到与所述非易失性存储器装置中的存储空间相对应的物理地址。
4.根据权利要求3所述的存储器***，其中所述硬件部进一步包括命令组合部，所述命令组合部通过以设置的顺序将所述第一命令单元至第N命令单元和所述物理地址进行组合来生成所述命令/地址序列。
5.根据权利要求2所述的存储器***，
其中所述读取/写入特性信息包括待被执行所述内部操作的存储器单元的每单元位数量信息。
6.根据权利要求5所述的存储器***，
其中所述读取/写入特性信息包括待被执行所述内部操作的页面的页面编码信息。
7.根据权利要求4所述的存储器***，其中固件部在启动操作期间执行包括所述读取/写入特性信息的固件代码。
8.一种存储器***，其包括：
非易失性存储器装置，基于命令/地址序列执行内部操作；以及
处理器，生成所述命令/地址序列，
其中所述处理器包括：
固件部，管理关于所述非易失性存储器装置的读取/写入特性信息；
命令单元管理部，管理多个命令单元；
命令选择部，基于所述读取/写入特性信息，在所述多个命令单元中确定用于形成所述命令/地址序列的第一命令单元至第N命令单元，N是2或更大的自然数；以及
命令组合部，通过将所述第一命令单元至第N命令单元进行组合来生成所述命令/地址序列，
其中所述命令单元的类型包括每单元位数量信息、页面编码信息、操作类型信息和确认类型信息，
其中所述命令选择部包括：
第一命令单元选择部，基于所述每单元位数量信息来确定第一命令单元至第N命令单元的第一命令单元的类型；
第二命令单元选择部，基于所述页面编码信息来确定所述第一命令单元至第N命令单元的第二命令单元的类型；
第三命令单元选择部，基于所述操作类型信息来确定所述第一命令单元至第N命令单元的第三命令单元的类型；
第四命令单元选择部，基于所述确认类型信息来确定所述第一命令单元至第N命令单元的第四命令单元的类型。
9.根据权利要求8所述的存储器***，
其中所述读取/写入特性信息包括所述非易失性存储器装置中包括的、待被执行所述内部操作的存储器单元的每单元位数量信息。
10.根据权利要求9所述的存储器***，
其中所述读取/写入特性信息包括所述非易失性存储器装置中包括的、待被执行所述内部操作的页面的页面编码信息。
11.根据权利要求10所述的存储器***，
其中N为3或更大，
其中所述读取/写入特性信息包括所述内部操作的操作类型信息，
其中所述操作类型信息指示读取操作、高速缓冲读取操作、编程操作、高速缓冲编程操作以及擦除操作中的任何一个。
12.根据权利要求10所述的存储器***，
其中N为4或更大，
其中所述读取/写入特性信息包括确认类型信息，
其中所述确认类型信息指示对所述非易失性存储器装置中的一个存储器平面还是多个存储器平面执行所述内部操作，以及
其中所述非易失性存储器装置响应于所述第四命令单元开始所述内部操作。
13.根据权利要求10所述的存储器***，
其中所述处理器进一步包括闪存转换部，所述闪存转换部将逻辑地址映射到与包括在所述非易失性存储器装置中的、待被执行所述内部操作的存储空间相对应的物理地址，以及
其中所述命令组合部基于所述物理地址来生成所述命令/地址序列。
14.根据权利要求13所述的存储器***，
其中所述物理地址包括行地址和列地址，以及
其中所述命令组合部通过以设置的顺序将所述第一命令单元至第N命令单元、所述行地址和所述列地址进行组合来生成所述命令/地址序列。
15.根据权利要求8所述的存储器***，
其中所述固件部包括只读存储器，即ROM，所述ROM存储固件代码，所述固件代码被设置为在启动操作期间被执行，以及
其中所述固件代码包括所述读取/写入特性信息。
16.根据权利要求9所述的存储器***，其中当待被执行所述内部操作的存储器单元是单层单元，即SLC时，所述第二命令单元被跳过。
17.根据权利要求12所述的存储器***，其中当所述内部操作是擦除操作时，所述第一命令单元和所述第二命令单元中的至少一个被跳过。
18.一种操作存储器***的方法，包括：
从主机接收命令和逻辑地址；基于所述命令和固件代码来确定多个命令单元的类型，所述固件代码包括关于非易失性存储器装置的配置的信息；
将所述逻辑地址映射到物理地址；
通过以设置的顺序将所述多个命令单元和所述物理地址进行组合来生成命令/地址序列；以及
所述非易失性存储器装置基于所述命令/地址序列来执行与所述命令相对应的内部操作，
其中所述命令单元的类型包括每单元位数量信息、页面编码信息、操作类型信息和确认类型信息，
其中基于所述每单元位数量信息来确定所述多个命令单元之中的第一命令单元至第N命令单元的第一命令单元的类型，N是2或更大的自然数；
基于所述页面编码信息来确定所述第一命令单元至第N命令单元的第二命令单元的类型；
基于所述操作类型信息来确定所述第一命令单元至第N命令单元的第三命令单元的类型；
基于所述确认类型信息来确定所述第一命令单元至第N命令单元的第四命令单元的类型。
19.根据权利要求18所述的方法，其中将所述固件代码存储在只读存储器，即ROM中并且在所述存储器***的启动操作期间执行所述固件代码。
20.根据权利要求19所述的方法，其中所述固件代码包括关于所述非易失性存储器装置中包括的存储器平面的数量的信息和关于每单元位数量的信息中的至少一个。
21.一种存储器***，包括：
存储器装置，包括一个或多个平面，每个所述平面具有一个或多个页面，每个所述页面具有存储器单元；
固件部，响应于外部请求，提供关于所述平面、所述页面和所述存储器单元的装置信息；以及
硬件部，确定待被提供到所述存储器装置的命令单元的类型，基于所述装置信息通过结合多个命令单元和目标地址生成命令-地址序列，并且将所述命令-地址序列提供至所述存储器装置以执行针对所述外部请求的操作，
其中所述多个命令单元包括以下中的至少两个：
第一命令单元，表示作为所述操作的目标的存储器单元的类型；
第二命令单元，表示作为目标的所述页面的位置；
第三命令单元，表示所述操作的类型；以及
第四命令单元，表示所述操作的范围，
其中所述硬件部包括命令选择部，所述命令选择部包括：
第一命令单元选择部，基于每单元位数量信息来确定所述多个命令单元之中的第一命令单元至第N命令单元的第一命令单元的类型，N是2或更大的自然数；
第二命令单元选择部，基于页面编码信息来确定所述第一命令单元至第N命令单元的第二命令单元的类型；
第三命令单元选择部，基于操作类型信息来确定所述第一命令单元至第N命令单元的第三命令单元的类型；
第四命令单元选择部，基于确认类型信息来确定所述第一命令单元至第N命令单元的第四命令单元的类型。
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