CN111145804B - 解码电路及具有该解码电路的半导体存储器装置 - Google Patents

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Abstract

解码电路及具有该解码电路的半导体存储器装置。半导体存储器装置包括存储器单元阵列、缓冲器单元、控制逻辑、以及解码单元。存储器单元阵列包括多个存储器单元。联接到存储器单元阵列的缓冲器包括第一存储区、第二存储区和转换存储区。控制逻辑输出表示缓冲器的操作模式的模式控制信号。解码电路基于模式控制信号，将缓冲器的操作模式控制为使得转换存储区作为主存储区和修复存储区中任何之一操作。

Description

解码电路及具有该解码电路的半导体存储器装置
技术领域
本公开总体涉及电子装置，更具体地，涉及解码电路及具有该解码电路的半导体存储器装置。
背景技术
半导体存储器装置可以以串水平地布置于半导体基板的二维(2D)结构形成，或者可以以串垂直地布置于半导体基板的三维(3D)结构形成。3D半导体存储器装置被设计为克服2D半导体存储器装置中的集成度的限制。3D半导体存储器装置可以包括垂直堆叠在半导体基板上的多个存储器单元。
发明内容
实施方式提供了能够灵活地使用缓存缓冲器的局部区域的解码电路及具有该解码电路的半导体存储器装置。
根据本公开的一方面，提供了一种半导体存储器装置，包括：存储器单元阵列，其包括多个存储器单元；缓冲器，其联接到存储器单元阵列，包括第一存储区、第二存储区和转换存储区；控制逻辑，其被配置为输出表示缓冲器的操作模式的模式控制信号；以及解码电路，其被配置为基于模式控制信号来控制缓冲器的操作模式，使得转换存储区作为主存储区和修复存储区中的任何一个操作。
当模式控制信号指示第一模式时，解码电路可以控制缓冲器的操作模式，使得第一存储区和转换存储区用作主存储区，并且第二存储区用作修复存储区。
当模式控制信号指示第二模式时，解码电路可以控制缓冲器的操作模式，使得第一存储区用作主存储区，并且第二存储区和转换存储区用作修复存储区。
解码电路可以包括：列地址发生器，其被配置为基于模式控制信号生成地址信号；以及列解码器，其通过列选择线联接到缓冲器单元，并被配置为基于地址信号来解码列选择线。
列选择线可以包括联接到第一存储区的第一列选择线、联接到第二存储区的第二列选择线、以及联接到转换存储区的转换列选择线。
列解码器可以包括：信号反相器，其被配置为通过对地址信号进行反相来生成反相地址信号；选择信号发生器，其被配置为通过解码地址信号和反相地址信号生成选择信号；以及时钟同步器，其被配置为通过使选择信号与时钟信号同步来生成用于选择列选择线的列选择信号。
列地址发生器可以包括：主地址发生器，其被配置为生成根据时钟信号顺序增加的主地址信号；修复寄存器，其被配置为存储修复信息；修复地址发生器，其被配置为基于修复信息生成修复地址信号；修复使能确定器，其被配置为基于修复信息生成修复使能信号；以及多路复用器，其被配置为基于修复使能信号输出主地址信号和修复地址信号之一作为地址信号。
主地址发生器可以包括：计数使能信号发生器，其被配置为基于模式控制信号生成用于确定主地址信号的结束值的计数使能信号；以及列计数器，其被配置为基于计数使能信号生成从初始值到结束值顺序增加的主地址信号。
计数使能信号发生器可以包括：计数结束控制信号发生器，其被配置为通过基于模式控制信号选择第一计数值和第二计数值中的一个来生成计数参考信号；以及逻辑乘运算器，其被配置为通过对计数参考信号中所包括的比特值执行逻辑乘运算来生成计数使能信号。
缓冲器可以包括页缓冲器。
缓冲器可以包括缓存缓冲器。
根据本公开的另一方面，提供了一种解码电路，其包括：列解码器，其联接到包括主列选择线、转换列选择线和修复列选择线的列选择线，以选择对应于地址信号的列选择线；以及列地址发生器，其被配置为基于模式控制信号生成地址信号，使得联接到转换列选择线的转换存储区作为主存储区和修复存储区之一操作。
列解码器可以包括：信号反相器，其被配置为通过对地址信号进行反相来生成反相地址信号；选择信号发生器，其被配置为通过解码地址信号和反相地址信号生成选择信号；以及时钟同步器，其被配置为通过使选择信号与时钟信号同步来生成用于选择列选择线的列选择信号。
列地址发生器可以包括：主地址发生器，其被配置为生成根据时钟信号顺序增加的主地址信号；修复地址发生器，其被配置为基于修复信息生成修复地址信号；修复使能确定器，其被配置为基于修复信息生成修复使能信号；以及多路复用器，其被配置为基于修复使能信号输出主地址信号和修复地址信号之一作为地址信号。
当模式控制信号指示第一模式时，主地址发生器可以生成用于选择主列选择线和转换列选择线的主地址信号，并且修复地址发生器可以生成用于选择修复列选择线的修复地址信号。
当模式控制信号指示第二模式时，主地址发生器可以生成用于选择主列选择线的主地址信号，并且修复地址发生器可以生成用于选择转换列选择线和修复列选择线的修复地址信号。
主地址发生器可以包括：计数使能信号发生器，其被配置为基于模式控制信号生成用于确定主地址信号的结束值的计数使能信号；以及列计数器，其被配置为基于计数使能信号，生成从初始值到结束值顺序增加的主地址信号。
计数使能信号发生器可以包括：计数结束控制信号发生器，其被配置为通过基于模式控制信号选择第一计数值和第二计数值中的一个来生成计数参考信号；以及逻辑乘运算器，其被配置为通过对计数参考信号中所包括的比特值执行逻辑乘运算来生成计数使能信号。
根据本公开的另一方面，提供了一种半导体存储器装置，其包括：存储器单元；多个锁存器，其联接到存储器单元阵列，多个锁存器包括第一锁存器子集、第二锁存器子集和第三锁存器子集；控制逻辑，其被配置为输出指示半导体存储器装置以正常模式和测试模式之一操作的模式控制信号；以及解码电路，其联接到多个锁存器。解码单元被配置为接收模式控制信号，当模式控制信号指示正常模式时采用第一锁存器子集和第二锁存器子集作为主锁存器并且采用第三锁存器子集作为修复锁存器，并且当模式控制信号指示测试模式时采用第一锁存器子集作为主锁存器并且采用第二锁存器子集和第三锁存器子集作为修复锁存器。
附图说明
下面参照附图更全面地描述各种实施方式；然而，本发明可以以不同的形式实现，因此不应该被解释为限于本文阐述的实施方式。相反，提供这些实施方式使得本公开是彻底的和完整的，并且向本领域技术人员充分传达实施方式的范围。
在附图中，为了清楚说明，可能夸大了尺寸。应当理解，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。在整个说明书中，对“实施方式”、“另一实施方式”等的引用并非必然涉及仅一个实施方式，并且对任何这样的短语的不同引用并非必然是相同实施方式。
图1是例示存储器***的框图。
图2是例示根据本公开的实施方式的半导体存储器装置的框图。
图3是例示图2中所示的存储器单元阵列的实施方式的图。
图4是例示诸如图3中所示的存储块之类的存储块当中的代表性存储块的电路图。
图5是例示诸如图3中所示的存储块之类的多个存储块当中的代表性存储块的另一实施方式的电路图。
图6是例示诸如图2中所示的存储器单元阵列之类的存储器单元阵列中所包括的多个存储块当中的代表性存储块的实施方式的电路图。
图7是例示根据本公开的实施方式的缓存缓冲器和解码电路的框图。
图8是例示根据本公开的实施方式的诸如图7中所示的缓存缓冲器之类的缓存缓冲器的图。
图9是例示根据本公开的实施方式的诸如图7中所示的解码电路之类的解码电路的框图。
图10是例示根据本公开的实施方式的诸如图9中所示的列解码器之类的列解码器的框图。
图11是例示根据本公开的实施方式的诸如图10中所示的信号反相器之类的信号反相器的电路图。
图12是例示根据本公开的实施方式的诸如图10中所示的选择信号发生器之类的选择信号发生器的电路图。
图13是例示根据本公开的实施方式的诸如图10中所示的时钟同步器之类的时钟同步器的电路图。
图14是例示根据本公开的实施方式的诸如图9中所示的列地址发生器之类的列地址发生器的框图。
图15是例示根据本公开的实施方式的诸如图14中所示的主地址发生器之类的主地址发生器的框图。
图16是例示根据本公开的实施方式的诸如图15中所示的列计数器之类的列计数器的框图。
图17是例示根据本公开的实施方式的诸如图15中所示的计数使能信号发生器之类的计数使能信号发生器的框图。
图18A和图18B是例示根据本公开的实施方式的诸如图17中所示的计数结束控制信号发生器之类的计数结束控制信号发生器的框图。
图19是例示根据本公开的实施方式的诸如图17中所示的逻辑乘运算器之类的逻辑乘运算器的图。
图20是例示根据本公开的实施方式的诸如图14中所示的修复寄存器之类的修复寄存器的框图。
图21是例示根据修复寄存器中所存储的值修复主地址线的操作的时序图。
图22是例示根据本公开的实施方式的诸如图14中所示的修复地址发生器之类的修复地址发生器的框图。
图23是例示根据本公开的实施方式的诸如图14中所示的修复使能确定器之类的修复使能确定器的框图。
图24是例示由地址线表示的信号的时序图。
图25是例示模式控制信号具有值0并且半导体存储器装置不执行修复操作的情况的时序图。
图26是例示模式控制信号具有值0并且半导体存储器装置执行修复操作的情况的时序图。
图27是例示模式控制信号具有值1并且半导体存储器装置不执行修复操作的情况的时序图。
图28是例示模式控制信号具有值1并且半导体存储器装置执行修复操作的情况的时序图。
图29是例示包括根据本公开的实施方式的诸如图12中所示的半导体存储器装置之类的半导体存储器装置的存储器***的框图。
图30是例示根据本公开的实施方式的诸如图29中所示的存储器***之类的存储器***的应用的框图。
图31是例示包括根据本公开的实施方式的存储器***的计算***的框图。
具体实施方式
在本公开中，在结合附图阅读以下实施方式之后，优点、特征和用于实现它们的方法将变得更加显而易见。然而，本发明可以以不同的形式实现，因此不应该解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了以本公开所属领域的技术人员可以容易地实施本发明的程度详细地描述本公开。
在整个说明书中，当一元件称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者可以通过插置在他们之间的一个或更多个中间元件间接地连接或联接到另一元件。另外，当元件称为“包括”组件时，这表示该元件可以进一步包括一个或更多个附加组件，而不是排除这些组件，除非上下文另有说明。
下面参照附图详细描述本公开的实施方式。相同的附图标记用于指代与其他附图中所示的元件相同的元件。在以下描述中，可以仅呈现用于理解根据实施方式的操作所必需的内容；可以省略对公知技术细节的描述，以免模糊实施方式的重要构思。
图1是例示存储器***1000的框图。
参照图1，存储器***1000可以包括半导体存储器装置100和控制器1100。此外，存储器***1000与主机300通信。半导体存储器装置100包括存储器单元阵列110，并且存储器单元阵列110包括多个存储块BLK1至BLKz。控制器1100控制半导体存储器装置100的整体操作。此外，控制器1100响应于从主机300接收的命令控制半导体存储器装置100的操作。
图2是例示根据本公开的实施方式的半导体存储器装置100的框图。
参照图2，半导体存储器装置100包括存储器单元阵列110、地址解码器120、缓冲器135、控制逻辑140、电压发生器150和解码电路170。缓冲器135可以是阵列的形式并且包括页缓冲器130和缓存缓冲器160。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接至页缓冲器130。多个存储块BLK1至BLKz中的每个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元，并且可以被配置为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被配置为具有二维结构的存储器单元阵列。在一些实施方式中，存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。存储器单元阵列110中所包括的多个存储器单元中的每个可以存储至少一比特的数据。在实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储一比特的数据的单级单元(SLC)。在另一实施方式中，存储器单元阵列110中包括的多个存储器单元中的每个可以是存储两比特的数据的多级单元(MLC)。在又一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储三比特的数据的三级单元(TLC)。在又一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储四比特的数据的四级单元(QLC)。在一些实施方式中，存储器单元阵列110可以包括各自存储五比特或更多比特的数据的多个存储器单元。
地址解码器120、页缓冲器130、电压发生器150、缓存缓冲器160和解码电路170作为驱动存储器单元阵列110的***电路操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120在控制逻辑140的控制下操作。地址解码器120通过半导体存储器装置100中设置的输入和输出(输入/输出)缓冲器(未示出)来接收地址。
地址解码器120对接收的地址中的块地址进行解码。地址解码器120根据解码后的块地址选择至少一个存储块。在读取操作期间的读取电压施加操作中，地址解码器120将由电压发生器150生成的读取电压Vread施加到被选存储块当中的被选字线，并将通过电压Vpass施加到未选字线。在编程验证操作中，地址解码器120将由电压发生器150生成的验证电压施加到被选存储块当中的被选字线，并将通过电压Vpass施加到未选字线。地址解码器120对接收的地址中的列地址进行解码。
以页为单位执行半导体存储器装置100的读取操作和编程操作。在读取操作和编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储块和一条字线。地址解码器120可以包括块解码器、行解码器、列解码器和地址缓冲器。
缓冲器135的页缓冲器130通过位线BL1至BLm联接到存储器单元阵列110。为了在读取操作和编程验证操作中感测存储器单元的阈值电压，页缓冲器130在向联接到存储器单元的位线持续地提供感测电流的同时感测依据相应存储器单元的编程状态流动的电流量的变化，并将感测到的变化锁存为感测数据。页缓冲器130响应于从控制逻辑140接收的页缓冲器控制信号而操作。
页缓冲器130临时存储通过针对读取操作感测存储器单元的数据所读取的数据。临时存储在页缓冲器130中的数据可以通过缓存缓冲器160和解码电路170输出到控制器200。
控制逻辑140联接到地址解码器120、页缓冲器130和电压发生器150。此外，控制逻辑140可以控制缓存缓冲器160和解码电路170的操作。
控制逻辑140接收半导体存储器装置100的命令CMD和控制信号CTRL。控制逻辑140响应于控制信号CTRL控制半导体存储器装置100的整体操作。在各种实施方式中，控制逻辑140可以控制页缓冲器130和缓存缓冲器160以执行存储器单元阵列110的读取操作和写入操作。
控制逻辑140生成模式控制信号CTRL_MODE并将模式控制信号CTRL_MODE传送到解码电路170。模式控制信号CTRL_MODE是用于控制解码电路170以在第一模式或第二模式中使用缓冲器135的信号。更具体地，解码电路170响应于模式控制信号CTRL_MODE，将缓冲器135中所包括的转换存储区用作主存储区或修复存储区。也就是说，解码电路170控制缓冲器135的操作，以使得转换存储区作为主存储区或修复存储区操作。
当半导体存储器装置100以第一模式(即，正常模式)使用时，模式控制信号CTRL_MODE可以具有第一逻辑值(例如，逻辑低值“0”)。解码电路170可以响应于具有第一逻辑值的模式控制信号CTRL_MODE，将缓冲器135的转换存储区用作主存储区。
当半导体存储器装置100以第二模式(即，测试模式)使用时，模式控制信号CTRL_MODE可以具有第二逻辑值(例如，逻辑高值“1”)。解码电路170可以响应于具有第二逻辑值的模式控制信号CTRL_MODE，将缓冲器135的转换存储区用作修复存储区。
如上所述，半导体存储器装置100可以根据模式控制信号CTRL_MODE将缓冲器135的转换存储区用作主存储区或修复存储区。因此，能够灵活地使用缓冲器135的储存空间。
在读取操作中，电压发生器150响应于从控制逻辑140接收的控制信号而生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可以包括用于接收内部电源电压的多个泵送电容器，并通过在控制逻辑140的控制下选择性地激活多个泵送电容器来生成多个电压。
尽管图2中未详细示出，半导体存储器装置100还可以包括输入/输出单元，输入/输出单元从外部(例如，图1的控制器1100)接收数据DATA并将数据DATA传送到解码电路170，或者从解码电路170接收数据DATA并将数据DATA传送到外部。命令CMD和控制信号CTRL可以通过输入/输出单元传送到控制逻辑140。
图3是例示图2中所示的存储器单元阵列110的实施方式的图。
参照图3，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块具有三维结构。每个存储块包括层叠在基板上方的多个存储器单元。多个存储器单元中的每个沿+X、+Y和+Z方向布置。参照图4和图5更详细地描述每个存储块的结构。
图4是例示图3中所示的存储块BLK1至BLKz当中的代表性存储块BLKa的电路图。
参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每个可以形成为“U”形。在存储块BLKa中，m个单元串沿行方向(即，+X方向)布置。在图4中，例示了两个单元串沿列方向(即，+Y方向)布置。另选地，可以沿列方向布置三个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此类似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施方式中，布置在相同行上的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp沿+Z方向的相反方向顺序布置，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿+Z方向顺序布置，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接至第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅电极联接到管道线PL。
每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MCp+1至MCn之间。沿行方向布置的单元串联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
沿列方向布置的单元串联接到沿列方向延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
沿行方向布置的单元串中的联接到相同字线的存储器单元构成一页。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元构成一页。第二行上的单元串CS21到CS2m中的联接到第一字线WL1的存储器单元构成另一页。当选择漏极选择线DSL1和DSL2中的任何一条时，沿一个行方向布置的单元串可以被选择。当选择字线WL1至WLn中的任何一条时，可以在被选单元串中选择一页。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。沿行方向布置的单元串CS11至CS1m或CS21至CS2m当中的偶数编号的单元串可以分别联接到偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可以分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以提供虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可以提供虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚设存储器单元的数量增加时，存储块BLKa的操作可靠性得到改善。另一方面，存储块BLKa的尺寸增加。当虚设存储器单元的数量减少时，存储块BLKa的尺寸减小。另一方面，存储块BLKa的操作可靠性可能劣化。
为了高效地控制虚设存储器单元，虚设存储器单元中的每个可以具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应的虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是例示图3中所示的存储块BLK1到BLKz当中的代表性存储块BLKb的另一实施方式的电路图。
参照图5，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个包括层叠在存储块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行上的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，除了从每个单元串中排除管道晶体管PT之外，图5的存储块BLKb具有与图4的存储块BLKa相同的电路。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可以分别联接到偶数位线。沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可以分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以提供虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可以提供虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当虚设存储器单元的数量增加时，存储块BLKb的操作可靠性得到改善。另一方面，存储块BLKb的尺寸增加。当虚设存储器单元的数量减少时，存储块BLKb的尺寸减小。另一方面，存储块BLKb的操作可靠性可能劣化。
为了高效地控制虚设存储器单元，虚设存储器单元中的每个可以具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应的虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是例示图2中所示的存储器单元阵列110中所包括的多个存储块BLK1至BLKz当中的代表性存储块BLKc的电路图。
参照图6，存储块BLKc包括多个串CS1至CSm。多个串CS1至CSm可以分别联接到多条位线BL1至BLm。多个串CS1至CSm中的每个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有相似结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在另一实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。
联接到相同字线的存储器单元构成一页。当选择漏极选择线DSL时，可以选择单元串CS1至CSm。当选择字线WL1至WLn中的任何一条时，可以选择被选单元串当中的一页。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL至第m位线BLm。布置的单元串CS1至CSm当中的偶数编号的单元串可以分别联接到偶数位线。单元串CS1至CSm当中的奇数编号的单元串可以分别联接到奇数位线。
图7是例示根据本公开的实施方式的缓存缓冲器和解码电路(例如，图2的缓存缓冲器160和解码电路170)的框图。
参照图7，缓存缓冲器160包括主存储区161、转换存储区163和修复存储区165。主存储区161通过主列选择线CSMAIN联接到解码电路170。转换存储区163通过转换列选择线CSCONV联接到解码电路170。修复存储区165通过修复列选择线CSREP联接到解码电路170。
图7例示了其中缓存缓冲器161包括主存储区161、转换存储区163和修复存储区165的实施方式。在另一实施方式中，缓冲器135可以具有不包括缓存缓冲器160而仅包括页缓冲器130的结构。因此，在该实施方式中，页缓冲器130可以包括主存储区、转换存储区和修复存储区。
解码电路170响应于从控制逻辑140接收的模式控制信号CTRL_MODE，将转换存储区163用作主存储区或修复存储区。下面参照图9至图28描述解码电路170的更详细的配置和操作。
图8是例示根据本公开的实施方式的缓存缓冲器(例如，图7中所示的缓存缓冲器160)的图。作为示例，在图8中例示了其中主列选择线CSMAIN配置有六条线，并且转换列选择线CSCONV和修复列选择线CSREP各自配置有两条线的实施方式。然而，缓存缓冲器的结构不限于该配置。另选地，在另一实施方式中，缓存缓冲器160可以包括与图8所示不同数量的主列选择线CSMAIN、转换列选择线CSCONV和修复列选择线CSREP。
参照图8，缓存缓冲器160包括多个缓存锁存器166。每个缓存锁存器166可以存储一比特的数据。
每个缓存锁存器166联接到输入/输出线IO<7：0>中的相应的一条输入/输出线，并且联接到列选择线中的相应的一条列选择线。作为示例，第零列选择线CS<0>至第五列选择线CS<5>(即，CS<5：0>)包括在主列选择线CSMAIN中。第六列选择线CS<6>和第七列选择线CS<7>(即，CS<7：6>)包括在转换列选择线CSCONV中。第八列选择线CS<8>和第九列选择线CS<9>(即，CS<9：8>)包括在修复列选择线CSREP中。
例如，位于从底部开始的第一行的缓存锁存器联接到第零输入/输出线IO<0>。位于第二行的缓存锁存器联接到第一输入/输出线IO<1>。
位于第一列的缓存锁存器联接到第零列选择线CS<0>，并且位于第二列的缓存锁存器联接到第一列选择线CS<1>。
图2的半导体存储器装置100可以以一个字节(即，8比特)为单位操作。因此，以8比特为单位执行输入/输出操作。因此，八个缓存锁存器166联接到一列，如图8所示。数据DATA通过输入/输出线IO<7：0>传送。
为了执行顺序操作，可以根据在缓存缓冲器160中增加的列地址来顺序地激活传送到属于主列选择线CSMAIN的第零列选择线至第五列选择线CS<5：0>的信号。
联接到主列选择线CSMAIN的缓存锁存器作为主存储区161操作。联接到修复列选择线CSREP的缓存锁存器作为修复存储区165操作。联接到转换列选择线CSCONV的缓存锁存器作为转换存储区163操作。联接到转换列选择线CSCONV的缓存锁存器根据模式控制信号CTRL_MODE的值而用作主存储区或修复存储区。
当半导体存储器装置100以第一模式(即，正常模式)操作时，模式控制信号CTRL_MODE可以具有值0。联接到转换列选择线CSCONV的缓存锁存器可以与联接到主列选择线CSMAIN的缓存锁存器一起用作主锁存器。当半导体存储器装置100以第二模式(即，测试模式)操作时，模式控制信号CTRL_MODE可以具有值1。联接到转换列选择线CSCONV的缓存锁存器可以与联接到修复列选择线CSREP的缓存锁存器一起用作修复锁存器。
图9是例示根据本公开的实施方式的解码电路(例如，图7中所示的解码电路170)的框图。
参照图9，解码电路170包括列解码器171和列地址发生器173。
列解码器171通过列选择线联接到缓存缓冲器(例如，图8的缓存缓冲器160)。更具体地，列解码器171通过主列选择线CSMAIN联接到主存储区161，通过转换列选择线CSCONV联接到转换存储区163，并且通过修复列选择线CSREP联接到修复存储区165。列解码器171基于从列地址发生器173提供的地址信号对列选择线进行解码。
列地址发生器173通过地址线AX<3：0>联接到列解码器171。列地址发生器173可以基于模式控制信号CTRL_MODE生成通过地址线AX<3：0>发送的地址信号。
当半导体存储器装置100以第一模式(即，正常模式)操作时，模式控制信号CTRL_MODE可以具有值0，并且列地址发生器173可以生成地址信号，使得转换存储区163中所包括的缓存锁存器与主存储区161中所包括的缓存锁存器一起用作主锁存器。当半导体存储器装置100以第二模式(即，测试模式)操作时，模式控制信号CTRL_MODE可以具有值1，并且列地址发生器173可以生成地址信号，使得转换存储区163中所包括的缓存锁存器与修复存储区165中所包括的缓存锁存器一起用作修复锁存器。
由于列选择线的总数在图8所示的示例中是十，因此需要至少四条地址线来执行解码。因此，地址线AX<0>到AX<3>(即，AX<3：0>)的数量是四。当地址线的数量是四时，可以对多达16条列选择线执行解码。
图10是例示根据本公开的实施方式的列解码器(例如，图9中所示的列解码器171)的框图。
参照图10，列解码器171可以包括信号反相器210、选择信号发生器230和时钟同步器250。信号反相器210反相通过地址线AX<3：0>接收的地址信号并将反相地址信号输出至反相地址线AXB<3：0>。选择信号发生器230向选择线SEL<9：0>输出通过解码通过地址线AX<3：0>输入的地址信号和通过反相地址线AXB<3：0>输入的反相地址信号而生成的选择信号。时钟同步器250通过将经由选择线SEL<9：0>输入的选择信号与时钟信号CLK同步来生成列选择信号。
图11是例示根据本公开的实施方式的信号反相器(例如，图10中所示的信号反相器210)的电路图。
参照图11，信号反相器210可以包括四个反相器211、213、215和217。第零反相器211反相施加到第零地址线AX<0>的地址信号，并将反相地址信号输出到第零反相地址线AXB<0>。第一反相器至第三反相器213、215和217分别反相施加到第一地址线至第三地址线AX<3：1>的地址信号，并将反相地址信号分别输出到第一反相地址线至第三反相地址线AXB<3：1>。
图12是例示根据本公开的实施方式的选择信号发生器(例如，图10中所示的选择信号发生器230)的电路图。
参照图12，选择信号发生器230包括十个与(AND)门240至249。每个与门通过解码通过地址线AX<3：0>和反相地址线AXB<3：0>输入的地址信号来使能选择线SEL<9：0>中的任何一条。
关于第零与门240，联接第零反相地址线至第三反相地址线AXB<3：0>作为四个输入。当反相地址信号具有值1111时，即，当地址信号具有值0000时，第零选择线SEL<0>被使能。
关于第一与门241，联接第零地址线AX<0>和第一反相地址线至第三反相地址线AXB<3：1>作为四个输入。当反相地址信号具有值1110时，即，当地址信号具有值0001时，第一选择线SEL<1>被使能。
关于第二与门242，联接第零反相地址线AXB<0>、第一地址线AX<1>以及第二反相地址线和第三反相地址线AXB<3：2>作为四个输入。当反相地址信号具有值1101时，即，当地址信号具有值0010时，第二选择线SEL<2>被使能。
以此方式，选择信号发生器230的十个与门240至249中的每个根据通过地址线AX<3：0>和反相地址线AX<3：0>输入的地址信号使能选择线SEL<9：0>中的任何一条。
图13是示例了根据本公开的实施方式的时钟同步器(例如，图10中所示的时钟同步器250)的电路图。
参照图13，时钟同步器250包括十个与门260至269。每个门接收选择线SEL<9：0>中的相应选择线和时钟信号CLK作为输入。因此，每个与门通过使经由选择线SEL<9：0>施加的选择信号与时钟信号CLK同步来使能列线CS<9：0>中的任何一条。
图14是示例了根据本公开的实施方式的列地址发生器(例如，图9中所示的列地址发生器173)的框图。
参照图14，列地址发生器173包括主地址发生器310、修复地址发生器330、多路复用器(MUX)350、修复寄存器370和修复使能确定器390。
主地址发生器310通过主地址线AXI<2：0>输出主地址信号。更具体地，主地址发生器310可以接收时钟信号和模式控制信号CTRL_MODE，并且生成根据时钟信号顺序增加的主地址信号。
修复地址发生器330基于修复寄存器370中存储的修复信息和模式控制信号CTRL_MODE生成修复地址，并将修复地址输出到修复地址线AXR<3：0>。修复寄存器370可以包括多个寄存器，并输出修复信息。然后，输出的修复信息通过修复寄存器线REPB<3：0>传送到修复地址发生器330。
修复使能确定器390基于从修复寄存器370输出的修复信息生成修复使能信号REP_EN。修复使能信号REP_EN被传送到多路复用器350。多路复用器350基于修复使能信号REP_EN将主地址信号和修复地址信号中的任何一个输出到地址线AX<3：0>。
当修复使能信号REP_EN具有逻辑低值时，多路复用器350将通过主地址线AXI<2：0>接收的主地址信号输出到地址线AX<3：0>。当修复使能信号REP_EN具有逻辑高值时，多路复用器350将通过修复地址线AXR<3：0>接收的修复地址信号输出到地址线AX<3：0>。
图15是例示根据本公开的实施方式的主地址发生器(例如，图14中所示的主地址发生器310)的框图。
参照图15，主地址发生器310可以包括列计数器311和计数使能信号发生器313。列计数器311基于时钟信号CLK生成在每个时钟周期中顺序增加1的主地址信号。列计数器311将主地址信号输出到主地址线AXI<2：0>。更具体地，列计数器311可以基于从计数使能信号发生器313输出的计数使能信号COUNT_EN生成从值0顺序增加到特定结束值的主地址信号。结束值可以基于模式控制信号CTRL_MODE确定。
计数使能信号发生器313基于从列计数器311输出的主地址信号生成计数使能信号COUNT_EN。计数使能信号COUNT_EN可以是用于控制列计数器311的计数操作的信号。
在计数使能信号COUNT_EN正被使能的同时，列计数器311基于时钟信号CLK将主地址信号的值顺序增加1。当主地址信号达到特定值时，计数使能信号发生器313使计数使能信号COUNT_EN去激活。当计数使能信号COUNT_EN被去激活时，列计数器311不增加主地址信号的值，而是保持主地址信号的值。
基于模式控制信号CTRL_MODE确定主地址信号的使计数使能信号COUNT_EN去激活的值。
再次参照图8与图15，当模式控制信号CTRL_MODE具有值0时，转换存储区163用作主存储区。因此，转换列选择线CSCONV(即，联接到转换存储区163的第六列选择线和第七列选择线CS<7：6>)要由主地址信号解码。列计数器的值要从0增加到7，使得能够解码第七列选择线CS<7>。因此，计数使能信号发生器313在主地址信号达到值7时使计数使能信号COUNT_EN去激活。当模式控制信号CTRL_MODE具有值0时，列计数器311在每个时钟周期中使主地址信号从0到7顺序增加1，并且在7之后，主地址信号不再增加。
当模式控制信号CTRL_MODE具有值0时，主地址发生器310生成用于选择主列选择线CSMAIN和转换列选择线CSCONV的主地址信号。另外，修复地址发生器330生成用于选择修复列选择线CSREP的修复地址信号。
当模式控制信号CTRL_MODE具有值1时，转换存储区163用作修复存储区。因此，转换列选择线CSCONV(即，联接到转换存储区163的第六列选择线和第七列选择线CS<7：6>)要由修复地址信号解码。列计数器的值要从0增加到5，使得第六列选择线和第七列选择线CS<7：6>不被解码。因此，计数使能信号发生器313在主地址信号达到值5时使计数使能信号COUNT_EN去激活。当模式控制信号CTRL_MODE具有值1时，列计数器311在每个时钟周期中使主地址信号从0到5顺序增加1，并且在5之后，主地址信号不再增加。
也就是说，当模式控制信号CTRL_MODE具有值1时，主地址发生器310生成用于选择主列选择线CSMAIN的主地址信号。另外，修复地址发生器330生成用于选择转换列选择线CSCONV和修复列选择线CSREP的修复地址信号。
图16是例示根据本公开的实施方式的列计数器(例如，图15中所示的列计数器311)的框图。
参照图16，列计数器311包括多路复用器(MUX)410和第一触发器至第三触发器420、430和440。多路复用器410接收第一触发器420的反相输出QB<0>并且联接到第零主地址线AXI<0>。第一触发器420的输入端D联接到多路复用器410的输出端。第一触发器420的非反相输出端Q联接到第零主地址线AXI<0>。反相输出QB<0>联接到第二触发器430的时钟输入端CLK。
第二触发器430的输入端D联接到反相输出QB<1>。第二触发器430的非反相输出端Q联接到第一主地址线AXI<1>。第二触发器430的反相输出QB<1>联接到
第三触发器440的时钟输入端CLK。
第三触发器440的输入端D联接到反相输出QB<2>。第三触发器440的非反相输出端Q联接到第二主地址线AXI<2>。
当计数使能信号COUNT_EN被激活时，多路复用器410将施加到第零主地址线AXI<0>的第零主地址信号传送到第一触发器420的输入端D。因此，通过主地址线AXI<2：0>输出的主地址信号根据时钟信号CLK的周期增加1。
当计数使能信号COUNT_EN被去激活时，多路复用器410将第一触发器420的反相输出QB<0>传送到第一触发器420的输入端D。因此，通过主地址线AXI<2：0>输出的主地址信号没有增加而是被保持。
图17是例示根据本公开的实施方式的计数使能信号发生器(例如，图15中所示的计数使能信号发生器313)的框图。
参照图17，计数使能信号发生器313包括计数结束控制信号发生器450和逻辑乘运算器460。计数结束控制信号发生器450基于模式控制信号CTRL_MODE生成计数参考信号，并通过计数参考线AX_E<2：0>输出计数参考信号。更具体地，计数使能信号发生器313可以通过基于模式控制信号CTRL_MODE选择第一计数值或第二计数值来生成计数参考信号。逻辑乘运算器460通过对经由计数参考线AX_E<2：0>输入的计数参考信号的每比特值执行逻辑乘运算来生成计数使能信号COUNT_EN。
图18A和图18B是例示根据本公开的实施方式的计数结束控制信号发生器(例如，图17中所示的计数结束控制信号发生器450)的框图。
参照图18A，计数结束控制信号发生器450包括多路复用器(MUX)470a。多路复用器470a的输入端联接到第一线和第二线。第一线包括第零主地址线至第二主地址线AXI<0>、AXI<1>和AXI<2>。第二线包括第零主地址线AXI<0>、第一反相主地址线AXIB<1>和第二主地址线AXI<2>。多路复用器470a基于模式控制信号CTRL_MODE将第一线或第二线联接到计数参考线AX_E<2：0>。
当模式控制信号CTRL_MODE具有值0时，多路复用器470a将第一线(即，第零主地址线到第二主地址线AXI<0>、AXI<1>和AXI<2>)联接到计数参考线AX_E<2：0>。当模式控制信号CTRL_MODE具有值1时，多路复用器470a将第二线(即，第零主地址线AXI<0>、第一反相主地址线AXIB<1>和第二主地址线AXI<2>)联接到计数参考线AX_E<2：0>。
图18B例示了等同于图18A中所示的附图的框图。图18B中所示的计数结束控制信号发生器470b相当于图18A所示的多路复用器470a。
参照图18A和图18B，当模式控制信号CTRL_MODE具有值0时，第零计数参考线AX_E<0>联接到第零主地址线AXI<0>。当模式控制信号CTRL_MODE具有值1时，第零计数参考线AX_E<0>也联接到第零主地址线AXI<0>。
当模式控制信号CTRL_MODE具有值0时，第一计数参考线AX_E<1>联接到第一主地址线AXI<1>。当模式控制信号CTRL_MODE具有值1时，第一计数参考线AX_E<1>联接到第一反相主地址线AXIB<1>。
当模式控制信号CTRL_MODE具有值0时，第二计数参考线AX_E<2>联接到第二主地址线AXI<2>。当模式控制信号CTRL_MODE具有值1时，第二计数参考线AX_E<2>也联接到第二主地址线AXI<2>。
图19是例示根据本公开的实施方式的逻辑乘运算符(例如，图17中所示的逻辑乘运算符460)的图。
参照图19，逻辑乘运算器460可以配置有与非(NAND)门480。只有当第零计数参考线至第二计数参考线AX_E<2：0>的值都是1时，与非门480才使计数使能信号COUNT_EN去激活。否则，与非门480激活计数使能信号COUNT_EN。参照图18A、图18B和图19一起描述此操作。
当模式控制信号CTRL_MODE具有值0时，第零参考计数线AX_E<0>联接到第零主地址线AXI<0>，第一计数参考线AX_E<1>联接到第一主地址线AXI<1>，并且第二计数参考线AX_E<2>联接到第二主地址线AXI<2>。因此，当通过第零主地址线至第二主地址线AXI<2：0>施加的主地址信号具有值111时，与非门480使计数使能信号COUNT_EN去激活。换句话说，当通过第零主地址线至第二主地址线AXI<2：0>施加的主地址信号具有值7时，计数使能信号COUNT_EN被去激活，否则被激活。
参照图19与图15，当模式控制信号CTRL_MODE具有值0时，计数使能信号发生器313在主地址信号具有值7时激活计数使能信号，并且在主地址信号变为值7时列计数器311停止计数操作并保持主地址信号。
当模式控制信号CTRL_MODE具有值1时，第零计数参考线AX_E<0>联接到第零主地址线AX1<0>，第一计数参考线AX_E<1>联接到第一反相主地址线AXIB<1>，并且第二计数参考线AX_E<2>联接到第二主地址线AXI<2>。因此，当通过第零主地址线至第二主地址线AXI<2：0>施加的主地址信号具有值101时，与非门480使计数使能信号COUNT_EN去激活。换句话说，当通过第零主地址线到第二主地址线AXI<2：0>施加的主地址信号具有值5时，计数使能信号COUNT_EN被去激活，否则被激活。
参照图19与图15，当模式控制信号CTRL_MODE具有值1时，计数使能信号发生器313在主地址信号具有值5时激活计数使能信号，并且在主地址信号变为值5时，列计数器311停止计数操作并保持主地址信号。
图20是例示根据本公开的实施方式的修复寄存器(例如，图14中所示的修复寄存器370)的框图。
参照图20，修复寄存器370包括第零修复寄存器到第三修复寄存器610、611、612和613。
当模式控制信号CTRL_MODE具有值0时，图7的转换存储区163可以用作主存储区。因此，仅两条列选择线CS<9：8>用作修复线。因此，当模式控制信号CTRL_MODE具有值0时，图14的修复寄存器370中所包括的四个修复寄存器610、611、612和613当中仅两个修复寄存器用于修复。
当模式控制信号CTRL_MODE具有值1时，转换存储区163可以用作修复存储区。因此，联接到转换存储区163的第六列选择线和第七列选择线CS<7：6>以及联接到修复存储区的第八列选择线和第九列选择线CS<9：8>全部用作修复线。因此，当模式控制信号CTRL_MODE具有值1时，修复寄存器370中所包括的四个修复寄存器610、611、612和613全部用于修复。
图21是例示根据修复寄存器中所存储的值修复主地址线的操作的时序图。
参照图20和图21一起描述修复操作。
作为示例，值1存储在图20中所示的第零修复寄存器610中，值3存储在图20所示的第一修复寄存器611中，并且值5存储在图20所示的第二修复寄存器612中。这意味着用第零修复线修复第一主地址线AXI<1>，用第一修复线修复第三主地址线AXI<3>，并且用第二修复线修复第五主地址线AXI<5>。
通过主地址线AXI<2：0>传送的主地址信号根据时钟周期从0开始顺序增加1。修复线REPB<3：0>中的每条修复线在修复寄存器610、611、612和613中的相应一个修复寄存器中存储的值等于由主地址信号表示的值时被使能为逻辑低值。
图22是例示根据本公开的实施方式的修复地址发生器(例如，图14中所示的修复地址发生器330)的框图。
参照图22，修复地址发生器330包括用于通过对经由修复线REPB<3：0>施加的修复信号进行编码来生成修复地址信号的电路。为此，修复地址发生器330包括执行下表1所示的编码操作的多个与门621、622、623、624和625以及多路复用器626和627。修复地址信号通过修复地址线AXR<3：0>输出。在图22中，VCC表示逻辑高值(即，值1)。
表1
根据图22所示的电路，当模式控制信号具有值0时，仅第二修复寄存器612和第三修复寄存器613中存储的值用于修复。当模式控制信号具有值1时，第零修复寄存器至第三修复寄存器610、611、612和613中所存储的值全部用于修复。
以下更详细地描述图22所示电路的操作。在参照图20描述的示例中，第零修复寄存器610存储值1，第一修复寄存器611存储值3，第二修复寄存器612存储值5，并且第三修复寄存器613不存储值。当模式控制信号具有值0时，修复寄存器线REPB<3：0>和修复地址线AXR<3：0>根据主地址线AXI<2：0>的主地址信号表示的值的逻辑值如下表2所示。由于模式控制信号具有值0，因此主地址线AXI<2：0>的主地址信号可以具有0到7的值，如参照图8所述。
表2
AXI<2:0> 0 1 2 3 4 5 6 7
REPB<0> 1 0 1 1 1 1 1 1
REPB<1> 1 1 1 0 1 1 1 1
REPB<2> 1 1 1 1 1 0 1 1
REPB<3> 1 1 1 1 1 1 1 1
AXR<0> 1 1 1 1 1 0 1 1
AXR<1> 1 1 1 1 1 0 1 1
AXR<2> 1 1 1 1 1 0 1 1
AXR<3> 1 1 1 1 1 1 1 1
AXR<3:0> 15(X) 15(X) 15(X) 15(X) 15(X) 8(0) 15(X) 15(X)
在表2中，当修复地址线AXR<3：0>具有值15时，图23中所示的修复使能确定器390将修复使能信号RED_EN禁用为低值。因此，在表2中，在修复操作中仅使用修复地址线AXR<3：0>中的值8。
当模式控制信号具有值1时，修复寄存器线REPB<3：0>和修复地址线AXR<3：0>根据主地址线AXI<2：0>的主地址信号表示的值的逻辑值如下表3所示。由于模式控制信号具有值1，因此主地址线AXI<2：0>的主地址信号可以具有0到5的值，如下参照图8所述。
表3
AXI<2:0> 0 1 2 3 4 5
REPB<0> 1 0 1 1 1 1
REPB<1> 1 1 1 0 1 1
REPB<2> 1 1 1 1 1 0
REPB<3> 1 1 1 1 1 1
AXR<0> 1 0 1 1 1 0
AXR<1> 1 1 1 1 1 0
AXR<2> 1 1 1 1 1 0
AXR<3> 1 0 1 0 1 1
AXR<3:0> 15(X) 6(0) 15(X) 7(0) 15(X) 8(0)
参照表2和表3中所示的修复地址线AXR<3：0>的项，能够看出第零修复寄存器610和第一修复寄存器611的值在模式控制信号具有值0时不用于修复，但是在模式控制信号具有值1时用于修复。
图22所示的电路仅仅是示例性的；可以使用各种其他类型的电路来构成执行表1中所示的操作的修复地址发生器330。
图23是例示根据本公开的实施方式的修复使能确定器(例如，图14中所示的修复使能确定器390)的框图。
参照图23，修复使能确定器390包括两个与非门631和633以及多路复用器(MUX)635。
当模式控制信号具有值0时，多路复用器635输出第一与非门631的输出作为修复使能信号RED_EN。当第二修复寄存器线REPB<2>或第三修复寄存器线REPB<3>中的任一个被使能为低值时，修复使能信号RED_EN被使能为高值。
当模式控制信号具有值1时，多路复用器635输出第二与非门633的输出作为修复使能信号RED_EN。当第零修复寄存器线REPB<0>至第三修复寄存器线REPB<3>中的任何一个被使能为低值时，修复使能信号RED_EN被使能为高值。
参照图24以及表2和图23，当模式控制信号的值为0时，主地址线AXI<2：0>的主地址信号、第二修复线REPB<2>和第三修复线REPB<3>的信号、修复使能信号RED_EN、修复地址线AXR<3：0>的信号、以及最终被解码的地址线AX<3：0>的信号的关系在表4中示出。
表4
AXI<2:0> 0 1 2 3 4 5 6 7
REPB<2> 1 1 1 1 1 0 1 1
REPB<3> 1 1 1 1 1 1 1 1
RED_EN 0 0 0 0 0 1 0 0
AXR<3:0> 15(X) 15(X) 15(X) 15(X) 15(X) 8(0) 15(X) 15(X)
AX<3:0> 0 1 2 3 4 8 6 7
如表4所示，仅当修复使能信号RED_EN被使能时，才使用修复地址线AXR<3：0>的信号。
参照图24以及表3和图23，当模式控制信号具有值1时，主地址线AXI<2：0>的主地址信号、第零修复线至第三修复线REPB<3：0>的信号、修复使能信号RED_EN、修复地址线AXR<3：0>的信号、以及最终被解码的地址线AX<3：0>的信号的关系在表5中示出。
表5
AXI<2:0> 0 1 2 3 4 5
REPB<0> 1 0 1 1 1 1
REPB<1> 1 1 1 0 1 1
REPB<2> 1 1 1 1 1 0
REPB<3> 1 1 1 1 1 1
RED_EN 0 1 0 1 0 1
AXR<3:0> 15(X) 6(0) 15(X) 7(0) 15(X) 8(0)
AX<3:0> 0 6 2 7 4 8
图24是例示由地址线表示的信号的时序图。
参照图24，例示了由地址线AX<3：0>表示的信号的值和根据其的每条地址线的输出值。当地址信号具有值0时，第零地址线AX<0>至第三地址线AX<3>可以全部传送低值。当地址信号具有值1时，第零地址线AX<0>可以传送值1，并且第一地址线AX<1>至第三地址线AX<3>可以全部传送逻辑低值(即，值0)。以这种方式，可以表示地址线AX<0>到AX<3>的输出值与地址信号的关系。
图25是例示模式控制信号具有值0并且半导体存储器装置不执行修复操作的情况的时序图。例如，在图25所示的示例中，在修复寄存器中不存储任何值。例如，图25例示了计数使能信号COUNT_EN、传送到主地址线AXI<2：0>的主地址信号、修复使能信号RED_EN、传送到修复地址线AXR<3：0>的修复地址信号、时钟信号CLK、传送到地址线AX<3：0>的地址信号、传送到第零列选择线CS<0>至第九列选择线CS<9>的列选择信号、以及数据信号DATA。数据信号DATA可以包括1个字节，即，每个时钟周期8个比特。
由于模式控制信号具有值0，所以如参照图片7至图19所述，当传送到主地址线AXI<2：0>的主地址信号表示值7时，计数使能信号COUNT_EN可以被去激活为逻辑低值。在主地址信号表示0到6的值的同时，计数使能信号COUNT_EN可以在激活状态下保持逻辑高值。
由于未执行修复操作，因此修复使能信号RED_EN在去激活状态下保持逻辑低值。因此，修复地址线AXR<3：0>可以不具有任何值。
由于修复使能信号RED_EN保持去激活状态，所以传送到地址线AX<3：0>的地址信号可以具有与传送到主地址线AXI<2：0>的主地址信号相同的值。
因此，当传送到地址线AX<3：0>的地址信号具有值0时，第零列选择信号被激活，使得第零数据D0存储在联接到第零列选择线CS<0>的缓存锁存器中。
当传送到地址线AX<3：0>的地址信号具有值1时，第一列选择信号被激活，使得第一数据D1存储在联接到第一列选择线CS<1>的缓存锁存器中。
以此方式，第七数据D7存储在联接到第七列选择线CS<7>的缓存锁存器中。随后，第八数据D8至第十一数据D11可以不存储在缓存锁存器中。另选地，在处理存储在缓存锁存器中的第零数据D0至第七数据D7之后，可以将第八数据D8至第十一数据D11存储在缓存锁存器中。
图26是例示模式控制信号具有值0并且半导体存储器装置执行修复操作的情况的时序图。例如，图26例示了当在图20的第零修复寄存器610中存储有值1，第一修复寄存器611中存储有值3，第二修复寄存器612中存储有值5，并且第三修复寄存器613中没有存储任何值时的修复操作。
由于模式控制信号具有值0，因此如参照图17至图19所述，当传送到主地址线AXI<2：0>的主地址信号表示值7时，计数使能信号COUNT_EN可以被去激活为逻辑低值。在主地址信号表示0到6的值的同时，计数使能信号COUNT_EN可以在激活状态下保持逻辑高值。
由于执行修复操作，因此当通过主地址线AXI<2：0>传送的主地址信号具有与第二修复寄存器612或第三修复寄存器613中所存储的值相等的值时，修复使能信号RED_EN被激活。在上述示例中，假设了在第二修复寄存器612中存储有值5并且在第三修复寄存器613中没有存储任何值的情况。因此，当主地址信号具有值5时，修复使能信号RED_EN被激活。
当修复使能信号RED_EN被激活时，通过修复地址线AXR<3：0>传送修复地址信号。修复地址信号具有表示由相应修复寄存器指示的列选择线的值，如参照图22和表1所述。
更具体地，在图26中，当主地址信号具有值5时，修复使能信号RED_EN被激活。因此，修复地址信号具有表示由第二修复寄存器612指示的列选择线的值8。由于修复使能信号RED_EN被激活，因此图14的多路复用器350将修复地址信号传送到地址线AX<3：0>。因此，地址信号也具有值8。第八列选择线CS<8>而不是第五列选择线CS<5>被激活，并且第五数据D5被存储在联接到第八列选择线CS<8>的缓存锁存器(即，修复存储区165的缓存锁存器)中。
随后，当主地址信号变为值6时，修复使能信号被去激活。因此，图14的多路复用器350将主地址信号传送到地址线AX<3：0>，并且地址信号具有值6。第六数据D6存储在联接到第六列选择线CS<6>的缓存锁存器(即，主存储区161的缓存锁存器)中。
后续时间的操作与图25中所示的操作相同。图26中所示的操作与通过上述表4描述的操作基本相同。
参照图25和图26，当模式控制信号CTRL_MODE具有值0时，联接到转换存储区163的缓存锁存器的第六列选择线CS<6>和第七列选择线CS<7>与联接到主存储区161的缓存锁存器的第零列选择线CS<0>到第五列选择线CS<5>相同地操作。因此，当模式控制信号CTRL_MODE具有值0时，缓存缓冲器160的转换存储区163可以作为主存储区161操作。
图27是例示模式控制信号具有值1并且半导体存储器装置不执行修复操作的情况的时序图。例如，在图27所示的示例中，在修复寄存器中不存储任何值。
由于模式控制信号具有值1，所以如参照图17至图19所述，当传送到主地址线AXI<2：0>的主地址信号表示值5时，计数使能信号COUNT_EN可以被去激活为逻辑低值。在主地址信号表示0到4的值的同时，计数使能信号COUNT_EN可以在激活状态下保持逻辑高值。
由于未执行修复操作，因此修复使能信号RED_EN在非激活状态下保持逻辑低值。因此，修复地址线AXR<3：0>可以不具有任何值。
由于修复使能信号RED_EN保持去激活状态，所以传送到地址线AX<3：0>的地址信号可以具有与传送到主地址线AXI<2：0>的主地址信号相同的值。
因此，当传送到地址线AX<3：0>的地址信号具有值0时，第零列选择信号被激活，使得第零数据D0存储在联接到第零列选择线CS<0>的缓存锁存器中。
当传送到地址线AX<3：0>的地址信号具有值1时，第一列选择信号被激活，使得第一数据D1存储在联接到第一列选择线CS<1>的缓存锁存器中。
以此方式，第五数据D5存储在联接到第五列选择线CS<5>的缓存锁存器中。随后，第六数据D6到第十一数据D11可以不存储在缓存锁存器中。另选地，在缓存锁存器中存储的第零数据D0至第五数据D5被处理之后，可以将第六数据D6至第十一数据D11存储在缓存锁存器中。
图28是例示模式控制信号具有值1并且半导体存储器装置执行修复操作的情况的时序图。例如，图28例示了当图20的第零修复寄存器610中存储有值1，第一修复寄存器611中存储有值3，第二修复寄存器612中存储有值5，并且第三修复寄存器613中没有存储任何值时的修复操作。
由于模式控制信号具有值1，因此如参照图17至图19所述，当传送到主地址线AXI<2：0>的主地址信号表示值5时，计数使能信号COUNT_EN可以被去激活为逻辑低值。在主地址信号表示0到4的值的同时，计数使能信号COUNT_EN可以在激活状态下保持逻辑高值。
由于执行修复操作，因此当通过主地址线AXI<2：0>传送的主地址信号具有与第零修复寄存器610至第三修复寄存器613中所存储的值相等的值时，修复使能信号RED_EN被激活。也就是说，当主地址信号变为1、3和5时，修复使能信号RED_EN被激活。
当修复使能信号RED_EN被激活时，通过修复地址线AXR<3：0>传送修复地址信号。修复地址信号具有表示由相应修复寄存器指示的列选择线的值，如参照图22和表1所述。
更具体地，在图28中，当主地址信号具有值1时，修复使能信号RED_EN被激活。因此，修复地址信号具有表示由第零修复寄存器610指示的列选择线的值6。由于修复使能信号RED_EN被激活，因此图14的多路复用器350将修复地址信号传送到地址线AX<3：0>。因此，地址信号也具有值6。第六列选择线CS<6>而不是第一列选择线CS<1>被激活，并且第一数据D1被存储在联接到第六列选择线CS<6>的缓存锁存器(即，转换存储区163的缓存锁存器)中。
随后，当主地址信号变为值2时，修复使能信号RED_EN被去激活。因此，图14的多路复用器350将主地址信号传送到地址线AX<3：0>，并且地址信号具有值2。第二数据D2存储在联接到第二列选择线CS<2>的缓存锁存器(即，主存储区161的缓存锁存器)中。
随后，当主地址信号具有值3时，修复使能信号RED_EN被激活，使得修复地址信号被传送到地址线AX<3：0>。因此，地址信号具有值7。
随后，当主地址信号具有值4时，修复使能信号RED_EN被去激活。因此，图14的多路复用器350将主地址信号传送到地址线AX<3：0>，并且地址信号具有值4。
随后，当主地址信号具有值5时，修复使能信号RED_EN被激活，使得修复地址信号被传送到地址线AX<3：0>。因此，地址信号具有值8。当主地址信号具有值5时，计数使能信号EN被去激活。图28的操作与通过上述表5描述的操作基本相同。
参照图27和图28，联接到转换存储区163的缓存锁存器的第六列选择线CS<6>和第七列选择线CS<7>与联接到修复存储区165的缓存锁存器的第八列选择线CS<8>和第九列选择线CS<9>相同地操作。然后，当模式控制信号具有值1时，缓存缓冲器160的转换存储区163可以作为修复存储区165操作。
如上所述，半导体存储器装置100的缓存缓冲器160包括主存储区161、转换存储区163和修复存储区165。半导体存储器装置100的解码电路170基于模式控制信号CTRL_MODE控制转换存储区163以作为主存储区161或修复存储区165中的一个操作。因此，可以更高效地使用半导体存储器装置100的缓存缓冲器160和存储器单元阵列110。
图29是例示包括根据本公开的实施方式的半导体存储器装置(例如，图2中所示的半导体存储器装置100)的存储器***1000的框图。
参照图29，存储器***1000包括半导体存储器装置100和控制器1100。
半导体存储器装置100可以如参照图1至图28所述的那样配置和操作。
控制器1100联接到主机和半导体存储器装置100。控制器1100被配置为响应于来自主机的请求访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置为提供半导体存储器装置100和主机之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理器1120的工作存储器、半导体存储器装置100和主机之间的缓存存储器、以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理器1120控制控制器1100的整体操作。
主机接口1130包括用于在主机和控制器1100之间交换数据的协议。在实施方式中，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、PCI-快速(PCI-e或PCIe)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议之类的各种接口协议中的至少一种与主机通信。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口1140可以包括NAND接口或NOR接口。
纠错块1150被配置为通过使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据的错误。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以构成存储卡，诸如PC卡(例如，个人计算机存储卡国际协会(PCMCIA)卡)、紧凑型闪存(CF)卡、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或微型MMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中以构成半导体驱动器(例如，固态驱动器(SSD))。半导体驱动器SSD包括被配置为在半导体存储器中存储数据的储存装置。如果存储器***1000用作半导体驱动器SSD，则可以显著改善联接到存储器***1000的主机的操作速度。
作为另一示例，存储器***1000可以被提供为诸如以下各项的电子装置的各种组件之一：计算机、超移动PC(UMPC)、工作站、网络本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数码相机、三维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置、或构成计算***的各种组件之一。
在实施方式中，半导体存储器装置100或存储器***1000可以以各种形式封装。例如，半导体存储器装置100或存储器***1000可以以诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)之类的方式封装。
图30是例示根据本公开的实施方式的存储器***(例如，图29中所示的存储器***1000)的应用示例的框图。
参照图30，存储器***2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被分成多个组。
例如，图30例示了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图2描述的半导体存储器装置100相同地配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200与参照图29描述的控制器1100相同地配置。控制器2200被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
在图30中，描述了多个半导体存储器芯片联接到一个通道的情况。然而，应该理解，存储器***2000可以变型为使得一个半导体存储器芯片联接到一个通道。
图31是例示包括根据本发明实施方式的参照图30描述的存储器***2000的计算***3000的框图。
参照图31，计算***3000包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000通过***总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据存储在存储器***2000中。
例如，图31例示了半导体存储器装置2100通过控制器2200联接到***总线3500。然而，半导体存储器装置2100可以直接联接到***总线3500。控制器2200的功能可以由CPU3100和RAM 3200执行。
例如，图31例示了提供有参照图30描述的存储器***2000。然而，存储器***2000可以由参照图29描述的存储器***1000代替。在实施方式中，计算***3000可以被配置为包括参照图29描述的存储器***1000和参照图30描述的存储器***2000二者。
根据本公开的实施方式，提供了能够灵活地使用缓存缓冲器的局部区域的解码电路和具有该解码电路的半导体存储器装置。
虽然已经参考本公开的某些实施方式示出并描述了本公开，但是本领域技术人员根据本公开的教导将理解，在不脱离由所附权利要求及其等同物限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种变型。因此，本发明的范围不应限于上述实施方式，而应由所附权利要求及其等同物确定。
在上述实施方式中，可以选择性地执行步骤或者可以省略一部分步骤。在每个实施方式中，步骤并非必须按照所描述的顺序执行，并且可以重新排列。在本说明书和附图中公开的实施方式仅是为了便于理解本公开的示例，并且本发明不限于此。也就是说，对于本领域技术人员显而易见的是，可以在本公开的技术范围的基础上做出各种变型。
尽管这里使用了特定术语，但它们仅用于解释本公开的实施方式。因此，本发明不限于上述实施方式，因为在本公开的精神和范围内可以有许多变型，所有这些变型都包含在本发明的范围内(只要它们落入权利要求的范围内)。
相关申请的交叉引用
本申请要求于2018年11月5日提交的韩国专利申请No.10-2018-0134684，其全部内容通过引用合并于此。

Claims (15)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
缓冲器，所述缓冲器联接到所述存储器单元阵列，所述缓冲器包括第一存储区、第二存储区和转换存储区；
控制逻辑，所述控制逻辑被配置为输出表示所述缓冲器的操作模式的模式控制信号；以及
解码电路，所述解码电路联接到所述缓冲器并且被配置为：
接收所述模式控制信号；
当所述模式控制信号指示第一模式时，控制所述缓冲器的操作以使用所述第一存储区和所述转换存储区作为主存储区并且使用所述第二存储区作为修复存储区；并且
当所述模式控制信号指示第二模式时，控制所述缓冲器的操作以使用所述第一存储区作为所述主存储区并且使用所述第二存储区和所述转换存储区作为所述修复存储区。
2.根据权利要求1所述的半导体存储器装置，其中，所述解码电路包括：
列地址发生器，所述列地址发生器被配置为基于所述模式控制信号来生成地址信号；以及
列解码器，所述列解码器通过列选择线联接到所述缓冲器，并被配置为基于所述地址信号来解码所述列选择线。
3.根据权利要求2所述的半导体存储器装置，其中，所述列选择线包括联接到所述第一存储区的第一列选择线、联接到所述第二存储区的第二列选择线、以及联接到所述转换存储区的转换列选择线。
4.根据权利要求3所述的半导体存储器装置，其中，所述列解码器包括：
信号反相器，所述信号反相器被配置为通过对所述地址信号进行反相来生成反相地址信号；
选择信号发生器，所述选择信号发生器被配置为通过解码所述地址信号和所述反相地址信号来生成选择信号；以及
时钟同步器，所述时钟同步器被配置为通过使所述选择信号与时钟信号同步来生成用于选择所述列选择线的列选择信号。
5.根据权利要求3所述的半导体存储器装置，其中，所述列地址发生器包括：
主地址发生器，所述主地址发生器被配置为生成根据时钟信号顺序增加的主地址信号；
修复寄存器，所述修复寄存器被配置为存储修复信息；
修复地址发生器，所述修复地址发生器被配置为基于所述修复信息来生成修复地址信号；
修复使能确定器，所述修复使能确定器被配置为基于所述修复信息来生成修复使能信号；以及
多路复用器，所述多路复用器被配置为基于所述修复使能信号而输出所述主地址信号和所述修复地址信号中的一者作为所述地址信号。
6.根据权利要求5所述的半导体存储器装置，其中，所述主地址发生器包括：
计数使能信号发生器，所述计数使能信号发生器被配置为基于所述模式控制信号来生成用于确定所述主地址信号的结束值的计数使能信号；以及
列计数器，所述列计数器被配置为基于所述计数使能信号来生成从初始值顺序增加到所述结束值的所述主地址信号。
7.根据权利要求6所述的半导体存储器装置，其中，所述计数使能信号发生器包括：
计数结束控制信号发生器，所述计数结束控制信号发生器被配置为通过基于所述模式控制信号选择第一计数值和第二计数值中的一个来生成计数参考信号；以及
逻辑乘运算器，所述逻辑乘运算器被配置为通过对所述计数参考信号中所包括的比特值执行逻辑乘运算来生成所述计数使能信号。
8.根据权利要求7所述的半导体存储器装置，其中，所述缓冲器包括页缓冲器。
9.根据权利要求7所述的半导体存储器装置，其中，所述缓冲器包括缓存缓冲器。
10.一种解码电路，该解码电路包括：
列解码器，所述列解码器联接到包括主列选择线、转换列选择线和修复列选择线的列选择线，以选择与地址信号对应的列选择线；以及
列地址发生器，所述列地址发生器被配置为基于模式控制信号来生成所述地址信号，使得联接到所述转换列选择线的转换存储区作为主存储区和修复存储区中的一者操作，
其中，所述列地址发生器包括：
主地址发生器，所述主地址发生器被配置为生成根据时钟信号顺序增加的主地址信号；
修复地址发生器，所述修复地址发生器被配置为基于修复信息来生成修复地址信号；
修复使能确定器，所述修复使能确定器被配置为基于所述修复信息来生成修复使能信号；以及
多路复用器，所述多路复用器被配置为基于所述修复使能信号而输出所述主地址信号和所述修复地址信号中的一者作为所述地址信号。
11.根据权利要求10所述的解码电路，其中，当所述模式控制信号指示第一模式时，
所述主地址发生器生成用于选择所述主列选择线和所述转换列选择线的所述主地址信号，并且
所述修复地址发生器生成用于选择所述修复列选择线的所述修复地址信号。
12.根据权利要求10所述的解码电路，其中，当所述模式控制信号指示第二模式时，
所述主地址发生器生成用于选择所述主列选择线的所述主地址信号，并且
所述修复地址发生器生成用于选择所述转换列选择线和所述修复列选择线的所述修复地址信号。
13.根据权利要求10所述的解码电路，其中，所述主地址发生器包括：
计数使能信号发生器，所述计数使能信号发生器被配置为基于所述模式控制信号来生成用于确定所述主地址信号的结束值的计数使能信号；以及
列计数器，所述列计数器被配置为基于所述计数使能信号来生成从初始值顺序增加到所述结束值的所述主地址信号。
14.根据权利要求13所述的解码电路，其中，所述计数使能信号发生器包括：
计数结束控制信号发生器，所述计数结束控制信号发生器被配置为通过基于所述模式控制信号选择第一计数值和第二计数值中的一个来生成计数参考信号；以及
逻辑乘运算器，所述逻辑乘运算器被配置为通过对所述计数参考信号中所包括的比特值执行逻辑乘运算来生成所述计数使能信号。
15.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列；
多个锁存器，所述多个锁存器联接到所述存储器单元阵列，所述多个锁存器包括第一锁存器子集、第二锁存器子集和第三锁存器子集；
控制逻辑，所述控制逻辑被配置为输出指示所述半导体存储器装置以正常模式和测试模式中的一者操作的模式控制信号；以及
解码电路，所述解码电路联接到所述多个锁存器并被配置为：
接收所述模式控制信号，
当所述模式控制信号指示所述正常模式时，采用所述第一锁存器子集和所述第二锁存器子集作为主锁存器并且采用所述第三锁存器子集作为修复锁存器，并且
当所述模式控制信号指示所述测试模式时，采用所述第一锁存器子集作为所述主锁存器并且采用所述第二锁存器子集和所述第三锁存器子集作为所述修复锁存器。
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