CN109473477A - 半导体装置 - Google Patents

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Abstract

本发明提供一种能够改善低导通电阻化和抑制栅极阈值电压降低的均衡的半导体装置。在n型电流扩散区(3)的内部，设置覆盖沟槽(栅极沟槽)(7)的底面的第一p+型区(21)。另外，在n型电流扩散区(3)的内部，在相邻的沟槽之间，设置与第一p+型区分开且与p型基区(4)相接的第二p+型区(22)。在p型基区的内部，在沟槽的侧壁附近，以与沟槽的侧壁分开预定距离(t1)，并且与第一p+型区、第二p+型区分开的方式设置第三p+型区(23)。第三p+型区与沟槽的侧壁大致平行地在深度方向延伸。第三p+型区的漏极侧端部与n型电流扩散区(3)相接，或从p型基区(4)与n型电流扩散区的界面向漏极侧以预定深度(d)突出。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
带隙比硅宽的半导体(以下，记为宽带隙半导体)由于最大电场强度比硅大，所以作为能够充分减小导通电阻的半导体材料备受期待。另外，在使用了宽带隙半导体的功率半导体装置中，期待低导通电阻化，在纵向型MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：绝缘栅型场效应晶体管)中采用结构上易于获得低导通电阻特性的沟槽栅结构。
沟槽栅结构是在形成于半导体基板的正面的沟槽内埋设了MOS栅极而成的MOS栅结构。沟槽栅结构能够通过单元间距的缩短而进行低导通电阻化，但由于因单元间距的缩短而发生耐压(耐电压)的降低和/或在关断时施加到栅极绝缘膜的电场的增加，所以抑制这些现象很重要。另外，在沟槽栅结构中，沿着沟槽侧壁在纵向(深度方向)上形成沟道(n型的反转层)。因此，与在半导体基板的正面上平板状地设置MOS栅极的平面栅结构相比，容易通过离子注入、外延生长等而进行短沟道化。
对于以往的半导体装置，以使用碳化硅(SiC)作为宽带隙半导体的情况为例进行说明。图38是表示以往的半导体装置的结构的截面图。图38所示的以往的半导体装置是使用在由碳化硅构成的n+型起始基板101上使成为n-型漂移区102以及p型基区104的各碳化硅层依次外延生长而成的由碳化硅构成的半导体基板110而制成的沟槽栅型MOSFET。通过使p型基区104的厚度t101变薄，从而能够缩短沟道长度L，进行短沟道化。
在从半导体基板110的正面起算比沟槽107的底面向漏极侧更深的位置，选择性地设置有第一p+型区121、第二p+型区122。第一p+型区121覆盖沟槽107的底面。第二p+型区122以与沟槽107分开的方式选择性地设置在相邻的沟槽107间(台面区)。通过设置这些第一p+型区121、第二p+型区122，实现在关断时施加到栅极绝缘膜的电场的抑制和耐压提高。符号103、105、106、108、109、111～113分别是n型电流扩散区、n+型源极区、p++型接触区、栅极绝缘膜、栅电极、层间绝缘膜、源电极以及漏电极。
作为抑制短沟道效应的方法，提出了在平面栅型MOSFET中，在阱区的栅电极正下方的部分，以栅电极作为掩模而从相对于半导体基板的正面倾斜的方向形成杂质浓度比阱区高的区域的方法(例如，参照下述非专利文献1)。
另外，作为抑制了短沟道效应的平面栅型MOSFET，提出了在n-型源极区的下部，设置抑制杂质从源极向沟道形成区域扩散的p型晕环(halo)区的装置(例如，参照下述专利文献1(第0234段))。
另外，作为抑制了短沟道效应的沟槽栅型MOSFET，提出了在p型基区的内部，以与栅极绝缘膜(栅极沟槽)分开的方式，设置以高杂质浓度包括p型杂质的区域的装置(例如，参照下述专利文献2(第0079、0090段，图10、图12))。
另外，作为减少了导通电阻的平面栅型MOSFET，提出了在n-型漂移区的被一对p型基区之间所夹的部分，设置沟槽栅结构的场板和覆盖整个该场板的n型低电阻区的装置(例如，参照下述专利文献3(第0053～0054段，图6))。在下述专利文献3中，通过利用场板效应提高击穿耐压而使配置了n型低电阻区的结构的应用变得容易，减少导通电阻。
另外，作为其他的以往的沟槽栅型MOSFET，提出了设置与栅极沟槽分开且在与基板正面平行的方向上与p型基区邻接，并且与p型接触区的漏极侧端部相接的杂质浓度比p型基区高的p型区的装置(例如，参照下述专利文献4(第0009～0013段，图1))。在下述专利文献4中，缩短沟道长度而实现低导通电阻化，并且以在与基板正面平行的方向上与p型基区邻接的方式，设置杂质浓度比p型基区的杂质浓度高的p型区，从而防止由短沟道效应导致的p型基区的击穿。
现有技术文献
专利文献
专利文献1：日本特开2013-012669号公报
专利文献2：日本特开2015-153893号公报
专利文献3：日本特开2012-209330号公报
专利文献4：日本特开2008-288462号公报
非专利文献
非专利文献1：S.Zanchetta及其他4名，HALOS对MOSFET中短沟道和热载流子效应影响的分析和数值研究(Analytical and numerical study of the impact of HALOS onshort channel and hot carrier effects in scaled MOSFETs)，固态电子学(SolidState Electronics)，爱思唯尔科技有限公司(Elsevier Science Ltd.)，2002年，第46卷，第3号，p.429-434
发明内容
技术问题
然而，在上述的以往的纵向型的沟槽栅型MOSFET中，为了进一步低导通电阻化而缩短沟道长度L。图37是表示模拟了以往的半导体装置的导通电阻的减少与栅极阈值电压之间的关系的结果的特性图。以往例1是上述的以往结构的沟槽栅型MOSFET。以往例2是与以往例1相比缩短了沟道长度L的结构(以下，记为短沟道结构)的以往的沟槽栅型MOSFET(参照图38)。以往例1、以往例2的除沟道长度L以外的构成是相同的，在以往例1中实现了短沟道化的构成就是以往例2。
如图37所示，以往例2与以往例1相比，导通电阻RonA以及栅极阈值电压Vth均低。这意味着通过缩短沟道长度L能够降低导通电阻RonA(以符号131示出的箭头)，但由于为了短沟道化而缩短沟道长度L，所以栅极阈值电压Vth降低(以符号132示出的箭头)。箭头130的从起点朝向终点的方向(右下方向)是导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡得到改善的方向。
因短沟道化使栅极阈值电压Vth降低的理由如下所述。是因为通过缩短沟道长度L，源极-漏极间的距离变短。因此，在MOSFET导通时分别从漏极侧和源极侧起在p型基区104内延伸的耗尽层的影响(短沟道效应)变大，伴随着短沟道效应的增大，栅极阈值电压的降低量也增大。这样，难以改善低导通电阻化与抑制栅极阈值电压降低的均衡。
本发明为了解决上述现有技术中的问题，目的在于提供一种能够改善低导通电阻化与抑制栅极阈值电压降低的均衡的半导体装置。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有下述特征。在由带隙比硅宽的半导体构成的半导体基板的正面，设置由带隙比硅宽的半导体构成的第一导电型的第一半导体层。在上述第一半导体层的相对于上述半导体基板侧为相反的一侧，设置由带隙比硅宽的半导体构成的第二导电型的第二半导体层。在上述第二半导体层的内部，选择性地设置第一个第一导电型半导体区。沟槽贯通上述第一个第一导电型半导体区以及上述第二半导体层而到达上述第一半导体层。在上述沟槽的内部，隔着栅极绝缘膜而设置栅电极。在上述第一半导体层的内部，以与上述第二半导体层分开的方式，选择性地设置第一个第二导电型半导体区。上述第一个第二导电型半导体区覆盖上述沟槽的底面。在相邻的上述沟槽之间，在上述第一半导体层的内部，设置第二个第二导电型半导体区。上述第二个第二导电型半导体区与上述第二半导体层相接。在上述第二半导体层的内部的比上述第一个第一导电型半导体区更靠近上述第一半导体层侧的位置，以与上述第一个第一导电型半导体区以及上述第一半导体层相接且与上述沟槽的侧壁分开预定距离的方式，选择性地设置第三个第二导电型半导体区。上述第三个第二导电型半导体区的杂质浓度比上述第二半导体层的杂质浓度高。上述第三个第二导电型半导体区从上述第一半导体层与上述第二半导体层的界面向上述半导体基板侧突出0.3μm以下。第一电极与上述第二半导体层以及上述第一个第一导电型半导体区相接。第二电极设置于上述半导体基板的背面。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二半导体层的被上述沟槽的侧壁与上述第三个第二导电型半导体区所夹的部分的杂质浓度为上述第三个第二导电型半导体区的杂质浓度的最大值的10％以下。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三个第二导电型半导体区具有L字状的截面形状，所述L字状由沿着上述沟槽的侧壁延伸的第一直线部、和沿着上述第二半导体层的相对于上述半导体基板侧为相反一侧的表面延伸且与上述第一直线部正交的第二直线部构成。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备第二个第一导电型半导体区，所述第二个第一导电型半导体区在上述第一半导体层的内部，与上述第二半导体层相接且从与该第二半导体层的界面到达比上述沟槽的底面向上述第二电极侧更深的位置，第二个第一导电型半导体区的杂质浓度比上述第一半导体层的杂质浓度高。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二个第一导电型半导体区具有下述中的一者或者两者：第一区域，其设置于上述第一半导体层的上述沟槽与上述第三个第二导电型半导体区之间；第二区域，其设置于上述第一半导体层的上述第一个第二导电型半导体区与上述第三个第二导电型半导体区之间。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一区域设置于上述第一半导体层的上述第一个第二导电型半导体区与上述第二半导体层之间。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一区域与上述第一个第二导电型半导体区以及上述第二半导体层相接。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一区域沿着上述沟槽的内壁而设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二区域与上述第一个第二导电型半导体区以及上述第三个第二导电型半导体区相接。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二区域与上述第一区域相接。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二区域的距离上述沟槽的内壁的深度是上述第三个第二导电型半导体区的距离上述沟槽的侧壁的深度以下。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二个第一导电型半导体区具有上述第一区域和上述第二区域。上述第二区域的杂质浓度比上述第一区域的杂质浓度高。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二个第一导电型半导体区具有上述第一区域和上述第二区域。上述第二区域的杂质浓度与上述第一区域的杂质浓度相同。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备有源区、终端区以及耐压结构。上述有源区至少包括上述沟槽和隔着栅极绝缘膜设置在上述沟槽的内部的栅电极，且设置于上述半导体基板。上述终端区包围上述有源区的周围。上述耐压结构在上述终端区设置于上述半导体基板的正面侧。上述第三个第二导电型半导体区从上述有源区侧向上述终端区侧延伸，且在比上述终端区更靠近内侧的位置终止。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三个第二导电型半导体区在上述有源区与上述终端区之间在外周方向被分割为多个。
根据上述发明，能够在设置了第三个第二导电型半导体区的部分提高第二半导体层的杂质浓度。由此，能够抑制耗尽层从第二电极侧和第一电极侧分别向第二半导体层内延伸。
发明效果
根据本发明的半导体装置，能够改善低导通电阻化与抑制栅极阈值电压降低的均衡。因此，起到即使实现低导通电阻化也能够抑制由短沟道效应导致的栅极阈值电压的降低的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的截面图。
图2是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图3是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图4是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图5是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图6是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图7是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图8是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图9是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图10是表示实施例1的模拟结果的特性图。
图11是表示实施例2的模拟结果的特性图。
图12是表示实施例3的模拟结果的特性图。
图13A是表示实施例4～6的模拟结果的特性图。
图13B是表示由倾斜离子注入得到的杂质浓度分布的一个例子的特性图。
图13C是表示比较例1～3的MOSFET的截面结构的一部分的截面图。
图14是表示实施方式2的半导体装置的结构的截面图。
图15A是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图15B是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图16是放大表示图15A的一部分的截面图。
图17是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图18是表示实施方式3的半导体装置的结构的截面图。
图19是表示实施方式3的半导体装置的制造过程中的状态的截面图。
图20是表示比较例的半导体装置的结构的截面图。
图21是表示实施方式4的半导体装置的结构的截面图。
图22是表示实施方式5的半导体装置的结构的截面图。
图23是表示实施方式6的半导体装置的结构的截面图。
图24是表示实施方式7的半导体装置的结构的截面图。
图25A是表示实施例的各试样的第一倾斜离子注入的注入角度的图表。
图25B是表示图25A的试样1的第一倾斜离子注入的注入角度与第三p+型区的距离硅表面的深度之间的关系的特性图。
图26是表示实施方式8的半导体装置的结构的截面图。
图27是表示实施方式8的半导体装置的制造过程中的状态的截面图。
图28是表示实施方式8的半导体装置的制造过程中的状态的截面图。
图29是表示实施方式8的半导体装置的制造过程中的状态的截面图。
图30是表示实施方式8的半导体装置的制造过程中的状态的截面图。
图31是表示实施方式8的半导体装置的制造过程中的状态的截面图。
图32是表示实施方式8的半导体装置的制造过程中的状态的截面图。
图33是表示实施方式9的半导体装置的结构的截面图。
图34是表示实施方式10的半导体装置的结构的截面图。
图35是表示实施方式11的半导体装置的结构的截面图。
图36是表示实施方式12的半导体装置的结构的截面图。
图37是表示模拟了以往的半导体装置的导通电阻的减少与栅极阈值电压之间的关系的结果的特性图。
图38是表示以往的半导体装置的结构的截面图。
符号说明
1 n+型起始基板
2 n-型漂移区
3 n型电流扩散区
3a、3b n型部分区
3c n型电流扩散区的一部分
4 p型基区
4a 沟道区
4b 沟道区的沟槽的侧壁表面附近
4c p型基区的除沟道区以外的部分
4d 沟道区的一部分
5 n+型源极区
5a n+型源极区的第一直线部
5b n+型源极区的第二直线部
5c n+型源极区的一部分
6 p++型接触区
7、7a 沟槽
8 栅极绝缘膜
9 栅电极
10 半导体基板
11 层间绝缘膜
12 源电极
13 漏电极
21、26、26a 第一p+型区
22 第二p+型区
22a、22b p+型部分区(第二p+型区的一部分)
23、51 第三p+型区
23a 第三p+型区的第一直线部
23b 第三p+型区的第二直线部
24 第一n型区
25 第二n型区
26b 第四p+型区
27、27a 第五p+型区
31 n-型碳化硅层
31a 增大了n-型碳化硅层的厚度的部分
32 p型碳化硅层
33 半导体基板的正面的台阶
33a 台阶的底面
33b 台阶的侧壁
33c 台阶的底面角部
34 场氧化膜
300 中间区域
36 JTE结构
37 第一JTE区
38 第二JTE区
39 n+型阻挡区
41 氧化膜
42、43、46、46a、46b、47a、47b 倾斜离子注入
44、45 第三p+型区的第二直线部的在沟槽侧壁露出的部分
52 n-型区
53 p型杂质浓度分布
61 第三p+型区的漏极侧端部的在与沟槽的侧壁正交的方向上距离沟槽的侧壁最深的部分
62 n+型碳化硅层
63 n-型碳化硅层
64 n型碳化硅层
65 n型区
100 有源区
200 边缘终端区
A 第三p+型区的第一直线部的p型杂质浓度的峰位置的距离沟槽侧壁的深度
B 第三p+型区的第二直线部的p型杂质浓度的峰位置的距离基板正面的深度
C 第三p+型区的第一直线部的距离基板正面的深度
D n+型源极区的第二直线部的距离基板正面的深度
E n+型源极区的第一直线部的距离沟槽侧壁的深度
F n+型源极区的第一直线部的距离基板正面的深度
d1 第三p+型区的从p型基区与n型电流扩散区的界面向漏极侧突出的深度
d2 第三p+型区的距离沟槽的内壁的深度
d11 第三p+型区的从第一直线部到沟槽侧壁的距离
d12 第三p+型区的从第二直线部到基板正面的距离
d11' 第一n型区的距离沟槽的内壁的深度
d12' 第二n型区的距离沟槽的内壁的深度
L 沟道长度
t1 从第三p+型区到沟槽的侧壁的距离(沟道区的宽度)
t2 沟道区的厚度
TP 倾斜离子注入的从沟槽7的侧壁到第三p+型区23的杂质浓度的峰值的目标深度的距离
WP 第三p+型区23的表示杂质浓度的峰值附近的部分的目标宽度
w1、w1' 第三p+型区的宽度
w2 第三p+型区与第一p+型区之间的距离
wA 第三p+型区的p型杂质浓度的峰位置的距离沟槽侧壁的深度的优选范围
wB 第三p+型区的p型杂质浓度的峰位置的距离基板正面的深度的优选范围
wC 第三p+型区的第一直线部的距离基板正面的深度的目标深度的范围
wT 沟槽的宽度
θ1～θ6 倾斜离子注入的注入角度
θ1A～θ1C 第一倾斜离子注入的注入角度的范围
具体实施方式
以下，参照附图，详细说明本发明的半导体装置以及半导体装置的制造方法的优选实施方式。在本说明书以及附图中，在前缀有n或者p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示与未标记+和-的层或区域相比为高杂质浓度和低杂质浓度。应予说明，在以下的实施方式的说明以及附图中，对相同的构成标记相同的符号，省略重复的说明。
(实施方式1)
实施方式1的半导体装置使用带隙比硅宽的半导体(记为宽带隙半导体)而构成。对于该实施方式1的半导体装置的结构，以作为宽带隙半导体而使用例如碳化硅(SiC)的情况为例进行说明。图1是表示实施方式1的半导体装置的结构的截面图。图1中表示一个单位单元(元件的构成单位)和与该单位单元的两端邻接的单位单元的1/2。另外，图1中仅示出了配置于有源区的一部分单位单元，省略图示包围有源区的周围的边缘终端区(图2～9中也同样)。
有源区是指在半导体装置为导通状态时有电流流通的区域。边缘终端区是有源区和芯片(半导体基板10)侧面之间的区域，且是缓和n-型漂移区2的基板正面(半导体基板10的正面)侧的电场而保持耐压(耐电压)的区域。在边缘终端区，例如配置有构成保护环、结终端(JTE：Junction Termination Extension)结构的p型区、场板、降低表面电场(RESURF)等的耐压结构。耐压是指半导体装置不发生误动作、破坏的极限电压。
图1所示的实施方式1的半导体装置是在由碳化硅构成的半导体基板10的正面(p型基区4侧的表面)侧具备沟槽栅结构的MOS栅极的纵向型MOSFET。半导体基板10是在由碳化硅构成的n+型起始基板1上依次使成为n-型漂移区2以及p型基区4的各碳化硅层(第一半导体层、第二半导体层)31、32外延生长而成的外延基板(半导体芯片)。MOS栅极由p型基区4、n+型源极区(第一个第一导电型半导体区)5、p++型接触区6、沟槽7、栅极绝缘膜8以及栅电极9构成。
具体而言，沟槽7从半导体基板10的正面(p型碳化硅层32的表面)沿深度方向贯通p型碳化硅层32(p型基区4)而到达n-型碳化硅层31。深度方向是指从半导体基板10的正面朝向背面的方向。在沟槽7的内部，沿着沟槽7的内壁而设置栅极绝缘膜8。以埋入到沟槽7的内部的方式在栅极绝缘膜8上设置栅电极9，构成MOS栅极。由一个沟槽7内的MOS栅极和隔着该MOS栅极而相邻的台面区(相邻的沟槽7间的区域)构成一个单位单元。
在n-型碳化硅层31的源极侧(源电极12侧)的表面层，以与p型碳化硅层32(p型基区4)相接的方式设置n型区(以下，记为n型电流扩散区(第二个第一导电型半导体区))3。n型电流扩散区3是减少载流子的扩散电阻的所谓的电流扩散层(Current SpreadingLayer：CSL)。该n型电流扩散区3例如以覆盖沟槽7的内壁的方式在与基板正面平行的方向上均匀地设置。n型电流扩散区3从n型电流扩散区3与p型基区4的界面起到达比沟槽7的底面向漏极侧(漏电极13侧)更深的位置。
n-型碳化硅层31的除n型电流扩散区3以外的部分是n-型漂移区2。即，n型电流扩散区3在n-型漂移区2与p型基区4之间，以与n-型漂移区2以及p型基区4相接的方式设置。在n型电流扩散区3的内部，分别选择性地设置第一p+型区(第一个第二导电型半导体区)21、第二p+型区(第二个第二导电型半导体区)22。第一p+型区21覆盖沟槽7的底面。第一p+型区21也可以覆盖沟槽7的整个底面以及底面角部。沟槽7的底面角部是指沟槽7的底面与侧壁的边界。
另外，第一p+型区21以与p型基区4分开的方式配置在比p型基区4与n型电流扩散区3的界面向漏极侧更深的位置。第一p+型区21的漏极侧端部可以在n型电流扩散区3的内部终止，也可以到达n型电流扩散区3与n-型漂移区2的界面，还可以在n-型漂移区2的内部终止。即，第一p+型区21与n型电流扩散区3(或者n-型漂移区2)的pn结位于比沟槽7的底面向漏极侧更深的位置即可，第一p+型区21的深度可以进行各种变更。
第二p+型区22以与第一p+型区21分开且与p型基区4相接的方式设置在相邻的沟槽7间(台面区)。第二p+型区22与n型电流扩散区3(或者n-型漂移区2)的pn结位于比沟槽7的底面向漏极侧更深的位置即可，第二p+型区22的深度可以进行各种变更。例如，第二p+型区22的漏极侧端部在比沟槽7的底面更靠近漏极侧的位置中可以在n型电流扩散区3的内部终止，也可以到达n型电流扩散区3与n-型漂移区2的界面，还可以在n-型漂移区2的内部终止。
这样，在比沟槽7的底面向漏极侧更深的位置，由第一p+型区21、第二p+型区22与n型电流扩散区3(或者n-型漂移区2)形成pn结，由此能够防止在沟槽7的沿着底面的部分向栅极绝缘膜8施加高电场。
在p型碳化硅层32的内部，以相互接触的方式分别选择性地设置n+型源极区5以及p++型接触区6。n+型源极区5以与沟槽7相接的方式配置，并隔着沟槽7的侧壁的栅极绝缘膜8而与栅电极9对置。p++型接触区6在深度方向上与第二p+型区22对置。p++型接触区6的深度例如可以比n+型源极区5深，另外，也可以在深度方向上贯通p型碳化硅层32而到达第二p+型区22。p++型接触区6的漏极侧端部可以在第二p+型区22的内部终止。
另外，在p型碳化硅层32的内部，在沟槽7的侧壁附近，以与沟槽7的侧壁分开预定距离t1的方式设置第三p+型区(第三个第二导电型半导体区)23。第三p+型区23与沟槽7的侧壁大致平行地在深度方向延伸。即，第三p+型区23隔着p型基区4(或者p型基区4以及n型电流扩散区3)的沿着沟槽7的侧壁的部分而与沟槽7的侧壁的栅极绝缘膜8对置。
另外，第三p+型区23例如具有在深度方向较长的大致矩形的截面形状，并从n+型源极区5与p型基区4的界面至少到达p型基区4与n型电流扩散区3的界面。p型碳化硅层32的除n+型源极区5、p++型接触区6以及第三p+型区23以外的部分是p型基区4。第三p+型区23以与第一p+型区21、第二p+型区22分开的方式配置，并在源极侧端部与n+型源极区5相接。第三p+型区23的源极侧端部可以向n+型源极区5内部有少许突出。
另外，第三p+型区23的漏极侧端部与n型电流扩散区3相接，或从p型基区4与n型电流扩散区3的界面向漏极侧(即向n型电流扩散区3的内部)以预定深度d1突出。即，第三p+型区23的漏极侧端部从p型基区4与n型电流扩散区3的界面向漏极侧突出的深度d1是0.0μm以上。第三p+型区23的漏极侧端部在n型电流扩散区3的内部，在从基板正面起算比第一p+型区21浅的位置终止。
p型基区4的、沟槽7的侧壁与第三p+型区23之间的部分是在MOSFET导通时沿着沟槽7的侧壁形成沟道(n型的反转层)的区域(以下，记为沟道区)4a。沟道区4a的宽度是从第三p+型区23到沟槽7的侧壁的距离t1。沟道区4a的厚度(即p型基区的厚度)t2是沟道长度L，例如是0.4μm以上且0.8μm以下的程度。沟道浓度由沟道区4a以及第三p+型区23的杂质浓度决定。
沟道区4a的沟槽7的侧壁表面附近4b的杂质浓度例如设定为第三p+型区23的杂质浓度的峰值(最大值)的10％以下的程度。并且，沟道区4a的沟槽7的侧壁表面附近4b的杂质浓度设定为不设置第三p+型区23的结构的沟道浓度(以下，记为原始沟道浓度)的30％以下的程度。原始沟道浓度是指仅由p型基区4的p型杂质浓度决定的沟道浓度。
第三p+型区23是在MOSFET导通时，抑制从p型基区4与n+型源极区5的pn结、和p型基区4与n型电流扩散区3的pn结分别向p型基区4内延伸的耗尽层的所谓的晕环(HALO)区。通过设置第三p+型区23，即使为了实现低导通电阻化而使沟道区4a的厚度t2(＝沟道长度L)变薄，也能够在MOSFET导通时抑制短沟道效应的增大，能够抑制栅极阈值电压的降低。
第三p+型区23的配置和尺寸优选如下所述。从第三p+型区23到沟槽7的侧壁的距离t1例如可以是0.02μm以上且0.1μm以下的程度，优选可以为例如0.04μm以上且0.08μm以下的程度。第三p+型区23的从p型基区4与n型电流扩散区3的界面向漏极侧突出的深度d1例如可以是0.0μm以上且0.3μm以下，优选可以是例如比0.0μm深。第三p+型区23的宽度(与沟槽7的侧壁正交的方向的厚度)w可以为0.05μm以上。通过以这样的尺寸以及配置来设置第三p+型区23，能够进一步改善低导通电阻化与抑制栅极阈值电压降低的均衡。
层间绝缘膜11以覆盖埋设于沟槽7的栅电极9的方式设置于整个基板正面。全部的栅电极9在省略图示部分(例如设置于有源区与边缘终端区的边界附近的金属接触)与栅电极焊盘(未图示)电连接。源电极12经由在层间绝缘膜11开口的接触孔而与n+型源极区5以及p++型接触区6相接，并与这些区域电连接。另外，源电极12通过层间绝缘膜11与栅电极9电绝缘。在半导体基板10的背面(成为n+型漏极区的n+型起始基板1的背面)，设置漏电极13。
接下来，对实施方式的半导体装置的制造方法进行说明。图2～图9是表示实施方式的半导体装置的制造过程中的状态的截面图。图9中放大示出图7的一个沟槽7附近。首先，如图2所示，准备成为n+型漏极区的n+型起始基板1。接下来，在n+型起始基板1的正面，使n-型碳化硅层31外延生长。接下来，如图3所示，通过光刻以及p型杂质的离子注入，在n-型碳化硅层31的表面层，分别选择性地形成第一p+型区21和p+型区(以下，记为p+型部分区)22a。该p+型部分区22a是第二p+型区22的一部分。
接下来，通过光刻以及n型杂质的离子注入，例如以遍及整个有源区的方式，在n-型碳化硅层31的表面层形成n型区(以下，记为n型部分区)3a。该n型部分区3a是n型电流扩散区3的一部分。此时，将n型部分区3a的深度设为比第一p+型区21以及p+型部分区22a深，将第一p+型区21以及p+型部分区22a的整个漏极侧(n+型起始基板1侧)利用n型部分区3a进行覆盖。n-型碳化硅层31的比n型部分区3a更靠近漏极侧的部分成为n-型漂移区2。可以更换n型部分区3a与第一p+型区21以及p+型部分区22a的形成顺序。
接下来，如图4所示，在n-型碳化硅层31上进一步外延生长n-型碳化硅层，增大n-型碳化硅层31的厚度。接下来，通过光刻以及p型杂质的离子注入，在增大了n-型碳化硅层31的厚度的部分(n-型碳化硅层31的表面层)31a的在深度方向与p+型部分区22a对置的部分，以到达p+型部分区22a的深度选择性地形成p+型部分区22b。p+型部分区22b的宽度以及杂质浓度例如与p+型部分区22a大致相同。通过使p+型部分区22a、22b在深度方向连结而形成第二p+型区22。
接下来，通过光刻以及n型杂质的离子注入，例如遍及整个有源区，在增大了n-型碳化硅层31的厚度的部分31a，以到达n型部分区3a的深度形成n型部分区3b。n型部分区3b的杂质浓度与n型部分区3a大致相同。通过使n型部分区3a、3b在深度方向连结，从而形成n型电流扩散区3。可以更换p+型部分区22b与n型部分区3b的形成顺序。接下来，如图5所示，在n-型碳化硅层31上，使p型碳化硅层32外延生长。由此，形成在n+型起始基板1上依次堆积了n-型碳化硅层31以及p型碳化硅层32的半导体基板(半导体晶圆)10。
接下来，通过光刻以及n型杂质的离子注入，例如遍及整个有源区，在p型碳化硅层32的表面层形成n+型源极区5。接下来，通过光刻以及p型杂质的离子注入，在p型碳化硅层32的表面层，以在深度方向贯通n+型源极区5的深度选择性地形成p++型接触区6。可以更换n+型源极区5与p++型接触区6的形成顺序。p型碳化硅层32的除n+型源极区5以及p++型接触区6以外的部分成为p型基区4。在该制造工序中进行的全部的离子注入以及后述的倾斜离子注入中，可以将抗蚀剂膜用作掩模，也可以将氧化膜用作掩模。
接下来，如图6所示，例如通过热氧化法或者化学气相沉积(CVD：Chemical VaporDeposition)法，在半导体基板10的正面(n+型源极区5和p++型接触区6的表面)形成氧化膜41。接下来，通过光刻以及蚀刻，选择性地除去该氧化膜41，而将与沟槽7的形成区域对应的部分开口。接下来，将氧化膜41的剩余部分用作掩模进行蚀刻，形成贯通n+型源极区5、p型基区4而到达n型电流扩散区3的内部的第一p+型区21的沟槽7。
接下来，如图7所示，在除去了氧化膜41之后，从相对于半导体基板10的正面以预定的注入角度θ1倾斜的方向，向沟槽7的一个侧壁进行铝(Al)等p型杂质的离子注入(以下，记为倾斜离子注入)42。由此，以与沟槽7的一个侧壁分开预定距离t1的方式，在p型基区4的内部(或者从p型基区4遍及到n型电流扩散区3)选择性地形成第三p+型区23。此时，基于从第三p+型区23到沟槽7的侧壁的预定距离t1、第三p+型区23的从p型基区4与n型电流扩散区3的界面起向漏极侧的预定深度d1、以及第三p+型区23的宽度w1，设定倾斜离子注入42的条件。
接下来，如图8所示，在除去了氧化膜41之后，从相对于半导体基板10的正面以预定的注入角度θ2倾斜的方向，在沟槽7的另一个侧壁进行铝等p型杂质的倾斜离子注入43。由此，以与沟槽7的另一个侧壁分开预定距离t1的方式，在p型基区4的内部(或者从p型基区4遍及n型电流扩散区3)选择性地形成第三p+型区23。即，该倾斜离子注入43是为了对沟槽7的另一个侧壁进行p型杂质的离子注入，而以相对于沟槽7的另一个侧壁为与向沟槽7的一个侧壁的倾斜离子注入42的注入角度θ1对称的注入角度θ2进行的。向沟槽7的另一个侧壁的倾斜离子注入43的除注入角度θ2以外的条件与向沟槽7的一个侧壁的倾斜离子注入42相同。
倾斜离子注入42、43的注入角度θ1、θ2例如可以是相对于半导体基板10的正面为30度以上且60度以下的程度。倾斜离子注入42、43的加速能量例如可以是150keV以上且350keV以下的程度。另外，倾斜离子注入42、43的注入角度θ1、θ2和倾斜离子注入42、43的加速能量以及掺杂量设定为满足如下的三个条件。第一个条件是使比硅表面(沟槽7的侧壁)深的位置成为p型杂质的射程(图7、8中在虚线箭头的终点位置表示p型杂质的射程位置(图9中也相同))。
第二个条件是使沟道区4a的沟槽7的侧壁表面附近4b的杂质浓度成为第三p+型区23的杂质浓度的峰值的10％以下。第三个条件是使沟道区4a的沟槽7的侧壁表面附近4b的杂质浓度成为原始沟道浓度的30％以下的程度。另外，为了防止由在MOSFET导通时从漏极侧以及源极侧分别向p型基区4内延伸的耗尽层导致的击穿，p型碳化硅层32的杂质浓度优选为例如1×1017/cm3以上的程度。
例如，将p型碳化硅层32的杂质浓度设为1.5×1017/cm3的程度。在该情况下，以使第三p+型区23的杂质浓度的峰值成为3.0×1017/cm3的程度、且沟道区4a的沟槽7的侧壁表面附近4b的p型杂质浓度成为3.0×1016/cm3的程度的方式，设定倾斜离子注入42、43的加速能量以及掺杂量。在进行倾斜离子注入42、43时，对n+型源极区5、p++型接触区6也进行了p型杂质的离子注入，但n+型源极区5以及p++型接触区6是高杂质浓度(例如n+型源极区5的杂质浓度为1×1019/cm3的程度)，第三p+型区23的杂质浓度比n+型源极区5以及p++型接触区6的杂质浓度低一个数量级以上。因此，即使在进行倾斜离子注入42、43时，对n+型源极区5、p++型接触区6进行p型杂质的离子注入，也不会对MOSFET特性产生负面影响。
这样通过倾斜离子注入42、43形成第三p+型区23，由此能够使从第三p+型区23到沟槽7的侧壁的预定距离t1稳定地获得。另一方面，在倾斜离子注入42、43中，在第三p+型区23的漏极侧端部，在与沟槽7的侧壁正交的方向距离沟槽7的侧壁最深的部分61相对于沟槽7的侧壁变为倾斜，第三p+型区23的漏极侧端部的宽度w1'变得比预定宽度w1窄(参照图9)。因此，优选考虑到第三p+型区23的漏极侧端部的宽度w1'变窄的情况而设定第三p+型区23的预定宽度w1。
接下来，沿着半导体基板10的正面以及沟槽7的内壁形成省略图示的碳(C)膜。接下来，对于利用离子注入形成的全部区域，进行用于使杂质活化的热处理(活化退火)。接下来，除去碳膜。接下来，进行用于使沟槽7的底面以及沟槽7的开口部的角部变圆的热处理(退火)。接下来，通过通常的方法，形成栅极绝缘膜8、栅电极9、层间绝缘膜11、接触孔、源电极12以及漏电极13。之后，切割(切断)半导体晶圆而单片化为一个一个的芯片状，从而完成图1所示的MOSFET。
如以上所说明，根据实施方式1，通过与沟槽侧壁分开且与沟槽侧壁平行地在p型基区设置第三p+型区，能够提高p型基区的隔着沟道区而与沟槽的侧壁对置的部分的p型杂质浓度。由此，能够抑制在MOSFET导通时耗尽层从漏极侧以及源极侧分别向p型基区内延伸。因此，即使为了进行低导通电阻化而缩短沟道长度，也能够抑制短沟道效应的增大，能够抑制栅极阈值电压的降低。
另外，根据实施方式1，通过利用向沟槽的侧壁的倾斜离子注入，在p型基区的内部形成第三p+型区，从而能够相对于沟槽的侧壁自对准地形成第三p+型区。因此，能够在与沟槽的侧壁正交的方向上分开预定距离的位置，位置精度良好地形成第三p+型区。
(实施例)
接下来，对导通电阻RonA与栅极阈值电压Vth之间的关系进行了验证。首先，针对具备了上述的实施方式的半导体装置的结构的MOSFET(以下，记为实施例1)，将从第三p+型区23到沟槽7的侧壁的距离t1进行各种变更而计算导通电阻RonA以及栅极阈值电压Vth，并将计算结果以符号×示于图10。图10是表示实施例1的模拟结果的特性图。
图10中示出在实施例1中，将从第三p+型区23到沟槽7的侧壁的距离t1设为0.02μm、0.04μm、0.06μm、0.08μm以及0.1μm时的结果。另外，图10中，作为比较，将图37的以往例1、以往例2的结果也分别以符号○和符号●进行表示。箭头50的从起点朝向终点的方向(右下方向)是改善导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡的方向(在图13A中也相同)。
如图10所示，可知实施例1的从第三p+型区23到沟槽7的侧壁的距离t1不同的全部结果，与以往例1、以往例2相比位于改善导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡的方向(右下方向)一侧。即，确认了通过如实施例1所述设置隔着沟道区4a而与沟槽7对置的第三p+型区23，能够改善导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡。
在实施例1中，从第三p+型区23到沟槽7的侧壁的距离t1变得越窄而导通电阻RonA变得越高的理由如下。是因为从第三p+型区23到沟槽7的侧壁的距离t1变得越窄，在由倾斜离子注入42、43形成第三p+型区23时，沟道区4a的总掺杂量变得越高。由此，迁移率下降。因此，从第三p+型区23到沟槽7的侧壁的距离t1优选为能进一步改善导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡的0.04μm以上且0.08μm以下的程度。
接下来，针对具备了上述的实施方式1的半导体装置的结构的MOSFET(以下，记为实施例2)，将第三p+型区23的从p型基区4与n型电流扩散区3的界面向漏极侧突出的深度d1进行各种变更而计算导通电阻RonA以及栅极阈值电压Vth，并将计算结果示于图11。图11是表示实施例2的模拟结果的特性图。
在图11中，深度d1＞0.0μm是第三p+型区23从p型基区4与n型电流扩散区3的界面向漏极侧突出的情况。深度d1＝0.0μm是第三p+型区23的漏极侧端部位于p型基区4与n型电流扩散区3的界面的情况。深度d1＜0.0μm是第三p+型区23不从p型基区4与n型电流扩散区3的界面向漏极侧突出的情况。
根据图11所示的结果，确认了在深度d1＞0.3μm的情况下，导通电阻RonA增加。其理由如下。是因为将第三p+型区23的从p型基区4与n型电流扩散区3的界面向漏极侧突出的深度d1设得越深，则第三p+型区23越靠近第一p+型区21。由此，电流路径(n型电流扩散区3的被第三p+型区23与第一p+型区21所夹的部分)变窄，寄生电阻变大。因此，根据图11所示的结果，可知深度d1可以为0.0μm以上且0.3μm以下的程度。
接下来，针对具备了上述的实施方式1的半导体装置的结构的MOSFET(以下，记为实施例3)，将第三p+型区23的宽度w1进行各种变更而计算导通电阻RonA以及栅极阈值电压Vth，并将计算结果示于图12。图12是表示实施例3的模拟结果的特性图。
根据图12所示的结果，确认了无论第三p+型区23的宽度w1如何，导通电阻RonA基本表示恒定值。另外，确认了通过将第三p+型区23的宽度w1加厚到某种程度，从而栅极阈值电压Vth开始饱和而基本表示恒定值。具体而言，可知由于在第三p+型区23的宽度w1为0.05μm以上的情况下栅极阈值电压Vth开始饱和，所以第三p+型区23的宽度w1可以为0.05μm以上。
接下来，对于用于形成第三p+型区23的倾斜离子注入42、43的条件进行了验证。在上述的实施方式1的半导体装置的制造方法中对倾斜离子注入42、43的条件(以下，记为实施例4～6)进行各种变更而计算导通电阻RonA以及栅极阈值电压Vth，并将计算结果分别示于图13A。图13A是表示实施例4～6的模拟结果的特性图。图13A中示出将漏极电压Vd设为20V的情况下的栅极阈值电压Vth以及导通电阻RonA。图13B是表示由倾斜离子注入得到的杂质浓度分布的一个例子的特性图。图13C是表示比较例1～3的MOSFET的截面结构的一部分的截面图。
实施例4～6的沟道长度L设为0.4μm。另外，在实施例4～6中，调整倾斜离子注入42、43的加速能量以及掺杂量，以使从第三p+型区23到沟槽7的侧壁的预定距离t1分别成为0.15μm、0.1μm以及0.05μm，并且沟道区4a的沟槽7的侧壁表面附近4b的p型杂质浓度成为3.0×1016/cm3的程度。倾斜离子注入42、43的注入角度θ1、θ2设为相对于半导体基板10的正面为45度。
实施例4～6共同示出将第三p+型区23的杂质浓度的峰值设为2.0×1017/cm3、3.0×1017/cm3以及4.0×1017/cm3的情况的模拟结果。例如，在实施例4中，将第三p+型区23的表示杂质浓度的峰值附近的部分的目标宽度WP设为0.1μm的程度。并且，如图13B所示，将p型碳化硅层32的杂质浓度设为1.5×1017/cm3的程度(以横线71表示)，将杂质浓度的峰值的目标设为3.0×1017/cm3的程度(以横虚线72表示)。将从沟槽7的侧壁到第三p+型区23的杂质浓度的峰值的目标深度的距离TP设为0.15μm的程度。由倾斜离子注入42、43形成的p型杂质浓度分布的沟槽7的侧壁表面附近4b的杂质浓度设为第三p+型区23的杂质浓度的峰值的目标的10％左右的3.0×1016/cm3的程度以下。以p型杂质浓度分布53形成第三p+型区23。符号α是p型碳化硅层32与第三p+型区23的p型杂质浓度差。
在进行倾斜离子注入42、43时，p型杂质浓度分布53朝向沟槽7的侧壁拖尾(杂质浓度以拉出下摆的方式以缓慢的坡度减小的部分)。因此，需要将从沟槽7的侧壁到第三p+型区23的杂质浓度的峰值的目标深度的距离TP设定为与从沟槽7的侧壁到第三p+型区23的距离t1相比距离沟槽7的侧壁更深的距离。即，倾斜离子注入42、43将预定的距离TP设为从沟槽7的侧壁起算第三p+型区23的杂质浓度的峰值的目标深度。设定倾斜离子注入42、43的条件，以使得自从沟槽7的侧壁起算的第三p+型区23的杂质浓度的峰值的目标深度(从沟槽7的侧壁起算的距离TP)到目标宽度WP的深度为止的杂质浓度表示第三p+型区23的杂质浓度的峰值附近。并且，将倾斜离子注入42、43分别以多阶段(多次)进行，在沟槽7的两侧壁的表面层分别形成预定的p型杂质浓度分布53。
例如，在获得图13B所示的p型杂质浓度分布53的情况下，在实施例4中，用于使沟道区4a的沟槽7的侧壁表面附近4b的p型杂质浓度为1.0×1016/cm3以上且5.0×1016/cm3以下的程度的倾斜离子注入42、43的条件的一个例子如下所述。例如，倾斜离子注入42、43分别以两个阶段进行。倾斜离子注入42、43的第一个阶段的倾斜离子注入中，将加速能量以及掺杂量分别设为200keV以上且400keV以下的程度以及2.5×1012/cm2以上且4.5×1012/cm2以下的程度，并将注入角度θ1、θ2设为相对于半导体基板10的正面为40度以上且50度以下的程度。并且，倾斜离子注入42、43的第二阶段的倾斜离子注入中，将加速能量以及掺杂量分别设为150keV以上且300keV以下的程度以及1.5×1012/cm2以上且3.5×1012/cm2以下的程度，并将注入角度θ1、θ2设为相对于半导体基板10的正面为40度以上且50度以下的程度。
另外，图13A中，作为比较，示出上述的以往例1、以往例2的模拟结果。另外，示出代替第三p+型区23，而在沿着沟槽7的侧壁的部分，与沟槽7相接地具备箱形分布(杂质浓度均匀)的p-型区(以下，记为p-型BOX区域73：参照图13C)的比较例1～3的模拟结果。即，p-型BOX区域73形成于沟道区73a。以往例1、以往例2分别将沟道长度设为0.4μm以及0.85μm。以往例1、以往例2共同示出将沟道浓度设为1.0×1017/cm3、1.5×1017/cm3、2.0×1017/cm3、2.5×1017/cm3以及3.0×1017/cm3的情况的模拟结果。
比较例1～3的p-型BOX区域与p型基区104相比杂质浓度低，并且在p型基区104内在沟槽107的侧壁露出。p-型BOX区域例如是从与基板正面垂直的方向进行离子注入而形成的扩散区、或者外延生长而成的区域。在比较例1～3中，p-型BOX区域的宽度(与沟槽107的侧壁正交的方向的厚度)分别设为0.04μm、0.06μm以及0.08μm。比较例1～3一同示出将p-型BOX区域设为2.0×1017/cm3、3.0×1017/cm3以及4.0×1017/cm3的情况下的模拟结果。
根据图13A所示的结果，确认了实施例4～6与以往例1、以往例2相比能够改善导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡。另外，可确认实施例4～6能够与比较例1～3相同程度地改善导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡。另外，可确认实施例4～6能够通过倾斜离子注入42、43在与沟槽侧壁正交的方向上深预定距离t1的位置，位置精度良好地形成第三p+型区23，并且能够实现与具备p-型BOX区域的情况相同程度的特性。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图14是表示实施方式2的半导体装置的结构的截面图。图14所示的实施方式2的半导体装置是在由碳化硅构成的半导体基板10的正面(p型基区4侧的面)侧具备沟槽栅结构的MOS栅极的与图1同样的纵向型MOSFET。图14的n+型起始基板1、n-型漂移区2、p型基区4、各碳化硅层31、32、n+型源极区5、p++型接触区6、沟槽7、栅极绝缘膜8、栅电极9、半导体基板10、层间绝缘膜11、源电极12、漏电极13以及第一p+型区21、第二p+型区22与图1相同，由此省略说明。
在图14所示的实施方式2的半导体装置中，p型碳化硅层32的除n+型源极区5以及p++型接触区6以外的部分是p型基区4。在p型基区4的内部，在沟槽7的侧壁附近，与沟槽7的侧壁在与该侧壁正交的方向上分开预定距离d11地选择性地设置第三p+型区23。第三p+型区23与沟槽7的侧壁大致平行地在深度方向贯通p型基区4而从n+型源极区5与p型基区4的界面延伸到p型基区4与n型电流扩散区3的界面。第三p+型区23可以从n+型源极区5与p型基区4的界面起贯通p型基区4而在n型电流扩散区3的内部终止。
第三p+型区23隔着p型基区4(或者p型基区4以及n型电流扩散区3)的沿着沟槽7的侧壁的部分(后述的沟道区4a)而与沟槽7的侧壁的栅极绝缘膜8对置。第三p+型区23的漏极侧端部在n型电流扩散区3的内部在距离基板正面比第一p+型区21浅的位置终止，不与第一p+型区21相接。另外，第三p+型区23在n+型源极区5与p型基区4的界面沿着该界面而设置，与p++型接触区6相接。p型基区4的一部分4d介于第三p+型区23与第二p+型区22之间，不与第三p+型区23和第二p+型区22相接。
具体而言，第三p+型区23例如具有由与沟槽7的侧壁分开且与该侧壁大致平行地在深度方向延伸的第一直线部23a、和与该第一直线部23a大致正交且沿着n+型源极区5与p型基区4的界面延伸的第二直线部23b构成的大致L字状的截面形状。第三p+型区23的第一直线部23a是在MOSFET导通时，抑制从p型基区4与n+型源极区5的pn结、和p型基区4与n型电流扩散区3的pn结分别向p型基区4内延伸的耗尽层的所谓的晕环(HALO)区。
通过设置第三p+型区23的第一直线部23a，即使为了实现低导通电阻化而使沟道区4a的厚度t2(＝沟道长度L)变薄，也能够在MOSFET导通时抑制短沟道效应的增大，能够抑制栅极阈值电压的降低。第三p+型区23的第二直线部23b作为抑制由在MOSFET导通时从漏极侧以及源极侧分别向p型基区4内延伸的耗尽层导致的击穿的击穿终止层发挥功能。通过设置第三p+型区23的第二直线部23b，即使将p型基区4的杂质浓度降低为沟道浓度的程度，也能够抑制由短沟道效应导致的击穿。
通过这样地将第三p+型区23设为大致L字状的截面形状，n+型源极区5成为由沿着沟槽7的侧壁的第一直线部5a和沿着半导体基板10的正面的第二直线部5b构成的大致L字状的截面形状。n+型源极区5的沿着沟槽7的侧壁的部分(即第一直线部5a)的距离基板正面的深度F例如考虑到成为后述的栅电极9的多晶硅(poly-Si)层的蚀刻的余量而优选设为0.4μm以上的程度。p型基区4利用第三p+型区23与沟槽7侧的部分(以下，记为沟道区)4a和除该沟道区4a以外的部分分开。
沟道区4a是p型基区4的被第三p+型区23的第一直线部23a与沟槽7的侧壁所夹的部分，且是在MOSFET导通时沿着沟槽7的侧壁而形成沟道(n型的反转层)的区域。沟道区4a的宽度是从沟槽7的侧壁到第三p+型区23的第一直线部23a的距离d11。沟道区4a的厚度(即p型基区的厚度)t2是沟道长度L。沟道长度L是从第三p+型区23的第一直线部23a的距离基板正面的深度C，减去n+型源极区5的第一直线部5a的距离基板正面的深度F而得到的值。沟道浓度例如是1×1017/cm3以上且3×1017/cm3以下的程度。沟道浓度由沟道区4a以及第三p+型区23的杂质浓度决定。
接下来，对实施方式2的半导体装置的制造方法进行说明。对与实施方式1的图2～6相同的部分省略说明。图15A、15B、17是表示实施方式2的半导体装置的制造过程中的状态的截面图。图16是放大表示图15A的一部分的截面图。图16中将图15A的一个沟槽7附近放大示出。首先，与实施方式1同样地，准备成为n+型漏极区的n+型起始基板1，依次进行从n-型碳化硅层31的形成到沟槽7的形成的工序(参照图2～6)。
接着沟槽7的形成(图6)，接下来，如图15A所示，在除去了氧化膜41之后，从相对于半导体基板10的正面以预定的注入角度θ1倾斜的方向，向沟槽7的一个侧壁以及半导体基板10的正面进行例如铝(Al)等p型杂质的离子注入(以下，记为第一倾斜离子注入)42。由此，以与沟槽7的一个侧壁在与该侧壁正交的方向分开预定距离d11的深度(厚度)的方式，在p型基区4的内部(或者从p型基区4遍及n型电流扩散区3)选择性地形成第三p+型区23的第一直线部23a。并且，以与半导体基板10的正面在深度方向分开预定距离d12的深度的方式，在n+型源极区5与p型基区4的界面，选择性地形成第三p+型区23的第二直线部23b。
此时，基于从沟槽7的侧壁到第三p+型区23的第一直线部23a的距离d11和从半导体基板10的正面到第三p+型区23的第二直线部23b的距离d12，设定第一倾斜离子注入42的条件。具体而言，基于第三p+型区23的第一直线部23a的p型杂质浓度的峰位置的距离硅表面(沟槽7的侧壁)的深度A和第三p+型区23的第二直线部23b的p型杂质浓度的峰位置的距离硅表面(半导体基板10的正面)的深度B，设定第一倾斜离子注入42的注入角度θ1(参照图16)。更具体而言，第一倾斜离子注入42的注入角度θ1设定为满足下述(1)式的条件。
B＝A/tanθ1…(1)
接下来，如图15B所示，从相对于半导体基板10的正面以预定的注入角度θ2倾斜的方向，对沟槽7的另一个侧壁进行例如铝等p型杂质的离子注入(以下，记为第二倾斜离子注入)43。由此，以与沟槽7的另一个侧壁在与该侧壁正交的方向分开预定距离d11的深度的方式，在p型基区4的内部(或者从p型基区4遍及n型电流扩散区3)选择性地形成第三p+型区23的第一直线部23a。并且，与第一倾斜离子注入42同样地，以与半导体基板10的正面在深度方向分开预定距离d12的深度的方式，在n+型源极区5与p型基区4的界面，选择性地形成第三p+型区23的第二直线部23b。
该第二倾斜离子注入43是为了对沟槽7的另一个侧壁进行p型杂质的离子注入，而以相对于沟槽7的另一个侧壁为与向沟槽7的一个侧壁的第一倾斜离子注入42的注入角度θ1对称的注入角度θ2进行的。向沟槽7的另一个侧壁的第二倾斜离子注入43的除注入角度θ2以外的条件与向沟槽7的一个侧壁的第一倾斜离子注入42相同。第一倾斜离子注入42的注入角度θ1、第二倾斜离子注入43的注入角度θ2优选配合沟槽7的宽度wT而设定在例如40度以上且60度以下的范围。具体而言，在沟槽7的宽度wT例如为0.8μm的情况下，第一倾斜离子注入42的注入角度θ1、第二倾斜离子注入43的注入角度θ2例如可以相对于半导体基板10的正面为例如45度的程度。
在进行该第一倾斜离子注入42、第二倾斜离子注入43时，在从半导体基板10的正面起算到预定距离d12的深度的部分(形成有n+型源极区5以及p++型接触区6的部分)也进行了p型杂质的离子注入，但n+型源极区5以及p++型接触区6是高杂质浓度(例如n+型源极区5的杂质浓度为1×1019/cm3的程度)，第三p+型区23的杂质浓度比n+型源极区5以及p++型接触区6的杂质浓度低一个数量级以上。因此，即使在进行第一倾斜离子注入42、第二倾斜离子注入43时，对n+型源极区5、p++型接触区6进行p型杂质的离子注入，也不会对MOSFET特性产生负面影响。
另外，由倾斜离子注入42、43形成的第三p+型区23的第一直线部23a的p型杂质浓度分布从峰位置的距离沟槽7的侧壁的深度朝向沟槽7的侧壁拖尾(杂质浓度以拉出下摆的方式以缓慢的坡度减小的部分)。设定倾斜离子注入42、43的射程、掺杂量，以使该第三p+型区23的第一直线部23a的p型杂质浓度分布的尾部的杂质浓度成为预定的沟道浓度。另外，可以将倾斜离子注入42、43分别以多阶段(多次)进行，来形成第三p+型区23的第一直线部23a的预定的p型杂质浓度分布。
另外，在该第一倾斜离子注入42、第二倾斜离子注入43中，第三p+型区23的第二直线部23b形成于n+型源极区5与p型基区4的整个界面，并延伸至沟槽7的侧壁。因此，在进行第一倾斜离子注入42、第二倾斜离子注入43之后，例如从沟槽7的两侧壁分别进行n型杂质的倾斜离子注入(未图示)，将第三p+型区23的第二直线部23b的在沟槽7的侧壁露出的部分44、45反转为n型而形成n+型源极区5。该倾斜离子注入的方法与例如后述的实施方式3中用于形成n+型源极区5的第三倾斜离子注入、第四倾斜离子注入相同。至此的状态示于图17。
接下来，沿着半导体基板10的正面以及沟槽7的内壁形成省略图示的碳(C)膜。接下来，对于利用离子注入形成的全部区域，进行用于使杂质活化的热处理(活化退火)。接下来，除去碳膜。接下来，进行用于使沟槽7的底面以及沟槽7的开口部的角部变圆的热处理(退火)。接下来，通过通常的方法，形成栅极绝缘膜8、栅电极9、层间绝缘膜11、接触孔、源电极12以及漏电极13。之后，通过对半导体晶圆进行切割(切断)而单片化为一个一个的芯片状，从而完成图14所示的MOSFET。
如以上所说明，根据实施方式2，将由与沟槽侧壁分开且沿着沟槽侧壁延伸的第一直线部和与该第一直线部正交且沿着n+型源极区与p型基区的界面延伸的第二直线部构成的第三p+型区配置于相邻的沟槽间的硅部(台面部)。第三p+型区的第一直线部作为晕环区发挥功能，在MOSFET导通时抑制短沟道效应的增大，并抑制栅极阈值电压的降低。第三p+型区的第二直线部作为击穿终止层发挥功能，抑制由在MOSFET导通时从漏极侧以及源极侧分别向p型基区4内延伸的耗尽层导致的击穿。因此，能够改善低导通电阻化与击穿抑制的均衡关系。
另外，根据实施方式2，能够仅利用第一倾斜离子注入、第二倾斜离子注入，同时形成第三p+型区的第一直线部、第二直线部。另外，根据实施方式2，能够仅利用第一倾斜离子注入、第二倾斜离子注入，而以从注入面(沟槽的侧壁以及半导体基板的正面)的自对准，位置精度良好地形成第三p+型区的第一直线部、第二直线部。
(实施方式3)
接下来，对实施方式3的半导体装置的制造方法进行说明。图18是表示实施方式3的半导体装置的结构的截面图。图19是表示实施方式3的半导体装置的制造过程中的状态的截面图。图19中放大表示图18的一个沟槽7附近。实施方式3的半导体装置的制造方法与实施方式2的半导体装置的制造方法的不同点在于，将n+型源极区5通过从沟槽7的侧壁以及半导体基板10的正面进行自对准而形成。
具体而言，实施方式3的半导体装置的制造方法是在实施方式2的半导体装置的制造方法中将n+型源极区5代替为从沟槽7的侧壁的n型杂质的倾斜离子注入(以下，记为第三倾斜离子注入、第四倾斜离子注入)而成。更具体而言，如图19所示，在形成n+型源极区5时，首先，从相对于半导体基板10的正面以预定的注入角度θ3倾斜的方向，对沟槽7的一个侧壁以及半导体基板10的正面进行例如砷(As)等n型杂质的第三倾斜离子注入46。
通过该第三倾斜离子注入46，将p型碳化硅层32的从半导体基板10的正面到预定深度F且从沟槽7的一个侧壁到预定深度E的部分反转为n型，选择性地形成n+型源极区5的第一直线部5a。并且，将p型碳化硅层32的从半导体基板10的正面起算到深度D的部分反转为n型，形成n+型源极区5的第二直线部5b。
此时，基于n+型源极区5的第一直线部5a的距离沟槽7的一个侧壁的深度E和n+型源极区5的第二直线部5b的距离半导体基板10的正面的深度D，设定第三倾斜离子注入46的注入角度θ3。具体而言，第三倾斜离子注入46的注入角度θ3设定为满足下述(2)式的条件。
D＝E/tanθ3(其中，θ1＜θ3)…(2)
n+型源极区5的第一直线部5a、第二直线部5b形成在距离半导体基板10的正面以及沟槽7的一个侧壁比第三p+型区23的第一直线部23a、第二直线部23b浅的位置。因此，第三倾斜离子注入46的注入角度θ3需要设为比第一倾斜离子注入42的注入角度θ1大。第三倾斜离子注入46的注入角度θ3优选配合沟槽7的宽度wT而设定在例如50度以上且80度以下的范围。具体而言，在沟槽7的宽度wT例如为0.8μm的情况下，第三倾斜离子注入46的注入角度θ3例如可以相对于半导体基板10的正面为例如60度的程度。
接下来，从相对于半导体基板10的正面以预定的注入角度倾斜的方向，对沟槽7的另一个侧壁进行例如砷等n型杂质的第四倾斜离子注入(未图示)。通过该第四倾斜离子注入，在沟槽7的另一个侧壁侧选择性地形成n+型源极区5的第一直线部5a，并且在半导体基板10的正面的表面层形成n+型源极区5的第二直线部5b。
该第四倾斜离子注入是为了在沟槽7的另一个侧壁进行n型杂质的离子注入，而以相对于沟槽7的另一个侧壁为与向沟槽7的一个侧壁的第三倾斜离子注入46的注入角度θ3对称的注入角度进行的。第四倾斜离子注入的除注入角度以外的条件与第三倾斜离子注入46相同。n+型源极区5的第一直线部5a、第二直线部5b的杂质浓度例如可以为1×1017/cm3以上且3×1017/cm3以下的程度。
用于形成该n+型源极区5的第三倾斜离子、第四倾斜离子例如被注入到整个有源区的表面。或者可以在用于形成沟槽7的蚀刻后，在除去用于该蚀刻的掩模(氧化膜41：参照图6)前进行。由此，可以使n+型源极区5的第二直线部5b的距离基板正面的深度D比n+型源极区5的第一直线部5a的距离基板正面的深度F浅。
通过这样利用第三倾斜离子注入、第四倾斜离子注入而形成n+型源极区5，可获得如下的效果。图20是表示比较例的半导体装置的结构的截面图。用于形成第三p+型区23的第一倾斜离子注入42、第二倾斜离子注入43的射程比n+型源极区5的第二直线部5b的距离半导体基板10的正面的深度D浅。在该情况下，如图20所示的比较例，第三p+型区23的作为击穿终止层发挥功能的第二直线部23b可能与n+型源极区5和p型基区4的界面分开而配置于从半导体基板10的正面起算比该界面浅的位置(即n+型源极区5的内部)。
在第三p+型区23的第二直线部23b不配置于n+型源极区5与p型基区4的界面的情况下，在第三p+型区23的第二直线部23b与p型基区4之间夹有n+型源极区5的一部分5c。因此，在比较例中，p型基区4的除沟道区4a以外的部分(以符号4c示出的部分)的p型杂质浓度实质上变低，由此可能产生由短沟道效应导致的击穿。对此，根据实施方式3，通过第三倾斜离子注入、第四倾斜离子注入以成为大致L字状的方式形成n+型源极区5，由此能够防止在第三p+型区23的第二直线部23b与p型基区4之间，夹有n+型源极区5的一部分5c。
如以上所说明，根据实施方式3，能够获得与实施方式2相同的效果。另外，根据实施方式3，通过利用第三倾斜离子注入、第四倾斜离子注入而形成n+型源极区，能够从注入面(沟槽7的侧壁以及半导体基板的正面)利用自对准而位置精度良好地形成n+型源极区以及第三p+型区。
(实施方式4)
接下来，对实施方式4的半导体装置的结构进行说明。图21是表示实施方式4的半导体装置的结构的截面图。实施方式4的半导体装置与实施方式2的半导体装置的不同点在于，将作为晕环区以及击穿终止层发挥功能的第三p+型区51设置为大致矩形的截面形状。
具体而言，第三p+型区51与n+型源极区5的第二直线部5b的漏极侧的面(在图21中，n+型源极区5的第二直线部5b的下表面)相接，在深度方向贯通p型碳化硅层32而到达n-型碳化硅层31，并在n型电流扩散区3的内部终止。另外，第三p+型区51与p++型接触区6以及第二p+型区22相接。
p型碳化硅层32的除n+型源极区5、p++型接触区6以及第三p+型区51以外的部分是沟道区4a。p型基区4仅配置于沿着沟槽7的部分(即沟道区4a)。另外，第三p+型区51与p++型接触区6以及第二p+型区22相接。第三p+型区51以与第一p+型区21分开的方式配置。
如以上所说明，根据实施方式4，能够在n型电流扩散区与n+型源极区之间，在不包括沟道区的部分，配置杂质浓度比沟道区高的第三p+型区即可，无论第三p+型区的截面形状如何，均能够获得与实施方式2、3相同的效果。
(实施方式5)
接下来，对实施方式5的半导体装置的结构进行说明。图22是表示实施方式5的半导体装置的结构的截面图。实施方式5的半导体装置与实施方式2的半导体装置的不同点在于由在p型碳化硅层32上外延生长而成的n+型碳化硅层62构成n+型源极区5。
具体而言，半导体基板10是在由碳化硅构成的n+型起始基板1上使成为n-型漂移区2、p型基区4以及n+型源极区5的各碳化硅层31、32、62依次外延生长而成的外延基板(半导体芯片)。n+型源极区5的第一直线部5a与实施方式3同样地，通过第三倾斜离子注入、第四倾斜离子注入而从n+型碳化硅层62遍及p型碳化硅层32而形成。n+型源极区5的第二直线部5b由n+型碳化硅层62构成。可以在n+型源极区5的第二直线部5b，导入由第三倾斜离子注入、第四倾斜离子注入带来的n型杂质。
如以上所说明，根据实施方式5，即使使用了在正面侧的最上层层叠了n型外延层的半导体基板的情况下，也能够获得与实施方式2～4相同的效果。
(实施方式6)
接下来，对实施方式6的半导体装置的结构进行说明。图23是表示实施方式6的半导体装置的结构的截面图。实施方式6的半导体装置与实施方式2的半导体装置的不同点为以下的三点。第一个不同点是在第三p+型区23的第二直线部23b与n型电流扩散区3之间，配置n-型区52。
n-型区52例如由在n-型碳化硅层31上外延生长而成的n-型碳化硅层63构成。即，半导体基板10是在由碳化硅构成的n+型起始基板1上使成为n-型漂移区2以及n-型区52的n-型碳化硅层31、63依次外延生长而成的外延基板(半导体芯片)，不使用p型碳化硅层。
例如在n+型起始基板1上使成为n-型漂移区2的n-型碳化硅层31外延生长，且在该n-型碳化硅层31的表面层通过离子注入而形成n型电流扩散区3。之后，通过在n-型碳化硅层31上使成为n-型区52的n-型碳化硅层63外延生长而制成半导体基板10。n-型区52(即n-型碳化硅层63)的杂质浓度与n-型漂移区2的杂质浓度为相同程度，例如为1×1015/cm3以上且5×1016/cm3以下的程度。
第三p+型区23的第一直线部23a从n-型碳化硅层63的内部向n-型碳化硅层31延伸，在n-型碳化硅层31的内部终止。第三p+型区23的第二直线部23b配置于n-型碳化硅层63的内部。另外，第三p+型区23的第二直线部23b与p++型接触区6以及第二p+型区22相接。n-型区52与第三p+型区23的第一直线部23a的相对于沟槽7侧为相反一侧的面相接。并且，n-型区52与第三p+型区23的第二直线部23b的漏极侧的面(下表面)相接。另外，n-型区52与第二p+型区22相接。
第二个不同点是与实施方式3同样地通过第三倾斜离子注入、第四倾斜离子注入而形成n+型源极区5。第三个不同点在于将p型基区54仅配置于沿着沟槽7的部分(即沟道区54a)。该沟道区54a通过向沟槽7的侧壁的倾斜离子注入而形成。沟道区54a例如通过倾斜离子注入而形成在n-型碳化硅层63的沿着沟槽7的部分。另外，沟道区54a例如可以在通过第一倾斜离子注入、第二倾斜离子注入而形成的第三p+型区23的第一直线部23a的p型杂质浓度分布的尾部形成。
如以上所说明，根据实施方式6，即使通过倾斜离子注入而在n-型外延层形成沟道区的情况下，也能够获得与实施方式2～5相同的效果。
(实施方式7)
接下来，对实施方式7的半导体装置的结构进行说明。图24是表示实施方式7的半导体装置的结构的截面图。实施方式7的半导体装置与实施方式6的半导体装置的不同点在于由在n-型碳化硅层31上外延生长而成的n型碳化硅层64构成n型电流扩散区3。即，半导体基板10是在由碳化硅构成的n+型起始基板1上使成为n-型漂移区2以及n型电流扩散区3的各碳化硅层31、64依次外延生长而成的外延基板(半导体芯片)，不使用p型碳化硅层。
第三p+型区23设置于n型碳化硅层64(即n型电流扩散区3)的内部。第三p+型区23的第一直线部23a的相对于沟槽7侧为相反一侧的面和第二直线部23b的漏极侧的面(下表面)与n型电流扩散区3相接。第三p+型区23的第二直线部23b在p++型接触区6侧的端部与第二p+型区22相接。
p型基区54仅配置于n型碳化硅层64的沿着沟槽7的部分(即沟道区54a)。沟道区54a通过倾斜离子注入而形成在n型碳化硅层64的沿着沟槽7的部分。沟道区54a可以在通过第一倾斜离子注入、第二倾斜离子注入而形成的第三p+型区23的第一直线部23a的p型杂质浓度分布的尾部形成。
如以上所说明，根据实施方式7，即使通过倾斜离子注入而在n型外延层形成了沟道区的情况下，也能够获得与实施方式2～6相同的效果。
(实施例)
接下来，对用于形成第三p+型区23的第一倾斜离子注入42的注入角度θ1和第三p+型区23的距离硅表面的深度A～C之间的关系进行验证。根据上述的实施方式2的半导体装置的制造方法，制成第三p+型区23的第一直线部23a的距离基板正面的深度C的目标深度和沟槽7的宽度wT的组合不同的12个试样。针对这些试样，对第一倾斜离子注入42的注入角度θ1和第三p+型区23的距离硅表面的深度A～C进行验证，并将验证结果示于图25A，将其中的试样1示于图25B。
图25A是表示实施例的各试样的第一倾斜离子注入的注入角度的图表。图25B是表示第一倾斜离子注入的注入角度和第三p+型区的距离硅表面的深度之间的关系的特性图。图25B的横轴是第一倾斜离子注入42的注入角度θ1(度：deg.)，纵轴是第三p+型区23的第一直线部23a、第二直线部23b的p型杂质浓度的峰位置的距离硅表面(沟槽7的侧壁、半导体基板10的正面)的深度A、B，以及第三p+型区23的第一直线部23a的距离基板正面的深度C(μm)。
12个试样的第三p+型区23的第一直线部23a的距离基板正面的深度C的目标深度和沟槽7的宽度wT的组合不同。第三p+型区23的距离硅表面的深度A～C是指第三p+型区23的第一直线部23a的p型杂质浓度的峰位置的距离沟槽侧壁(沟槽7的侧壁)的深度A、第三p+型区23的第二直线部23b的p型杂质浓度的峰位置的距离基板正面的深度B、以及第三p+型区23的第一直线部23a的距离基板正面的深度C。
如图25B所示，在沟槽7的宽度wT为0.8μm时，第三p+型区23的第一直线部23a的p型杂质浓度的峰位置的距离沟槽侧壁的深度A的优选的范围wA例如为0.05μm以上。满足该范围wA的第一倾斜离子注入42的注入角度的范围θ1A为14度以上。第三p+型区23的第二直线部23b的p型杂质浓度的峰位置的距离基板正面的深度B优选为比第三p+型区23的第一直线部23a的p型杂质浓度的峰位置的距离沟槽7侧壁的深度A深，其范围wB为例如0.1μm以上且0.2μm以下。满足该范围wB的第一倾斜离子注入42的注入角度的范围θ1B为20度以上且61度以下的程度。
试样1～4中示出将第三p+型区23的第一直线部23a的距离基板正面的深度C的目标深度的范围wC设为0.85μm以上且1.3μm以下，将沟槽7的宽度wT分别设为0.8μm、1.0μm、0.6μm以及0.4μm的情况。如图25B所示，在将试样1的沟槽7的宽度wT设为0.8μm时，第三p+型区23的第一直线部23a的距离基板正面的深度C成为目标深度的第一倾斜离子注入(以下，记为深度C成为目标深度的第一倾斜离子注入)的注入角度的范围θ1C是37度以上且50度以下的程度。
深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C、与第三p+型区23的第一直线部23a的p型杂质浓度的峰位置的距离沟槽侧壁的深度A满足优选的范围wA的第一倾斜离子注入42的注入角度的范围θ1A、与第三p+型区23的第二直线部23b的p型杂质浓度的峰位置的距离基板正面的深度B满足优选的范围wB的第一倾斜离子注入42的注入角度的范围θ1B重合的范围成为第一倾斜离子注入42的注入角度θ1的优选的范围。即，第一倾斜离子注入42的注入角度θ1的优选的范围成为深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C。
另外，如试样2所示，在将沟槽7的宽度wT设为1.0μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是43度以上且56度以下的程度。如试样3所示，在将沟槽7的宽度wT设为0.6μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是29度以上且42度以下的程度。如试样4所示，在将沟槽7的宽度wT设为0.4μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是20度以上且31度以下的程度。
试样2～4中，也与图25B所示的试样相同地，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C与满足上述范围wA的第一倾斜离子注入42的注入角度的范围θ1A和满足上述范围wB的第一倾斜离子注入42的注入角度的范围θ1B重合。因此，试样2～试样4与试样1相同地，第一倾斜离子注入42的注入角度θ1的优选的范围成为深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C。
试样5～8示出将第三p+型区23的第一直线部23a的距离基板正面的深度C的目标深度的范围wC设为0.4μm以上且0.85μm以下，将沟槽7的宽度wT分别设为0.8μm、1.0μm、0.6μm以及0.4μm的情况。试样5～8通过与试样1～4相比缩短第三p+型区23的第一直线部23a的距离基板正面的深度C，从而与试样1～4相比沟道长度变短。如试样5所示，在将沟槽7的宽度wT设为0.8μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是51度以上且75度以下的程度。
如试样6所示，在将沟槽7的宽度wT设为1.0μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是57度以上且78度以下的程度。如试样7所示，在将沟槽7的宽度wT设为0.6μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是43度以上且71度以下的程度。如试样8所示，在将沟槽7的宽度wT设为0.4μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是32度以上且63度以下的程度。
试样9～12示出将第三p+型区23的第一直线部23a的距离基板正面的深度C的目标深度的范围wC设为0.2μm以上且0.65μm以下，将沟槽7的宽度wT分别设为0.8μm、0.6μm、0.4μm以及0.2μm的情况。试样9～12通过与试样5～8相比缩短第三p+型区23的第一直线部23a的距离基板正面的深度C，从而与试样5～8相比沟道长度变短。如试样9所示，在将沟槽7的宽度wT设为0.8μm时，深度C成为目标深度的第一倾斜离子注入的注入角度θ1的范围θ1C是61度以上且89度以下的程度。
如试样10所示，在将沟槽7的宽度wT设为0.6μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是53度以上且89度以下的程度。如试样11所示，在将沟槽7的宽度wT设为0.4μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是42度以上且89度以下的程度。如试样12所示，在将沟槽7的宽度wT设为0.2μm时，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C是24度以上且89度以下的程度。
试样5～12中，也与试样1～4相同地，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C中的与满足上述范围wA的第一倾斜离子注入42的注入角度的范围θ1A、满足上述范围wB的第一倾斜离子注入42的注入角度的范围θ1B重合的范围成为第一倾斜离子注入42的注入角度θ1的优选的范围。根据试样5～12确认了，在缩短沟道长度的情况下，越使沟槽7的宽度wT变窄，越能够扩大第一倾斜离子注入42的注入角度θ1的优选的范围。
另外，根据试样10～12所示的结果可知，在进一步缩短沟道长度的情况下，越使沟槽7的宽度wT变窄，也越能够扩大第一倾斜离子注入42的注入角度θ1的优选的范围。另外，根据试样9所示的结果确认了，根据沟槽7的宽度wT，深度C成为目标深度的第一倾斜离子注入的注入角度的范围θ1C、与满足上述范围wB、wA的第一倾斜离子注入42的注入角度的范围θ1B、θ1A不重合，无法设定第一倾斜离子注入42的注入角度θ1的优选的范围。
由以上可知，第一倾斜离子注入42的注入角度θ1的优选的范围优选为40度以上且60度以下的程度。应予说明，向沟槽7的另一个侧壁的第二倾斜离子注入43的注入角度θ2是如上所述相对于沟槽7的另一个侧壁为与向沟槽7的一个侧壁的第一倾斜离子注入42的注入角度θ1对称的注入角度。
(实施方式8)
接下来，对实施方式8的半导体装置的结构进行说明。图26是表示实施方式8的半导体装置的结构的截面图。图26所示的实施方式8的半导体装置是在由碳化硅构成的半导体基板10的正面(p型基区4侧的面)侧具备沟槽栅结构的MOS栅极的与图1同样的纵向型MOSFET。图26的n+型起始基板1、n-型漂移区2、p型基区4、各碳化硅层31、32、n+型源极区5、p++型接触区6、沟槽7、栅极绝缘膜8、栅电极9、半导体基板10、层间绝缘膜11、源电极12、漏电极13以及第一p+型区21、第二p+型区22与图1相同，由此省略说明。
在图26所示的实施方式8的半导体装置中，第三p+型区23的漏极侧端部与n型电流扩散区3相接，或从p型基区4与n型电流扩散区3的界面在漏极侧(即在n型电流扩散区3的内部)以预定深度d1突出。另外，第三p+型区23的漏极侧端部在n型电流扩散区3的内部，在从基板正面起算比第一p+型区21浅的位置终止。即，第三p+型区23隔着p型基区4(或者p型基区4以及n型电流扩散区3)的沿着沟槽7的侧壁的部分而与沟槽7的侧壁的栅极绝缘膜8对置。
第三p+型区23的源极侧端部可以向n+型源极区5内部有少许突出。另外，第三p+型区23与第一p+型区21、第二p+型区22分开地配置。第三p+型区23例如可以具有在深度方向较长的大致矩形的截面形状。第三p+型区23是在MOSFET导通时，抑制从p型基区4与n+型源极区5的pn结和p型基区4与n型电流扩散区3的pn结分别向p型基区4内延伸的耗尽层的所谓的晕环(HALO)区。
p型基区4的、沟槽7的侧壁与第三p+型区23之间的部分是在MOSFET导通时沿着沟槽7的侧壁而形成沟道(n型的反转层)的区域(以下，记为沟道区)4a。沟道区4a的宽度是从第三p+型区23到沟槽7的侧壁的距离t1。沟道区4a的厚度(即p型基区的厚度)t2是沟道长度L。通过设置第三p+型区23，即使为了实现低导通电阻化而使沟道区4a的厚度t2(＝沟道长度L)变薄，也能够在MOSFET导通时抑制短沟道效应的增大。
在n型电流扩散区3的内部，在沟道区4a与第一p+型区21之间，设置第一n型区24。第一n型区24可以与沟道区4a、第一p+型区21、第三p+型区23以及栅极绝缘膜8相接。第一n型区24例如具有沿着沟槽7的内壁延伸的大致直线状或者大致曲线状的截面形状。第一n型区24隔着栅极绝缘膜8而与栅电极9对置。第一n型区24的距离沟槽7的内壁的深度d11'例如优选与沟道区4a的宽度(＝t1)大致相同。
第一n型区24的杂质浓度比n型电流扩散区3的杂质浓度高。另外，第一n型区24的杂质量设定为通过用于形成第一n型区24的后述的第三倾斜离子注入46a、第四倾斜离子注入46b(参照图29、30)而不使沟道区4a反转(不反转为n型)的程度的杂质量。具体而言，第一n型区24的杂质量比n型电流扩散区3以及p型基区4的总杂质量少。
另外，在n型电流扩散区3的内部中，在第三p+型区23与第一p+型区21之间，设置第二n型区25。第二n型区25可以与第三p+型区23、第一p+型区21以及第一n型区24相接。第二n型区25具有沿着第一n型区24延伸的直线状或者曲线状的截面形状。
第二n型区25的距离沟槽7的内壁的深度d12'优选为第三p+型区23的距离沟槽7的内壁的深度d2以下。其理由是在将第二n型区25的距离沟槽7的内壁的深度d12'设为比第三p+型区23的距离沟槽7的内壁的深度d2深的情况下，由n型电流扩散区3的杂质浓度决定的耐压降低。另一方面，通过将第二n型区25的距离沟槽7的内壁的深度d12'设为比第三p+型区23的距离沟槽7的内壁的深度d2深，能够减小扩散电阻。因此，第二n型区25的距离沟槽7的内壁的深度d12'只要符合要求的特性而设定即可。第二n型区25的距离沟槽7的内壁的深度d12'例如由第一n型区24的距离沟槽7的内壁的深度d11'和第三p+型区23与第一p+型区21之间的距离w2决定。
第二n型区25的杂质浓度比n型电流扩散区3的杂质浓度高。第二n型区25的杂质浓度也可以比第一n型区24的杂质浓度高。第二n型区25的杂质量设定为通过用于形成第二n型区25的后述的第五倾斜离子注入47a、第六倾斜离子注入47b(参照图31、32)而不使第三p+型区23反转(不反转为n型)的程度的杂质量。具体而言，第二n型区25的杂质量比n型电流扩散区3以及第三p+型区23的总杂质量少。
通过这样配置第一n型区24、第二n型区25，能够提高n型电流扩散区3中的因HALO结构导致寄生电阻变大的区域的n型杂质浓度。由此，能够减小因HALO结构导致寄生电阻变大的区域的寄生电阻。因此，第一n型区24、第二n型区25优选利用自对准而位置精度良好地配置在构成HALO结构的第三p+型区23。因此，第一n型区24、第二n型区25优选如后所述通过倾斜离子注入对沟槽7的内壁利用自对准而形成。在该情况下，第一n型区24、第二n型区25的距离沟槽7的内壁的各深度d11'、d12'距离沟槽7的内壁分别是恒定的。
接下来，对实施方式8的半导体装置的制造方法进行说明。对于与实施方式1的图2～6相同的部分省略说明。图27～32是表示实施方式8的半导体装置的制造过程中的状态的截面图。首先，与实施方式1相同地，准备成为n+型漏极区的n+型起始基板1，依次进行从n-型碳化硅层31的形成到沟槽7的形成(参照图2～6)。
接着沟槽7的形成(图6)，接下来，如图27所示，在除去氧化膜41之后，从相对于半导体基板10的正面以预定的注入角度θ1倾斜的方向，向沟槽7的一个侧壁进行铝(Al)等p型杂质的离子注入(以下，记为第一倾斜离子注入)42。通过该第一倾斜离子注入42，以与沟槽7的一个侧壁分开预定距离t1的方式，在p型基区4的内部(或者从p型基区4遍及n型电流扩散区3)选择性地形成第三p+型区23。
接下来，如图28所示，从相对于半导体基板10的正面以预定的注入角度θ2倾斜的方向，向沟槽7的另一个侧壁进行铝等p型杂质的离子注入(以下，记为第二倾斜离子注入)43。通过该第二倾斜离子注入43，以与沟槽7的另一个侧壁分开预定距离t1的方式，在p型基区4的内部(或者从p型基区4遍及n型电流扩散区3)选择性地形成第三p+型区23。第二倾斜离子注入43的除注入角度θ2以外的条件与第一倾斜离子注入42相同。
通过这些第一倾斜离子注入42、第二倾斜离子注入43，以相对于沟槽7的侧壁为对称的注入角度θ1、θ2分别向沟槽7的两侧壁进行p型杂质的注入，形成第三p+型区23。通过这样利用第一倾斜离子注入42、第二倾斜离子注入43形成第三p+型区23，能够稳定地获得从第三p+型区23到沟槽7的侧壁的预定距离t1。
第一倾斜离子注入42、第二倾斜离子注入43的条件基于从第三p+型区23到沟槽7的侧壁的预定距离t1、第三p+型区23的从p型基区4与n型电流扩散区3的界面向漏极侧的预定深度d1、第三p+型区23的宽度(与沟槽7的侧壁正交的方向的厚度)w1而设定。第一倾斜离子注入42、第二倾斜离子注入43的注入角度θ1、θ2例如可以是相对于半导体基板10的正面为30度以上且60度以下的程度。第一倾斜离子注入42、第二倾斜离子注入43的加速能量例如可以是150keV以上且350keV以下的程度。
在进行第一倾斜离子注入42、第二倾斜离子注入43时，对n+型源极区5、p++型接触区6也进行p型杂质的离子注入，但n+型源极区5以及p++型接触区6是高杂质浓度(例如n+型源极区5的杂质浓度为1×1019/cm3的程度)，第三p+型区23的杂质浓度比n+型源极区5以及p++型接触区6的杂质浓度低一个数量级以上。因此，在进行第一倾斜离子注入42、第二倾斜离子注入43时，即使对n+型源极区5、p++型接触区6进行p型杂质的离子注入，也不会对MOSFET特性产生负面影响。
接下来，如图29所示，从相对于半导体基板10的正面以预定的注入角度θ3倾斜的方向，向沟槽7的一个侧壁进行n型杂质的离子注入(以下，记为第三倾斜离子注入)46a。通过该第三倾斜离子注入46a，从沟槽7的一个侧壁以预定深度d11'，在n型电流扩散区3的内部选择性地形成第一n型区24。
接下来，如图30所示，从相对于半导体基板10的正面以预定的注入角度θ4倾斜的方向，向沟槽7的另一个侧壁进行n型杂质的离子注入(以下，记为第四倾斜离子注入)46b。通过该第四倾斜离子注入46b，从沟槽7的另一个侧壁以预定深度d11'，在n型电流扩散区3的内部选择性地形成第一n型区24。
通过这些第三倾斜离子注入46a、第四倾斜离子注入46b，以相对于沟槽7的侧壁为对称的注入角度θ3、θ4分别向沟槽7的两侧壁进行n型杂质的注入，形成第一n型区24。第四倾斜离子注入46b的除注入角度θ4以外的条件与第三倾斜离子注入46a相同。第三倾斜离子注入46a、第四倾斜离子注入46b的注入角度θ3、θ4例如可以是相对于半导体基板10的正面为10度以上且50度以下的程度。第三倾斜离子注入46a、第四倾斜离子注入46b的加速能量例如可以是30keV以上且300keV以下的程度。
接下来，如图31所示，从相对于半导体基板10的正面以预定的注入角度θ5倾斜的方向，向沟槽7的一个侧壁进行n型杂质的离子注入(以下，记为第五倾斜离子注入)47a。通过该第五倾斜离子注入47a，以与沟槽7的一个侧壁分开预定距离(第一n型区24的距离沟槽7的内壁的深度d11'的量)的方式，在n型电流扩散区3的内部选择性地形成第二n型区25。
接下来，如图32所示，从相对于半导体基板10的正面以预定的注入角度θ6倾斜的方向，向沟槽7的另一个侧壁进行n型杂质的离子注入(以下，记为第六倾斜离子注入)47b。通过该第六倾斜离子注入47b，以与沟槽7的另一个侧壁分开预定距离(第一n型区24的距离沟槽7的内壁的深度d11'的量)的方式，在n型电流扩散区3的内部选择性地形成第二n型区25。
通过这些第五倾斜离子注入47a、第六倾斜离子注入47b，以相对于沟槽7的侧壁为对称的注入角度θ5、θ6分别向沟槽7的两侧壁进行n型杂质的注入，形成第二n型区25。第六倾斜离子注入47b的除注入角度θ6以外的条件与第五倾斜离子注入47a相同。第五倾斜离子注入47a、第六倾斜离子注入47b的注入角度θ5、θ6例如可以是相对于半导体基板10的正面为10度以上且50度以下的程度。第五倾斜离子注入47a、第六倾斜离子注入47b的加速能量例如可以是100keV以上且400keV以下的程度。
接下来，沿着半导体基板10的正面以及沟槽7的内壁形成省略图示的碳(C)膜。接下来，对于利用离子注入形成的全部区域，进行用于使杂质活化的热处理(活化退火)。接下来，除去碳膜。接下来，进行用于使沟槽7的底面以及沟槽7的开口部的角部变圆的热处理(退火)。接下来，通过通常的方法，形成栅极绝缘膜8、栅电极9、层间绝缘膜11、接触孔、源电极12以及漏电极13。之后，切割(切断)半导体晶圆而单片化为一个一个的芯片状，从而完成图26所示的MOSFET。
如以上所说明，根据实施方式8，在因采用HALO结构而导致寄生电阻变为最大的区域(n型电流扩散区的被沟槽与第三p+型区所夹的区域)配置第一n型区。并且，在因采用HALO结构而导致寄生电阻变为第二大的区域(n型电流扩散区的被第一p+型区与第三p+型区所夹的区域)配置第二n型区。由此，能够提高因HALO结构而导致寄生电阻变大的区域的n型杂质浓度。由此，能够减小因采用HALO结构而导致寄生电阻变大的区域的寄生电阻，由此能够减小导通电阻。
另外，根据实施方式8，第一n型区、第二n型区和构成HALO结构的第三p+型区是通过倾斜离子注入对沟槽的内壁以自对准而形成的。因此，能够对构成HALO结构的第三p+型区以自对准配置第一n型区、第二n型区。因此，能够在因采用HALO结构而导致寄生电阻变大的区域，尺寸精度良好地配置第一n型区、第二n型区。
(实施方式9)
接下来，对实施方式9的半导体装置的结构进行说明。图33是表示实施方式9的半导体装置的结构的截面图。实施方式9的半导体装置与实施方式8的半导体装置的不同点在于不设置第二n型区25(参照图26)而仅设置第一n型区24。
实施方式9的半导体装置的制造方法只要在实施方式8的半导体装置的制造方法中省略用于形成第二n型区25的第五倾斜离子注入47a、第六倾斜离子注入47b(参照图31、32)即可。
如以上所说明，根据实施方式9，即使仅配置n型电流扩散区的配置于沟槽侧壁附近的第一n型区、第二n型区中，在沟道区与第一p+型区之间的第一n型区，也能够减小JFET(Junction FET：结型场效应晶体管)电阻。因此，能够与实施方式8相同地获得减小导通电阻的效果。
(实施方式10)
接下来，对实施方式10的半导体装置的结构进行说明。图34是表示实施方式10的半导体装置的结构的截面图。实施方式10的半导体装置与实施方式8的半导体装置的不同点在于不设置第一n型区24(参照图26)而仅设置第二n型区25。即，被沟道区4a、第三p+型区23、第一p+型区21以及第二n型区25包围的部分是n型电流扩散区3的一部分3c。图34中以阴影显示第二n型区25。
实施方式10的半导体装置的制造方法只要在实施方式8的半导体装置的制造方法中，省略用于形成第一n型区24的第三倾斜离子注入46a、第四倾斜离子注入46b(参照图29、30)即可。
如以上所说明，根据实施方式10，即使仅配置n型电流扩散区的配置于沟槽侧壁附近的第一n型区、第二n型区中，在第三p+型区与第一p+型区之间的第二n型区，也能够减小JFET电阻。因此，能够与实施方式8相同地获得减小导通电阻的效果。
(实施方式11)
接下来，对实施方式11的半导体装置的结构进行说明。图35是表示实施方式11的半导体装置的结构的截面图。实施方式11的半导体装置与实施方式8的半导体装置的不同点在于，将第一n型区24、第二n型区25设为相同的杂质浓度，设置第一n型区24、第二n型区25连结而成的一个n型区65。
实施方式11的半导体装置的制造方法只要在实施方式8的半导体装置的制造方法中以使第一n型区24和第二n型区25的杂质浓度相同的方式进行第三～第六倾斜离子注入46a、46b、47a以及47b(参照图29～32)即可。
如以上所说明，根据实施方式11，即使在将n型电流扩散区的配置于沟槽侧壁附近的第一n型区、第二n型区设为相同的杂质浓度的情况下也能够减小寄生电阻，由此能够获得与实施方式8～10相同的效果。
(实施方式12)
接下来，对实施方式12的半导体装置的结构进行说明。图36是表示实施方式12的半导体装置的结构的截面图。图36所示的实施方式12的半导体装置在由碳化硅构成的半导体基板(半导体芯片)10，具备配置了纵向型MOSFET的有源区100、和配置了JTE结构36的边缘终端区200。对于与实施方式1～11相同的构成省略说明。边缘终端区200是有源区100与芯片(半导体基板10)侧面之间的区域，且是缓和n-型漂移区2的基板正面(半导体基板10的正面)侧的电场而保持耐压(耐电压)的区域。耐压是指半导体装置不发生误动作、破坏的极限电压。符号300是有源区100与边缘终端区200之间的区域(中间区域)。
覆盖最外侧的沟槽7a的底面的第一p+型区26(以下，记为最外周的第一p+型区26a)延伸至后述的台阶33，且在台阶33的底面33a露出。台阶33的底面33a是指因台阶33的形成而新形成于边缘终端区200的半导体基板10的正面。在台阶33的底面33a露出是指以与后述的场氧化膜34相接的方式配置在台阶33的底面33a的表面层。最外周的第一p+型区26a例如与n型电流扩散区3以及第四p+型区26b相比向外侧延伸。
第二p+型区22在相邻的沟槽7间(台面区)，与第一p+型区21以及第一p+型区26以及沟槽7分开地设置，并且与p型基区4相接。第二p+型区22例如可以是将配置在与第一p+型区26大致相同的深度位置的部分22a和与p型基区4相接的部分22b在深度方向邻接而配置的双层结构。在将第二p+型区22设为该部分22a、22b的双层结构的情况下，这些部分22a、22b例如可以是相同的宽度以及相同的杂质浓度。
第四p+型区26b在最外周的第一p+型区26a与p型碳化硅层32之间，从最外侧的沟槽7a延伸到后述的台阶33，并在台阶33的侧壁33b露出。台阶33的侧壁33b是指因台阶33的形成而新形成的p型碳化硅层32的侧面，成为半导体基板10的正面。在台阶33的侧壁33b露出是指以与场氧化膜34相接的方式配置在台阶33的侧壁33b的表面层。
第四p+型区26b例如比n型电流扩散区3向外侧延伸。另外，第四p+型区26b与最外周的第一p+型区26a以及p型碳化硅层32相接。即，在中间区域300中，在半导体基板10的正面的表面层，设置有将最外周的第一p+型区26a、第四p+型区26b以及p型碳化硅层32从漏极侧在深度方向依次邻接而成的p型区。
可以不设置n型电流扩散区3而在n-型碳化硅层31的内部选择性地设置第一p+型区26、第二p+型区22、第四p+型区26b。第一p+型区26、第二p+型区22与n型电流扩散区3(或者n-型漂移区2)的pn结形成在比沟槽7的底面向漏极侧更深的位置即可，第一p+型区26、第二p+型区22的漏极侧的面的深度位置可以符合设计条件而进行各种变更。
并且，在p型碳化硅层32的内部，在距离半导体基板10的正面预定深度处，与半导体基板10的正面平行且与沟槽7分开地设置第五p+型区27。第五p+型区27例如在同一台面区遍及隔着p++型接触区6相邻的第三p+型区23之间而设置，且与该p型基区4、n+型源极区5以及p++型接触区6相接。第五p+型区27仅配置于有源区100以及中间区域300，不配置于边缘终端区200。
最外侧的第五p+型区27(以下，记为最外周的第五p+型区27a)从有源区100侧与台阶33的侧壁33b以及底面33a分别平行地延伸到与台阶33的底面33a在深度方向对置的位置。最外周的第五p+型区27a配置于从台阶33的底面33a以及侧壁33b起算的预定深度，不在台阶33的底面33a以及侧壁33b露出。最外周的第五p+型区27a的外侧的端部在中间区域300终止，但该外侧的端部可以在外周方向分割为多个。源电极12可以在场氧化膜34上延伸。
在边缘终端区200，通过遍及边缘终端区200的整个区域而除去p型碳化硅层32，从而在半导体基板10的正面形成使边缘终端区200比有源区100低(向漏极侧凹进)的台阶33。可以将p型碳化硅层32从边缘终端区200到中间区域300的外侧的部分除去，而使台阶33从边缘终端区200延伸到中间区域300。即，可以使台阶33的侧壁33b位于中间区域300。
在台阶33的底面33a的有源区100侧，如上所述从有源区100侧延伸的最外周的第一p+型区26a露出。台阶33的底面角部33c被最外周的第一p+型区26a覆盖。台阶33的底面角部33c是指台阶33的底面33a与侧壁33b的边界。在台阶33的底面33a的比最外周的第一p+型区26a更靠外侧的位置，n-型漂移区2露出。
在n-型漂移区2的在台阶33的底面33a露出的部分的表面层，设置JTE结构36，该JTE结构36是将越配置在外侧而杂质浓度设得越低的多个p型区(这里为2个。以下，从有源区100侧起记为第一JTE区37、第二JTE区38)邻接配置而成的。第一JTE区37、第二JTE区38的杂质浓度比最外周的第一p+型区26a的杂质浓度低。第一JTE区37配置于比最外周的第一p+型区26a更靠外侧的位置，与最外周的第一p+型区26a邻接。
第二JTE区38配置于比第一JTE区37更靠外侧的位置，与第一JTE区37邻接。利用该JTE结构36构成耐压结构。在MOSFET导通时，从p型基区4与n型电流扩散区3之间的pn结朝向外侧延伸的耗尽层扩展到第一JTE区37、第二JTE区38这两者。在边缘终端区200的耐压通过第一JTE区37、第二JTE区38与n-型漂移区2的pn结而确保。
另外，在n-型漂移区2的在台阶33的底面33a露出的部分的表面层，在比第二JTE区38更靠近外侧的位置，以与第二JTE区38分开的方式，选择性地设置n+型阻挡区39。n+型阻挡区39在半导体基板10的侧面(即芯片端部)露出。在边缘终端区200以及中间区域300，半导体基板10的正面被场氧化膜34覆盖。
实施方式12的半导体装置的制造方法只要在将边缘终端区200用氧化膜掩模覆盖的状态下，在沟槽7的侧壁以及有源区100中的半导体基板10的正面，进行用于形成构成晕环结构的第三p+型区23、第五p+型区27的倾斜离子注入即可。并且，只要通过该同一倾斜离子注入，在中间区域300中的半导体基板10的正面以及台阶33的底面33a以及侧壁33b形成最外周的第五p+型区27a即可。
如以上所说明，根据实施方式12，在将边缘终端区用氧化膜掩模覆盖的状态下，进行用于形成构成晕环结构的第三p+型区、第五p+型区的倾斜离子注入。因此，通过倾斜离子注入，与第三p+型区、第五p+型区同时形成，且在从半导体基板的正面起算的预定深度，与半导体基板的正面平行地配置的第五p+型区不形成于边缘终端区。由此，边缘终端区的电位例如不从仅由JTE结构获得的电位变动。能够通过倾斜离子注入而形成构成晕环结构的第三p+型区、第五p+型区而抑制短沟道效应，并且能够防止由倾斜离子注入导致的边缘终端区的耐压降低。
以上，本发明在不脱离本发明的主旨的范围内能够进行各种变更，在上述的各实施方式中，例如各部分的尺寸、杂质浓度等可根据要求的规格等进行各种设定。另外，在上述的各实施方式中，以MOSFET为例进行了说明，但本发明能够应用于IGBT(InsulatedGateBipolar Transistor：绝缘栅双极型晶体管)等MOS型半导体装置。另外，在上述的实施方式中，以使用在由碳化硅构成的起始基板上使碳化硅层外延生长而成的外延基板的情况为例进行了说明，但也可以将构成本发明的半导体装置的各区域例如通过离子注入等形成于块状基板(不具备外延层的半导体基板)。另外，本发明也能够应用于除碳化硅以外的宽带隙半导体(例如钙(Ga)等)。另外，本发明即使导电型(n型、p型)反转也同样成立。
工业上的可利用性
如上所述，本发明的半导体装置对于沟槽栅结构的MOS型半导体装置是有用的。

Claims (15)

1.一种半导体装置，其特征在于，具备：
半导体基板，其由带隙比硅宽的半导体构成；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，且由带隙比硅宽的半导体构成；
第二导电型的第二半导体层，其设置于所述第一半导体层的相对于所述半导体基板侧相反的一侧，且由带隙比硅宽的半导体构成；
第一个第一导电型半导体区，其选择性地设置于所述第二半导体层的内部；
沟槽，其贯通所述第一个第一导电型半导体区和所述第二半导体层而到达所述第一半导体层；
栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第一个第二导电型半导体区，其以与所述第二半导体层分开的方式选择性地设置于所述第一半导体层的内部，且覆盖所述沟槽的底面；
第二个第二导电型半导体区，其在相邻的所述沟槽之间选择性地设置于所述第一半导体层的内部，且与所述第二半导体层相接；
第三个第二导电型半导体区，其以与所述第一个第一导电型半导体区以及所述第一半导体层相接且与所述沟槽的侧壁分开预定距离的方式选择性地设置在所述第二半导体层的内部的比所述第一个第一导电型半导体区更靠近所述第一半导体层侧的位置，并从所述第一半导体层与所述第二半导体层的界面向所述半导体基板侧突出0.3μm以下，第三个第二导电型半导体区的杂质浓度比所述第二半导体层的杂质浓度高；
第一电极，其与所述第二半导体层以及所述第一个第一导电型半导体区相接；以及
第二电极，其设置于所述半导体基板的背面。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二半导体层的被所述沟槽的侧壁与所述第三个第二导电型半导体区所夹的部分的杂质浓度是所述第三个第二导电型半导体区的杂质浓度的最大值的10％以下。
3.根据权利要求1所述的半导体装置，其特征在于，所述第三个第二导电型半导体区具有L字状的截面形状，所述L字状由沿着所述沟槽的侧壁延伸的第一直线部、和沿着所述第二半导体层的相对于所述半导体基板侧相反的一侧的表面延伸且与所述第一直线部正交的第二直线部构成。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，还具备第二个第一导电型半导体区，所述第二个第一导电型半导体区在所述第一半导体层的内部，与所述第二半导体层相接且从与该第二半导体层的界面到达比所述沟槽的底面向所述第二电极侧更深的位置，第二个第一导电型半导体区的杂质浓度比所述第一半导体层的杂质浓度高。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第二个第一导电型半导体区具有以下区域中的一者或者两者：
第一区域，其设置于所述第一半导体层的所述沟槽与所述第三个第二导电型半导体区之间；以及
第二区域，其设置于所述第一半导体层的所述第一个第二导电型半导体区与所述第三个第二导电型半导体区之间。
6.根据权利要求5所述的半导体装置，其特征在于，所述第一区域设置于所述第一半导体层的所述第一个第二导电型半导体区与所述第二半导体层之间。
7.根据权利要求5或6所述的半导体装置，其特征在于，所述第一区域与所述第一个第二导电型半导体区以及所述第二半导体层相接。
8.根据权利要求5～7中任一项所述的半导体装置，其特征在于，所述第一区域沿着所述沟槽的内壁而设置。
9.根据权利要求5～8中任一项所述的半导体装置，其特征在于，所述第二区域与所述第一个第二导电型半导体区以及所述第三个第二导电型半导体区相接。
10.根据权利要求5～9中任一项所述的半导体装置，其特征在于，所述第二区域与所述第一区域相接。
11.根据权利要求5～10中任一项所述的半导体装置，其特征在于，所述第二区域的距所述沟槽的内壁的距离是所述第三个第二导电型半导体区的距所述沟槽的侧壁的距离以下。
12.根据权利要求5～11中任一项所述的半导体装置，其特征在于，所述第二个第一导电型半导体区具有所述第一区域和所述第二区域，
所述第二区域的杂质浓度高于所述第一区域的杂质浓度。
13.根据权利要求5～11中任一项所述的半导体装置，其特征在于，所述第二个第一导电型半导体区具有所述第一区域和所述第二区域，
所述第二区域的杂质浓度与所述第一区域的杂质浓度相同。
14.根据权利要求3所述的半导体装置，其特征在于，还具备：
有源区，其设置于所述半导体基板，且至少包括所述沟槽和隔着栅极绝缘膜设置在所述沟槽的内部的栅电极；
终端区，其包围所述有源区的周围；以及
耐压结构，其在所述终端区设置于所述半导体基板的正面侧，
所述第三个第二导电型半导体区从所述有源区侧向所述终端区侧延伸，且在比所述终端区靠内侧的位置终止。
15.根据权利要求14所述的半导体装置，其特征在于，所述第三个第二导电型半导体区在所述有源区与所述终端区之间在外周方向被分割为多个。
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