JP2015153893A - 半導体装置、及びその半導体装置の製造方法 - Google Patents

半導体装置、及びその半導体装置の製造方法 Download PDF

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Abstract

【課題】高耐圧化及び低オン抵抗化と共に、リーク電流の低減化を図ることができる半導体装置を提供する。
【解決手段】半導体装置１は、炭化シリコンから形成された第１導電型の第１半導体層２と、炭化シリコンから形成され、第１半導体層２よりも不純物濃度が低い第１導電型の第２半導体層３と、シリコンから形成された第２導電型の第３半導体層４と、シリコンから形成された第１導電型の第４半導体層５とがこの順に積層された構造を有する。そして、第２半導体層３と第３半導体層４とが表面活性化ボンディング法によって接合されている。
【選択図】図１

Description

本発明は、半導体装置、及びその半導体装置の製造方法に関し、特に、トレンチゲート型のＭＯＳＦＥＴ（所謂、ＵＭＯＳＦＥＴ）に関する。
近年、高耐圧と低オン抵抗とを両立できる半導体装置として、ＳｉＣ（炭化シリコン）半導体装置が注目されており、例えば特許文献１には、トレンチゲート型のＳｉＣＭＯＳＦＥＴが記載されている。
特許文献１に記載されたＭＯＳＦＥＴは、高濃度ｎ型ＳｉＣ基板（ドレイン層）上に、低濃度ｎ型ＳｉＣ層（ドリフト層）、低濃度ｐ型Ｓｉ（シリコン）層（ボディ層）、及び高濃度ｎ型Ｓｉ層（ソース層）がこの順に積層された構造を有している。また、高濃度ｎ型Ｓｉ層の表面から低濃度ｎ型ＳｉＣ層に至る深さのトレンチ（溝）が形成されており、このトレンチ内に、ゲート絶縁膜を介してゲート電極が形成されている。このＭＯＳＦＥＴによれば、高耐圧化と低オン抵抗化とを実現できるとされている。
しかしながら、特許文献１に記載されたＭＯＳＦＥＴでは、低濃度ｎ型ＳｉＣ層（ドリフト層）上に、減圧ＣＶＤ法を用いて多結晶Ｓｉ層が形成された後、多結晶Ｓｉ層に熱拡散法又はイオン注入法によって不純物が導入されることで、低濃度ｐ型Ｓｉ層（ボディ層）が形成されている。このように結晶成長法でボディ層が形成された場合、ボディ層とドリフト層との界面（ヘテロ接合界面）を流れるリーク電流が大きくなるという問題がある。
例えば、非特許文献１には、ｎ型Ｓｉとｎ型ＳｉＣとからなるヘテロ接合ダイオードにおいてヘテロ接合界面を流れるリーク電流が記載されている。このヘテロ接合ダイオードは、不純物濃度が１．０×１０15ｃｍ-3のｎ型ＳｉＣ上に、分子線エピタキシー法（ＭＢＥ法）でＳｉを結晶成長させ、成長後のＳｉ層にｎ型不純物を導入することによって作製されている。ｎ型Ｓｉの不純物濃度は５．０×１０19ｃｍ-3である。また、Ｓｉの結晶成長前に、ｎ型ＳｉＣの表面が、ＲＣＡ洗浄法（「ＲＣＡ１＋ＲＣＡ２」、「ＰＩＲＡＮＨＡ」、又は「ＲＣＡ２」）によって洗浄されている。
非特許文献１によれば、バイアス電圧が−３Ｖの場合、ヘテロ接合界面を流れるリーク電流は、１．０×１０-7Ａ／ｃｍ2よりも大きくなる。なお、「ＲＣＡ１＋ＲＣＡ２」とは、Ｈ2Ｏ、ＮＨ4ＯＨ、及びＨ2Ｏ2を含む混合溶液を洗浄溶液として使用して洗浄を行った後（ＲＣＡ１）に、更にＨ2Ｏ、ＨＣｌ、及びＨ2Ｏ2を含む混合溶液を洗浄溶液として使用して洗浄（ＲＣＡ２）を行う洗浄方法である。また、「ＰＩＲＡＮＨＡ」とは、Ｈ2ＳＯ4、及びＨ2Ｏ2を含む混合溶液を洗浄溶液として使用する洗浄方法である。
特開２００４−１４００６７号公報（図５）
A. Perez-Tomas、他6名、「Characterization and modeling of n-n Si/SiC heterojunction diodes」、Journal of Applied Physics、American Institute of Physics (AIP)、2007年7月1日、第102巻、第1号、第014505頁（図３）
本発明は、上記問題に鑑み、高耐圧化及び低オン抵抗化と共に、リーク電流の低減化を図ることができる半導体装置、及びその半導体装置の製造方法を提供することを目的とする。
本発明の一局面に係る半導体装置は、炭化シリコンから形成された第１導電型の第１半導体層と、炭化シリコンから形成され、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、シリコンから形成された第２導電型の第３半導体層と、シリコンから形成された第１導電型の第４半導体層とがこの順に積層された構造を有する。また、当該半導体装置は、ゲート電極と、前記ゲート電極を覆うゲート絶縁層とを備える。前記ゲート電極は、前記第４半導体層から前記第３半導体層、又は前記第４半導体層から前記第２半導体層の前記第３半導体層側の部分にわたって設けられる。また、前記第２半導体層と前記第３半導体層とが表面活性化ボンディング法によって接合されている。
上記半導体装置において、前記第２半導体層よりも不純物濃度が高い第１導電型の第１不純物層が、前記第２半導体層の前記第３半導体層側の表層に設けられてもよい。
上記半導体装置において、前記第３半導体層よりも不純物濃度が高い第２導電型の第２不純物層又は絶縁層が、前記第３半導体層の前記第２半導体層側の部分のうち、前記ゲート絶縁層から離れた領域に局所的に設けられてもよい。
上記半導体装置において、前記第２半導体層よりも不純物濃度が高い第２導電型の第３不純物層又は絶縁層が、前記第２半導体層の前記第３半導体層側の部分のうち、前記ゲート絶縁層に対向する部分から離れた領域、又は前記ゲート絶縁層から離れた領域に局所的に設けられてもよい。
本発明の他の局面に係る半導体装置の製造方法は、第１半導体多層構造物を作製する工程と、第２半導体多層構造物を作製する工程とを含む。前記第１半導体多層構造物は、少なくとも、炭化シリコンから形成された第１導電型の第１半導体層と、炭化シリコンから形成され、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層とが積層された構造を有する。前記第２半導体多層構造物は、シリコン半導体基板と、酸化シリコン犠牲層と、シリコンから形成された第２導電型の第３半導体層とがこの順に積層された構造を有する。また、当該半導体装置の製造方法は、前記第２半導体層と前記第３半導体層とを表面活性化ボンディング法によって接合する工程と、前記シリコン半導体基板及び前記酸化シリコン犠牲層を除去して前記第３半導体層の表面を露出させる工程と、前記露出した第３半導体層の表面上に、シリコンから形成された第１導電型の第４半導体層を積層する工程と、前記第４半導体層から前記第３半導体層、又は前記第４半導体層から前記第２半導体層の前記第３半導体層側の部分にわたってトレンチを形成する工程と、前記トレンチの壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された前記トレンチ内にゲート電極を形成する工程と、前記ゲート電極の表面上に層間絶縁膜を形成する工程とを含む。
上記半導体装置の製造方法は、前記第１半導体多層構造物の作製後、前記第２半導体層と前記第３半導体層とを接合する前に、前記第２半導体層よりも不純物濃度が高い第１導電型の第１不純物層を、前記第２半導体層の表層に形成する工程を更に含んでもよい。
上記半導体装置の製造方法は、前記第２半導体多層構造物の作製後、前記第２半導体層と前記第３半導体層とを接合する前に、前記第３半導体層よりも不純物濃度が高い第２導電型の第２不純物層又は絶縁層を、前記第３半導体層の表面側から、トレンチ形成予定領域とは離れた領域に局所的に形成する工程を更に含んでもよい。
上記半導体装置の製造方法は、前記第１半導体多層構造物の作製後、前記第２半導体層と前記第３半導体層とを接合する前に、前記第２半導体層よりも不純物濃度が高い第２導電型の第３不純物層又は絶縁層を、前記第２半導体層の表面側から、前記第３半導体層のトレンチ形成予定領域に対向する部分とは離れた領域、又はトレンチ形成予定領域とは離れた領域に局所的に形成する工程を更に含んでもよい。
本発明によれば、高耐圧化及び低オン抵抗化と共に、リーク電流の低減化を図ることができる。
本発明の第１実施形態に係る半導体装置の概略構成を示す模式図である。 本発明の第１実施形態に係る半導体装置の製造工程を示す模式図である。 本発明の第１実施形態に係る半導体装置の製造工程を示す模式図である。 本発明の第１実施形態に係る半導体装置の製造工程を示す模式図である。 本発明の第１実施形態に係る半導体装置の製造工程を示す模式図である。 表面活性化ボンディング法によって接合されたＳｉＣとＳｉとの接合界面を示す図面に代わる写真である。 表面活性化ボンディング法によって接合されたＳｉＣとＳｉとからなる接合体の耐圧を測定した測定結果を示す図である。 表面活性化ボンディング法によって接合されたＳｉＣとＳｉとの接合界面を流れるリーク電流を測定した結果を示す図である。 本発明の第２実施形態に係る半導体装置の概略構成を示す模式図である。 本発明の第３実施形態に係る半導体装置の概略構成を示す模式図である。 本発明の第３実施形態に係る半導体装置の製造工程を示す模式図である。 本発明の第４実施形態に係る半導体装置の概略構成を示す模式図である。 本発明の第４実施形態に係る半導体装置の製造工程を示す模式図である。
以下、図面を参照して本発明の実施形態を説明する。ただし、図中、同一または相当部分については同一の参照符号を付して説明を繰り返さない。また、以下の各実施形態で示す各構成要素の材質や寸法等は、一例であって特に限定されるものではない。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１の概略構成を示す模式図である。半導体装置１は、第１半導体層としてのドレイン層２と、第２半導体層としてのドリフト層３と、第３半導体層としてのボディ層４と、第４半導体層としてのソース層５とがこの順に積層された半導体構造を有する。
ドレイン層２は４Ｈ−ＳｉＣから形成されており、高濃度にｎ型不純物を含む。つまり、ドレイン層２は、高濃度ｎ型（第１導電型）ＳｉＣ半導体層である。例えば、ドレイン層２の不純物濃度は１×１０19ｃｍ-3程度かそれ以上の値である。ドリフト層３も４Ｈ−ＳｉＣから形成されており、低濃度にｎ型不純物を含む。つまり、ドリフト層３は、低濃度ｎ型ＳｉＣ半導体層である。例えば、ドリフト層３の不純物濃度は１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度である。また、ドリフト層３の膜厚は、例えば１μｍ〜１０μｍ程度である。
ボディ層４はＳｉから形成されており、低濃度にｐ型不純物を含む。つまり、ボディ層４は、低濃度ｐ型（第２導電型）Ｓｉ半導体層である。例えば、ボディ層４の不純物濃度は１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度である。また、半導体装置１のゲート長はボディ層４の膜厚によって規定され、その膜厚は、例えば０．３μｍ〜３μｍ程度である。
ドリフト層（低濃度ｎ型ＳｉＣ半導体層）３とボディ層（低濃度ｐ型Ｓｉ半導体層）４とは、図３を参照して後述する表面活性化ボンディング法によって接合されている。
ソース層５もＳｉから形成されており、高濃度にｎ型不純物を含む。つまり、ソース層５は、高濃度ｎ型Ｓｉ半導体層である。例えば、ソース層５の不純物濃度は１×１０19ｃｍ-3程度かそれ以上の値である。また、ソース層５の膜厚は、例えば、０．１μｍ〜０．５μｍ程度である。
また、半導体装置１は、ゲート絶縁膜６と、層間絶縁膜７と、ゲート電極８とを備える。ゲート電極８は、ソース層５からドリフト層３のボディ層４側の部分（上部）にわたって形成されており、ゲート絶縁膜６と層間絶縁膜７とからなるゲート絶縁層によって覆われている。
具体的には、ソース層５からドリフト層３の上部にわたってトレンチが形成されており、ゲート絶縁膜６が、トレンチ内に露出するソース層５及びボディ層４の内面、並びにトレンチ内に露出するドリフト層３の表面に形成されている。そして、ゲート電極８が、トレンチ内にゲート絶縁膜６を介して形成されている。層間絶縁膜７は、ゲート電極８の形成後に、トレンチの開口部に形成される。つまり、層間絶縁膜７は、ゲート電極８の上面を覆うように形成されている。ゲート絶縁膜６及び層間絶縁膜７は、例えば酸化シリコンから形成されている。あるいは、ゲート絶縁膜６及び層間絶縁膜７として、ＡｌＮ膜を形成してもよい。
なお、ゲート電極８は、ソース層５及びボディ層４にのみ形成されてもよい。つまり、ゲート電極８は、ドリフト層３に達していなくてもよい。同様に、ゲート絶縁膜６は、ソース層５及びボディ層４にのみ形成されてもよい。つまり、ゲート絶縁膜６は、ドリフト層３に達していなくてもよい。
半導体装置１は、更に、第１電極としてのドレイン電極９と、第２電極としてのソース電極１０とを備える。ドレイン電極９は、ドレイン層２に電気的に接続されており、ソース電極１０は、ソース層５に電気的に接続されている。ドレイン電極９とドレイン層２との接触は、オーム性接触であることが好ましい。同様に、ソース電極１０とソース層５との接触は、オーム性接触であることが好ましい。
続いて、第１実施形態に係る半導体装置１の製造方法について、図２〜図５を参照して説明する。図２〜図５はそれぞれ、本発明の第１実施形態に係る半導体装置１の製造工程を示す模式図である。
まず、図２（ａ）に示すように、第１半導体多層構造物２０を作製する。第１半導体多層構造物２０は、少なくともドレイン層２とドリフト層３とが積層された構造を有する。第１実施形態では、第１半導体多層構造物２０は、ドレイン層２の表面に形成されたドレイン電極９を有する。
ドレイン層２は、高濃度にｎ型不純物を含む４Ｈ−ＳｉＣ半導体基板からなる。ドリフト層３は、４Ｈ−ＳｉＣ半導体基板（ドレイン層２）上にｎ型不純物を低濃度に含む４Ｈ−ＳｉＣを成長させることによって形成される。つまり、ドリフト層３は、低濃度にｎ型不純物を含む４Ｈ−ＳｉＣ結晶成長層である。結晶成長法としては、例えば、ＣＶＤ法、又は分子線エピタキシー法（ＭＢＥ法）を用いることができる。ｎ型不純物は、４Ｈ−ＳｉＣの成長時にドーピングする。なお、成長後の４Ｈ−ＳｉＣ層に対して、例えば、熱拡散法、又はイオン注入法によりｎ型不純物を導入してもよい。
ドレイン電極９は、４Ｈ−ＳｉＣ半導体基板（ドレイン層２）の裏面に金属膜を蒸着することにより形成する。金属膜の蒸着は、ドリフト層３の形成後に行われてもよいし、ドリフト層３の形成前に行われてもよい。
また、ドレイン電極９とドレイン層２との接触をオーム性接触とするために、金属膜の蒸着後に６００℃〜１０００℃程度で熱処理（アニール）が行われる。この熱処理は、後述するソース電極１０の形成時に実行されてもよい。また、ドリフト層３の形成前に金属膜の蒸着が行われた場合、ドリフト層３の形成前に熱処理が行われてもよいし、ドリフト層３の形成後に熱処理が行われてもよい。
次に、図２（ｂ）に示すように、第２半導体多層構造物３０を作製する。第２半導体多層構造物３０は、Ｓｉ半導体基板１１と、ＳｉＯ2（酸化シリコン）犠牲層１２と、ボディ層４とがこの順に積層された構造を有する。
ＳｉＯ2犠牲層１２は、結晶成長法によってＳｉ半導体基板１１上にＳｉを成長させ、成長後のＳｉ層を酸化することによって形成される。結晶成長法としては、例えば、ＣＶＤ法、又は分子線エピタキシー法（ＭＢＥ法）を用いることができる。
ボディ層４は、ＳｉＯ2犠牲層１２上にｐ型不純物を低濃度に含むＳｉを成長させることによって形成される。つまり、ボディ層４は、低濃度にｐ型不純物を含むＳｉ結晶成長層である。結晶成長法としては、例えば、ＣＶＤ法、又は分子線エピタキシー法（ＭＢＥ法）を用いることができる。ｐ型不純物は、Ｓｉの成長時にドーピングする。なお、成長後のＳｉ層に対して、例えば、熱拡散法、又はイオン注入法によりｐ型不純物を導入してもよい。
次に、図３に示すように、第１半導体多層構造物２０のドリフト層３の表面と、第２半導体多層構造物３０のボディ層４の表面とを、表面活性化ボンディング法によって接合する。
表面活性化ボンディング法とは、接合する予定の両方の表面に、ビーム又はプラズマを照射して、各表面を清浄化及び活性化した後、圧力を付与して表面同士を接合させる接合方法である。表面同士は、分子間力で接合される。表面活性化ボンディング法による接合工程は、真空中で行われる。また、表面活性化ボンディング法による接合工程は、常温で行うことができる。このため、表面活性化ボンディング法は、表面活性化常温接合法とも呼ばれる。
第１実施形態では、まず、図３（ａ）に示すように、真空中で、第１半導体多層構造物２０のドリフト層３の表面にアルゴンビーム４１を照射する一方で、第２半導体多層構造物３０のボディ層４の表面にアルゴンビーム４２を照射する。このとき、第１半導体多層構造物２０と第２半導体多層構造物３０とは、ドリフト層３の表面とボディ層４の表面とが対向するように、図示しない真空チャンバー内で保持されている。真空チャンバー内には、アルゴンビーム４１、４２を発生させるビーム発生器４３、４４が設置されている。ビーム発生器４３、４４は、保持された各処理対象物の表面（接合対象の表面）にアルゴンビーム４１、４２が照射できるように配置される。
次に、図３（ｂ）に示すように、真空中で、所定の圧力Ｐ（例えば、１０ＭＰａ）を付与して、ドリフト層３の表面とボディ層４の表面とを接合させる。このとき、ドリフト層３及びボディ層４の表面は、アルゴンビーム４１、４２の照射により、酸化膜や、各表面に吸着した水及び／又は有機物等の汚染物が除去された状態となっている。また、アルゴンビーム４１、４２の照射により、ドリフト層３及びボディ層４の表面を構成する原子は、化学結合を形成し易い活性な状態となっている。更に、表面活性化ボンディング法による接合工程は真空中で行われるため、アルゴンビーム４１、４２の照射後に、ドリフト層３及びボディ層４の表面が汚染物で再び覆われることがない。よって、圧力Ｐを付与して、ドリフト層３の表面とボディ層４の表面とを接触させることで、ドリフト層３及びボディ層４の表面を構成する原子の結合手同士を直接結合させることができる。したがって、ドリフト層３とボディ層４とは強固に接合される。
次に、図４（ａ）に示すように、Ｓｉ半導体基板１１及びＳｉＯ2犠牲層１２を除去して、ボディ層４の表面を露出させる。例えば、フッ酸系エッチング液を用いたウェットエッチングにより、選択的にＳｉ半導体基板１１及びＳｉＯ2犠牲層１２を除去することができる。
次に、図４（ｂ）に示すように、露出したボディ層４の表面上にｎ型不純物を高濃度に含むＳｉを成長させることによって、ソース層５を形成する。つまり、ソース層５は、高濃度にｎ型不純物を含むＳｉ結晶成長層である。結晶成長法としては、例えば、ＣＶＤ法、又は分子線エピタキシー法（ＭＢＥ法）を用いることができる。ｎ型不純物は、Ｓｉの成長時にドーピングする。なお、成長後のＳｉ層に対して、例えば、熱拡散法、又はイオン注入法によりｎ型不純物を導入してもよい。
次に、図４（ｃ）に示すように、ソース層５からドリフト層３に達する深さのトレンチ１３を形成する。例えば、選択的にエッチングすることにより、トレンチ１３を形成することができる。
次に、図５（ａ）に示すように、トレンチ１３の壁面にゲート絶縁膜６を形成する。例えば、トレンチ１３の壁面にＳｉ膜を形成し、該Ｓｉ膜を酸化させることで、ゲート絶縁膜６を形成することができる。
次に、図５（ｂ）に示すように、ゲート絶縁膜６で覆われたトレンチ１３内にゲート電極８を形成する。例えば、トレンチ１３内に多結晶Ｓｉ層を堆積させ、該多結晶Ｓｉ層に所望の不純物を導入して、ゲート電極８を形成する。ゲート電極８を形成する際には、ソース層５の上面に達しない厚みで、ゲート電極８を形成する。又は、ゲート電極８の形成後、ゲート電極８の上部を、選択的にエッチングしてもよい。
次に、図５（ｃ）に示すように、ゲート電極８の上方（トレンチ１３の開口部）に層間絶縁膜７を形成する。例えば、ソース層５の表面及びゲート電極８の表面（ゲート電極８の上面）にＳｉ膜を堆積させた後、該Ｓｉ膜を酸化させて、酸化膜を形成する。この後、ソース層５の表面（ソース層５の上面）が露出するように不要な酸化膜を除去する。
次に、ソース層５の表面及び層間絶縁膜７の表面に金属膜を蒸着して、ソース電極１０を形成する。このとき、ソース電極１０とソース層５との接触をオーム性接触とするために、金属膜の蒸着後に６００℃〜１０００℃程度で熱処理（アニール）が行われる。
以上、半導体装置１の製造方法の一例について説明した。この製造方法により、図１に示す半導体装置１を作製することができる。なお、上記製造方法では、表面活性化ボンディング法による接合工程（図３参照）において、アルゴンビーム４１、４２が使用されたが、ヘリウムネオンビーム、又は一酸化炭素ビーム等が使用されてもよい。あるいは、ビームに代えて、プラズマ（例えば、アルゴンプラズマ）が使用されてもよい。また、上記製造方法では、第１半導体多層構造物２０の作製時にドレイン電極９を形成したが、表面活性化ボンディング法による接合工程の後の工程において、ドレイン電極９を形成してもよい。例えば、層間絶縁膜７の形成後にドレイン電極９を形成してもよい。あるいは、ソース電極１０の形成後にドレイン電極９を形成してもよい。
以上、第１実施形態について説明した。第１実施形態に係る半導体装置１は、トレンチゲート型のＭＯＳＦＥＴ（所謂、ＵＭＯＳＦＥＴ）である。ＵＭＯＳＦＥＴにおいて、耐圧ＢＶとオン抵抗Ｒｏｎとの関係は、ドリフト層のブレークダウン臨界強度Ｅｃを用いて、以下の式（１）で表される。
Ｒｏｎ＝４（ＢＶ）2／（εμＥｃ3）・・・（１）
ここで、オン抵抗Ｒｏｎは、ＵＭＯＳＦＥＴが導通状態であるときの寄生抵抗である。また、耐圧ＢＶは、ＵＭＯＳＦＥＴが非導通状態であるときに、ソース電極とドレイン電極との間に印加できる最大電圧を示す。また、εは誘電率、μは電子移動度を示す。
また、上記式（１）を導出する過程において、耐圧ＢＶを与える目安となるドラフト層の厚みＷD及び不純物濃度ＮDは、ブレークダウン臨界強度Ｅｃ及び素電荷ｑから、以下の式（２）及び式（３）で与えられる。
ＷD＝２ＢＶ／Ｅｃ・・・（２）
ＮD＝εＥｃ2／（２ｑＢＶ）・・・（３）
必要とされる耐圧ＢＶはＵＭＯＳＦＥＴの使途によって決定され、通常、数十Ｖ〜数百Ｖ程度である。上記式（２）より、同じ耐圧ＢＶを得るのに、ドリフト層のブレークダウン臨界強度Ｅｃが大きい程、ドリフト層の厚みＷDを薄くすることができる。一方、オン抵抗Ｒｏｎは、ドリフト層の厚みＷDが薄くなる程、小さくなる。したがって、上記式（１）の通り、同じ耐圧ＢＶを得るのに、ドリフト層のブレークダウン臨界強度Ｅｃが大きい程、ドリフト層の厚みＷDを薄くして、オン抵抗Ｒｏｎを小さくすることができる。
第１実施形態では、ドリフト層３の材料に、Ｓｉよりもブレークダウン臨界強度Ｅｃが高いＳｉＣが使用されている。Ｓｉのブレークダウン臨界強度Ｅｃは、例えば、２×１０5Ｖ／ｃｍであり、ＳｉＣのブレークダウン臨界強度Ｅｃは、例えば、２×１０6Ｖ／ｃｍである。したがって、耐圧ＢＶを維持したまま、ドリフト層３の厚みＷDを、Ｓｉから形成されるドリフト層と比較して１／１０にして、オン抵抗Ｒｏｎを小さくすることができる。例えば、ドリフト層３の厚みＷDを１μｍ、ドリフト層３の不純物濃度ＮDを１．０×１０17ｃｍ-3とすれば、上記の式（２）及び式（３）より、耐圧ＢＶは１００Ｖとなる。なお、より確実に耐圧ＢＶを１００Ｖにするには、これらの値と比較して、厚みＷDがより厚く、且つ不純物濃度ＮDがより低いドリフト層３を形成することが好ましい。
更に、第１実施形態では、ボディ層４の材料にＳｉが使用されている。例えば、ドレイン層、ドリフト層、ボディ層、及びソース層を全て４Ｈ−ＳｉＣ等のＳｉＣから形成した場合も、高耐圧化及び低オン抵抗化を実現できる。しかし、ＳｉＣはＳｉと比べて電子移動度の低い材料であるため、スイッチング速度が低下する。これに対し、第１実施形態によれば、ＳｉＣよりも電子移動度が大きいＳｉがボディ層４及びソース層５の材料に使用されているため、スイッチング速度の低下を抑制できる。
また、第１実施形態では、ドリフト層３とボディ層４とが表面活性化ボンディング法によって接合された後に、ソース層５、トレンチ１３、ゲート絶縁膜６、ゲート電極８、層間絶縁膜７、及びソース電極１０が形成される。又は、これらに加えて、ドレイン電極９が形成される場合もある。この後工程では、熱処理が必要となる。一方、既に述べたように、表面活性化ボンディング法は常温で実施される。そこで、表面活性化ボンディング法によって接合されたＳｉＣとＳｉとの接合状態が、熱処理後も安定しているか否かを検証するために、ｎ型４Ｈ−ＳｉＣとｐ型Ｓｉとの接合界面を走査型電子顕微鏡（ＳＥＭ）によって撮像した。撮像結果を図６に示す。
図６は、表面活性化ボンディング法によって接合されたＳｉＣとＳｉとの接合界面を示している。図６において、矩形状の実線６１で囲まれた領域内に、接合界面が形成されている。以下、接合界面に参照符号６１を付与する。
図６（ａ）は、アニール前の接合界面６１を示し、図６（ｂ）は、１分間、１０００℃でアニールした後の接合界面６１を示している。図６（ａ）から明らかなように、表面活性化ボンディング法により、良好な接合界面６１を得ることができた。つまり、ＳｉＣとＳｉとは強固に接合されている。また、図６（ｂ）から明らかなように、アニール後の接合界面６１も良好な状態であった。つまり、アニール後も、ＳｉＣとＳｉとは強固に接合されている。したがって、ドリフト層３とボディ層４とが表面活性化ボンディング法によって接合された後の後工程において熱処理が実施されても、ドリフト層３とボディ層４との接合状態は安定している。つまり、ドリフト層３とボディ層４とは強固に接合されている。
また、表面活性化ボンディング法によって接合されたｎ型４Ｈ−ＳｉＣとｐ型Ｓｉとからなる接合体の耐圧ＢＶを測定した。ｎ型４Ｈ−ＳｉＣの不純物濃度は、１×１０17ｃｍ-3とした。図７は測定結果を示す。図７（ａ）は、アニール前の耐圧ＢＶを示し、図７（ｂ）は、１分間、１０００℃でアニールした後の耐圧ＢＶを示す。図７（ａ）、及び図７（ｂ）において、横軸は印加電圧値を示し、縦軸は単位面積当たりの電流値（電流密度）を示す。図７（ａ）、及び図７（ｂ）に示すように、アニール前の耐圧ＢＶは１２．６Ｖであり、アニール後の耐圧ＢＶは８３．７Ｖであった。つまり、熱処理を実施することにより、耐圧ＢＶを高めることができる。上記したように、ドリフト層３とボディ層４とが表面活性化ボンディング法によって接合された後の後工程では、熱処理が実施される。したがって、半導体装置１は高い耐圧ＢＶを有する。
また、上記したように、非特許文献１によれば、ＳｉＣ層上にＳｉ層を結晶成長法によって形成した場合、Ｓｉ層とＳｉＣ層との界面を流れるリーク電流が大きくなる。具体的には、非特許文献１には、不純物濃度が１．０×１０15ｃｍ-3のｎ型ＳｉＣ上にｎ型Ｓｉを結晶成長させ、成長後のＳｉ層にｎ型不純物を導入して、ｎ型Ｓｉの不純物濃度を５×１０19ｃｍ-3とした場合、−３Ｖのバイアス電圧（逆バイアス電圧）を印加したときにヘテロ接合界面を流れるリーク電流が、１．０×１０-7Ａ／ｃｍ2よりも大きくなることが記載されている。
そこで、本発明者は、不純物濃度が５．５×１０15ｃｍ-3のｎ型ＳｉＣに、
不純物濃度が２．６×１０19ｃｍ-3のＳｉを表面活性化ボンディング法によって接合させ、ヘテロ接合界面を流れるリーク電流を測定した。図８に測定結果を示す。
図８において、横軸は印加電圧値を示し、縦軸は単位面積当たりのリーク電流値（電流密度）を示す。また、図８は、アニールする前に測定したリーク電流のグラフと、４００℃の熱を付与してアニールした後に測定したリーク電流のグラフと、７００℃の熱を付与してアニールした後に測定したリーク電流のグラフと、１０００℃の熱を付与してアニールした後に測定したリーク電流のグラフとを示している。
図８から明らかなように、１０００℃の熱を付与してアニールした後に、−３Ｃのバイアス電圧を印加して測定したリーク電流は、１．０×１０-6ｍＡ／ｃｍ2であった。このことから、ＳｉＣとＳｉとを表面活性化ボンディング法によって接合した場合、ＳｉＣ上にＳｉを結晶成長法によって形成した場合と比べて、リーク電流が抑制されることがわかる。
上記したように、ドリフト層３とボディ層４とが表面活性化ボンディング法によって接合された後の後工程では、熱処理が実施される。したがって、第１実施形態によれば、ＳｉＣ層（ドリフト層）上にＳｉ層（ボディ層）を結晶成長法によって形成した場合と比べて、ドリフト層３とボディ層４との接合界面を流れるリーク電流を抑制することができる。なお、ＳｉＣとＳｉとの接合界面を流れるリーク電流は、ＳｉＣの不純物濃度に依存する。このため、表面活性化ボンディング法と結晶成長法との間でリーク電流を比較する際には、ドリフト層（ＳｉＣ）の不純物濃度を同程度にする必要がある。
以上のように、第１実施形態に係る半導体装置１では、ドリフト層３が、Ｓｉから形成されるドリフト層と比較して高いブレークダウン臨界強度Ｅｃを有している。これにより、高耐圧化と低オン抵抗化との両立を図ることができる。また、ボディ層４及びソース層５の材料にＳｉが使用されている。これにより、スイッチング速度の高速化を図ることができる。更に、ドリフト層３とボディ層４とが表面活性化ボンディング法によって接合されている。これにより、ドリフト層３とボディ層４との界面を流れるリーク電流の低減化を図ることができる。
なお、ドリフト層３とボディ層４とが表面活性化ボンディング法によって接合された場合、ドリフト層３とボディ層４との界面に、ビーム又はプラズマ由来の原子又は分子が残る。例えば表面活性化ボンディング法による接合工程で、アルゴンビーム又はアルゴンプラズマが使用された場合、ドリフト層３とボディ層４との界面にアルゴン原子が残る。したがって、表面活性化ボンディング法を用いてドリフト層とボディ層とが接合されたのか、結晶成長法を用いてドリフト層上にボディ層が形成されたのかは、例えば透過型電子顕微鏡（ＴＥＭ）を用いて、ドリフト層とボディ層との界面を構成する成分（原子又は分子）を検査することで判断することができる。
また、上記したように、表面活性化ボンディング法を用いてドリフト層とボディ層とが接合された場合、結晶成長法を用いてドリフト層上にボディ層が形成された場合と比べて、ドリフト層とボディ層との界面を流れるリーク電流が小さくなる。したがって、ドリフト層とボディ層との界面を流れるリーク電流を測定することで、表面活性化ボンディング法を用いてドリフト層とボディ層とが接合されたのか、結晶成長法を用いてドリフト層上にボディ層が形成されたのかを判断することができる。
（第２実施形態）
続いて、本発明の第２実施形態を説明する。図９は本発明の第２実施形態に係る半導体装置１を示す模式図である。第２実施形態は、ドリフト層３のみが第１実施形態と異なる。以下、第２実施形態について、第１実施形態と異なる事項を説明し、第１実施形態と重複する事項の説明は割愛する。
図９に示すように、第２実施形態では、ドリフト層３の表層（ボディ層４側の層）が、高濃度ｎ型（第１導電型）の第１不純物層１４を含む。第１不純物層１４は、高濃度にｎ型不純物を含むＳｉＣ半導体薄層である。第２実施形態では、ドリフト層３の表層の全部分が第１不純物層１４で構成されている。例えば、第１不純物層１４の不純物濃度は１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度である。
第１不純物層１４は、ドリフト層３とボディ層４とを接合する工程（図３参照）の前に、第１半導体多層構造物２０（図２（ａ）参照）のドリフト層３の表層にｎ型不純物を高濃度に導入することで形成することができる。不純物の導入には、例えば、熱拡散法、又はイオン注入法を用いることができる。あるいは、低濃度ｎ型ＳｉＣ半導体層の形成後に、低濃度ｎ型ＳｉＣ半導体層上に高濃度にｎ型不純物を含むＳｉＣを成長させてもよい。結晶成長法としては、例えば、ＣＶＤ法、又は分子線エピタキシー法（ＭＢＥ法）を用いることができる。ｎ型不純物は、ＳｉＣの成長時にドーピングする。なお、成長後のＳｉＣ層に対して、例えば、熱拡散法、又はイオン注入法によりｎ型不純物を導入してもよい。
以上、第２実施形態について説明した。第２実施形態によれば、第１実施形態と同様に、半導体装置１の高耐圧化、低オン抵抗化、スイッチング速度の高速化、及びリーク電流の低減化を図ることができる。
更に、第２実施形態によれば、ドリフト層３のボディ層４と接する表層に、高濃度にｎ型不純物を含む薄層（第１不純物層１４）が形成されているので、ボディ層４とドリフト層３との界面を介する電子輸送が容易となる。したがって、オン電流を増加させ、オン抵抗Ｒｏｎを低減させることができる。詳しくは、ドリフト層３とボディ層４とが異なる材料から形成されることから、ドリフト層３とボディ層４との界面には障壁が形成されるが、第１不純物層１４を設けることにより、障壁を低くすることができる。つまり、空乏層を薄くすることができる。この結果、ボディ層４とドリフト層３との界面を介する電子輸送が容易となる。
（第３実施形態）
続いて、本発明の第３実施形態を説明する。図１０は本発明の第３実施形態に係る半導体装置１を示す模式図である。第３実施形態は、ボディ層４のみが第２実施形態と異なる。以下、第３実施形態について、第１及び第２実施形態と異なる事項を説明し、第１及び第２実施形態と重複する事項の説明は割愛する。
図１０に示すように、第３実施形態では、ボディ層４のドリフト層３側の部分が、高濃度ｐ型（第２導電型）の第２不純物層１５を局所的に含む。詳しくは、第２不純物層１５は、ゲート絶縁膜６（トレンチ）から離れた領域に設けられる。好ましくは、第２不純物層１５とゲート絶縁膜６との間が、ゲート長（ボディ層４の厚み）の１／３の距離だけ離れるように、第２不純物層１５は形成される。第２不純物層１５の不純物濃度は、例えば、１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度である。
また、第２不純物層１５の厚みは、ドリフト層３の厚みＷD及び不純物濃度ＮDを用いて以下の式（４）で算出される値以上の値を有することが望ましい。
（ＷD×ＮD）／（第２不純物層１５の不純物濃度）・・・（４）
例えば、第２不純物層１５の不純物濃度が１×１０18ｃｍ-3である場合、第２不純物層１５の厚みは、０．１１μｍ以上であることが望ましい。
図１１は、本発明の第３実施形態に係る半導体装置１の製造工程の一部を示す模式図である。第２不純物層１５は、ドリフト層３とボディ層４とを接合する工程（図３参照）の前に、第２半導体多層構造物３０のボディ層４に、局所的にｐ型不純物を高濃度に導入することで形成することができる。具体的には、ボディ層４の表面側から、トレンチ形成予定領域１７とは離れた領域にｐ型不純物を導入する。したがって、第２不純物層１５は、高濃度にｐ型不純物を含むＳｉ半導体層である。不純物の導入には、例えば、熱拡散法、又はイオン注入法を用いることができる。
以上、第３実施形態について説明した。第３実施形態によれば、第１実施形態と同様に、半導体装置１の高耐圧化、低オン抵抗化、スイッチング速度の高速化、及びリーク電流の低減化を図ることができる。また、第２実施形態と同様に、ボディ層４とドリフト層３との界面を介する電子輸送が容易となる。
また、半導体装置１（ＵＭＯＳＦＥＴ）では、ボディ層４の厚み（ゲート長）が小さくなる程、短チャネル効果によりオフ電流（半導体装置１がオフ状態のときにボディ層４を介してソース層５からドレイン層２へ流れる電流）が増加する。そして、このオフ電流は、ゲート絶縁膜６から離れた領域を流れる。
これに対し、第３実施形態によれば、高濃度にｐ型不純物を含む領域（第２不純物層１５）が、ゲート絶縁膜６（トレンチ）から離れた領域に形成される。したがって、ゲート絶縁膜６から離れた領域のポテンシャルが高くなるので、短チャネル効果を抑制して、オフ電流を抑制することができる。
更に、第２不純物層１５の厚みを、上記式（４）で算出される値以上の厚みにすることにより、ボディ層４において、ゲート絶縁膜６から離れた領域が空乏化することを防止できる。したがって、ゲート絶縁膜６から離れた領域において、耐圧ＢＶ以下の電圧でブレークダウンが発生することを抑制することができる（パンチスルー効果の抑制）。
なお、第３実施形態では、ゲート絶縁膜６から離れた領域に、高濃度ｐ型の第２不純物層１５が設けられたが、第２不純物層１５に代えて絶縁層が設けられてもよい。例えば、絶縁層として酸化膜を形成してもよい。酸化膜は、ボディ層４に対し、その表面側から局所的に酸素を注入した後、熱処理を行うことで形成できる。又は、ボディ層４の表面を、酸化膜を設ける領域が低くなる凸形状にし、ボディ層４の表層を酸化させた後、ボディ層４表面の突出部をエッチング等によって除去してもよい。
また、第３実施形態では、ドリフト層３の表層が第１不純物層１４を含むが、半導体装置１は、ドリフト層３が第１不純物層１４を含まない構成であってもよい。
（第４実施形態）
次に、本発明の第４実施形態を説明する。図１２は本発明の第４実施形態に係る半導体装置１を示す模式図である。第４実施形態は、ドリフト層３のみが第３実施形態と異なる。以下、第４実施形態について、第１〜第３実施形態と異なる事項を説明し、第１〜第３実施形態と重複する事項の説明は割愛する。
図１２に示すように、第４実施形態では、ドリフト層３のボディ層４側の部分が、高濃度ｐ型の第３不純物層１６を局所的に含む。詳しくは、第３不純物層１６は、ゲート絶縁膜６（トレンチ）から離れた領域に設けられる。好ましくは、第３不純物層１６とゲート絶縁膜６との間が、ゲート長（ボディ層４の厚み）の１／３の距離だけ離れるように、第３不純物層１６は形成される。第３不純物層１６の不純物濃度は、例えば、１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度である。
なお、ゲート絶縁膜６（トレンチ）がドリフト層３に達していない場合、第３不純物層１６は、ドリフト層３のボディ層４側の部分のうち、ゲート絶縁膜６（トレンチ）に対向する部分から離れた領域に設けられる。
図１３は、本発明の第４実施形態に係る半導体装置１の製造工程の一部を示す模式図である。第３不純物層１６は、ドリフト層３とボディ層４とを接合する工程（図３参照）の前に、第１半導体多層構造物２０のドリフト層３に、局所的にｐ型不純物を高濃度に導入することで形成することができる。具体的には、ドリフト層３の表面側から、トレンチ形成予定領域１８とは離れた領域にｐ型不純物を導入する。したがって、第３不純物層１６は、高濃度にｐ型不純物を含むＳｉＣ半導体層である。不純物の導入には、例えば、熱拡散法、又はイオン注入法を用いることができる。
なお、ゲート絶縁膜６（トレンチ）がドリフト層３に達していない場合、ドリフト層３の表面側から、ボディ層４のトレンチ形成予定領域１７（図１１参照）に対向する部分とは離れた領域にｐ型不純物を導入する。
以上、第４実施形態について説明した。第４実施形態によれば、第１実施形態と同様に、半導体装置１の高耐圧化、低オン抵抗化、スイッチング速度の高速化、及びリーク電流の低減化を図ることができる。
また、第４実施形態では、ゲート絶縁膜６の近傍にのみ、高濃度ｎ型の第１不純物層１４が形成されているが、オン電流（半導体装置１がオン状態のときにボディ層４を介してソース層５からドレイン層２へ流れる電流）は、ゲート絶縁膜６の近傍を流れる。したがって、第２実施形態と同様に、ボディ層４とドリフト層３との界面を介する電子輸送が容易となる。なお、第１不純物層１４の形成領域は、マスク等を用いることにより制御できる。
また、第４実施形態によれば、高濃度にｐ型不純物を含む領域（第３不純物層１６）が、ゲート絶縁膜６（トレンチ）から離れた領域に形成される。したがって、第３実施形態と同様に、ゲート絶縁膜６から離れた領域のポテンシャルが高くなるので、短チャネル効果を抑制して、オフ電流を抑制することができる。
更に、第４実施形態によれば、ボディ層４に第２不純物層１５が形成されていることに加えて、ドリフト層３にも第３不純物層１６が形成される。したがって、ボディ層４及びドリフト層３において、ゲート絶縁膜６から離れた領域が空乏化し難い。よって、ゲート絶縁膜６から離れた領域において、耐圧ＢＶ以下の電圧でブレークダウンが発生することを抑制することができる（パンチスルー効果の抑制）。
なお、第４実施形態では、ゲート絶縁膜６から離れた領域に、高濃度ｐ型の第３不純物層１６が設けられたが、第３不純物層１６に代えて絶縁層が設けられてもよい。例えば、絶縁層として酸化膜を形成してもよい。酸化膜は、ドリフト層３に対し、その表面側から局所的に酸素を注入した後、熱処理を行うことで形成できる。又は、ドリフト層３の表面を、酸化膜を設ける領域が低くなる凸形状にし、ドリフト層３の表層を酸化させた後、ドリフト層３表面の突出部をエッチング等によって除去してもよい。
また、第４実施形態では、ドリフト層３の表層が第１不純物層１４を含むが、半導体装置１は、ドリフト層３が第１不純物層１４を含まない構成であってもよい。
また、第４実施形態では、ボディ層４に第２不純物層１５が形成されているが、半導体装置１は、ボディ層４が第２不純物層１５を含まない構成であってもよい。この場合、パンチスルー効果を抑制するために、第３不純物層１６の厚みは、ボディ層４の厚みＷB及び不純物濃度ＮBを用いて、以下の式（５）で算出される値以上の値を有することが望ましい。
（ＷB×ＮB）／（第３不純物層１６の不純物濃度）・・・（５）
以上、本発明の具体的な実施形態を説明したが、上記第１〜第４実施形態で説明された各事項は適宜組み合わせることが可能である。例えば、第２実施形態において、第４実施形態と同様に、ゲート絶縁膜６の近傍にのみ、高濃度ｎ型の第１不純物層１４が形成されてもよい。
また、本発明は上記実施形態に限定されるものではなく、本発明の効果を逸脱しない範囲で上記実施形態に種々の改変を施すことができる。
例えば、上記実施形態では、第１半導体多層構造物２０の作製後に、第２半導体多層構造物３０が作製されたが、無論、第２半導体多層構造物３０の作製後に、第１半導体多層構造物２０が作製されてもよい。
また、上記実施形態では、第１導電体型がｎ型であり、第２導電型がｐ型である場合について説明したが、第１導電体型がｐ型、第２導電型がｎ型であってもよい。
また、上記実施形態では、ドレイン層２の材料に４Ｈ−ＳｉＣが使用されたが、３Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣ等の他のＳｉＣが使用されてもよい。同様に、ドリフト層３の材料に４Ｈ−ＳｉＣが使用されたが、３Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣ等の他のＳｉＣが使用されてもよい。
また、上記実施形態では、ドリフト層３とボディ層４との接合にのみ表面活性化ボンディング法が使用されたが、他の接合界面の形成に表面活性化ボンディング法が使用されてもよい。例えば、ボディ層４とソース層５とが表面活性化ボンディング法によって接合されてもよい。
その他にも、本発明の要旨を逸脱しない範囲で上記実施形態に種々の改変を施すことができる。
本発明にかかる半導体装置、及びその半導体装置の製造方法は、半導体装置の高耐圧化、低オン抵抗化、スイッチング速度の高速化、リーク電流の低減化を図ることができ、パワーデバイスに有用である。
１ 半導体装置
２ ドレイン層
３ ドリフト層
４ ボディ層
５ ソース層
６ ゲート絶縁膜
７ 層間絶縁膜
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ Ｓｉ半導体基板
１２ ＳｉＯ2犠牲層
１３ トレンチ
１４ 第１不純物層
１５ 第２不純物層
１６ 第３不純物層
１７、１８ トレンチ形成予定領域
２０ 第１半導体多層構造物
３０ 第２半導体多層構造物
４１、４２ アルゴンビーム
４３、４４ ビーム発生器
６１ 接合界面

Claims (8)

  1. 炭化シリコンから形成された第１導電型の第１半導体層と、
    炭化シリコンから形成され、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
    シリコンから形成された第２導電型の第３半導体層と、
    シリコンから形成された第１導電型の第４半導体層と
    がこの順に積層された構造を有する半導体装置であって、
    前記第４半導体層から前記第３半導体層、又は前記第４半導体層から前記第２半導体層の前記第３半導体層側の部分にわたって設けられたゲート電極と、
    前記ゲート電極を覆うゲート絶縁層と
    を備え、前記第２半導体層と前記第３半導体層とが表面活性化ボンディング法によって接合された、半導体装置。
  2. 前記第２半導体層よりも不純物濃度が高い第１導電型の第１不純物層が、前記第２半導体層の前記第３半導体層側の表層に設けられる、請求項１に記載の半導体装置。
  3. 前記第３半導体層よりも不純物濃度が高い第２導電型の第２不純物層又は絶縁層が、前記第３半導体層の前記第２半導体層側の部分のうち、前記ゲート絶縁層から離れた領域に局所的に設けられる、請求項１又は２に記載の半導体装置。
  4. 前記第２半導体層よりも不純物濃度が高い第２導電型の第３不純物層又は絶縁層が、前記第２半導体層の前記第３半導体層側の部分のうち、前記ゲート絶縁層に対向する部分から離れた領域、又は前記ゲート絶縁層から離れた領域に局所的に設けられる、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 少なくとも、炭化シリコンから形成された第１導電型の第１半導体層と、炭化シリコンから形成され、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層とが積層された構造を有する第１半導体多層構造物を作製する工程と、
    シリコン半導体基板と、酸化シリコン犠牲層と、シリコンから形成された第２導電型の第３半導体層とがこの順に積層された構造を有する第２半導体多層構造物を作製する工程と、
    前記第２半導体層と前記第３半導体層とを表面活性化ボンディング法によって接合する工程と、
    前記シリコン半導体基板及び前記酸化シリコン犠牲層を除去して前記第３半導体層の表面を露出させる工程と、
    前記露出した第３半導体層の表面上に、シリコンから形成された第１導電型の第４半導体層を積層する工程と、
    前記第４半導体層から前記第３半導体層、又は前記第４半導体層から前記第２半導体層の前記第３半導体層側の部分にわたってトレンチを形成する工程と、
    前記トレンチの壁面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜が形成された前記トレンチ内にゲート電極を形成する工程と、
    前記ゲート電極の表面上に層間絶縁膜を形成する工程と
    を含む、半導体装置の製造方法。
  6. 前記第１半導体多層構造物の作製後、前記第２半導体層と前記第３半導体層とを接合する前に、
    前記第２半導体層よりも不純物濃度が高い第１導電型の第１不純物層を、前記第２半導体層の表層に形成する工程を更に含む、請求項５に記載の半導体装置の製造方法。
  7. 前記第２半導体多層構造物の作製後、前記第２半導体層と前記第３半導体層とを接合する前に、
    前記第３半導体層よりも不純物濃度が高い第２導電型の第２不純物層又は絶縁層を、前記第３半導体層の表面側から、トレンチ形成予定領域とは離れた領域に局所的に形成する工程を更に含む、請求項５又は６に記載の半導体装置の製造方法。
  8. 前記第１半導体多層構造物の作製後、前記第２半導体層と前記第３半導体層とを接合する前に、
    前記第２半導体層よりも不純物濃度が高い第２導電型の第３不純物層又は絶縁層を、前記第２半導体層の表面側から、前記第３半導体層のトレンチ形成予定領域に対向する部分とは離れた領域、又はトレンチ形成予定領域とは離れた領域に局所的に形成する工程を更に含む、請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168665A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
CN109473477A (zh) * 2017-09-07 2019-03-15 富士电机株式会社 半导体装置
JP2019050352A (ja) * 2017-09-07 2019-03-28 国立研究開発法人産業技術総合研究所 半導体装置
US10347724B2 (en) 2015-12-07 2019-07-09 Mitsubishi Electric Corporation Silicon carbide semiconductor device
US10361299B2 (en) 2017-09-07 2019-07-23 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
WO2019239632A1 (ja) * 2018-06-14 2019-12-19 Ｅａｓｔｗｉｎｄ合同会社 パワー半導体素子及びその製造方法
WO2022114171A1 (ja) * 2020-11-30 2022-06-02 有限会社Mtec 半導体素子の製造方法及び縦型ｍｏｓｆｅｔ素子
WO2022210680A1 (ja) * 2021-03-30 2022-10-06 有限会社Mtec パワー半導体及びその製造方法
CN115440822A (zh) * 2022-09-15 2022-12-06 江苏应能微电子有限公司 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347724B2 (en) 2015-12-07 2019-07-09 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP2017168665A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
US10355078B2 (en) 2016-03-16 2019-07-16 Kabushiki Kaisha Toshiba Semiconductor device
US10693002B2 (en) 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
JP2019050352A (ja) * 2017-09-07 2019-03-28 国立研究開発法人産業技術総合研究所 半導体装置
US10361299B2 (en) 2017-09-07 2019-07-23 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
CN109473477A (zh) * 2017-09-07 2019-03-15 富士电机株式会社 半导体装置
JP7111305B2 (ja) 2017-09-07 2022-08-02 国立研究開発法人産業技術総合研究所 半導体装置
CN109473477B (zh) * 2017-09-07 2023-11-21 富士电机株式会社 半导体装置
DE102018215257B4 (de) 2017-09-07 2024-04-18 Fuji Electric Co., Ltd. Halbleitervorrichtung
WO2019239632A1 (ja) * 2018-06-14 2019-12-19 Ｅａｓｔｗｉｎｄ合同会社 パワー半導体素子及びその製造方法
JP6667774B1 (ja) * 2018-06-14 2020-03-18 Ｅａｓｔｗｉｎｄ合同会社 パワー半導体素子及びその製造方法
WO2022114171A1 (ja) * 2020-11-30 2022-06-02 有限会社Mtec 半導体素子の製造方法及び縦型ｍｏｓｆｅｔ素子
WO2022210680A1 (ja) * 2021-03-30 2022-10-06 有限会社Mtec パワー半導体及びその製造方法
CN115440822A (zh) * 2022-09-15 2022-12-06 江苏应能微电子有限公司 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法
CN115440822B (zh) * 2022-09-15 2023-08-22 江苏应能微电子股份有限公司 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法

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