JP7111305B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
シリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、最大電界強度がシリコンより大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。また、ワイドバンドギャップ半導体を用いたパワー半導体装置では、低オン抵抗化が求められており、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
トレンチゲート構造は、半導体基板のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造である。トレンチゲート構造は、セルピッチの短縮により低オン抵抗化が可能であるが、セルピッチの短縮により耐圧（耐電圧）の低下や、オフ時にゲート絶縁膜にかかる電界の増加が生じるため、これらを抑制することが重要である。また、トレンチゲート構造では、トレンチ側壁に沿って縦方向（深さ方向）にチャネル（ｎ型の反転層）が形成される。このため、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べてイオン注入やエピタキシャル成長等により短チャネル化が容易である。
従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図３８は、従来の半導体装置の構造を示す断面図である。図３８に示す従来の半導体装置は、炭化珪素からなるｎ+型出発基板１０１上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させた、炭化珪素からなる半導体基板１１０を用いて作製されたトレンチゲート型ＭＯＳＦＥＴである。ｐ型ベース領域１０４の厚さｔ１０１を薄くすることでチャネル長Ｌが短くなり、短チャネル化が可能である。
半導体基板１１０のおもて面からトレンチ１０７の底面よりもドレイン側に深い位置に、第１，２ｐ+型領域１２１，１２２が選択的に設けられている。第１ｐ+型領域１２１は、トレンチ１０７の底面を覆う。第２ｐ+型領域１２２は、隣り合うトレンチ１０７間（メサ領域）に、トレンチ１０７から離して選択的に設けられている。これら第１，２ｐ+型領域１２１，１２２を設けることで、オフ時にゲート絶縁膜にかかる電界の抑制と、耐圧向上と、が実現される。符号１０３，１０５，１０６，１０８，１０９，１１１～１１３は、それぞれｎ型電流拡散領域、ｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。
短チャネル効果を抑制する方法として、プレーナゲート型ＭＯＳＦＥＴにおいて、ウェル領域の、ゲート電極直下の部分に、ゲート電極をマスクとして半導体基板のおもて面に対して斜めの方向からウェル領域よりも不純物濃度を高めた領域を形成する方法が提案されている（例えば、下記非特許文献１参照。）。
また、短チャネル効果を抑制したプレーナゲート型ＭＯＳＦＥＴとして、ｎ-型ソース領域の下部に、ソースからチャネル形成領域への不純物の広がりを抑制するｐ型ハロー領域を設けた装置が提案されている（例えば、下記特許文献１（第０２３４段落）参照。）。
また、短チャネル効果を抑制したトレンチゲート型ＭＯＳＦＥＴとして、ｐ型ベース領域の内部に、ゲート絶縁膜（ゲートトレンチ）から離して、高不純物濃度にｐ型不純物を含む領域を設けた装置が提案されている（例えば、下記特許文献２（第００７９，００９０段落、第１０，１２図）参照。）。
また、オン抵抗を低減したプレーナゲート型ＭＯＳＦＥＴとして、ｎ-型ドリフト領域の、一対のｐ型ベース領域の間に挟まれた部分に、トレンチゲート構造のフィールドプレートと、当該フィールドプレート全体を覆うｎ型低抵抗領域と、を設けた装置が提案されている（例えば、下記特許文献３（第００５３～００５４段落、第６図）参照。）。下記特許文献３では、フィールドプレート効果によりパンチスルー耐圧を向上させることでｎ型低抵抗領域を配置した構造の適用を容易にし、オン抵抗を低減させている。
また、他の従来のトレンチゲート型ＭＯＳＦＥＴとして、ゲートトレンチと離して、かつ基板おもて面に平行な方向にｐ型ベース領域に隣接して、かつｐ型コンタクト領域のドレイン側端部に接する、ｐ型ベース領域よりも高不純物濃度のｐ型領域を設けた装置が提案されている（例えば、下記特許文献４（第０００９～００１３段落、第１図）参照。）。下記特許文献４では、チャネル長を短くして低オン抵抗化を図るとともに、基板おもて面に平行な方向にｐ型ベース領域に隣接して、ｐ型ベース領域よりも高不純物濃度のｐ型領域を設けることで、短チャネル効果によるｐ型ベース領域のパンチスルーを防止している。
特開２０１３－０１２６６９号公報 特開２０１５－１５３８９３号公報 特開２０１２－２０９３３０号公報 特開２００８－２８８４６２号公報
エス・サンチェッタ（Ｓ．Ｚａｎｃｈｅｔｔａ）、外４名、アナライティカル アンド ヌメリカル スタディ オブ ザ インパクト オブ ＨＡＬＯＳ オン ショート チャネル アンド ホット キャリア エフェクツ イン スケールトゥ ＭＯＳＦＥＴｓ（Ａｎａｌｙｔｉｃａｌ ａｎｄ ｎｕｍｅｒｉｃａｌ ｓｔｕｄｙ ｏｆ ｔｈｅ ｉｍｐａｃｔ ｏｆ ＨＡＬＯＳ ｏｎ ｓｈｏｒｔ ｃｈａｎｎｅｌ ａｎｄ ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔｓ ｉｎ ｓｃａｌｅｄ ＭＯＳＦＥＴｓ）、ソリッド ステイト エレクトロニクス（Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、エルゼビア サイエンス リミテッド（Ｅｌｓｅｖｉｅｒ Ｓｃｉｅｎｃｅ Ｌｔｄ．）、２００２年、第４６巻、第３号、ｐ．４２９－４３４
しかしながら、上述した従来の縦型のトレンチゲート型ＭＯＳＦＥＴにおいてさらなる低オン抵抗化のためにチャネル長Ｌを短くしたとする。図３７は、従来の半導体装置のオン抵抗の低減とゲート閾値電圧との関係をシミュレーションした結果を示す特性図である。従来例１は、上述した従来構造のトレンチゲート型ＭＯＳＦＥＴである。従来例２は、従来例１よりもチャネル長Ｌを短くした構造（以下、短チャネル構造とする）とした従来のトレンチゲート型ＭＯＳＦＥＴである（図３８参照）。従来例１，２のチャネル長Ｌ以外の構成は同じであり、従来例１において短チャネル化を図った構成が従来例２である。
図３７に示すように、従来例２は、従来例１に比べて、オン抵抗ＲｏｎＡおよびゲート閾値電圧Ｖｔｈともに低い。これは、チャネル長Ｌを短くすることでオン抵抗ＲｏｎＡを低くすることができるが（符号１３１で示す矢印）、短チャネル化のためにチャネル長Ｌを短くすることで、ゲート閾値電圧Ｖｔｈが低下する（符号１３２で示す矢印）ことを意味する。矢印１３０の始点から終点へ向かう方向（右下方向）は、オン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフが改善する方向である。
短チャネル化によりゲート閾値電圧Ｖｔｈが低下する理由は、次の通りである。チャネル長Ｌを短くすることで、ソース・ドレイン間の距離が短くなる。このため、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域１０４内に伸びる空乏層の影響（短チャネル効果）が大きくなり、短チャネル効果の増大に伴ってゲート閾値電圧の低下量も大きくなるからである。このように、低オン抵抗化とゲート閾値電圧低下の抑制とのトレードオフを改善することが難しい。
この発明は、上述した従来技術による問題点を解消するため、低オン抵抗化とゲート閾値電圧低下の抑制とのトレードオフを改善することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１の第１導電型半導体領域が選択的に設けられている。トレンチは、前記第１の第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体層の内部に、前記第２半導体層と離して、第１の第２導電型半導体領域が選択的に設けられている。前記第１の第２導電型半導体領域は、前記トレンチの底面を覆う。隣り合う前記トレンチの間において前記第１半導体層の内部に、第２の第２導電型半導体領域が設けられている。前記第２の第２導電型半導体領域は、前記第２半導体層に接する。前記第２半導体層の内部の、前記第１の第１導電型半導体領域と前記第１半導体層との間に、前記第１の第１導電型半導体領域および前記第１半導体層に接して選択的に設けられ、前記トレンチの側壁から前記半導体基板のおもて面に平行な方向に所定距離で離間して、第３の第２導電型半導体領域が選択的に設けられている。前記第３の第２導電型半導体領域は、前記第２半導体層よりも不純物濃度が高い。前記第３の第２導電型半導体領域は、前記第１半導体層と前記第２半導体層との界面から前記半導体基板側に０．３μｍ以下突出している。第１電極は、前記第２半導体層および前記第１の第１導電型半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。前記第３の第２導電型半導体領域から前記トレンチの側壁までの前記所定距離は、０．０４μｍ以上０．０８μｍ以下である。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の、前記トレンチの側壁と前記第３の第２導電型半導体領域とに挟まれた部分の不純物濃度は、前記第３の第２導電型半導体領域の不純物濃度の最大値の１０％以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の第２導電型半導体領域は、前記トレンチの側壁に沿って延在する第１直線部と、前記第２半導体層の、前記半導体基板側に対して反対側の表面に沿って延在し、前記第１直線部と直交する第２直線部と、からなるＬ字状の断面形状を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第２の第１導電型半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域は、前記第１半導体層の、前記トレンチと前記第３の第２導電型半導体領域との間に設けられた第１領域と、前記第１半導体層の、前記第１の第２導電型半導体領域と前記第３の第２導電型半導体領域との間に設けられた第２領域と、のいずれか一方または両方を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域は、前記第１半導体層の、前記第１の第２導電型半導体領域と前記第２半導体層との間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域は、前記第１の第２導電型半導体領域および前記第２半導体層に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域は、前記トレンチの内壁に沿って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域は、前記第１の第２導電型半導体領域および前記第３の第２導電型半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域は、前記第１領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域の、前記トレンチの側壁から前記半導体基板のおもて面に平行な方向の厚さは、前記第３の第２導電型半導体領域の、前記トレンチの側壁から前記半導体基板のおもて面に平行な方向の厚さ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域は、前記第１領域および前記第２領域を有する。前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域は、前記第１領域および前記第２領域を有する。前記第２領域の不純物濃度は、前記第１領域の不純物濃度と同じであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、活性領域と、終端領域と、をさらに備える。前記活性領域は、前記トレンチと前記トレンチの内部に前記ゲート絶縁膜を介して設けられた前記ゲート電極とを少なくとも含む。前記終端領域は、前記活性領域の周囲を囲む。耐圧構造は、前記終端領域に設けられている。前記第３の第２導電型半導体領域は、前記活性領域側から前記終端領域側へ延在し、前記終端領域よりも内側で終端していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の第２導電型半導体領域は、前記活性領域と前記終端領域との間で外周方向に複数に分割されていることを特徴とする。
上述した発明によれば、第３の第２導電型半導体領域を設けた部分で第２半導体層の不純物濃度を高くすることができる。これにより、第２電極側および第１電極側からそれぞれ第２半導体層内に空乏層が伸びることを抑制することができる。
本発明にかかる半導体装置によれば、低オン抵抗化とゲート閾値電圧低下の抑制とのトレードオフを改善することができる。このため、低オン抵抗化を図ったとしても、短チャネル効果によるゲート閾値電圧の低下を抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施例１のシミュレーションした結果を示す特性図である。 実施例２のシミュレーション結果を示す特性図である。 実施例３のシミュレーション結果を示す特性図である。 実施例４～６のシミュレーション結果を示す特性図である。 斜めイオン注入による不純物濃度プロファイルの一例を示す特性図である。 比較例１～３のＭＯＳＦＥＴの断面構造の一部を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１５Ａの一部を拡大して示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 比較例にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 実施の形態６にかかる半導体装置の構造を示す断面図である。 実施の形態７にかかる半導体装置の構造を示す断面図である。 実施例の各試料における第１斜めイオン注入の注入角度を示す図表である。 図２５Ａの試料１における第１斜めイオン注入の注入角度と第３ｐ+型領域のシリコン表面からの深さとの関係を示す特性図である。 実施の形態８にかかる半導体装置の構造を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態９にかかる半導体装置の構造を示す断面図である。 実施の形態１０にかかる半導体装置の構造を示す断面図である。 実施の形態１１にかかる半導体装置の構造を示す断面図である。 実施の形態１２にかかる半導体装置の構造を示す断面図である。 従来の半導体装置のオン抵抗の低減とゲート閾値電圧との関係をシミュレーションした結果を示す特性図である。 従来の半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、１つの単位セル（素子の構成単位）と、この単位セルの両隣に隣接する単位セルの１／２を示す。また、図１には、活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図２～９においても同様）。
活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域とチップ（半導体基板１０）側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）である。ＭＯＳゲートは、ｐ型ベース領域４、ｎ+型ソース領域（第１の第１導電型半導体領域）５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。
具体的には、トレンチ７は、半導体基板１０のおもて面（ｐ型炭化珪素層３２の表面）から深さ方向にｐ型炭化珪素層３２（ｐ型ベース領域４）を貫通してｎ-型炭化珪素層３１に達する。深さ方向とは、半導体基板１０のおもて面から裏面へ向かう方向である。トレンチ７の内部には、トレンチ７の内壁に沿ってゲート絶縁膜８が設けられている。トレンチ７の内部に埋め込むようにゲート絶縁膜８上にゲート電極９が設けられ、ＭＯＳゲートが構成される。１つのトレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域（隣り合うトレンチ７間の領域）と、で１つの単位セルが構成される。
ｎ-型炭化珪素層３１のソース側（ソース電極１２側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域（第２の第１導電型半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、トレンチ７の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、トレンチ７の底面よりもドレイン側（ドレイン電極１３側）に深い位置に達する。
ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。すなわち、ｎ型電流拡散領域３は、ｎ-型ドリフト領域２とｐ型ベース領域４との間に、ｎ-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域（第１，２の第２導電型半導体領域）２１，２２がそれぞれ選択的に設けられている。第１ｐ+型領域２１は、トレンチ７の底面を覆う。第１ｐ+型領域２１は、トレンチ７の底面および底面コーナー部全体を覆っていてもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。
また、第１ｐ+型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。第１ｐ+型領域２１のドレイン側端部は、ｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達していてもよいし、ｎ-型ドリフト領域２の内部で終端していてもよい。すなわち、第１ｐ+型領域２１とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深く位置していればよく、第１ｐ+型領域２１の深さは種々変更可能である。
第２ｐ+型領域２２は、隣り合うトレンチ７間（メサ領域）に、第１ｐ+型領域２１と離して、かつｐ型ベース領域４に接するように設けられている。第２ｐ+型領域２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深く位置していればよく、第２ｐ+型領域２２の深さは種々変更可能である。例えば、第１ｐ+型領域２１のドレイン側端部は、トレンチ７の底面よりもドレイン側においてｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ-型ドリフト領域２との界面に達していてもよいし、ｎ-型ドリフト領域２の内部で終端していてもよい。
このようにトレンチ７の底面よりもドレイン側に深い位置に、第１，２ｐ+型領域２１，２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とでｐｎ接合を形成することで、トレンチ７の底面に沿った部分でゲート絶縁膜８に高電界が印加されることを防止することができる。
ｐ型炭化珪素層３２の内部には、互いに接するようにｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、トレンチ７に接するように配置され、トレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｐ++型コンタクト領域６は、深さ方向に第２ｐ+型領域２２に対向する。ｐ++型コンタクト領域６の深さは、例えば、ｎ+型ソース領域５よりも深くてもよく、さらにｐ型炭化珪素層３２を深さ方向に貫通して第２ｐ+型領域２２に達していてもよい。ｐ++型コンタクト領域６のドレイン側端部は、第２ｐ+型領域２２の内部で終端していてもよい。
また、ｐ型炭化珪素層３２の内部には、トレンチ７の側壁付近に、トレンチ７の側壁から所定距離ｔ１だけ離して第３ｐ+型領域（第３の第２導電型半導体領域）２３が設けられている。第３ｐ+型領域２３は、トレンチ７の側壁に略平行に深さ方向に延在している。すなわち、第３ｐ+型領域２３は、ｐ型ベース領域４（またはｐ型ベース領域４およびｎ型電流拡散領域３）のトレンチ７の側壁に沿った部分を挟んでトレンチ７の側壁のゲート絶縁膜８と対向する。
また、第３ｐ+型領域２３は、例えば、深さ方向に長い略矩形状の断面形状を有し、ｎ+型ソース領域５とｐ型ベース領域４との界面から少なくともｐ型ベース領域４とｎ型電流拡散領域３との界面に達する。ｐ型炭化珪素層３２の、ｎ+型ソース領域５、ｐ++型コンタクト領域６および第３ｐ+型領域２３以外の部分がｐ型ベース領域４である。第３ｐ+型領域２３は、第１，２ｐ+型領域２１，２２と離して配置され、ソース側端部でｎ+型ソース領域５に接する。第３ｐ+型領域２３のソース側端部は、ｎ+型ソース領域５内部に若干突出していてもよい。
また、第３ｐ+型領域２３のドレイン側端部は、ｎ型電流拡散領域３に接するか、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に（すなわちｎ型電流拡散領域３の内部に）所定深さｄで突出している。すなわち、第３ｐ+型領域２３のドレイン側端部がｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に突出する深さｄ１は０．０μｍ以上である。第３ｐ+型領域２３のドレイン側端部は、ｎ型電流拡散領域３の内部において、基板おもて面から第１ｐ+型領域２１よりも浅い位置で終端している。
ｐ型ベース領域４の、トレンチ７の側壁と第３ｐ+型領域２３との間の部分は、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域（以下、チャネル領域とする）４ａである。チャネル領域４ａの幅は、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１である。チャネル領域４ａの厚さ（すなわちｐ型ベース領域の厚さ）ｔ２は、チャネル長Ｌであり、例えば０．４μｍ以上０．８μｍ以下程度である。チャネル濃度は、チャネル領域４ａおよび第３ｐ+型領域２３の不純物濃度で決まる。
チャネル領域４ａのトレンチ７の側壁表面付近４ｂの不純物濃度は、例えば、第３ｐ+型領域２３の不純物濃度のピーク値（最大値）の１０％以下程度に設定される。かつ、チャネル領域４ａのトレンチ７の側壁表面付近４ｂの不純物濃度は、第３ｐ+型領域２３を設けない構造のチャネル濃度（以下、元のチャネル濃度とする）の３０％以下程度に設定される。元のチャネル濃度とは、ｐ型ベース領域４のｐ型不純物濃度のみで決まるチャネル濃度である。
第３ｐ+型領域２３は、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。第３ｐ+型領域２３を設けることで、低オン抵抗化を図るためにチャネル領域４ａの厚さｔ２（＝チャネル長Ｌ）を薄くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができ、ゲート閾値電圧の低下を抑制することができる。
第３ｐ+型領域２３の配置および寸法は、好ましくは次の通りである。第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１は、例えば０．０２μｍ以上０．１μｍ以下程度であることがよく、好ましくは例えば０．０４μｍ以上０．０８μｍ以下程度であることがよい。第３ｐ+型領域２３の、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に突出する深さｄ１は、例えば０．０μｍ以上０．３μｍ以下であることがよく、好ましくは例えば０．０μｍよりも深いことがよい。第３ｐ+型領域２３の幅（トレンチ７の側壁と直交する方向の厚さ）ｗは、０．０５μｍ以上であることがよい。このような寸法および配置で第３ｐ+型領域２３を設けることで、低オン抵抗化とゲート閾値電圧低下の抑制とのトレードオフをさらに改善することができる。
層間絶縁膜１１は、トレンチ７に埋め込まれたゲート電極９を覆うように基板おもて面全面に設けられている。すべてのゲート電極９は、図示省略する部分（例えば活性領域とエッジ終端領域との境界付近に設けられたメタルコンタクト）でゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域５およびｐ++型コンタクト領域６に接し、これらの領域に電気的に接続されている。また、ソース電極１２は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。半導体基板１０の裏面（ｎ+型ドレイン領域となるｎ+型出発基板１の裏面）には、ドレイン電極１３が設けられている。
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２～９は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図９には、図７の１つのトレンチ７付近を拡大して示す。まず、図２に示すように、ｎ+型ドレイン領域となるｎ+型出発基板１を用意する。次に、ｎ+型出発基板１のおもて面に、ｎ-型炭化珪素層３１をエピタキシャル成長させる。次に、図３に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に、第１ｐ+型領域２１およびｐ+型領域（以下、ｐ+型部分領域とする）２２ａをそれぞれ選択的に形成する。このｐ+型部分領域２２ａは、第２ｐ+型領域２２の一部である。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、ｎ型部分領域３ａの深さを第１ｐ+型領域２１およびｐ+型部分領域２２ａよりも深くし、第１ｐ+型領域２１およびｐ+型部分領域２２ａのドレイン側（ｎ+型出発基板１側）全体をｎ型部分領域３ａで覆う。ｎ-型炭化珪素層３１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。ｎ型部分領域３ａと、第１ｐ+型領域２１およびｐ+型部分領域２２ａと、の形成順序を入れ替えてもよい。
次に、図４に示すように、ｎ-型炭化珪素層３１上にさらにｎ-型炭化珪素層をエピタキシャル成長させて、ｎ-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の厚さを増した部分（ｎ-型炭化珪素層３１の表面層）３１ａの、深さ方向にｐ+型部分領域２２ａに対向する部分に、ｐ+型部分領域２２ａに達する深さでｐ+型部分領域２２ｂを選択的に形成する。ｐ+型部分領域２２ｂの幅および不純物濃度は、例えばｐ+型部分領域２２ａと略同じである。ｐ+型部分領域２２ａ，２２ｂが深さ方向に連結されることで、第２ｐ+型領域２２が形成される。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層３１の厚さを増した部分３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｐ+型部分領域２２ｂとｎ型部分領域３ｂとの形成順序を入れ替えてもよい。次に、図５に示すように、ｎ-型炭化珪素層３１上に、ｐ型炭化珪素層３２をエピタキシャル成長させる。これにより、ｎ+型出発基板１上にｎ-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｐ型炭化珪素層３２の表面層にｎ+型ソース領域５を形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型炭化珪素層３２の表面層に、ｎ+型ソース領域５を深さ方向に貫通する深さでｐ++型コンタクト領域６を選択的に形成する。ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序を入れ替えてもよい。ｐ型炭化珪素層３２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。この製造プロセスで行うすべてのイオン注入および後述する斜めイオン注入には、レジスト膜をマスクとして用いてもよいし、酸化膜をマスクとして用いてもよい。
次に、図６に示すように、例えば熱酸化法または化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１０のおもて面（ｎ+型ソース領域５とｐ++型コンタクト領域６の表面）に酸化膜４１を形成する。次に、フォトリソグラフィおよびエッチングにより、この酸化膜４１を選択的に除去して、トレンチ７の形成領域に対応する部分を開口する。次に、酸化膜４１の残部をマスクとしてエッチングを行い、ｎ+型ソース領域５、ｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域２１に達するトレンチ７を形成する。
次に、図７に示すように、酸化膜４１を除去した後、半導体基板１０のおもて面に対して所定の注入角度θ１で斜めの方向から、トレンチ７の一方の側壁にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入（以下、斜めイオン注入とする）４２する。これにより、トレンチ７の一方の側壁との所定距離ｔ１だけ離して、ｐ型ベース領域４の内部に（またはｐ型ベース領域４からｎ型電流拡散領域３にわたって）第３ｐ+型領域２３が選択的に形成される。このとき、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１と、第３ｐ+型領域２３の、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側への所定深さｄ１と、第３ｐ+型領域２３の幅ｗ１と、に基づいて、斜めイオン注入４２の条件を設定する。
次に、図８に示すように、酸化膜４１を除去した後、半導体基板１０のおもて面に対して所定の注入角度θ２で斜めの方向から、トレンチ７の他方の側壁にアルミニウム等のｐ型不純物を斜めイオン注入４３する。これにより、トレンチ７の他方の側壁との所定距離ｔ１だけ離して、ｐ型ベース領域４の内部に（またはｐ型ベース領域４からｎ型電流拡散領域３にわたって）第３ｐ+型領域２３が選択的に形成される。すなわち、この斜めイオン注入４３は、トレンチ７の他方の側壁にｐ型不純物をイオン注入するために、トレンチ７の他方の側壁に対して、トレンチ７の一方の側壁への斜めイオン注入４２の注入角度θ１と対称となる注入角度θ２で行う。トレンチ７の他方の側壁への斜めイオン注入４３の注入角度θ２以外の条件は、トレンチ７の一方の側壁への斜めイオン注入４２と同様である。
斜めイオン注入４２，４３の注入角度θ１，θ２は、例えば、半導体基板１０のおもて面に対して３０度以上６０度以下程度であってもよい。斜めイオン注入４２，４３の加速エネルギーは、例えば１５０ｋｅＶ以上３５０ｋｅＶ以下程度であってもよい。また、斜めイオン注入４２，４３の注入角度θ１，θ２と、斜めイオン注入４２，４３の加速エネルギーおよびドーズ量と、は次の３つの条件を満たすように設定する。１つ目は、シリコン面（トレンチ７の側壁）よりも深い位置がｐ型不純物の飛程となる条件とする（図７，８では点線矢印の終点の位置でｐ型不純物の飛程位置を示す（図９においても同様））。
２つ目は、チャネル領域４ａのトレンチ７の側壁表面付近４ｂの不純物濃度が第３ｐ+型領域２３の不純物濃度のピーク値の１０％以下となる条件とする。３つ目は、チャネル領域４ａのトレンチ７の側壁表面付近４ｂの不純物濃度が元のチャネル濃度の３０％以下程度となる条件とする。また、ｐ型炭化珪素層３２の不純物濃度は、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域４内に伸びる空乏層によるパンチスルーを防止するために、例えば１×１０17／ｃｍ3以上程度であることが好ましい。
例えば、ｐ型炭化珪素層３２の不純物濃度を１．５×１０17／ｃｍ3程度としたとする。この場合、第３ｐ+型領域２３の不純物濃度のピーク値が３．０×１０17／ｃｍ3程度となり、チャネル領域４ａのトレンチ７の側壁表面付近４ｂのｐ型不純物濃度が３．０×１０16／ｃｍ3程度となるように、斜めイオン注入４２，４３の加速エネルギーおよびドーズ量を設定する。斜めイオン注入４２，４３時、ｎ+型ソース領域５やｐ++型コンタクト領域６にもｐ型不純物がイオン注入されるが、ｎ+型ソース領域５およびｐ++型コンタクト領域６は高不純物濃度であり（例えばｎ+型ソース領域５の不純物濃度は１×１０19／ｃｍ3程度）、第３ｐ+型領域２３の不純物濃度はｎ+型ソース領域５およびｐ++型コンタクト領域６の不純物濃度よりも１桁以上低い。このため、斜めイオン注入４２，４３時に、ｎ+型ソース領域５やｐ++型コンタクト領域６にｐ型不純物がイオン注入されても、ＭＯＳＦＥＴ特性に悪影響しない。
このように斜めイオン注入４２，４３により第３ｐ+型領域２３を形成することで、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１を安定して得ることができる。一方、斜めイオン注入４２，４３では、第３ｐ+型領域２３のドレイン側端部で、トレンチ７の側壁に直交する方向にトレンチ７の側壁から最も深い部分６１がトレンチ７の側壁に対して斜めになり、第３ｐ+型領域２３のドレイン側端部の幅ｗ１’が所定幅ｗ１よりも狭くなってしまう（図９参照）。このため、第３ｐ+型領域２３のドレイン側端部の幅ｗ１’が狭くなることを考慮して、第３ｐ+型領域２３の所定幅ｗ１を設定することが好ましい。
次に、半導体基板１０のおもて面およびトレンチ７の内壁に沿って図示省略するカーボン（Ｃ）膜を形成する。次に、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。次に、カーボン膜を除去する。次に、トレンチ７の底面およびトレンチ７の開口部の角を丸めるための熱処理（アニール）を行う。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、コンタクトホール、ソース電極１２およびドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、トレンチ側壁から離して、かつトレンチ側壁と平行にｐ型ベース領域に第３ｐ+型領域を設けることで、ｐ型ベース領域の、チャネル領域を挟んでトレンチの側壁に対向する部分のｐ型不純物濃度を高くすることができる。これにより、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域内に空乏層が伸びることを抑制することができる。したがって、低オン抵抗化のためにチャネル長を短くしたとしても、短チャネル効果の増大を抑制することができ、ゲート閾値電圧の低下を抑制することができる。
また、実施の形態１によれば、トレンチの側壁への斜めイオン注入によりｐ型ベース領域の内部に第３ｐ+型領域を形成することで、トレンチの側壁に対してセルフアラインに第３ｐ+型領域を形成することができる。したがって、トレンチの側壁と直交する方向に所定距離だけ離した位置に位置精度よく第３ｐ+型領域を形成することができる。
（実施例）
次に、オン抵抗ＲｏｎＡとゲート閾値電圧Ｖｔｈとの関係について検証した。まず、上述した実施の形態にかかる半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例１とする）について、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１を種々変更してオン抵抗ＲｏｎＡおよびゲート閾値電圧Ｖｔｈを算出した結果を×印で図１０に示す。図１０は、実施例１のシミュレーションした結果を示す特性図である。
図１０には、実施例１において、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１を０．０２μｍ、０．０４μｍ、０．０６μｍ、０．０８μｍおよび０．１μｍとしたときの結果を示す。また、図１０には、比較として、図３７の従来例１，２の結果もそれぞれ○印および●印で示す。矢印５０の始点から終点へ向かう方向（右下方向）は、オン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフが改善する方向である（図１３Ａにおいても同様）。
図１０に示すように、実施例１は、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１の異なるすべての結果において、従来例１，２よりもオン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフが改善する方向（右下方向）側に位置することがわかる。すなわち、実施例１のようにチャネル領域４ａを挟んでトレンチ７に対向する第３ｐ+型領域２３を設けることで、オン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフが改善されることが確認された。
実施例１において第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１が狭くなるほどオン抵抗ＲｏｎＡが高くなる理由は、次の通りである。第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１が狭くなるほど、斜めイオン注入４２，４３による第３ｐ+型領域２３の形成時に、チャネル領域４ａの総ドーズ量が高くなる。これにより、移動度が下がるからである。このため、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１は、オン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフがより改善される０．０４μｍ以上０．０８μｍ以下程度とすることが好ましい。
次に、上述した実施の形態１にかかる半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例２とする）について、第３ｐ+型領域２３の、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に突出する深さｄ１を種々変更してオン抵抗ＲｏｎＡおよびゲート閾値電圧Ｖｔｈを算出した結果を図１１に示す。図１１は、実施例２のシミュレーション結果を示す特性図である。
図１１において、深さｄ１＞０．０μｍは、第３ｐ+型領域２３がｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に突出している場合である。深さｄ１＝０．０μｍは、第３ｐ+型領域２３のドレイン側端部がｐ型ベース領域４とｎ型電流拡散領域３との界面に位置する場合である。深さｄ１＜０．０μｍは、第３ｐ+型領域２３がｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に突出していない場合である。
図１１に示す結果から、深さｄ１＞０．３μｍである場合、オン抵抗ＲｏｎＡが増加することが確認された。この理由は、次の通りである。第３ｐ+型領域２３の、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に突出する深さｄ１を深くするほど、第３ｐ+型領域２３が第１ｐ+型領域２１に近づく。これにより、電流経路（ｎ型電流拡散領域３の、第３ｐ+型領域２３と第１ｐ+型領域２１とに挟まれた部分）が狭くなり、寄生抵抗が大きくなるからである。このため、図１１に示す結果から、深さｄ１は０．０μｍ以上０．３μｍ以下程度であることがよいことがわかる。
次に、上述した実施の形態１にかかる半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例３とする）について、第３ｐ+型領域２３の幅ｗ１を種々変更してオン抵抗ＲｏｎＡおよびゲート閾値電圧Ｖｔｈを算出した結果を図１２に示す。図１２は、実施例３のシミュレーション結果を示す特性図である。
図１２に示す結果から、第３ｐ+型領域２３の幅ｗ１に依らず、オン抵抗ＲｏｎＡはほぼ一定値を示すことが確認された。また、第３ｐ+型領域２３の幅ｗ１をある程度厚くすることでゲート閾値電圧Ｖｔｈが飽和し始めて、ほぼ一定値を示すことが確認された。具体的には、第３ｐ+型領域２３の幅ｗ１が０．０５μｍ以上である場合にゲート閾値電圧Ｖｔｈが飽和し始めるため、第３ｐ+型領域２３の幅ｗ１は０．０５μｍ以上であることがよいことがわかる。
次に、第３ｐ+型領域２３を形成するための斜めイオン注入４２，４３の条件について検証した。上述した実施の形態１にかかる半導体装置の製造方法において斜めイオン注入４２，４３の条件（以下、実施例４～６とする）を種々変更してオン抵抗ＲｏｎＡおよびゲート閾値電圧Ｖｔｈを算出した結果をそれぞれ図１３Ａに示す。図１３Ａは、実施例４～６のシミュレーション結果を示す特性図である。図１３Ａには、ドレイン電圧Ｖｄを２０Ｖとした場合のゲート閾値電圧Ｖｔｈおよびオン抵抗ＲｏｎＡを示す。図１３Ｂは、斜めイオン注入による不純物濃度プロファイルの一例を示す特性図である。図１３Ｃは、比較例１～３のＭＯＳＦＥＴの断面構造の一部を示す断面図である。
実施例４～６のチャネル長Ｌは０．４μｍとした。また、実施例４～６において、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１がそれぞれ０．１５μｍ、０．１μｍおよび０．０５μｍとなるように、かつチャネル領域４ａのトレンチ７の側壁表面付近４ｂのｐ型不純物濃度が３．０×１０16／ｃｍ3程度となるように斜めイオン注入４２，４３の加速エネルギーおよびドーズ量を調整した。斜めイオン注入４２，４３の注入角度θ１，θ２は、半導体基板１０のおもて面に対して４５度とした。
実施例４～６ともに、第３ｐ+型領域２３の不純物濃度のピーク値を２．０×１０17／ｃｍ3、３．０×１０17／ｃｍ3および４．０×１０17／ｃｍ3とした場合のシミュレーション結果を示す。例えば、実施例４において、第３ｐ+型領域２３の、不純物濃度のピーク値付近を示す部分の狙いの幅ＷＰを０．１μｍ程度とする。かつ、図１３Ｂに示すように、ｐ型炭化珪素層３２の不純物濃度を１．５×１０17／ｃｍ3程度とし（横線７１で示す）、不純物濃度のピーク値の狙いを３．０×１０17／ｃｍ3程度（横破線７２で示す）とする。トレンチ７の側壁から第３ｐ+型領域２３の不純物濃度のピーク値の狙いの深さまでの距離ＴＰを０．１５μｍ程度とする。斜めイオン注入４２，４３によるｐ型不純物濃度プロファイルのトレンチ７の側壁表面付近４ｂの不純物濃度は、第３ｐ+型領域２３の不純物濃度のピーク値の狙いの１０％程の３．０×１０16／ｃｍ3程度以下とする。ｐ型不純物濃度プロファイル５３で第３ｐ+型領域２３を形成するとする。符号αは、ｐ型炭化珪素層３２と第３ｐ+型領域２３とのｐ型不純物濃度差である。
斜めイオン注入４２，４３時、ｐ型不純物濃度プロファイル５３は、トレンチ７の側壁に向かってテール（裾を引くように緩やかな勾配で不純物濃度が減少する部分）を引く。このため、トレンチ７の側壁から第３ｐ+型領域２３の不純物濃度のピーク値の狙いの深さまでの距離ＴＰを、トレンチ７の側壁から第３ｐ+型領域２３までの距離ｔ１よりも、トレンチ７の側壁から深い距離に設定する必要がある。すなわち、斜めイオン注入４２，４３は、所定の距離ＴＰをトレンチ７の側壁から第３ｐ+型領域２３の不純物濃度のピーク値の狙い深さとする。トレンチ７の側壁から第３ｐ+型領域２３の不純物濃度のピーク値の狙い深さ（トレンチ７の側壁からの距離ＴＰ）から狙いの幅ＷＰの深さまでの不純物濃度が第３ｐ+型領域２３の不純物濃度のピーク値付近を示すように、斜めイオン注入４２，４３の条件を設定する。かつ、斜めイオン注入４２，４３をそれぞれ多段に（複数回）行って、トレンチ７の両側壁の表面層にそれぞれ所定のｐ型不純物濃度プロファイル５３を形成する。
例えば、図１３Ｂに示すｐ型不純物濃度プロファイル５３を得る場合、実施例４において、チャネル領域４ａのトレンチ７の側壁表面付近４ｂのｐ型不純物濃度を１．０×１０16／ｃｍ3以上５．０×１０16／ｃｍ3以下程度とするための斜めイオン注入４２，４３の条件の一例は、次の通りである。例えば、斜めイオン注入４２，４３をそれぞれ２段ずつ行う。１段目の斜めイオン注入の斜めイオン注入４２，４３は、加速エネルギーおよびドーズ量をそれぞれ２００ｋｅＶ以上４００ｋｅＶ以下程度および２．５×１０12／ｃｍ2以上４．５×１０12／ｃｍ2以下程度とし、注入角度θ１，θ２を半導体基板１０のおもて面に対して４０度以上５０度以下程度とする。さらに、２段目の斜めイオン注入の斜めイオン注入４２，４３は、加速エネルギーおよびドーズ量をそれぞれ１５０ｋｅＶ以上３００ｋｅＶ以下程度および１．５×１０12／ｃｍ2以上３．５×１０12／ｃｍ2以下程度とし、注入角度θ１，θ２を半導体基板１０のおもて面に対して４０度以上５０度以下程度とする。
また、図１３Ａには、比較として、上述した従来例１，２のシミュレーション結果を示す。また、第３ｐ+型領域２３に代えて、トレンチ７の側壁に沿った部分に、トレンチ７に接してボックスプロファイル（不純物濃度が一様）のｐ-型領域（以下、ｐ-型ＢＯＸ領域７３とする：図１３Ｃ参照）を備えた比較例１～３のシミュレーション結果を示す。すなわち、ｐ-型ＢＯＸ領域７３はチャネル領域７３ａに形成されている。従来例１，２は、それぞれチャネル長を０．４μｍおよび０．８５μｍとした。従来例１，２ともに、チャネル濃度を１．０×１０17／ｃｍ3、１．５×１０17／ｃｍ3、２．０×１０17／ｃｍ3、２．５×１０17／ｃｍ3および３．０×１０17／ｃｍ3とした場合のシミュレーション結果を示す。
比較例１～３のｐ-型ＢＯＸ領域は、ｐ型ベース領域１０４よりも不純物濃度が低く、かつｐ型ベース領域１０４内においてトレンチ１０７の側壁に露出している。ｐ-型ＢＯＸ領域は、例えば基板おもて面に垂直な方向からのイオン注入で形成された拡散領域、またはエピタキシャル成長させた領域である。比較例１～３において、ｐ-型ＢＯＸ領域の幅（トレンチ１０７の側壁と直交する方向の厚さ）はそれぞれ０．０４μｍ、０．０６μｍおよび０．０８μｍとした。比較例１～３はともに、ｐ-型ＢＯＸ領域を２．０×１０17／ｃｍ3、３．０×１０17／ｃｍ3および４．０×１０17／ｃｍ3とした場合のシミュレーション結果を示す。
図１３Ａに示す結果より、実施例４～６は、従来例１，２よりもオン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフを改善することができることが確認された。また、実施例４～６は、比較例１～３と同程度にオン抵抗ＲｏｎＡの低減とゲート閾値電圧Ｖｔｈの低下抑制とのトレードオフを改善することができることが確認された。また、実施例４～６は、斜めイオン注入４２，４３によりトレンチ側壁と直交する方向に所定距離ｔ１だけ深い位置に位置精度よく第３ｐ+型領域２３を形成することができ、かつｐ-型ＢＯＸ領域を備える場合と同程度の特性を実現可能であることが確認された。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１４は、実施の形態２にかかる半導体装置の構造を示す断面図である。図１４に示す実施の形態２にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた図１と同様の縦型ＭＯＳＦＥＴである。図１４のｎ+型出発基板１、ｎ-型ドリフト領域２、ｐ型ベース領域４、各炭化珪素層３１，３２、ｎ+型ソース領域５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８、ゲート電極９、半導体基板１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３及び第１，２ｐ+型領域２１，２２については図１と同様であるので説明を省略する。
図１４に示す実施の形態２にかかる半導体装置において、ｐ型炭化珪素層３２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４である。ｐ型ベース領域４の内部には、トレンチ７の側壁付近に、トレンチ７の側壁から当該側壁と直交する方向に所定距離ｄ１１だけ離して第３ｐ+型領域２３が選択的に設けられている。第３ｐ+型領域２３は、トレンチ７の側壁に略平行に深さ方向にｐ型ベース領域４を貫通して、ｎ+型ソース領域５とｐ型ベース領域４との界面から、ｐ型ベース領域４とｎ型電流拡散領域３との界面にわたって延在する。第３ｐ+型領域２３は、ｎ+型ソース領域５とｐ型ベース領域４との界面からｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部で終端していてもよい。
第３ｐ+型領域２３は、ｐ型ベース領域４（またはｐ型ベース領域４およびｎ型電流拡散領域３）のトレンチ７の側壁に沿った部分（後述するチャネル領域４ａ）を挟んでトレンチ７の側壁のゲート絶縁膜８と対向する。第３ｐ+型領域２３のドレイン側端部は、ｎ型電流拡散領域３の内部において、基板おもて面から第１ｐ+型領域２１よりも浅い位置で終端し、第１ｐ+型領域２１に接していない。また、第３ｐ+型領域２３は、ｎ+型ソース領域５とｐ型ベース領域４との界面に当該界面に沿って設けられ、ｐ++型コンタクト領域６に接する。第３ｐ+型領域２３と第２ｐ+型領域２２との間にはｐ型ベース領域４の一部４ｄが介在し、第３ｐ+型領域２３と第２ｐ+型領域２２とは接していない。
具体的には、第３ｐ+型領域２３は、例えば、トレンチ７の側壁から離して当該側壁に略平行に深さ方向に延在する第１直線部２３ａと、当該第１直線部２３ａと略直交し、ｎ+型ソース領域５とｐ型ベース領域４との界面に沿って延在する第２直線部２３ｂと、からなる略Ｌ字状の断面形状を有する。第３ｐ+型領域２３の第１直線部２３ａは、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。
第３ｐ+型領域２３の第１直線部２３ａを設けることで、低オン抵抗化を図るためにチャネル領域４ａの厚さｔ２（＝チャネル長Ｌ）を薄くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができ、ゲート閾値電圧の低下を抑制することができる。第３ｐ+型領域２３の第２直線部２３ｂは、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域４内に伸びる空乏層によるパンチスルーを抑制するパンチスルーストップ層として機能する。第３ｐ+型領域２３の第２直線部２３ｂを設けることで、ｐ型ベース領域４の不純物濃度をチャネル濃度程度に低くしたとしても、短チャネル効果によるパンチスルーを抑制することができる。
このように略Ｌ字状の断面形状に第３ｐ+型領域２３を設けることで、ｎ+型ソース領域５は、トレンチ７の側壁に沿った第１直線部５ａと、半導体基板１０のおもて面に沿った第２直線部５ｂと、からなる略Ｌ字状の断面形状となっている。ｎ+型ソース領域５の、トレンチ７の側壁に沿った部分（すなわち第１直線部５ａ）の基板おもて面からの深さＦは、例えば後述するゲート電極９となるポリシリコン（ｐｏｌｙ－Ｓｉ）層のエッチバックのマージンを考慮して０．４μｍ以上程度とすることが好ましい。ｐ型ベース領域４は、第３ｐ+型領域２３により、トレンチ７側の部分（以下、チャネル領域とする）４ａと、当該チャネル領域４ａ以外の部分と、に分離されている。
チャネル領域４ａは、ｐ型ベース領域４の、第３ｐ+型領域２３の第１直線部２３ａとトレンチ７の側壁とに挟まれた部分であり、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域である。チャネル領域４ａの幅は、トレンチ７の側壁から第３ｐ+型領域２３の第１直線部２３ａまでの距離ｄ１１である。チャネル領域４ａの厚さ（すなわちｐ型ベース領域の厚さ）ｔ２は、チャネル長Ｌである。チャネル長Ｌは、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣから、ｎ+型ソース領域５の第１直線部５ａの基板おもて面からの深さＦを減算した値である。チャネル濃度は、例えば１×１０17／ｃｍ3以上３×１０17／ｃｍ3以下程度である。チャネル濃度は、チャネル領域４ａおよび第３ｐ+型領域２３の不純物濃度で決まる。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態１の図２～６と同様である部分については説明を省略する。図１５Ａ，１５Ｂ，１７は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図１６は、図１５Ａの一部を拡大して示す断面図である。図１６には、図１５Ａの１つのトレンチ７付近を拡大して示す。まず、実施の形態１と同様に、ｎ+型ドレイン領域となるｎ+型出発基板１を用意し、ｎ-型炭化珪素層３１の形成からトレンチ７の形成までを順に行う（図２～６参照）。
トレンチ７の形成（図６）に続き、次に、図１５Ａに示すように、酸化膜４１を除去した後、半導体基板１０のおもて面に対して所定の注入角度θ１で斜めの方向から、トレンチ７の一方の側壁および半導体基板１０のおもて面に例えばアルミニウム（Ａｌ）等のｐ型不純物をイオン注入（以下、第１斜めイオン注入とする）４２する。これにより、トレンチ７の一方の側壁から当該側壁と直交する方向に所定距離ｄ１１の深さ（厚さ）だけ離して、ｐ型ベース領域４の内部に（またはｐ型ベース領域４からｎ型電流拡散領域３にわたって）第３ｐ+型領域２３の第１直線部２３ａが選択的に形成される。かつ、半導体基板１０のおもて面から深さ方向に所定距離ｄ１２の深さだけ離して、ｎ+型ソース領域５とｐ型ベース領域４との界面に、第３ｐ+型領域２３の第２直線部２３ｂが選択的に形成される。
このとき、トレンチ７の側壁から第３ｐ+型領域２３の第１直線部２３ａまでの距離ｄ１１と、半導体基板１０のおもて面から第３ｐ+型領域２３の第２直線部２３ｂまでの距離ｄ１２と、に基づいて、第１斜めイオン注入４２の条件を設定する。具体的には、第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度のピーク位置のシリコン表面（トレンチ７の側壁）からの深さＡと、第３ｐ+型領域２３の第２直線部２３ｂのｐ型不純物濃度のピーク位置のシリコン表面（半導体基板１０のおもて面）からの深さＢと、に基づいて、第１斜めイオン注入４２の注入角度θ１を設定する（図１６参照）。より具体的には、第１斜めイオン注入４２の注入角度θ１は、下記（１）式の条件を満たすように設定される。
Ｂ＝Ａ／ｔａｎθ１ ・・・（１）
次に、図１５Ｂに示すように、半導体基板１０のおもて面に対して所定の注入角度θ２で斜めの方向から、トレンチ７の他方の側壁に例えばアルミニウム等のｐ型不純物をイオン注入（以下、第２斜めイオン注入とする）４３する。これにより、トレンチ７の他方の側壁から当該側壁と直交する方向に所定距離ｄ１１の深さだけ離して、ｐ型ベース領域４の内部に（またはｐ型ベース領域４からｎ型電流拡散領域３にわたって）第３ｐ+型領域２３の第１直線部２３ａが選択的に形成される。かつ、第１斜めイオン注入４２と同様に、半導体基板１０のおもて面から深さ方向に所定距離ｄ１２の深さだけ離して、ｎ+型ソース領域５とｐ型ベース領域４との界面に、第３ｐ+型領域２３の第２直線部２３ｂが選択的に形成される。
この第２斜めイオン注入４３は、トレンチ７の他方の側壁にｐ型不純物をイオン注入するために、トレンチ７の他方の側壁に対して、トレンチ７の一方の側壁への第１斜めイオン注入４２の注入角度θ１と対称となる注入角度θ２で行う。トレンチ７の他方の側壁への第２斜めイオン注入４３の注入角度θ２以外の条件は、トレンチ７の一方の側壁への第１斜めイオン注入４２と同様である。第１，２斜めイオン注入４２，４３の注入角度θ１，θ２は、トレンチ７の幅ｗTに合わせて例えば４０度以上６０度以下の範囲で設定されることが好ましい。具体的には、トレンチ７の幅ｗTが例えば０．８μｍである場合、第１，２斜めイオン注入４２，４３の注入角度θ１，θ２は、例えば、半導体基板１０のおもて面に対して例えば４５度程度であってもよい。
この第１，２斜めイオン注入４２，４３時、半導体基板１０のおもて面から所定距離ｄ１２の深さまでの部分（ｎ+型ソース領域５およびｐ++型コンタクト領域６が形成された部分）にもｐ型不純物がイオン注入されるが、ｎ+型ソース領域５およびｐ++型コンタクト領域６は高不純物濃度であり（例えばｎ+型ソース領域５の不純物濃度は１×１０19／ｃｍ3程度）、第３ｐ+型領域２３の不純物濃度はｎ+型ソース領域５およびｐ++型コンタクト領域６の不純物濃度よりも１桁以上低い。このため、第１，２斜めイオン注入４２，４３時に、ｎ+型ソース領域５やｐ++型コンタクト領域６にｐ型不純物がイオン注入されても、ＭＯＳＦＥＴ特性に悪影響しない。
また、斜めイオン注入４２，４３による第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度プロファイルは、ピーク位置の、トレンチ７の側壁からの深さからトレンチ７の側壁に向かってテール（裾を引くように緩やかな勾配で不純物濃度が減少する部分）を引く。この第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度プロファイルのテール部の不純物濃度が所定のチャネル濃度となるように、斜めイオン注入４２，４３の飛程やドーズ量を設定する。また、斜めイオン注入４２，４３をそれぞれ多段に（複数回）行って、第３ｐ+型領域２３の第１直線部２３ａの所定のｐ型不純物濃度プロファイルを形成してもよい。
また、この第１，２斜めイオン注入４２，４３においては、第３ｐ+型領域２３の第２直線部２３ｂは、ｎ+型ソース領域５とｐ型ベース領域４との界面全面に形成され、トレンチ７の側壁にまで延在する。このため、第１，２斜めイオン注入４２，４３の後、例えばトレンチ７の両側壁からそれぞれｎ型不純物を斜めイオン注入（不図示）して、第３ｐ+型領域２３の第２直線部２３ｂの、トレンチ７の側壁に露出する部分４４，４５をｎ型に打ち返してｎ+型ソース領域５とする。この斜めイオン注入の方法は、例えば、後述する実施の形態３においてｎ+型ソース領域５を形成するための第３，４斜めイオン注入と同様である。ここまでの状態が図１７に示されている。
次に、半導体基板１０のおもて面およびトレンチ７の内壁に沿って図示省略するカーボン（Ｃ）膜を形成する。次に、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。次に、カーボン膜を除去する。次に、トレンチ７の底面およびトレンチ７の開口部の角を丸めるための熱処理（アニール）を行う。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、コンタクトホール、ソース電極１２およびドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１４に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、トレンチ側壁と離して、かつトレンチ側壁に沿って延在する第１直線部と、当該第１直線部と直交し、ｎ+型ソース領域とｐ型ベース領域との界面に沿って延在する第２直線部と、からなる第３ｐ+型領域を、隣り合うトレンチ間のシリコン部（メサ部）に配置する。第３ｐ+型領域の第１直線部はハロー領域と機能し、ＭＯＳＦＥＴのオン時に短チャネル効果の増大が抑制され、ゲート閾値電圧の低下が抑制される。第３ｐ+型領域の第２直線部は、パンチスルーストップ層として機能し、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域４内に伸びる空乏層によるパンチスルーが抑制される。したがって、低オン抵抗化とパンチスルー抑制とのトレードオフ関係を改善することができる。
また、実施の形態２によれば、第１，２斜めイオン注入のみで、第３ｐ+型領域の第１，２直線部を同時に形成することができる。また、実施の形態２によれば、第１，２斜めイオン注入のみで、注入面（トレンチの側壁および半導体基板のおもて面）からのセルフアラインで位置精度よく、第３ｐ+型領域の第１，２直線部を形成することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１８は、実施の形態３にかかる半導体装置の構造を示す断面図である。図１９は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。図１９には、図１８の１つのトレンチ７付近を拡大して示す。実施の形態３にかかる半導体装置の製造方法が実施の形態２にかかる半導体装置の製造方法と異なる点は、ｎ+型ソース領域５を、トレンチ７の側壁および半導体基板１０のおもて面からセルフアラインで形成する点である。
具体的には、実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法において、ｎ+型ソース領域５を、トレンチ７の側壁からのｎ型不純物の斜めイオン注入（以下、第３，４斜めイオン注入とする）に代えたものである。より具体的には、図１９に示すように、ｎ+型ソース領域５を形成するにあたって、まず、半導体基板１０のおもて面に対して所定の注入角度θ３で斜めの方向から、トレンチ７の一方の側壁および半導体基板１０のおもて面に例えば砒素（Ａｓ）等のｎ型不純物を第３斜めイオン注入４６する。
この第３斜めイオン注入４６により、ｐ型炭化珪素層３２の、半導体基板１０のおもて面から所定深さＦで、かつトレンチ７の一方の側壁から所定深さＥまでの部分がｎ型に打ち返され、ｎ+型ソース領域５の第１直線部５ａが選択的に形成される。かつ、ｐ型炭化珪素層３２の、半導体基板１０のおもて面から深さＤまでの部分がｎ型に打ち返され、ｎ+型ソース領域５の第２直線部５ｂが形成される。
このとき、ｎ+型ソース領域５の第１直線部５ａの、トレンチ７の一方の側壁からの深さＥと、ｎ+型ソース領域５の第２直線部５ｂの、半導体基板１０のおもて面からの深さＤと、に基づいて、第３斜めイオン注入４６の注入角度θ３を設定する。具体的には、第３斜めイオン注入４６の注入角度θ３は、下記（２）式の条件を満たすように設定される。
Ｄ＝Ｅ／ｔａｎθ３ （ただしθ１＜θ３） ・・・（２）
ｎ+型ソース領域５の第１，２直線部５ａ，５ｂは、半導体基板１０のおもて面およびトレンチ７の一方の側壁から第３ｐ+型領域２３の第１，２直線部２３ａ，２３ｂよりも浅い位置に形成される。このため、第３斜めイオン注入４６の注入角度θ３は、第１斜めイオン注入４２の注入角度θ１よりも大きくする必要がある。第３斜めイオン注入４６の注入角度θ３は、トレンチ７の幅ｗTに合わせて例えば５０度以上８０度以下の範囲で設定されることが好ましい。具体的には、トレンチ７の幅ｗTが例えば０．８μｍである場合、第３斜めイオン注入４６の注入角度θ３は、例えば、半導体基板１０のおもて面に対して例えば６０度程度であってもよい。
次に、半導体基板１０のおもて面に対して所定の注入角度で斜めの方向から、トレンチ７の他方の側壁に例えば砒素等のｎ型不純物を第４斜めイオン注入する（不図示）。この第４斜めイオン注入により、トレンチ７の他方の側壁側にｎ+型ソース領域５の第１直線部５ａが選択的に形成され、かつ半導体基板１０のおもて面の表面層にｎ+型ソース領域５の第２直線部５ｂが形成される。
この第４斜めイオン注入は、トレンチ７の他方の側壁にｎ型不純物をイオン注入するために、トレンチ７の他方の側壁に対して、トレンチ７の一方の側壁への第３斜めイオン注入４６の注入角度θ３と対称となる注入角度で行う。第４斜めイオン注入の注入角度以外の条件は、第３斜めイオン注入４６と同様である。ｎ+型ソース領域５の第１，２直線部５ａ，５ｂの不純物濃度は、例えば１×１０17／ｃｍ3以上３×１０17／ｃｍ3以下程度であってもよい。
このｎ+型ソース領域５を形成するための第３，４斜めイオンは、例えば、活性領域全面に打たれる。もしくはトレンチ７を形成するためのエッチング後、当該エッチングに用いたマスク（酸化膜４１：図６参照）を除去する前に行ってもよい。これにより、ｎ+型ソース領域５の第２直線部５ｂの基板おもて面からの深さＤを、ｎ+型ソース領域５の第１直線部５ａの基板おもて面からの深さＦよりも浅くすることができる。
このように第３，４斜めイオン注入によりｎ+型ソース領域５を形成することで、次の効果が得られる。図２０は、比較例にかかる半導体装置の構造を示す断面図である。第３ｐ+型領域２３を形成するための第１，２斜めイオン注入４２，４３の飛程がｎ+型ソース領域５の第２直線部５ｂの、半導体基板１０のおもて面からの深さＤに比べて浅いとする。この場合、図２０に示す比較例のように、第３ｐ+型領域２３の、パンチスルーストップ層として機能する第２直線部２３ｂが、ｎ+型ソース領域５とｐ型ベース領域４との界面から離して、半導体基板１０のおもて面から当該界面よりも浅い位置（すなわちｎ+型ソース領域５の内部）に配置される虞がある。
第３ｐ+型領域２３の第２直線部２３ｂがｎ+型ソース領域５とｐ型ベース領域４との界面に配置されていない場合、第３ｐ+型領域２３の第２直線部２３ｂとｐ型ベース領域４との間にｎ+型ソース領域５の一部５ｃが介在する。このため、比較例では、ｐ型ベース領域４の、チャネル領域４ａ以外の部分（符号４ｃで示す部分）のｐ型不純物濃度が実質的に低くなるため、短チャネル効果によるパンチスルーが生じる虞がある。それに対して、実施の形態３によれば、第３，４斜めイオン注入によって略Ｌ字状となるようにｎ+型ソース領域５を形成するため、第３ｐ+型領域２３の第２直線部２３ｂと、ｐ型ベース領域４との間には、ｎ+型ソース領域５の一部５ｃが介在することを防止することができる。
以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。また、実施の形態３によれば、第３，４斜めイオン注入によりｎ+型ソース領域を形成することで、ｎ+型ソース領域および第３ｐ+型領域を注入面（トレンチ７の側壁および半導体基板のおもて面）からセルフアラインで位置精度よく形成することができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図２１は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ハロー領域およびパンチスルーストップ層として機能する第３ｐ+型領域５１を略矩形状の断面形状に設けた点である。
具体的には、第３ｐ+型領域５１は、ｎ+型ソース領域５の第２直線部５ｂのドレイン側の面（図２１では、ｎ+型ソース領域５の第２直線部５ｂの下面）に接し、ｐ型炭化珪素層３２を深さ方向に貫通してｎ-型炭化珪素層３１に達し、ｎ型電流拡散領域３の内部で終端している。また、第３ｐ+型領域５１は、ｐ++型コンタクト領域６および第２ｐ+型領域２２に接する。
ｐ型炭化珪素層３２の、ｎ+型ソース領域５、ｐ++型コンタクト領域６および第３ｐ+型領域５１以外の部分がチャネル領域４ａである。ｐ型ベース領域４は、トレンチ７に沿った部分（すなわちチャネル領域４ａ）のみ配置される。また、第３ｐ+型領域５１は、ｐ++型コンタクト領域６および第２ｐ+型領域２２に接する。第３ｐ+型領域５１は、第１ｐ+型領域２１と離して配置される。
以上、説明したように、実施の形態４によれば、ｎ型電流拡散領域とｎ+型ソース領域との間において、チャネル領域を除く部分に、チャネル領域よりも不純物濃度の高い第３ｐ+型領域を配置することができればよく、第３ｐ+型領域の断面形状によらず、実施の形態２，３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図２２は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｎ+型ソース領域５を、ｐ型炭化珪素層３２上にエピタキシャル成長させたｎ+型炭化珪素層６２で構成した点である。
具体的には、半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２、ｐ型ベース領域４およびｎ+型ソース領域５となる各炭化珪素層３１，３２，６２を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）である。ｎ+型ソース領域５の第１直線部５ａは、実施の形態３と同様に、第３，４斜めイオン注入によりｎ+型炭化珪素層６２からｐ型炭化珪素層３２にわたって形成される。ｎ+型ソース領域５の第２直線部５ｂは、ｎ+型炭化珪素層６２で構成される。ｎ+型ソース領域５の第２直線部５ｂに、第３，４斜めイオン注入によるｎ型不純物が導入されてもよい。
以上、説明したように、実施の形態５によれば、おもて面側の最上層にｎ型エピタキシャル層を積層した半導体基板を用いた場合においても、実施の形態２～４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図２３は、実施の形態６にかかる半導体装置の構造を示す断面図である。実施の形態６にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、次の３点である。１つ目の相違点は、第３ｐ+型領域２３の第２直線部２３ｂとｎ型電流拡散領域３との間には、ｎ-型領域５２が配置されている点である。
ｎ-型領域５２は、例えば、ｎ-型炭化珪素層３１上にエピタキシャル成長させたｎ-型炭化珪素層６３からなる。すなわち、半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｎ-型領域５２となるｎ-型炭化珪素層３１，６３を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）であり、ｐ型炭化珪素層を用いていない。
例えばｎ+型出発基板１上にｎ-型ドリフト領域２となるｎ-型炭化珪素層３１をエピタキシャル成長させ、このｎ-型炭化珪素層３１の表面層にイオン注入によりｎ型電流拡散領域３を形成する。その後、ｎ-型炭化珪素層３１上にｎ-型領域５２となるｎ-型炭化珪素層６３をエピタキシャル成長させることで半導体基板１０が作製される。ｎ-型領域５２（すなわちｎ-型炭化珪素層６３）の不純物濃度は、ｎ-型ドリフト領域２の不純物濃度と同程度であり、例えば１×１０15／ｃｍ3以上５×１０16／ｃｍ3以下程度である。
第３ｐ+型領域２３の第１直線部２３ａは、ｎ-型炭化珪素層６３の内部からｎ-型炭化珪素層３１に延在し、ｎ-型炭化珪素層３１の内部で終端している。第３ｐ+型領域２３の第２直線部２３ｂは、ｎ-型炭化珪素層６３の内部に配置されている。また、第３ｐ+型領域２３の第２直線部２３ｂは、ｐ++型コンタクト領域６および第２ｐ+型領域２２に接する。ｎ-型領域５２は、第３ｐ+型領域２３の第１直線部２３ａの、トレンチ７側に対して反対側の面に接する。かつ、ｎ-型領域５２は、第３ｐ+型領域２３の第２直線部２３ｂのドレイン側の面（下面）に接する。また、ｎ-型領域５２は、第２ｐ+型領域２２に接する。
２つ目の相違点は、実施の形態３と同様に第３，４斜めイオン注入によりｎ+型ソース領域５が形成されている点である。３つ目の相違点は、ｐ型ベース領域５４を、トレンチ７に沿った部分（すなわちチャネル領域５４ａ）のみ配置した点である。このチャネル領域５４ａは、トレンチ７の側壁への斜めイオン注入により形成される。チャネル領域５４ａは、例えば、ｎ-型炭化珪素層６３の、トレンチ７に沿った部分に斜めイオン注入により形成される。また、チャネル領域５４ａは、例えば、第１，２斜めイオン注入により形成された第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度プロファイルのテール部で形成されてもよい。
以上、説明したように、実施の形態６によれば、ｎ-型エピタキシャル層に斜めイオン注入によりチャネル領域を形成した場合においても、実施の形態２～５と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図２４は、実施の形態７にかかる半導体装置の構造を示す断面図である。実施の形態７にかかる半導体装置が実施の形態６にかかる半導体装置と異なる点は、ｎ型電流拡散領域３を、ｎ-型炭化珪素層３１上にエピタキシャル成長させたｎ型炭化珪素層６４で構成した点である。すなわち、半導体基板１０は、炭化珪素からなるｎ+型出発基板１上にｎ-型ドリフト領域２およびｎ型電流拡散領域３となる各炭化珪素層３１，６４を順にエピタキシャル成長させてなるエピタキシャル基板（半導体チップ）であり、ｐ型炭化珪素層を用いていない。
第３ｐ+型領域２３は、ｎ型炭化珪素層６４（すなわちｎ型電流拡散領域３）の内部に設けられている。第３ｐ+型領域２３の第１直線部２３ａの、トレンチ７側に対して反対側の面と、第２直線部２３ｂのドレイン側の面（下面）とは、ｎ型電流拡散領域３に接する。第３ｐ+型領域２３の第２直線部２３ｂは、ｐ++型コンタクト領域６側の端部で第２ｐ+型領域２２に接する。
ｐ型ベース領域５４は、ｎ型炭化珪素層６４の、トレンチ７に沿った部分（すなわちチャネル領域５４ａ）のみ配置される。チャネル領域５４ａは、ｎ型炭化珪素層６４の、トレンチ７に沿った部分に斜めイオン注入により形成される。チャネル領域５４ａは、第１，２斜めイオン注入により形成された第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度プロファイルのテール部で形成されてもよい。
以上、説明したように、実施の形態７によれば、ｎ型エピタキシャル層に斜めイオン注入によりチャネル領域を形成した場合においても、実施の形態２～６と同様の効果を得ることができる。
（実施例）
次に、第３ｐ+型領域２３を形成するための第１斜めイオン注入４２の注入角度θ１と、第３ｐ+型領域２３のシリコン面からの深さＡ～Ｃと、の関係について検証した。上述した実施の形態２に係る半導体装置の製造方法にしたがい、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣの狙いの深さと、トレンチ７の幅ｗTと、の組み合わせが異なる１２個の試料を作製した。これらの試料について、第１斜めイオン注入４２の注入角度θ１と、第３ｐ+型領域２３のシリコン表面からの深さＡ～Ｃと、を検証した結果を図２５Ａに示し、そのうちの試料１を図２５Ｂに示す。
図２５Ａは、実施例の各試料における第１斜めイオン注入の注入角度を示す図表である。図２５Ｂは、第１斜めイオン注入の注入角度と第３ｐ+型領域のシリコン表面からの深さとの関係を示す特性図である。図２５Ｂの横軸は第１斜めイオン注入４２の注入角度θ１（度：ｄｅｇ．）であり、縦軸は第３ｐ+型領域２３の第１，２直線部２３ａ，２３ｂのｐ型不純物濃度のピーク位置のシリコン表面（トレンチ７の側壁、半導体基板１０のおもて面）からの深さＡ，Ｂ、および、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣ（μｍ）である。
１２個の試料は、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣの狙いの深さと、トレンチ７の幅ｗTと、の組み合わせが異なる。第３ｐ+型領域２３のシリコン表面からの深さＡ～Ｃとは、第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度のピーク位置のトレンチ側壁（トレンチ７の側壁）からの深さＡと、第３ｐ+型領域２３の第２直線部２３ｂのｐ型不純物濃度のピーク位置の基板おもて面からの深さＢと、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣと、である。
図２５Ｂに示すように、トレンチ７の幅ｗTが０．８μｍのとき、第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度のピーク位置のトレンチ側壁からの深さＡの好適な範囲ｗAは、例えば０．０５μｍ以上である。この範囲ｗAを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ａは１４度以上である。第３ｐ+型領域２３の第２直線部２３ｂのｐ型不純物濃度のピーク位置の基板おもて面からの深さＢは、第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度のピーク位置のトレンチ７側壁からの深さＡよりも深いことが好ましく、その範囲ｗBは例えば０．１μｍ以上０．２μｍ以下である。この範囲ｗBを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ｂは２０度以上６１度以下程度である。
試料１～４には、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣの狙いの深さの範囲ｗCを０．８５μｍ以上１．３μｍ以下とし、トレンチ７の幅ｗTをそれぞれ０．８μｍ、１．０μｍ、０．６μｍおよび０．４μｍとした場合を示す。図２５Ｂに示すように、試料１のトレンチ７の幅ｗTを０．８μｍとしたときには、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣが狙いの深さとなる第１斜めイオン注入（以下、深さＣが狙いの深さとなる第１斜めイオン注入とする）の注入角度の範囲θ１Ｃは、３７度以上５０度以下程度である。
深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃと、第３ｐ+型領域２３の第１直線部２３ａのｐ型不純物濃度のピーク位置のトレンチ側壁からの深さＡの好適な範囲ｗAを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ａと、第３ｐ+型領域２３の第２直線部２３ｂのｐ型不純物濃度のピーク位置の基板おもて面からの深さＢの好適な範囲ｗBを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ｂと、が重なる範囲が第１斜めイオン注入４２の注入角度θ１の好適な範囲となる。すなわち、第１斜めイオン注入４２の注入角度θ１の好適な範囲は、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃとなる。
また、試料２に示すように、トレンチ７の幅ｗTを１．０μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、４３度以上５６度以下程度である。試料３に示すように、トレンチ７の幅ｗTを０．６μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、２９度以上４２度以下程度である。試料４に示すように、トレンチ７の幅ｗTを０．４μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、２０度以上３１度以下程度である。
試料２～４においても、図２５Ｂに示す試料と同様に、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃが、上記範囲ｗAを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ａと、上記範囲ｗBを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ｂと、に重なる。このため、試料２～試料４は、試料１と同様に、第１斜めイオン注入４２の注入角度θ１の好適な範囲は、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃとなる。
試料５～８は、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣの狙いの深さの範囲ｗCを０．４μｍ以上０．８５μｍ以下とし、トレンチ７の幅ｗTをそれぞれ０．８μｍ、１．０μｍ、０．６μｍおよび０．４μｍとした場合を示す。試料５～８は、試料１～４よりも第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣを短くしたことで、試料１～４よりもチャネル長が短くなっている。試料５に示すように、トレンチ７の幅ｗTを０．８μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、５１度以上７５度以下程度である。
試料６に示すように、トレンチ７の幅ｗTを１．０μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、５７度以上７８度以下程度である。試料７に示すように、トレンチ７の幅ｗTを０．６μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、４３度以上７１度以下程度である。試料８に示すように、トレンチ７の幅ｗTを０．４μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、３２度以上６３度以下程度である。
試料９～１２は、第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣの狙いの深さの範囲ｗCを０．２μｍ以上０．６５μｍ以下とし、トレンチ７の幅ｗTをそれぞれ０．８μｍ、０．６μｍ、０．４μｍおよび０．２μｍとした場合を示す。試料９～１２は、試料５～８よりも第３ｐ+型領域２３の第１直線部２３ａの基板おもて面からの深さＣを短くしたことで、試料５～８よりもチャネル長が短くなっている。試料９に示すように、トレンチ７の幅ｗTを０．８μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度θ１の範囲θ１Ｃは、６１度以上８９度以下程度である。
試料１０に示すように、トレンチ７の幅ｗTを０．６μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、５３度以上８９度以下程度である。試料１１に示すように、トレンチ７の幅ｗTを０．４μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、４２度以上８９度以下程度である。試料１２に示すように、トレンチ７の幅ｗTを０．２μｍとしたときには、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃは、２４度以上８９度以下程度である。
試料５～１２においても、試料１～４と同様に、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃのうち、上記範囲ｗAを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ａと、上記範囲ｗBを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ｂと、が重なった範囲が第１斜めイオン注入４２の注入角度θ１の好適な範囲となる。試料５～１２から、チャネル長を短くした場合、トレンチ７の幅ｗTを狭くするほど、第１斜めイオン注入４２の注入角度θ１の好適な範囲を広くすることができることが確認された。
また、試料１０～１２に示す結果から、チャネル長をさらに短くした場合においても、トレンチ７の幅ｗTを狭くするほど、第１斜めイオン注入４２の注入角度θ１の好適な範囲を広くすることができることがわかる。また、試料９に示す結果から、トレンチ７の幅ｗTによっては、深さＣが狙いの深さとなる第１斜めイオン注入の注入角度の範囲θ１Ｃと、上記範囲ｗB，ｗAを満たす第１斜めイオン注入４２の注入角度の範囲θ１Ｂ，θ１Ａと、が重ならず、第１斜めイオン注入４２の注入角度θ１の好適な範囲を設定することができないことが確認された。
以上のことから、第１斜めイオン注入４２の注入角度θ１の好適な範囲は、４０度以上６０度以下程度であることが好ましいことがわかる。なお、トレンチ７の他方の側壁への第２斜めイオン注入４３の注入角度θ２は、上述したようにトレンチ７の他方の側壁に対して、トレンチ７の一方の側壁への第１斜めイオン注入４２の注入角度θ１と対称となる注入角度である。
（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図２６は、実施の形態８にかかる半導体装置の構造を示す断面図である。図２６に示す実施の形態８にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えた図１と同様の縦型ＭＯＳＦＥＴである。図２６のｎ+型出発基板１、ｎ-型ドリフト領域２、ｐ型ベース領域４、各炭化珪素層３１，３２、ｎ+型ソース領域５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８、ゲート電極９、半導体基板１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３及び第１，２ｐ+型領域２１，２２については図１と同様であるので説明を省略する。
図２６に示す実施の形態８にかかる半導体装置において、第３ｐ+型領域２３のドレイン側端部は、ｎ型電流拡散領域３に接するか、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側に（すなわちｎ型電流拡散領域３の内部に）所定深さｄ１で突出している。また、第３ｐ+型領域２３のドレイン側端部は、ｎ型電流拡散領域３の内部において、基板おもて面から第１ｐ+型領域２１よりも浅い位置で終端している。すなわち、第３ｐ+型領域２３は、ｐ型ベース領域４（またはｐ型ベース領域４およびｎ型電流拡散領域３）のトレンチ７の側壁に沿った部分を挟んでトレンチ７の側壁のゲート絶縁膜８と対向する。
第３ｐ+型領域２３のソース側端部は、ｎ+型ソース領域５内部に若干突出していてもよい。また、第３ｐ+型領域２３は、第１，２ｐ+型領域２１，２２と離して配置されている。第３ｐ+型領域２３は、例えば、深さ方向に長い略矩形状の断面形状を有していてもよい。第３ｐ+型領域２３は、ＭＯＳＦＥＴのオン時に、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。
ｐ型ベース領域４の、トレンチ７の側壁と第３ｐ+型領域２３との間の部分は、ＭＯＳＦＥＴのオン時にトレンチ７の側壁に沿ってチャネル（ｎ型の反転層）が形成される領域（以下、チャネル領域とする）４ａである。チャネル領域４ａの幅は、第３ｐ+型領域２３からトレンチ７の側壁までの距離ｔ１である。チャネル領域４ａの厚さ（すなわちｐ型ベース領域の厚さ）ｔ２は、チャネル長Ｌである。第３ｐ+型領域２３を設けることで、低オン抵抗化を図るためにチャネル領域４ａの厚さｔ２（＝チャネル長Ｌ）を薄くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができる。
ｎ型電流拡散領域３の内部において、チャネル領域４ａと第１ｐ+型領域２１との間に、第１ｎ型領域２４が設けられている。第１ｎ型領域２４は、チャネル領域４ａ、第１ｐ+型領域２１、第３ｐ+型領域２３およびゲート絶縁膜８に接していてもよい。第１ｎ型領域２４は、例えば、トレンチ７の内壁に沿って延びる略直線状または略曲線状の断面形状を有する。第１ｎ型領域２４は、ゲート絶縁膜８を介してゲート電極９に対向する。第１ｎ型領域２４の、トレンチ７の内壁からの深さｄ１１’は、例えばチャネル領域４ａの幅（＝ｔ１）と略同じであることが好ましい。
第１ｎ型領域２４の不純物濃度は、ｎ型電流拡散領域３の不純物濃度よりも高い。また、第１ｎ型領域２４の不純物量は、第１ｎ型領域２４を形成するための後述する第３，４斜めイオン注入４６ａ，４６ｂ（図２９，３０参照）によりチャネル領域４ａを打ち返さない（ｎ型に反転させない）程度の不純物量に設定される。具体的には、第１ｎ型領域２４の不純物量は、ｎ型電流拡散領域３およびｐ型ベース領域４の総不純物量よりも少ない。
また、ｎ型電流拡散領域３の内部において、第３ｐ+型領域２３と第１ｐ+型領域２１との間に、第２ｎ型領域２５が設けられている。第２ｎ型領域２５は、第３ｐ+型領域２３、第１ｐ+型領域２１および第１ｎ型領域２４に接していてもよい。第２ｎ型領域２５は、第１ｎ型領域２４に沿って延びる直線状または曲線状の断面形状を有する。
第２ｎ型領域２５の、トレンチ７の内壁からの深さｄ１２’は、第３ｐ+型領域２３の、トレンチ７の内壁からの深さｄ２以下であることが好ましい。その理由は、第２ｎ型領域２５の、トレンチ７の内壁からの深さｄ１２’を、第３ｐ+型領域２３の、トレンチ７の内壁からの深さｄ２よりも深くした場合、ｎ型電流拡散領域３の不純物濃度で決まる耐圧が低下するからである。一方、第２ｎ型領域２５の、トレンチ７の内壁からの深さｄ１２’を、第３ｐ+型領域２３の、トレンチ７の内壁からの深さｄ２よりも深くすることで、広がり抵抗を低減させることができる。このため、第２ｎ型領域２５の、トレンチ７の内壁からの深さｄ１２’は、要求される特性に合わせて設定すればよい。第２ｎ型領域２５の、トレンチ７の内壁からの深さｄ１２’は、例えば、第１ｎ型領域２４の、トレンチ７の内壁からの深さｄ１１’と、第３ｐ+型領域２３と第１ｐ+型領域２１との間の距離ｗ２と、で決定される。
第２ｎ型領域２５の不純物濃度は、ｎ型電流拡散領域３の不純物濃度よりも高い。第２ｎ型領域２５の不純物濃度は、第１ｎ型領域２４の不純物濃度よりも高くてもよい。第２ｎ型領域２５の不純物量は、第２ｎ型領域２５を形成するための後述する第５，６斜めイオン注入４７ａ，４７ｂ（図３１，３２参照）により第３ｐ+型領域２３を打ち返さない（ｎ型に反転させない）程度の不純物量に設定される。具体的には、第２ｎ型領域２５の不純物量は、ｎ型電流拡散領域３および第３ｐ+型領域２３の総不純物量よりも少ない。
このように第１，２ｎ型領域２４，２５を配置することで、ｎ型電流拡散領域３のうち、ＨＡＬＯ構造により寄生抵抗が大きくなってしまう領域のｎ型不純物濃度を高くすることができる。これによって、ＨＡＬＯ構造により寄生抵抗が大きくなってしまう領域の寄生抵抗を低減することができる。このため、第１，２ｎ型領域２４，２５は、ＨＡＬＯ構造を構成する第３ｐ+型領域２３にセルフアラインで位置精度よく配置されていることが好ましい。したがって、第１，２ｎ型領域２４，２５は、後述するように斜めイオン注入によりトレンチ７の内壁にセルフアラインで形成されることが好ましい。この場合、第１，２ｎ型領域２４，２５の、トレンチ７の内壁からの各深さｄ１１’，ｄ１２’がそれぞれトレンチ７の内壁から一定となる。
次に、実施の形態８にかかる半導体装置の製造方法について説明する。実施の形態１の図２～６と同様である部分については説明を省略する。図２７～３２は、実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型ドレイン領域となるｎ+型出発基板１を用意し、ｎ-型炭化珪素層３１の形成からトレンチ７の形成までを順に行う（図２～６参照）。
トレンチ７の形成（図６）に続き、次に、図２７に示すように、酸化膜４１を除去した後、半導体基板１０のおもて面に対して所定の注入角度θ１で斜めの方向から、トレンチ７の一方の側壁にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入（以下、第１斜めイオン注入とする）４２する。この第１斜めイオン注入４２により、トレンチ７の一方の側壁から所定距離ｔ１だけ離して、ｐ型ベース領域４の内部に（またはｐ型ベース領域４からｎ型電流拡散領域３にわたって）第３ｐ+型領域２３を選択的に形成する。
次に、図２８に示すように、半導体基板１０のおもて面に対して所定の注入角度θ２で斜めの方向から、トレンチ７の他方の側壁にアルミニウム等のｐ型不純物をイオン注入（以下、第２斜めイオン注入とする）４３する。この第２斜めイオン注入４３により、トレンチ７の他方の側壁から所定距離ｔ１だけ離して、ｐ型ベース領域４の内部に（またはｐ型ベース領域４からｎ型電流拡散領域３にわたって）第３ｐ+型領域２３を選択的に形成する。第２斜めイオン注入４３の注入角度θ２以外の条件は、第１斜めイオン注入４２と同様である。
これら第１，２斜めイオン注入４２，４３により、トレンチ７の側壁に対して対称となる注入角度θ１，θ２でそれぞれトレンチ７の両側壁にｐ型不純物が注入され、第３ｐ+型領域２３が形成される。このように第１，２斜めイオン注入４２，４３により第３ｐ+型領域２３を形成することで、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１を安定して得ることができる。
第１，２斜めイオン注入４２，４３の条件は、第３ｐ+型領域２３からトレンチ７の側壁までの所定距離ｔ１と、第３ｐ+型領域２３の、ｐ型ベース領域４とｎ型電流拡散領域３との界面からドレイン側への所定深さｄ１と、第３ｐ+型領域２３の幅（トレンチ７の側壁と直交する方向の厚さ）ｗ１と、に基づいて設定する。第１，２斜めイオン注入４２，４３の注入角度θ１，θ２は、例えば、半導体基板１０のおもて面に対して３０度以上６０度以下程度であってもよい。第１，２斜めイオン注入４２，４３の加速エネルギーは、例えば１５０ｋｅＶ以上３５０ｋｅＶ以下程度であってもよい。
第１，２斜めイオン注入４２，４３時、ｎ+型ソース領域５やｐ++型コンタクト領域６にもｐ型不純物がイオン注入されるが、ｎ+型ソース領域５およびｐ++型コンタクト領域６は高不純物濃度であり（例えばｎ+型ソース領域５の不純物濃度は１×１０19／ｃｍ3程度）、第３ｐ+型領域２３の不純物濃度はｎ+型ソース領域５およびｐ++型コンタクト領域６の不純物濃度よりも１桁以上低い。このため、第１，２斜めイオン注入４２，４３時に、ｎ+型ソース領域５やｐ++型コンタクト領域６にｐ型不純物がイオン注入されても、ＭＯＳＦＥＴ特性に悪影響しない。
次に、図２９に示すように、半導体基板１０のおもて面に対して所定の注入角度θ３で斜めの方向から、トレンチ７の一方の側壁にｎ型不純物をイオン注入（以下、第３斜めイオン注入とする）４６ａする。この第３斜めイオン注入４６ａにより、トレンチ７の一方の側壁から所定深さｄ１１’で、ｎ型電流拡散領域３の内部に第１ｎ型領域２４を選択的に形成する。
次に、図３０に示すように、半導体基板１０のおもて面に対して所定の注入角度θ４で斜めの方向から、トレンチ７の他方の側壁にｎ型不純物をイオン注入（以下、第４斜めイオン注入とする）４６ｂする。この第４斜めイオン注入４６ｂにより、トレンチ７の他方の側壁から所定深さｄ１１’で、ｎ型電流拡散領域３の内部に第１ｎ型領域２４を選択的に形成する。
これら第３，４斜めイオン注入４６ａ，４６ｂにより、トレンチ７の側壁に対して対称となる注入角度θ３，θ４でそれぞれトレンチ７の両側壁にｎ型不純物が注入され、第１ｎ型領域２４が形成される。第４斜めイオン注入４６ｂの注入角度θ４以外の条件は、第３斜めイオン注入４６ａと同様である。第３，４斜めイオン注入４６ａ，４６ｂの注入角度θ３，θ４は、例えば、半導体基板１０のおもて面に対して１０度以上５０度以下程度であってもよい。第３，４斜めイオン注入４６ａ，４６ｂの加速エネルギーは、例えば３０ｋｅＶ以上３００ｋｅＶ以下程度であってもよい。
次に、図３１に示すように、半導体基板１０のおもて面に対して所定の注入角度θ５で斜めの方向から、トレンチ７の一方の側壁にｎ型不純物をイオン注入（以下、第５斜めイオン注入とする）４７ａする。この第５斜めイオン注入４７ａにより、トレンチ７の一方の側壁から所定距離（第１ｎ型領域２４の、トレンチ７の内壁からの深さｄ１１’分）だけ離して、ｎ型電流拡散領域３の内部に第２ｎ型領域２５を選択的に形成する。
次に、図３２に示すように、半導体基板１０のおもて面に対して所定の注入角度θ６で斜めの方向から、トレンチ７の他方の側壁にｎ型不純物をイオン注入（以下、第６斜めイオン注入とする）４７ｂする。この第６斜めイオン注入４７ｂにより、トレンチ７の他方の側壁から所定距離（第１ｎ型領域２４の、トレンチ７の内壁からの深さｄ１１’分）だけ離して、ｎ型電流拡散領域３の内部に第２ｎ型領域２５を選択的に形成する。
これら第５，６斜めイオン注入４７ａ，４７ｂにより、トレンチ７の側壁に対して対称となる注入角度θ５，θ６でそれぞれトレンチ７の両側壁にｎ型不純物が注入され、第２ｎ型領域２５が形成される。第６斜めイオン注入４７ｂの注入角度θ６以外の条件は、第５斜めイオン注入４７ａと同様である。第５，６斜めイオン注入４７ａ，４７ｂの注入角度θ５，θ６は、例えば、半導体基板１０のおもて面に対して１０度以上５０度以下程度であってもよい。第５，６斜めイオン注入４７ａ，４７ｂの加速エネルギーは、例えば１００ｋｅＶ以上４００ｋｅＶ以下程度であってもよい。
次に、半導体基板１０のおもて面およびトレンチ７の内壁に沿って図示省略するカーボン（Ｃ）膜を形成する。次に、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。次に、カーボン膜を除去する。次に、トレンチ７の底面およびトレンチ７の開口部の角を丸めるための熱処理（アニール）を行う。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、コンタクトホール、ソース電極１２およびドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図２６に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態８によれば、ＨＡＬＯ構造とすることで寄生抵抗が最も大きくなってしまう領域（ｎ型電流拡散領域の、トレンチと第３ｐ+型領域とに挟まれた領域）に第１ｎ型領域を配置する。かつ、ＨＡＬＯ構造とすることで寄生抵抗が２番目に大きくなってしまう領域（ｎ型電流拡散領域の、第１ｐ+型領域と第３ｐ+型領域とに挟まれた領域）に第２ｎ型領域を配置する。これにより、ＨＡＬＯ構造により寄生抵抗が大きくなってしまう領域のｎ型不純物濃度を高くすることができる。これによって、ＨＡＬＯ構造とすることで寄生抵抗が大きくなってしまう領域の寄生抵抗を低減することができるため、オン抵抗を低減させることができる。
また、実施の形態８によれば、第１，２ｎ型領域と、ＨＡＬＯ構造を構成する第３ｐ+型領域と、は斜めイオン注入によりトレンチの内壁にセルフアラインに形成される。このため、ＨＡＬＯ構造を構成する第３ｐ+型領域にセルフアラインに第１，２ｎ型領域を配置することができる。したがって、ＨＡＬＯ構造とすることで寄生抵抗が大きくなってしまう領域に第１，２ｎ型領域を寸法精度よく配置することができる。
（実施の形態９）
次に、実施の形態９にかかる半導体装置の構造について説明する。図３３は、実施の形態９にかかる半導体装置の構造を示す断面図である。実施の形態９にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、第２ｎ型領域２５（図２６参照）を設けずに、第１ｎ型領域２４のみを設けた点である。
実施の形態９にかかる半導体装置の製造方法は、実施の形態８にかかる半導体装置の製造方法において、第２ｎ型領域２５を形成するための第５，６斜めイオン注入４７ａ，４７ｂ（図３１，３２参照）を省略すればよい。
以上、説明したように、実施の形態９によれば、ｎ型電流拡散領域の、トレンチ側壁付近に配置される第１，２ｎ型領域のうち、チャネル領域と第１ｐ+型領域との間の第１ｎ型領域のみの配置であっても、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗を低減することができる。このため、実施の形態８と同様にオン抵抗を低減する効果を得ることができる。
（実施の形態１０）
次に、実施の形態１０にかかる半導体装置の構造について説明する。図３４は、実施の形態１０にかかる半導体装置の構造を示す断面図である。実施の形態１０にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、第１ｎ型領域２４（図２６参照）を設けずに、第２ｎ型領域２５のみを設けた点である。すなわち、チャネル領域４ａ、第３ｐ+型領域２３、第１ｐ+型領域２１および第２ｎ型領域２５に囲まれた部分は、ｎ型電流拡散領域３の一部３ｃである。図３４には、第２ｎ型領域２５をハッチングで示す。
実施の形態１０にかかる半導体装置の製造方法は、実施の形態８にかかる半導体装置の製造方法において、第１ｎ型領域２４を形成するための第３，４斜めイオン注入４６ａ，４６ｂ（図２９，３０参照）を省略すればよい。
以上、説明したように、実施の形態１０によれば、ｎ型電流拡散領域の、トレンチ側壁付近に配置される第１，２ｎ型領域のうち、第３ｐ+型領域と第１ｐ+型領域との間の第２ｎ型領域のみの配置であっても、ＪＦＥＴ抵抗を低減することができる。このため、実施の形態８と同様にオン抵抗を低減する効果を得ることができる。
（実施の形態１１）
次に、実施の形態１１にかかる半導体装置の構造について説明する。図３５は、実施の形態１１にかかる半導体装置の構造を示す断面図である。実施の形態１１にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、第１，２ｎ型領域２４，２５を同じ不純物濃度とし、第１，２ｎ型領域２４，２５が連結されてなる１つのｎ型領域６５を設けた点である。
実施の形態１１にかかる半導体装置の製造方法は、実施の形態８にかかる半導体装置の製造方法において、第１ｎ型領域２４と第２ｎ型領域２５との不純物濃度が同じになるように第３～６斜めイオン注入４６ａ，４６ｂ，４７ａおよび４７ｂ（図２９～３２参照）を行えばよい。
以上、説明したように、実施の形態１１によれば、ｎ型電流拡散領域の、トレンチ側壁付近に配置される第１，２ｎ型領域を同じ不純物濃度とした場合においても寄生抵抗を低減させることができるため、実施の形態８～１０と同様の効果を得ることができる。
（実施の形態１２）
次に、実施の形態１２にかかる半導体装置の構造について説明する。図３６は、実施の形態１２にかかる半導体装置の構造を示す断面図である。図３６に示す実施の形態１２にかかる半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１０に、縦型ＭＯＳＦＥＴを配置した活性領域１００と、ＪＴＥ構造３６を配置したエッジ終端領域２００と、を備える。実施の形態１～１１と同様な構成については説明を省略する。エッジ終端領域２００は、活性領域１００とチップ（半導体基板１０）側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。符号３００は、活性領域１００とエッジ終端領域２００との間の領域（中間領域）である。
最も外側のトレンチ７ａの底面を覆う第１ｐ+型領域２６（以下、最外周の第１ｐ+型領域２６ａとする）は、後述する段差３３まで延在し、段差３３の底面３３ａに露出されている。段差３３の底面３３ａとは、段差３３の形成によりエッジ終端領域２００に新たに形成された、半導体基板１０のおもて面である。段差３３の底面３３ａに露出とは、段差３３の底面３３ａの表面層に後述するフィールド酸化膜３４に接するように配置されていることである。最外周の第１ｐ+型領域２６ａは、例えば、ｎ型電流拡散領域３および第４ｐ+型領域２６ｂよりも外側へ延在している。
第２ｐ+型領域２２は、隣り合うトレンチ７間（メサ領域）に、第１ｐ+型領域２２およびトレンチ７と離して設けられ、かつｐ型ベース領域４に接する。第２ｐ+型領域２２は、例えば、第１ｐ+型領域２６と略同じ深さ位置に配置された部分２２ａと、ｐ型ベース領域４に接する部分２２ｂと、を深さ方向に隣接して配置した２層構造であってもよい。第２ｐ+型領域２２を当該部分２２ａ，２２ｂとの２層構造にする場合、これらの部分２２ａ，２２ｂは例えば同じ幅および不純物濃度であってもよい。
第４ｐ+型領域２６ｂは、最外周の第１ｐ+型領域２６ａとｐ型炭化珪素層３２との間において、最も外側のトレンチ７ａから後述する段差３３まで延在し、段差３３の側壁３３ｂに露出されている。段差３３の側壁３３ｂとは、段差３３の形成により新たに形成されたｐ型炭化珪素層３２の側面であり、半導体基板１０のおもて面となる。段差３３の側壁３３ｂに露出とは、段差３３の側壁３３ｂの表面層にフィールド酸化膜３４に接するように配置されていることである。
第４ｐ+型領域２６ｂは、例えば、ｎ型電流拡散領域３よりも外側へ延在している。また、第４ｐ+型領域２６ｂは、最外周の第１ｐ+型領域２６ａおよびｐ型炭化珪素層３２に接する。すなわち、中間領域３００において、半導体基板１０のおもて面の表面層には、ドレイン側から最外周の第１ｐ+型領域２６ａ、第４ｐ+型領域２６ｂおよびｐ型炭化珪素層３２を深さ方向に順に隣接させたｐ型領域が設けられている。
ｎ型電流拡散領域３を設けずに、ｎ-型炭化珪素層３１の内部に第１，２，４ｐ+型領域２６，２２及び２６ｂを選択的に設けてもよい。第１，２ｐ+型領域２６，２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域２）とのｐｎ接合がトレンチ７の底面よりもドレイン側に深い位置に形成されていればよく、第１，２ｐ+型領域２６，２２のドレイン側の面の深さ位置は設計条件に合わせて種々変更可能である。
さらに、ｐ型炭化珪素層３２の内部には、半導体基板１０のおもて面から所定深さに、半導体基板１０のおもて面に平行に、かつトレンチ７と離して第５ｐ+型領域２７が設けられている。第５ｐ+型領域２７は、例えば、同一のメサ領域においてｐ++型コンタクト領域６を挟んで隣り合う第３ｐ+型領域２３間にわたって設けられ、当該ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接する。第５ｐ+型領域２７は、活性領域１００および中間領域３００のみに配置され、エッジ終端領域２００に配置されない。
最も外側の第５ｐ+型領域２７（以下、最外周の第５ｐ+型領域２７ａとする）は、活性領域１００側から、段差３３の側壁３３ｂおよび底面３３ａにそれぞれ平行に、段差３３の底面３３ａに深さ方向に対向する位置まで延在している。最外周の第５ｐ+型領域２７ａは、段差３３の底面３３ａおよび側壁３３ｂから所定深さに配置されており、段差３３の底面３３ａおよび側壁３３ｂに露出されていない。最外周の第５ｐ+型領域２７ａの外側の端部は、中間領域３００で終端しているが、該外側の端部は外周方向に複数分割してもよい。ソース電極１２は、フィールド酸化膜３４上に延在していてもよい。
エッジ終端領域２００には、エッジ終端領域２００の全域にわたってｐ型炭化珪素層３２が除去されることで、半導体基板１０のおもて面にエッジ終端領域２００を活性領域１００よりも低くした（ドレイン側に凹ませた）段差３３が形成されている。エッジ終端領域２００から中間領域３００の外側の部分までｐ型炭化珪素層３２を除去して、エッジ終端領域２００から中間領域３００まで段差３３が延在していてもよい。すなわち、段差３３の側壁３３ｂが中間領域３００に位置していてもよい。
段差３３の底面３３ａの、活性領域１００側には、上述したように活性領域１００側から延在する最外周の第１ｐ+型領域２６ａが露出されている。段差３３の底面コーナー部３３ｃは、最外周の第１ｐ+型領域２６ａに覆われている。段差３３の底面コーナー部３３ｃとは、段差３３の底面３３ａと側壁３３ｂとの境界である。段差３３の底面３３ａの、最外周の第１ｐ+型領域２６ａよりも外側には、ｎ-型ドリフト領域２が露出されている。
ｎ-型ドリフト領域２の、段差３３の底面３３ａに露出する部分の表面層には、外側に配置されるほど不純物濃度を低くした複数のｐ型領域（ここでは２つ。以下、活性領域１００側から第１，２ＪＴＥ領域３７，３８とする）を隣接して配置したＪＴＥ構造３６が設けられている。第１，２ＪＴＥ領域３７，３８は、最外周の第１ｐ+型領域２６ａよりも不純物濃度が低い。第１ＪＴＥ領域３７は、最外周の第１ｐ+型領域２６ａよりも外側に配置され、最外周の第１ｐ+型領域２６ａに隣接している。
第２ＪＴＥ領域３８は、第１ＪＴＥ領域３７よりも外側に配置され、第１ＪＴＥ領域３７に隣接している。このＪＴＥ構造３６で耐圧構造が構成される。ＭＯＳＦＥＴのオフ時に、ｐ型ベース領域４とｎ型電流拡散領域３との間のｐｎ接合から外側に向かって伸びる空乏層が、第１，２ＪＴＥ領域３７，３８の両方に広がる。エッジ終端領域２００での耐圧は、第１，２ＪＴＥ領域３７，３８とｎ-型ドリフト領域２とのｐｎ接合で確保される。
また、ｎ-型ドリフト領域２の、段差３３の底面３３ａに露出する部分の表面層には、第２ＪＴＥ領域３８よりも外側において、第２ＪＴＥ領域３８と離して、ｎ+型ストッパ領域３９が選択的に設けられている。ｎ+型ストッパ領域３９は、半導体基板１０の側面（すなわちチップ端部）に露出されている。エッジ終端領域２００および中間領域３００において、半導体基板１０のおもて面はフィールド酸化膜３４に覆われている。
実施の形態１２にかかる半導体装置の製造方法は、エッジ終端領域２００を酸化膜マスクで覆った状態で、トレンチ７の側壁および活性領域１００における半導体基板１０のおもて面に、ハロー構造を構成する第３，５ｐ+型領域２３，２７を形成するための斜めイオン注入を行えばよい。かつ、この同一の斜めイオン注入により、中間領域３００における半導体基板１０のおもて面および段差３３の底面３３ａおよび側壁３３ｂに最外周の第５ｐ+型領域２７ａを形成すればよい。
以上、説明したように、実施の形態１２によれば、エッジ終端領域を酸化膜マスクで覆った状態で、ハロー構造を構成する第４ｐ+型領域を形成するための斜めイオン注入を行う。このため、斜めイオン注入により、第４ｐ+型領域とともに形成され、半導体基板のおもて面から所定深さに、半導体基板のおもて面に平行に配置される第５ｐ+型領域がエッジ終端領域に形成されない。これにより、エッジ終端領域の電位が例えばＪＴＥ構造のみで得られる電位から変動しない。斜めイオン注入によりハロー構造を構成する第４ｐ+型領域を形成して短チャネル効果を抑制することができるとともに、斜めイオン注入によるエッジ終端領域の耐圧低下を防止することができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置に適用可能である。また、上述した実施の形態では、炭化珪素からなる出発基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等によりバルク基板（エピタキシャル層を備えない半導体基板）に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。
１ ｎ+型出発素基板
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型部分領域
３ｃ ｎ型電流拡散領域の一部
４ ｐ型ベース領域
４ａ チャネル領域
４ｂ チャネル領域のトレンチの側壁表面付近
４ｃ ｐ型ベース領域の、チャネル領域以外の部分
４ｄ チャネル領域の一部
５ ｎ+型ソース領域
５ａ ｎ+型ソース領域の第１直線部
５ｂ ｎ+型ソース領域の第２直線部
５ｃ ｎ+型ソース領域の一部
６ ｐ++型コンタクト領域
７，７ａ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基板
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
２１，２６，２６ａ 第１ｐ+型領域
２２ 第２ｐ+型領域
２２ａ，２２ｂ ｐ+型部分領域（第２ｐ+型領域の一部）
２３，５１ 第３ｐ+型領域
２３ａ 第３ｐ+型領域の第１直線部
２３ｂ 第３ｐ+型領域の第２直線部
２４ 第１ｎ型領域
２５ 第２ｎ型領域
２６ｂ 第４ｐ+型領域
２７，２７ａ 第５ｐ+型領域
３１ ｎ-型炭化珪素層
３１ａ ｎ-型炭化珪素層の厚さを増した部分
３２ ｐ型炭化珪素層
３３ 半導体基板のおもて面の段差
３３ａ 段差の底面
３３ｂ 段差の側壁
３３ｃ 段差の底面コーナー部
３４ フィールド酸化膜
３００ 中間領域
３６ ＪＴＥ構造
３７ 第１ＪＴＥ領域
３８ 第２ＪＴＥ領域
３９ ｎ+型ストッパ領域
４１ 酸化膜
４２，４３，４６，４６ａ，４６ｂ，４７ａ，４７ｂ 斜めイオン注入
４４，４５ 第３ｐ+型領域の第２直線部の、トレンチ側壁に露出する部分
５２ ｎ-型領域
５３ ｐ型不純物濃度プロファイル
６１ 第３ｐ+型領域のドレイン側端部の、トレンチの側壁に直交する方向にトレンチの側壁から最も深い部分
６２ ｎ+型炭化珪素層
６３ ｎ-型炭化珪素層
６４ ｎ型炭化珪素層
６５ ｎ型領域
１００ 活性領域
２００ エッジ終端領域
Ａ 第３ｐ+型領域の第１直線部のｐ型不純物濃度のピーク位置のトレンチ側壁からの深さ
Ｂ 第３ｐ+型領域の第２直線部のｐ型不純物濃度のピーク位置の基板おもて面からの深さ
Ｃ 第３ｐ+型領域の第１直線部の基板おもて面からの深さ
Ｄ ｎ+型ソース領域の第２直線部の基板おもて面からの深さ
Ｅ ｎ+型ソース領域の第１直線部のトレンチ側壁からの深さ
Ｆ ｎ+型ソース領域の第１直線部の基板おもて面からの深さ
ｄ１ 第３ｐ+型領域の、ｐ型ベース領域とｎ型電流拡散領域との界面からドレイン側に突出する深さ
ｄ２ 第３ｐ+型領域の、トレンチの内壁からの深さ
ｄ１１ 第３ｐ+型領域の第１直線部からトレンチ側壁までの距離
ｄ１２ 第３ｐ+型領域の第２直線部から基板おもて面までの距離
ｄ１１’ 第１ｎ型領域の、トレンチの内壁からの深さ
ｄ１２’ 第２ｎ型領域の、トレンチの内壁からの深さ
Ｌ チャネル長
ｔ１ 第３ｐ+型領域からトレンチの側壁までの距離（チャネル領域の幅）
ｔ２ チャネル領域の厚さ
ＴＰ 斜めイオン注入の、トレンチ７の側壁から第３ｐ+型領域２３の不純物濃度のピーク値の狙いの深さまでの距離
ＷＰ 第３ｐ+型領域２３の、不純物濃度のピーク値付近を示す部分の狙いの幅
ｗ１，ｗ１’ 第３ｐ+型領域の幅
ｗ２ 第３ｐ+型領域と第１ｐ+型領域との間の距離
ｗA 第３ｐ+型領域のｐ型不純物濃度のピーク位置のトレンチ側壁からの深さの好適な範囲
ｗB 第３ｐ+型領域のｐ型不純物濃度のピーク位置の基板おもて面からの深さの好適な範囲
ｗC 第３ｐ+型領域の第１直線部の基板おもて面からの深さの狙いの深さの範囲
ｗT トレンチの幅
θ１～θ６ 斜めイオン注入の注入角度
θ１Ａ～θ１Ｃ 第１斜めイオン注入の注入角度の範囲

Claims (15)

  1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた第１の第１導電型半導体領域と、
    前記第１の第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う第１の第２導電型半導体領域と、
    隣り合う前記トレンチの間において前記第１半導体層の内部に選択的に設けられ、前記第２半導体層に接する第２の第２導電型半導体領域と、
    前記第２半導体層の内部の、前記第１の第１導電型半導体領域と前記第１半導体層との間に、前記第１の第１導電型半導体領域および前記第１半導体層に接して選択的に設けられ、前記トレンチの側壁から前記半導体基板のおもて面に平行な方向に所定距離で離間し、前記第１半導体層と前記第２半導体層との界面から前記半導体基板側に０．３μｍ以下突出した、前記第２半導体層よりも不純物濃度の高い第３の第２導電型半導体領域と、
    前記第２半導体層および前記第１の第１導電型半導体領域に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第３の第２導電型半導体領域から前記トレンチの側壁までの前記所定距離は、０．０４μｍ以上０．０８μｍ以下であることを特徴とする半導体装置。
  2. 前記第２半導体層の、前記トレンチの側壁と前記第３の第２導電型半導体領域とに挟まれた部分の不純物濃度は、前記第３の第２導電型半導体領域の不純物濃度の最大値の１０％以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の第２導電型半導体領域は、前記トレンチの側壁に沿って延在する第１直線部と、前記第２半導体層の、前記半導体基板側に対して反対側の表面に沿って延在し、前記第１直線部と直交する第２直線部と、からなるＬ字状の断面形状を有することを特徴とする請求項１に記載の半導体装置。
  4. 前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第２の第１導電型半導体領域をさらに備えることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記第２の第１導電型半導体領域は、
    前記第１半導体層の、前記トレンチと前記第３の第２導電型半導体領域との間に設けられた第１領域と、
    前記第１半導体層の、前記第１の第２導電型半導体領域と前記第３の第２導電型半導体領域との間に設けられた第２領域と、のいずれか一方または両方を有することを特徴とする請求項４に記載の半導体装置。
  6. 前記第１領域は、前記第１半導体層の、前記第１の第２導電型半導体領域と前記第２半導体層との間に設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１領域は、前記第１の第２導電型半導体領域および前記第２半導体層に接することを特徴とする請求項５または６に記載の半導体装置。
  8. 前記第１領域は、前記トレンチの内壁に沿って設けられていることを特徴とする請求項５～７のいずれか一つに記載の半導体装置。
  9. 前記第２領域は、前記第１の第２導電型半導体領域および前記第３の第２導電型半導体領域に接することを特徴とする請求項５～８のいずれか一つに記載の半導体装置。
  10. 前記第２領域は、前記第１領域に接することを特徴とする請求項５～９のいずれか一つに記載の半導体装置。
  11. 前記第２領域の、前記トレンチの側壁から前記半導体基板のおもて面に平行な方向の厚さは、前記第３の第２導電型半導体領域の、前記トレンチの側壁から前記半導体基板のおもて面に平行な方向の厚さ以下であることを特徴とする請求項５～１０のいずれか一つに記載の半導体装置。
  12. 前記第２の第１導電型半導体領域は、前記第１領域および前記第２領域を有し、
    前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高いことを特徴とする請求項５～１１のいずれか一つに記載の半導体装置。
  13. 前記第２の第１導電型半導体領域は、前記第１領域および前記第２領域を有し、
    前記第２領域の不純物濃度は、前記第１領域の不純物濃度と同じであることを特徴とする請求項５～１１のいずれか一つに記載の半導体装置。
  14. 前記トレンチと前記トレンチの内部に前記ゲート絶縁膜を介して設けられた前記ゲート電極とを少なくとも含む活性領域と、
    耐圧構造が設けられ、前記活性領域の周囲を囲む終端領域と、
    をさらに備え、
    前記第３の第２導電型半導体領域は、前記活性領域側から前記終端領域側へ延在し、前記終端領域よりも内側で終端していることを特徴とする請求項３に記載の半導体装置。
  15. 前記第３の第２導電型半導体領域は、前記活性領域と前記終端領域との間で外周方向に複数に分割されていることを特徴とする請求項１４に記載の半導体装置。
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