CN105593996A - 碳化硅半导体装置 - Google Patents

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Abstract

碳化硅半导体装置，具有衬底(1)、漂移层(2)、电流分散层(3)、基体区域(4)、源区(5)、沟槽(7)、栅绝缘膜(8)、栅电极(9)、源电极(12)、漏电极(14)和底层(10)。上述电流分散层形成在上述漂移层之上，并且，与上述漂移层相比第1导电型杂质浓度较高。上述底层具有第2导电型，配置在比上述基体区域靠下方，将上述沟槽的底部的角部包含在内而覆盖上述沟槽的底部，并被设置为上述电流分散层以上的深度。

Description

碳化硅半导体装置
相关申请的相互参照
本申请基于2013年10月2日提出的日本申请第2013－207525号，这里援引其记载内容。
技术领域
本申请涉及具有沟槽栅的碳化硅(以下称作SiC)半导体装置。
背景技术
近年来，SiC作为能够得到较高的电场击穿强度的功率器件的材料而受到关注。在SiC半导体装置中，由于电场击穿强度较强，所以能够进行大电流的控制。因此，被期待灵活运用于混合化用的马达的控制。
在SiC半导体装置中，为了进一步流动大电流，将沟道密度提高是有效的。因此，在硅晶体管中，沟槽栅构造的MOSFET得以被采用并被实用化。该沟槽栅构造是当然还能够适用于SiC半导体装置的构造，但在应用于SiC的情况下，存在较大的问题。即，SiC由于击穿电场强度是硅的10倍，所以SiC半导体装置以施加硅器件的近10倍的电压的状态被使用。因此，具有的问题是，在进入到SiC之中的沟槽内形成的栅绝缘膜上也施加硅器件的10倍强度的电场，在沟槽的角部，栅绝缘膜容易击穿。通过仿真进行计算的结果是，在对漏极施加1200V的情况下，在沟槽栅集中了10MV/cm的电场。为了承受实际的使用，需要设置为一半即5MV/cm以下。
作为解决这样的问题的技术，在专利文献1中，提出了在构成沟槽栅构造的沟槽的底部形成有p型层的SiC半导体装置。这样，通过在构成沟槽栅构造的沟槽的底部形成p型层，缓和在沟槽底部中的栅绝缘膜内的电场集中，防止栅绝缘膜被击穿。此外，仅在沟槽的底部形成p型层的情况下，当浪涌侵入时浪涌穿过沟槽栅构造的底部，将栅绝缘膜击穿。因此，在相邻的沟槽之间也形成p型层，抑制当反偏时等电位线进入到沟槽之间，防止栅绝缘膜被击穿。
但是，SiC由于是宽带隙的材料，其内部电位较大，在3V以上。因此，即使将源、漏连接到0V，在p型层的周围整个区域，也自然地扩展出对p型层施加约-3V的程度的耗尽层。因而，由于从p型层延伸的耗尽层，各p型层之间的电流路径狭窄，发生导通电阻上升的问题。
现有技术文献
专利文献
专利文献1：日本特开2001－267570号公报
发明内容
本发明鉴于上述问题点，目的在于提供能够防止栅绝缘膜被击穿并且抑制导通电阻的上升的碳化硅半导体装置。
本发明的一个实施方式的碳化硅半导体装置具备反型MOSFET，该反型MOSFET具有衬底、漂移层、电流分散层、基体区域、源区、多条沟槽、栅绝缘膜、栅电极、源电极、漏电极以及底层。
上述衬底由碳化硅构成，具有第1或第2导电型。上述漂移层形成在上述衬底之上，由与上述衬底相比被设为低杂质浓度的第1导电型的碳化硅构成。上述电流分散层形成在上述漂移层之上，并且，由与上述漂移层相比第1导电型杂质浓度更高的碳化硅构成。上述基体区域形成在上述电流分散层之上，由第2导电型的碳化硅构成。上述源区形成在上述基体区域的上层部，由与上述漂移层相比更高浓度的第1导电型的碳化硅构成。
上述多条沟槽从上述源区的表面形成到比上述基体区域更深的位置，以一个方向为长度方向而呈条状排列。上述栅绝缘膜形成在上述沟槽的内壁面。上述栅电极在上述沟槽内形成在上述栅绝缘膜之上。上述源电极电连接于上述源区以及上述基体区域。上述漏电极形成在上述衬底的背面侧。上述底层配置得比上述基体区域靠下方，将包含上述沟槽的底部的角部在内的上述沟槽的底部覆盖，被设置为上述电流分散层以上的深度，具有第2导电型。上述反型MOSFET，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的上述基体区域的表面部形成反型的沟道区域，经由上述源区和上述电流分散层以及上述漂移层，在上述源电极以及上述漏电极之间流过电流。
在上述碳化硅半导体装置中，以将上述沟槽的底部覆盖的方式形成上述底层，并且在上述基体区域与上述漂移层之间形成上述电流分散层。因此，能够缓和上述沟槽的底部中的上述栅绝缘膜内的电场集中，防止上述栅绝缘膜被击穿。此外，在上述基体区域与上述底层之间从由上述沟槽与上述电流分散层相接的部分构成的电流蓄积层到上述漂移层之间确保不被耗尽层截断的电流通路。由此，导通电阻也能够降低。
附图说明
本发明的上述或其他目的、结构、优点通过参照以下附图的以下详细说明而更加明确。
图1是本发明的第1实施方式的沟槽栅构造的MOSFET的剖面图。
图2是表示图1所示的MOSFET在导通时的耗尽层的扩展方式的剖面图。
图3是表示从图1所示的MOSFET中去掉n型电流分散层后的构造在导通时的耗尽层的扩展方式的剖面图。
图4(a)～图4(c)是表示图1所示的MOSFET的制造工序的剖面图。
图5(a)～图5(c)是表示接续于图4(c)的MOSFET的制造工序的剖面图。
图6(a)以及图6(b)是表示接续于图5(c)的MOSFET的制造工序的剖面图。
图7是表示n型电流分散层的深度与对栅氧化膜施加的栅电场之间的关系的曲线图。
图8是表示n型电流分散层的深度与导通电阻的关系的曲线图。
图9是本发明的第2实施方式的沟槽栅构造的MOSFET的剖面图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于彼此相同或等同的部分，附加相同符号来进行说明。
(第1实施方式)
对本发明的第1实施方式进行说明。这里，作为SiC半导体装置中具备的元件，对反型的沟槽栅构造的MOSFET进行说明。
首先，参照图1，对本实施方式的沟槽栅构造的MOSFET的剖面结构进行说明。该图与提取出2个单元的MOSFET的结构相对应。该图中虽然仅记载了2个单元的MOSFET，但与图1所示的MOSFET构造相同的MOSFET相邻地配置有多个列。
图1所示的MOSFET利用由SiC衬底等构成的n+型层1形成。n+型层1设置为，磷等n型杂质浓度例如为5.0×1018～1.0×1020/cm3，厚度为100～400μm，这里将n型杂质浓度设为1.0×1019/cm3，将厚度设为100μm。在该n+型层1的表面，形成由SiC构成的n-型漂移层2，磷等n型杂质浓度例如为7.0×1015～1.0×1016/cm3，厚度为8～12μm，这里将n型杂质浓度设为8.0×1015/cm3，将厚度设为10μm。n-型漂移层2的杂质浓度可以在深度方向上是固定的，但也能够设置为，对浓度分布带来倾斜，n-型漂移层2中的n+型层1侧的部分相比于从n+型层1远离的一侧而言为高浓度。这样，能够降低n-型漂移层2的内部电阻，因此能够降低导通电阻。
在该n-型漂移层2的表层部形成有n型电流分散层3以及p型基体(base)区域4，进而，在p型基体区域4的上层部分形成有n+型源区5以及p+型接触层6。
n型电流分散层3构成为，磷等n型杂质浓度约为例如5.0×1016～2.5×1017/cm3，厚度约为0.7～1.2μm，这里将n型杂质浓度设为1.0×1017/cm3，将厚度设为1.0μm。n型电流分散层3的杂质浓度设定为这样的浓度，即，与在SiC的内部电位(约3V)下在n型电流分散层3中延伸的耗尽层的距离的2倍相比，p型基体区域3与p型底层10之间的距离更大。具体而言，由于SiC的内部电压而在n型电流分散层中延伸的耗尽层的距离L如数学式1所示。数学式1中，Nd为n型电流分散层3的杂质浓度，ε0为真空的介电常数(＝8.854×10-14F/cm)，q为元电荷(elementarycharge)(＝1.6×10-19C)，Ks为碳化硅的相对介电常数(＝约10)，Ψd为碳化硅的内部电位(＝约3V)。因此，以使得p型基体区域3与p型底层10之间的距离大于由数学式1表示的L的2倍的值的方式，设定n型电流分散层3的杂质浓度。例如，Nd＝1×1017/cm3的情况下，数学式1的右边为0.364μm。另外，数学式1是假定耗尽层仅在n型电流分散层3侧延伸的式子，因此实际上耗尽层延伸的距离比数学式1短。
【数学式1】
L = 2 Ksϵ 0 ψ d q N d
p型基体区域4构成为，硼或铝等p型杂质浓度例如为约1.0×1017～3.0×1017/cm3，厚度为约1.0～1.4μm，这里将p型杂质浓度设为2.0×1017/cm3，将厚度设为1.2μm。
n+型源区5构成为，表层部中的磷等n型杂质浓度(表面浓度)为约1.0×1020～3.0×1020/cm3(这里是1.0×1020/cm3)，厚度为约0.5μm。p+型接触层6用来使后述的源电极12与p型基体区域4以低电阻接触，例如构成为，表层部中的硼或铝等p型杂质浓度(表面浓度)为例如约1.0×1020～1.0×1021/cm3(这里是1.0×1020/cm3)，厚度为约0.7μm。n+型源区5配置在后述的沟槽栅构造的两侧，p+型接触层6隔着n+型源区5配置在与沟槽栅构造相反的一侧。
此外，以将p型基体区域4以及n+型源区5贯通并到达n型电流分散层3的厚度的中途位置的方式，形成有例如宽度为0.8～1.2μm、距n+型源区5的表面的深度为1.7～2.1μm的沟槽7。这里，将沟槽7的宽度设为0.8μm，将深度设为1.9μm，例如将相邻的沟槽7之间的间隔(间距)设为4.0μm。以与该沟槽7的侧面相接的方式配置上述的p型基体区域4以及n+型源区5。
进而，沟槽7的内壁面被栅氧化膜8覆盖。栅氧化膜8的厚度例如设为60～80nm，这里设为75nm。此外，沟槽7被形成在栅氧化膜8的表面的栅电极8完全填埋。栅电极8由掺加有杂质的Poly-Si构成。
这样，构成沟槽栅构造。该沟槽栅构造以与图1的纸面垂直的方向为长度方向延伸设置。并且，多个沟槽栅构造在图1中的左右方向上排列而被做成条状。此外，上述n+型源区5以及p+型接触层6也被做成沿沟槽栅构造的长度方向延伸设置的构造。
此外，以将沟槽7的底部覆盖、并且从相对于p型基体区域4的下表面离开了规定距离的位置到达n-型漂移层2的方式，形成有p型底层10。这里，所谓将沟槽7的底部覆盖，意味着将沟槽7的底部中的角部包含在内地覆盖，意味着p型底层10从沟槽7的底面形成至侧面。例如，p型底层10从p型基体区域4的底面离开0.3～0.5μm而形成，这里将其间隔设为0.4μm。此外，p型底层10例如深度为0.8～1.0μm，宽度为从沟槽7向两侧突出规定距离的宽度，这里将深度设为0.9μm，将宽度设为从沟槽7向两侧各突出0.2μm的宽度。p型底层10的硼或铝等p型杂质浓度例如设为2.0×1017～5.0×1017/cm3(这里是5.0×1017/cm3)。该浓度被设为例如n型电流分散层3的2倍以上的浓度，以当反偏时(对后述的漏电极14施加了电压时)不通过从与n型电流分散层3之间的边界部扩展的耗尽层而完全耗尽的方式，成为相比于完全耗尽化条件而言更高的浓度。
进而，在排列了多条的沟槽7中的相邻的沟槽7彼此之间，以与p型基体区域4的底面相接并且到达n-型漂移层2的方式，形成有由p型层构成的p型深层(deeplayer)11。例如，p型深层11其下表面被设置为与p型底层10相同的深度，这里将相对于p型基体区域4的下表面的深度设为1.3μm。p型深层11中的硼或铝等p型杂质浓度被设为与p型底层10相同的浓度。因此，p型深层11的浓度也以当反偏时(对后述的漏电极14施加了电压时)不通过从与n型电流分散层3之间的边界部扩展的耗尽层而完全耗尽的方式，成为相比于完全耗尽化条件而言更高的浓度。
此外，在n+型源区5以及p+型接触层6的表面和栅电极9的表面，形成有源电极12和栅布线(未图示)。源电极12以及栅布线由多个金属(例如Ni/Al等)构成，至少与n型SiC(具体而言，n+型源区5、n掺杂的情况下的栅电极9)接触的部分由能够与n型SiC欧姆接触的金属构成。此外，他们之中的至少与p型SiC(具体而言，p+型接触层6、p掺杂的情况下的栅电极9)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源电极12以及栅布线通过形成在层间绝缘膜13上而被电绝缘，通过形成在层间绝缘膜13中的接触孔，源电极12与n+型源区5以及p+型接触层6电接触，栅布线与栅电极9电接触。
并且，在n+型层1的背面侧形成有与n+型层1电连接的漏电极14。通过这样的构造，构成n沟道型的反型的沟槽栅构造的MOSFET。
这样的反型的沟槽栅构造的MOSFET如以下那样动作。
首先，在向栅电极9施加栅电压之前的状态下，在p型基体区域4中不形成反型层。因而，即使对漏电极14施加了正的电压，也无法到达p型基体区域4内，在源电极12与漏电极14之间不流过电流。
接着，在截止时(栅电压＝0V，漏电压＝1200V，源电压＝0V)，即使对漏电极14施加电压也成为反偏。因此，耗尽层从p型基体区域4与n型电流分散层3以及n-型漂移层2(包括电流扩散层2a)之间扩展。此时，由于p型基体区域4的浓度较高为2.0×1017/cm3，所以即使n型电流分散层3的浓度为1.0×1017/cm3，耗尽层也几乎在n-型漂移层2侧扩展，成为约10μm的宽度。因此，p型基体区域4不会穿通，在源电极12与漏电极14之间不流过电流。
此外，由于栅电压为0V，所以在漏－栅间也施加电场。该情况下，由于n型杂质浓度为5.0×1017/cm3的p型底层10将沟槽7的底部覆盖，所以向p型底层10侵入的耗尽层成为0.2μm以下。即，耗尽层的宽度与杂质浓度成反比，并且，由于n-型漂移层2的耗尽层的宽度为约10μm，p型底层10的杂质浓度为n-型漂移层2的50倍以上，所以在p型底层10内耗尽层仅扩展上述的值左右。因此，耗尽层不到达沟槽7，所以能够使得在被p型底层10包围的沟槽7的底部几乎不发生电场的集中。由此，能够缓和栅氧化膜8内的电场集中、特别是栅氧化膜8中的沟槽7的底部的电场集中，能够防止栅氧化膜8被击穿。
另外，沟槽7中的从p型基体区域4的下表面突出并到达p型底层10之间的部分，成为在沟槽7的周围不存在p型层的区域。但是，这里，由于该沟槽7的突出量较少从而电场集中较少，在漏电压1200V下，在该突出部分施加的电场强度为约4.4MV/cm。这是即使施加于栅氧化膜8也不会绝缘击穿的水平的电压。因此，根据本实施方式的构造，即使对漏电极14施加1200V的电压，栅氧化膜8也不会被击穿，能够实现耐压1200V。
接着，在导通时(栅电压＝20V，漏电压＝2V，源电压＝0V)，进行如下那样的动作。具体而言，SiC在杂质浓度为例如1.0×1017/cm3那样地较高的情况下，即使源电压为0V，p型基体区域4也如-3V那样动作，所以耗尽层从p型基体区域4向n型电流分散层3侧扩展。该扩展量由n型电流分散层3的杂质浓度决定。通过仿真研究的结果是，在n型电流分散层3的杂质浓度为8.0×1015/cm3的情况下为0.3μm，在1.0×1017/cm3的情况下为0.08μm。
图2表示将本实施方式的MOSFET的各部的杂质浓度设为上述的浓度的情况下的导通时的耗尽层的扩展方式。耗尽层的电阻非常高而难以流过电流，但在本实施方式中由于具备与n-型漂移层2相比高杂质浓度的n型电流分散层3，所以耗尽层的扩展得以抑制。因此，在p型基体区域4与p型底层10之间确保从由沟槽7与n型电流分散层3相接的部分构成的电流蓄积层到n-型漂移层2之间不被耗尽层截断的电流通路，导通电阻降低。
另一方面，图3表示在去掉本实施方式的MOSFET中的n型电流分散层3而得到的构造下、导通时的耗尽层的扩展方式。如该图所示，在没有形成n型电流分散层3的情况下，该部分成为n-型漂移层2，在n-型漂移层2中耗尽层较大地扩展。因此，在p型基体区域4与p型底层10之间沟槽7与n-型漂移层2相接的部分也被耗尽层包围，不再能确保电流通路，导通电阻变高。
因而，如本实施方式那样，通过做成具备n型电流分散层3的构造，能够进一步实现导通电阻的降低。
并且，由于对栅电极9施加20V作为栅电压，所以在p型基体区域4中的与沟槽7相接的表面形成反型层，在n型电流分散层3中的与沟槽7相接的表面形成电流蓄积层。因此，从源电极12注入的电子在从n+型源区5穿过了形成在p型基体区域4中的反型层以及电流蓄积层之后，到达n型电流分散层3。由此，在做成比较高的杂质浓度的n型电流分散层3内电流流动的范围被扩大的状态下，能够在源电极12与漏电极14之间流过电流。此时，从n+型源区5到电流蓄积层的电阻为0.6mΩ·cm2。
这里，电子穿过n型电流分散层3中的作为低电阻的耗尽层以外的路径而到达n-型漂移层2。这里的电阻为0.4Ω·cm2。图3所示那样的没有n型电流分散层3的构造下，由耗尽层将电流路径的大部分堵塞，因此成为高电阻，为0.8Ω·cm2。
此外，到达了n-型漂移层2的电子穿过n+型层1，到达漏电极14。此时的漂移电阻为0.8Ω·cm2，n+型层1的电阻值为0.25Ω·cm2。这些电阻对于图2、图3的构造都是相同的。
因而，在图2所示的本实施方式的构造的情况下，在将栅电压设为20V，并将栅氧化膜8的厚度设为75nm时，导通电阻能够实现2.05(＝0.6+0.4+0.8+0.25)Ω·cm2这样的低导通电阻。相对于此，在图3的构造下，导通电阻为2.45(＝0.6+0.8+0.8+0.25)，与图2所示的本实施方式的构造相比增大0.4Ω·cm2。这样，根据本实施方式的MOSFET，除了高耐压以外还能实现低导通电阻化。
接着，对于图1所示的沟槽栅型的MOSFET的制造方法，参照图4(a)～图6(b)进行说明。
〔图4(a)所示的工序〕
首先，准备在n+型层1之上形成有n-型漂移层2的构造。例如，作为n+型层1而准备n+型SiC衬底，使n-型漂移层2外延成长。
〔图4(b)所示的工序〕
在n-型漂移层2的表面形成n型电流分散层3的一部分。例如，对n-型漂移层2的表层部将n型杂质(例如氮)离子注入，或者将n-型漂移层2的外延成长条件在中途变更而提高n型杂质浓度，由此形成n型电流分散层3。
〔图4(c)所示的工序〕
在n型电流分散层3的表面形成由LTO等构成的掩模20后，经光刻工序，在p型底层10以及p型深层11的预定形成区域使掩模20开口。即，在掩模20中形成与p型底层10以及p型深层11相同的条状的布局的开口部。并且，在从掩模20上进行了p型杂质(例如硼、铝)的离子注入后，通过进行活化而形成p型底层10并且形成p型深层11的一部分。然后，将掩模20去除。
〔图5(a)所示的工序〕
再在形成有p型底层10以及p型深层11的一部分的n型电流分散层3的表面进一步进行外延成长，形成n型电流分散层3的其余部分。
〔图5(b)所示的工序〕
在n型电流分散层3的表面形成由LTO等构成的掩模21后，经光刻工序，在p型深层11的预定形成区域使掩模21开口。即，使得在掩模21中形成与p型深层11相同的条状的布局的开口部。并且，在从掩模21上进行了p型杂质(例如硼、铝)的离子注入后，通过进行活化而形成p型深层11的其余部分。然后，将掩模21去除。
〔图5(c)所示的工序〕
在n型电流分散层3以及p型深层11的表面，使p型基体区域4外延成长。
〔图6(a)所示的工序〕
虽未图示，但在形成了n+型源区5的预定形成区域开口的掩模后，从该掩模之上将n型杂质(例如氮)离子注入，然后，将掩模去除。此外，在形成了p+型接触层6的预定形成区域开口的掩模后，从该掩模之上将n型杂质(例如硼、铝)离子注入，然后，将掩模去除。并且，通过进行活化，形成n+型源区5以及p+型接触层6。
〔图6(b)所示的工序〕
在p型基体区域4、n+型源区5以及p+型接触层6之上，将未图示的蚀刻掩模成膜之后，在沟槽7的预定形成区域使蚀刻掩模开口。并且，在进行了利用蚀刻掩模的各向异性蚀刻之后，根据需要进行各向同性蚀刻、牺牲氧化工序，从而形成沟槽7。然后，将蚀刻掩模去除。
接着，通过进行栅氧化膜形成工序而形成栅氧化膜8。具体而言，通过利用潮湿气氛的热解(pyrogenic)法进行栅氧化(热氧化)从而形成栅氧化膜8。接下来，在栅氧化膜8的表面将掺加有n型杂质的多晶硅层成膜之后，通过进行回蚀工序等，在沟槽7内留下栅氧化膜8以及栅电极9。
关于以后的工序，与以往相同而不进行图示，但在将层间绝缘膜12成膜之后，将层间绝缘膜12形成图案而形成与n+型源区5及p+型接触层6相连的接触孔，并且在其他剖面中形成与栅电极9相连的接触孔。接下来，以埋入接触孔内的方式将电极材料成膜之后，通过将其形成图案而形成源电极12及栅布线。此外，在n+型层1的背面侧形成漏电极14。由此，图1所示的MOSFET完成。
如以上说明的那样，在本实施方式中，以将沟槽7的底部覆盖的方式形成p型底层10，并且在p型基体区域4与n-型漂移层2之间形成n型电流分散层3。因此，能够缓和沟槽7的底部中的栅氧化膜8内的电场集中，能够防止栅氧化膜8被击穿，并且能够实现导通电阻的降低。
这里，由p型底层10将沟槽7的包括角部在内的底部覆盖，并进行了用来明确由此带来的效果的实验。即，在如本实施方式那样由p型底层10将沟槽7的底部的角部覆盖的情况、和不将角部覆盖而仅在沟槽7的底面的下方配置p型底层10的情况下，使n型电流分散层3的深度变化而进行了比较实验。具体而言，使相对于p型基体区域4的下表面的、n型电流分散层3的深度变化，对施加于栅氧化膜8的电场强度及导通电阻的变化进行了研究。
结果，如图7所示，对于施加于栅氧化膜8的电场强度(栅电场)，确认到：对n型电流分散层3的深度具有依存性，相对于p型基体区域4的下表面的、n型电流分散层3的深度越深则电场强度越大。并且，对n型电流分散层3的深度为0.5μm的情况进行了比较，在没有由p型底层10将沟槽7的底部的角部覆盖的情况下电场强度为5MV/cm，相对于此，将角部覆盖的情况下电场强度为1MV/cm。因此，对施加于栅氧化膜8的电场强度进行了研究，由p型底层10将沟槽7的底部的角部覆盖的情况下，与没有覆盖的情况相比，电场强度降低。
此外，考虑到栅氧化膜8的绝缘击穿，作为目标的电场强度例如为5MV/cm。并且，能够实现其的n型电流分散层3的深度在由p型底层10将沟槽7的角部覆盖的情况下为1.1μm，在没有覆盖的情况下为0.5μm。因而，通过将沟槽7的角部用p型底层10覆盖，可以说即使将n型电流分散层3形成到更深的位置也能够防止栅氧化膜8的击穿。
另一方面，如图8所示，在不由p型底层10将沟槽7的底部的角部覆盖的情况下，当n型电流分散层3的深度为0.5μm时的导通电阻为2.4mΩ·cm2。相对于此，在将角部覆盖的情况下，当n型电流分散层3的深度为1.1μm时的导通电阻为1.8mΩ·cm2。
这里，在由p型底层10将沟槽7的底部的角部覆盖的情况下，与没有覆盖的情况相比，如果n型电流分散层3的深度相同，则没有覆盖的情况下导通电阻较小。但是，由p型底层10将沟槽7的底部的角部覆盖的情况下，与没有覆盖的情况相比，能够使n型电流分散层3的深度加深到更深，该情况下，与没有覆盖的情况相比，覆盖的情况下能够使导通电阻较小。
由此，由p型底层10将沟槽7的底部的角部覆盖对于栅氧化膜8内的电场缓和有较大的效果，能够实现低导通电阻和低栅电场的折衷(tradeoff)改善。
另外，为了得到作为上述目标的特性、低导通电阻且低栅电场，n型电流分散层3的深度更深则较好。更详细而言，为了得到施加于栅氧化膜8的电场强度为5MV/cm以下且导通电阻为没有由p型底层10将沟槽7的底部的角部覆盖的情况的值以下的特性，n型电流分散层3的深度尤其比沟槽7的底部更深则较好。进而，需要使n型电流分散层3的深度比p型底层10的深度浅或与其相同的深度。
(第2实施方式)
对本发明的第2实施方式进行说明。本实施方式相对于第1实施方式变更了n型电流扩散层3的结构，其他与第1实施方式同样，因此仅说明与第1实施方式不同的部分。
如图9所示，本实施方式中，将配置在n型电流分散层3之上的p型基体区域4通过浓度不同的第1层4a和第2层4b构成。第1层4a是表面侧，即p型基体区域4中的位于n+型源区5及p+型接触层6侧的部分，与第2层4b相比，p型杂质浓度设定得低。例如，第1层4a设置为，到表面的深度为0.95μm，p型杂质浓度为5.0×1016/cm-3。由于在该第1层4a之上形成了到表面的深度为0.5μm的n+型源区5，所以第1层4a的厚度为约0.45μm。第2层4b配置为，与第1层4a相比靠n-型漂移层2侧配置，例如厚度为0.05μm，p型杂质浓度为7.0×1017/cm-3。关于其他结构，与第1实施方式同样。这样的构造的MOSFET基本上能够通过与第1实施方式同样的制造方法进行制造。即，在形成p型基体区域4时，只要使外延成长时的杂质浓度的导入量在形成第2层4b时和形成第1层4a时不同，则其他可以与第1实施方式同样。
接下来，对本实施方式的MOSFET的动作进行说明。
首先，对栅电极9施加栅电压前的状态的动作与第1实施方式同样。接着，在截止时(栅电压＝0V，漏电压＝1200V，源电压＝0V)，若对漏电极14施加电压，则耗尽层从p型基体区域4与n型电流分散层3以及n-型漂移层2之间扩展。此时，由于仅使p型基体区域4的第2层4b的浓度较高，所以耗尽层止于该浓度高的第2层4b。因此，即使p型基体区域3的整体的厚度为0.5μm，p型基体区域3也不会穿通，在源电极12与漏电极14之间不流过电流。
接下来，当导通时(栅电压＝20V，漏电压＝2V，源电压＝0V)，对栅电极9施加20V作为栅电压。因此，在p型基体区域4中的与沟槽7相接的表面形成反型层，并且在n型电流分散层3中的与沟槽7相接的表面形成电流蓄积层。由此，从源电极12注入的电子在从n+型源区5穿过形成于p型基体区域4的反型层以及电流蓄积层之后，到达n型电流分散层3。
并且，由于p型基体区域4的厚度相比于第1实施方式而言较薄，从0.7μm变为0.5μm，因此从n+型源区5到电流蓄积层的电阻成为0.4mΩ·cm2。关于其他部分的电阻，与第1实施方式同样。因此，本实施方式的构造的情况下，在将栅电压设为20V，将栅氧化膜8的厚度设为75nm时，能够实现导通电阻为1.85(＝0.4+0.4+0.8+0.25)Ω·cm2这样的低导通电阻。相对于此，在上述的图3的构造下，导通电阻为2.45，从而与本实施方式的构造相比增大0.6Ω·cm2。这样，根据本实施方式的MOSFET，除了高耐压之外还能够实现进一步的低导通电阻化。
(其他实施方式)
本发明不限于上述实施方式，能够适当变更。
例如，在上述各实施方式中，以将第1导电型设为n型、将第2导电型设为p型的n沟道类型的MOSFET为例进行了说明，但对于使各构成要素的导电型反型而得到的p沟道类型的MOSFET也能够适用本发明。此外，在上述说明中，以沟槽栅构造的MOSFET为例进行了说明，但对于同样的沟槽栅构造的IGBT也能够应用本发明。IGBT相对于上述各实施方式仅将衬底1的导电型从n型变更为p型，关于其他构造及制造方法与上述各实施方式同样。
此外，在上述各实施方式中，作为栅绝缘膜，以基于热氧化的栅氧化膜8为例进行了说明，但也可以含有不基于热氧化的氧化膜或氮化膜等。此外，关于漏电极14的形成工序，也可以设置在源电极12的形成后等。

Claims (8)

1.一种碳化硅半导体装置，其特征在于，
具备反型的MOSFET，该反型的MOSFET具有：
衬底(1)，由碳化硅构成，为第1导电型或第2导电型；
漂移层(2)，形成在上述衬底之上，由与上述衬底相比被设为低杂质浓度的第1导电型的碳化硅构成；
电流分散层(3)，形成在上述漂移层之上，并且，由与该漂移层相比第1导电型杂质浓度较高的碳化硅构成；
基体区域(4)，形成在上述电流分散层之上，由第2导电型的碳化硅构成；
源区(5)，形成在上述基体区域的上层部，由与上述漂移层相比为高浓度的第1导电型的碳化硅构成；
沟槽(7)，从上述源区的表面形成到比上述基体区域更深的位置，将一个方向作为长度方向而呈条状排列有多条；
栅绝缘膜(8)，形成在上述沟槽的内壁面；
栅电极(9)，在上述沟槽内形成在上述栅绝缘膜之上；
源电极(12)，与上述源区以及上述基体区域电连接；
漏电极(14)，形成在上述衬底的背面侧；以及
第2导电型的底层(10)，配置在比上述基体区域靠下方，将包括上述沟槽的底部的角部在内的该沟槽的底部覆盖，并被设置为上述电流分散层以上的深度，
所述反型的MOSFET中，通过控制向上述栅电极的施加电压而在位于上述沟槽的侧面的上述基体区域的表面部形成反型的沟道区域，经由上述源区和上述电流分散层以及上述漂移层，在上述源电极以及上述漏电极之间流过电流。
2.如权利要求1所述的碳化硅半导体装置，其特征在于，
上述电流分散层形成到比上述沟槽的底部更深的位置。
3.如权利要求1或2所述的碳化硅半导体装置，其特征在于，
在排列有多条的上述沟槽中的相邻沟槽彼此之间，具备与上述基体区域相接并到达上述漂移层的第2导电型的深层(11)。
4.如权利要求3所述的碳化硅半导体装置，其特征在于，
上述底层以及上述深层的杂质浓度被设定为这样的浓度，在该浓度下，在对上述漏电极施加电压的反偏时，不通过从与上述电流分散层之间的边界部扩展的耗尽层而完全耗尽化。
5.如权利要求4所述的碳化硅半导体装置，其特征在于，
上述底层以及上述深层的杂质浓度为上述电流分散层的杂质浓度的2倍以上。
6.如权利要求1～5中任一项所述的碳化硅半导体装置，其特征在于，
上述基体区域具有位于上述源区侧的第1层(4a)和位于上述电流分散层侧的第2层(4b)，上述第2层相比于上述第1层而言杂质浓度更高。
7.如权利要求1～6中任一项所述的碳化硅半导体装置，其特征在于，
上述电流分散层的杂质浓度被设定为这样的浓度，在该浓度下，与由于碳化硅的内部电位而在该电流分散层内延伸的耗尽层的距离的2倍相比，上述基体区域与上述底层之间的距离更大。
8.如权利要求7所述的碳化硅半导体装置，其特征在于，
设真空的介电常数为ε0，设元电荷为q，设碳化硅的相对介电常数为Ks，设碳化硅的内部电位为Ψd，由于上述碳化硅的内部电位而在该电流分散层内延伸的耗尽层的距离为，
【数学式1】
L = 2 Ksϵ 0 ψ d q N d . 。
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