TWI508257B

TWI508257B - 三維堆疊半導體結構及其製造方法

Info

Publication number: TWI508257B
Application number: TW102139004A
Authority: TW
Inventors: Erh Kun Lai
Original assignee: Macronix Int Co Ltd
Priority date: 2013-10-29
Filing date: 2013-10-29
Publication date: 2015-11-11
Also published as: TW201517242A

Description

三維堆疊半導體結構及其製造方法

本發明是有關於一種三維堆疊半導體結構及其製造方法，且特別是有關於一種具有一導電條連接源極接點(source contacts)之三維堆疊半導體結構及其製造方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。然而，傳統的三維堆疊記憶體結構仍有一些問題需要被解決。

第1圖係為一種3D堆疊半導體結構之立體圖。第1圖中係繪示一種3D NAND記憶體陣列結構為例做說明。3D堆疊半導體結構包括陣列區域11和扇出區域(fan-out region)13。多層陣列係形成於一絕緣層上，並包括複數條字元線125-1 WL、...、125-N WL，其與複數個堆疊等向性地形成。複數個堆疊包括半導體條112、113、114、115。相同平面中的半導體條係藉由階梯結構(亦稱為位元線結構)而電性耦接在一起。階梯結構102B、103B、104B、105B終結半導體條(例如半導體條102、103、104、105)。如圖中顯示的，這些階梯結構102B、103B、104B、105B係電連接至不同的位元線，以供連接至解碼電路，用於選擇此陣列之內的平面。堆疊之半導體條102、103、104、105具有源極線端至位元線端方向。堆疊之半導體條102、103、104、105於一端由階梯結構102B、103B、104B、105B所終結，通過SSL閘極結構109、接地選擇線GSL 127、字元線125-N WL至125-1 WL、接地選擇線GSL 126，而於另一端由一源極線所終結(被圖之其他部分遮住)。堆疊之半導體條112、113、114、115於一端由階梯結構112A、113A、114A、115A所終結，通過SSL閘極結構119、接地選擇線GSL 126、字元線125-1 WL至125-N WL、接地選擇線GSL 127，而於另一端由源極線128所終結。

以一源極線128為例。源極線128包括交錯堆疊的絕緣層(如氧化層)和導電層(如多晶矽作為閘極材料)，並有垂直於堆疊結構的接觸孔與孔內填充的導電材料以使各層的導電層外接。傳統上為了自對準，接觸孔內填充導電材料是在位元線硬質遮罩層沉積之前完成，然而，硬質遮罩材料可能會再沉積於接觸孔內。這可能會造成接載源極接點製程(SC pick-up process)上的問題。再者，傳統3D堆疊半導體結構在字元線蝕刻(例如離子反應性蝕刻)時其源極接點區域是一個開放區域(open area)，字元線製程對於源極接點區域的影響(WL loading effect)比記憶胞區域的影響更嚴重。傳統上，源極接點區域需要更厚的硬質遮罩層作防護字元線蝕刻時可能的傷害。再者，傳統堆疊結構的源極接點和位元線是建構在同一水平面上，這會增加接載源極接點製程時源極接點和上方導電栓塞之間對準的困難度。

本發明係有關於一種三維堆疊半導體結構及相關之製造方法。根據實施例，源極接點的圖案化步驟(接觸孔內填充導電材料)係在位元線之硬質遮罩層(如介電層)沉積之後進行，因此接觸孔內的導電材料係與硬質遮罩層(如介電層)同水平面。再者，實施例之一導電條(conductive strap)橫跨於多個源極接點之上。因此，實施例之三維堆疊半導體結構具有較低的源極接點阻值、能減少字元線製程影響(WL loading effect)之穩固的建構、和具有可靠度(reliability)良好的電子特性。

根據一實施例，係提出一種三維堆疊半導體結構，包括：複數個堆疊(stacks)形成於一基板上、至少一接觸孔(contact hole)垂直形成於該些堆疊其中之一、一導電體(conductor)形成於接觸孔內、一電荷補捉層(charging trapping layer)至少形成於該些堆疊之側壁處。其中之一堆疊包括一多層柱體(multi-layered pillar)包括複數層絕緣層和複數層導電層交替堆疊而成，和一介電層(dielectric layer)形成於多層柱體上。接觸孔係穿過對應堆疊的介電層、該些絕緣層和該些導電層。接觸孔內的導電體(conductor)連接對應堆疊的該些導電層。其中，導電體之上表面係高過於對應堆疊的多層柱體之上表面。

根據實施例，係提出一種三維堆疊半導體結構之製造方法，包括：形成複數個堆疊於一基板上，其中該些堆疊之一係包括一多層柱體具有複數層絕緣層和複數層導電層交替堆疊而成，和一介電層形成於該多層柱體上；形成至少一接觸孔垂直於該些堆疊其中之一，且接觸孔係穿過對應堆疊的介電層、該些絕緣層和該些導電層；填充一導電體於接觸孔內並連接對應堆疊的該些導電層，其中導電體之一上表面係高過於對應堆疊的多層柱體之一上表面；形成一電荷補捉層至少位於該些堆疊之側壁處。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11‧‧‧陣列區域

13‧‧‧扇出區域

102、103、104、105、112、113、114、115‧‧‧半導體條

102B、103B、104B、105B、112A、113A、114A、115A‧‧‧階梯結構

128‧‧‧源極線

20、40‧‧‧基板

21、41‧‧‧堆疊

21P、41P‧‧‧多層柱體

211、411‧‧‧絕緣層

213、413‧‧‧導電層

23、43‧‧‧硬質遮罩層

23a、43a‧‧‧硬質遮罩層之上表面

24、44‧‧‧接觸孔

25、45‧‧‧導電體

25a、45a‧‧‧導電體之上表面

26、46‧‧‧電荷補捉層

27、47‧‧‧導電條

48‧‧‧隔離層

49‧‧‧導電栓塞

49’‧‧‧導電走線

Rsc‧‧‧源極接點區域

125-1 WL、...、125-N WL、WL‧‧‧字元線

BL‧‧‧位元線

109、119‧‧‧SSL閘極結構

SSL‧‧‧串列選擇線

126、127、GSL‧‧‧接地選擇線

第1圖係為一種3D堆疊半導體結構之立體圖。

第2圖係為本發明一實施例之部份三維堆疊半導體結構的源極接點區域之剖面示意圖。

第3圖係為本發明一實施例之部份三維堆疊半導體結構的上視圖。

第4A~11A圖和第4B~11B圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。

第12圖繪示接載源極接點的另一種方式之示意圖。

在此揭露內容之實施例中，係提出三維堆疊半導體結構及相關之製造方法。實施例提出之三維堆疊半導體結構，具有較低的源極接點(source contacts)阻值、能減少字元線製程影響(WL loading effect)之穩固的建構、和可靠度(reliability)良好的電子特性。而且，實施例之三維堆疊半導體結構在製作上係具有簡單的步驟，無需採用耗時和昂貴的製程，即可完成。

本揭露之實施例其應用十分廣泛。例如可應用於一三維快閃記憶體，如三維反及閘(NAND)型快閃記憶體的一扇出區域，但本揭露並不以此應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體結構及其相關之製造方法。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。

再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用製程之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

根據實施例，三維堆疊半導體結構之源極接點(source contacts)的圖案化步驟係在位元線之硬質遮罩沉積之後進行，硬質遮罩層之材料例如是一介電層材料。第2圖係為本發明一實施例之部份三維堆疊半導體結構的源極接點區域之剖面示意圖。實施例之一半導體結構包括複數個堆疊(stacks)21形成於一基板20上，且其中之一堆疊21包括一多層柱體(multi-layered pillar)21P和一硬質遮罩層(hard mask layer)23形成於多層柱體21P上。多層柱體21P係包括複數層絕緣層211(例如氧化層)和複數層導電層213(例如多晶矽層)交替堆疊而成。硬質遮罩層23則形成於多層柱體21P之最上層的絕緣層211上。硬質遮罩層23之材料例如是一介電層(dielectric layer)之材料，但本揭露並不以此為限制。

實施例之半導體結構亦包括至少一接觸孔(contact hole)24垂直形成於其中之一堆疊21，且接觸孔24係穿過對應之堆疊21的硬質遮罩層23、該些絕緣層211和該些導電層213。如第2圖所繪示的兩個接觸孔24，但當然本揭露並不對接觸孔的數目多作限制。再者，一導電體(conductor)25係形成於接觸孔24內，並連接對應堆疊21的該些導電層213(即接觸孔24延伸所到之處)。

實施例之半導體結構亦包括一電荷補捉層(charging trapping layer)26，如一ONO層(氧化層-氮化層-氧化層)或一ONONO層(氧化層-氮化層-氧化層-氮化層-氧化層)，至少形成於該些堆疊21之側壁處。如第2圖所示，電荷補捉層26形成於堆疊21之側壁處，且導電體25之一上表面25a和硬質遮罩層23之一上表面23a係暴露出來，並沒有被電荷補捉層26覆蓋。

上述導電體25可做為一實施例之三維堆疊半導體結構的一源極接點(source contacts)。如第2圖所示，導電體25之一上表面25a係高過於對應堆疊21的多層柱體21P之一上表面。在一實施例中，導電體25之上表面25a係實質上與硬質遮罩層23之上表面23a對齊。

根據實施例，一導電條(conductive strap)27更形成於該些堆疊21之上方且接觸電荷補捉層26。其中，導電條27係形成於和橫跨(across)於接觸孔24內之導電體25的上方。導電條27係與接觸孔24內之導電體25和堆疊21側壁處之電荷補捉層26電性連接。第3圖係為本發明一實施例之部份三維堆疊半導體結構的上視圖，其中係顯示導電條27形成於接觸孔24內之導電體25上，且與多條字元線(WL)平行。

根據實施例，導電條27係為一接觸接點之導電條 (source contact strap)，藉此可降低接觸接點之阻值。在一實施例中，導電條27可以和字元線以相同材料同時製作。再者，實施例之導電條27係建構於源極接點區域(SC region)，因此，源極接點(即導電體25)係受導電條27覆蓋和保護(而非傳統結構中源極接點是受位元線硬質遮罩層(/介電層)覆蓋)，藉此可降低字元線製程對源極接點區域的影響(WL loading effect)。再者，既然實施例之源極接點的圖案化步驟是在位元線硬質遮罩層沉積之後進行，則源極接點中不會沉積有硬質遮罩層之材料。

以下係提出三維堆疊半導體結構之一製造方法。但本揭露並不以此結構和步驟之細節為限，而是可視製程或實際應用所需做適當調整和變化。

第4A~11A圖和第4B~11B圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。其中，標記為A的圖示如第4A,5A,6A,...11A圖係繪示實施例之三維堆疊半導體結構之上視圖。標記為B的圖示如第4B,5B,6B,...11B圖係分別為沿著第4A,5A,6A,...11A圖之剖面線AA的剖面圖。其中，剖面線AA的位置係對應於一源極接點區域(source contact region)。

如第4A圖和第4B圖所示，係形成複數個堆疊41於一基板40上，包括複數層絕緣層411(例如氧化層)和複數層導電層413(例如多晶矽層)交替堆疊而成為一堆疊41中之一多層柱體(multi-layered pillar)41P，並形成一硬質遮罩層(hard mask layer)43於多層柱體41P之最上層的絕緣層411上。硬質遮罩層 43的材料可以是一介電層材料，例如是包括氮化矽或氧化物，沉積於絕緣層411上方。

如第5A圖和第5B圖所示，垂直形成至少一接觸孔(contact hole)44，且接觸孔44係穿過硬質遮罩層43、該些絕緣層411和該些導電層413。

在如第5A圖和第5B圖所示之源極接點圖案化的步驟後，係填充一導電材料於接觸孔44處以建構一源極接點。在一實施例中，一導電層(材料例如是N+多晶矽)係沉積於硬質遮罩層43上並填滿接觸孔44，接著對導電層進行平坦化以形成接觸孔44內之導電體45。在一實施例中，係以化學機械研磨(chemical mechanical polishing，CMP)或其它適當步驟進行導電層的平坦化。如第6A圖和第6B圖所示，導電體45之上表面45a係實質上與硬質遮罩層43之上表面43a對齊。根據實施例之製造方法，導電體45之上表面45a係高過於最上層絕緣層411之上表面。

如第7A圖和第7B圖所示，接著圖案化第6B圖之結構以形成位元線(bit lines，BL)和堆疊41。在一實施例中，使用APF製程進行位元線之圖案化時，將不會對位元線之硬質遮罩層(/介電層)造成損傷。如第7B圖所示，一位元線(BL)係形成於兩個堆疊41之間，各堆疊41係具有源極接點(即導電體45)。其中，各堆疊41包括一多層柱體(multi-layered pillar)41P和一硬質遮罩層43形成於多層柱體41P上，一多層柱體41P包括數層絕緣層411和數層導電層413交替堆疊而成；填充於接觸孔44內的導電體45係垂直地穿過對應堆疊41的硬質遮罩層43、絕緣層411和導電層413。

之後，一電荷補捉層46(如一ONO層或一ONONO層)形成於該些堆疊41和位元線之至少側壁處。本揭露中，係可應用不同步驟來製得此結構，例如第8B圖和第9B圖之步驟。

如第8A圖和第8B圖所示，一電荷補捉層46(如一ONO層或一ONONO層)係沉積以覆蓋堆疊41、位元線(BL)和基板。之後，移除電荷補捉層46的一部份(例如上部)，以暴露出導電體45的上表面45a、位元線的上表面和硬質遮罩層43的上表面43a，如第9A圖和第9B圖所示。在一實施例中，可應用一微影製程於一光阻以定義(打開)源極接點區域Rsc，且僅對應源極接點區域Rsc之電荷補捉層46的上部被移除，如第9A圖所示。而源極接點區域Rsc之外的區域仍被電荷補捉層46所覆蓋。在另一實施例中，不使用光阻，而是所有堆疊41和位元線(BL)的電荷補捉層46之上部都被移除，亦可應用。本揭露對此並不多作限制。電荷補捉層46例如是以反應性離子蝕刻(Reactive-ion etching，RIE)所移除以暴露出接觸孔44內的導電體45。再者，可應用一有機介電層(ODL，organic dielectric layer)/SHB之製程來克服導電體45結構高度上的問題。

之後，一導電條(conductive strap)47係形成於和橫跨(如第3圖所示)該些堆疊41之上方，且對應源極接點區域Rsc。如第10A圖和第10B圖所示，導電條47和多條字元線(WL)可同時形成於堆疊41和位元線(BL)上方。因此，實施例之導電條47和字元線係可用相同材料製成。在一實施例中，導電條47和字元線例如是包括多晶矽(以自對準金屬矽化物製程製作)。然而，本揭露對此並不多作限制，導電條47和字元線的材料可以相同可以不同，可以同時製作或不同時製作，其材料可以依實際應用情況所需而作適當選擇。

如第10A圖所示，導電條47係和字元線(WL)平行設置，且彼此間隔開一距離。如第10B圖所示，導電條47係電性連接接觸孔44內之導電體45(例如接觸導電體45的上表面45a)和電荷補捉層46。導電條47也接觸硬質遮罩層43之上表面43a。

之後，一導電部(conducting portion)係形成於導電條47上，以接載來自源極接點(如導電體45)之訊號。其中，導電部係與導電體45和硬質遮罩層43相隔一距離。實施例中，導電部可以是一導電走線(conductive line)或導電栓塞(conductive plug)。

如第11A圖和第11B圖所示，形成一隔離層(如內層介電層ILD)48於導電條47上，並形成多個孔洞於隔離層48內並穿過隔離層48，接著以一導電材料如鎢或其他適合之金屬填充孔洞。如第11B圖所示，係於隔離層48之孔洞中形成導電栓塞(conductive plug)49。其中，導電栓塞49係藉由導電條47與接觸孔44內之導電體45電性連接。另外，如第12圖所示，其繪示接載源極接點的另一種方式之示意圖，其中導電部係為一導電走線49’形成於導電條47上方且橫跨該些堆疊41。導電走線49’例如是鎢、或是與字元線同樣的材料、或其他適合之導電材料。

根據實施例之結構，即導電體45、導電條47和導電部(49/49’)的建構，無須考慮是否有導電栓塞和源極接點之間無法對準之問題。因此，實施例提出之三維堆疊半導體結構具有可靠度(reliability)良好的電子特性。

根據上述實施例，三維堆疊半導體結構中的源極接點圖案化係於位元線硬質遮罩層(介電材料)沈積之後才進行，源極接點中不會沉積有硬質遮罩層之材料。再者，作為實施例之三維堆疊半導體結構的一源極接點的導電體25/45係突出於多層柱體21P/41P之上表面，亦即高於傳統源極接點之高度，因而降低源極接點的阻值。再者，實施例之導電條strap 27/47係建構於源極接點區域，使源極接點(即導電體25)受到導電條27的保護(而非傳統結構中源極接點是受位元線硬質遮罩層覆蓋)，因而降低字元線製程對源極接點區域的影響(WL loading effect)。再者，實施例之導電條27/47可以和字元線以相同材料同時製作，在製作步驟上簡單省時，適合量產。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

25‧‧‧導電體

27‧‧‧導電條

poly‧‧‧多晶矽層

WL‧‧‧字元線

SSL‧‧‧串列選擇線

GSL‧‧‧接地選擇線

Claims

一種三維堆疊半導體結構(3D stacked semiconductor structure)，包括：複數個堆疊(stacks)形成於一基板上，且該些堆疊其中之一包括：一多層柱體(multi-layered pillar)包括複數層絕緣層和複數層導電層交替堆疊而成；一介電層(dielectric layer)形成於該多層柱體上；至少一接觸孔(contact hole)垂直形成於該些堆疊其中之一，且該接觸孔係穿過對應之該堆疊的該介電層、該些絕緣層和該些導電層；一導電體(conductor)形成於該接觸孔內並連接對應之該堆疊的該些導電層；和一電荷補捉層(charging trapping layer)至少形成於該些堆疊之側壁處；其中該導電體之一上表面係高過於對應之該堆疊的該多層柱體之一上表面。
如申請專利範圍第1項所述之三維堆疊半導體結構，更包括一導電條(conductive strap)形成於該些堆疊上方且接觸該電荷補捉層。
如申請專利範圍第2項所述之三維堆疊半導體結構，其中該導電條接觸該導電體之該上表面和該介電層之一上表面。
如申請專利範圍第2項所述之三維堆疊半導體結構，更包括一導電部(conducting portion)形成於該導電條上，其中該導電部係與該介電層和該接觸孔內之該導電體相隔開一距離。
如申請專利範圍第2項所述之三維堆疊半導體結構，更包括：一隔離層(isolating layer)形成於該導電條上；和至少一導電栓塞(conductive plug)形成於該隔離層內並穿過該隔離層，其中該導電栓塞係藉由該導電條與該接觸孔內之該導電體電性連接。
一種三維堆疊半導體結構之製造方法，包括：形成複數個堆疊(stacks)於一基板上，該些堆疊其中之一係包括：一多層柱體(multi-layered pillar)包括複數層絕緣層和複數層導電層交替堆疊而成；一介電層(dielectric layer)形成於該多層柱體上；形成至少一接觸孔(contact hole)垂直於該些堆疊其中之一，且該接觸孔係穿過對應之該堆疊的該介電層、該些絕緣層和該些導電層；填充一導電體(conductor)於該接觸孔內並連接對應之該堆疊的該些導電層，其中該導電體之一上表面係高過於對應之該堆疊的該多層柱體之一上表面；形成一電荷補捉層(charging trapping layer)至少位於該些堆疊之側壁處。
如申請專利範圍第6項所述之方法，其中該導電條接觸該導電體之該上表面和該介電層之一上表面。
如申請專利範圍第7項所述之方法，其中該導電條係與該些字元線係以相同材料製成。
如申請專利範圍第6項所述之方法，更包括形成一導電部(conducting portion)於該導電條上，其中該導電部係與該介電層和該接觸孔內之該導電體相隔開一距離。
如申請專利範圍第6項所述之方法，更包括形成一隔離層(isolating layer)於該導電條上；形成至少一孔洞於該隔離層內並穿過該隔離層；和形成一導電栓塞(conductive plug)於該隔離層之該孔洞中，其中，該導電栓塞係藉由該導電條與該接觸孔內之該導電體電性連接。