TW201818400A - 記憶體結構及其製造方法 - Google Patents
記憶體結構及其製造方法 Download PDFInfo
- Publication number
- TW201818400A TW201818400A TW105136038A TW105136038A TW201818400A TW 201818400 A TW201818400 A TW 201818400A TW 105136038 A TW105136038 A TW 105136038A TW 105136038 A TW105136038 A TW 105136038A TW 201818400 A TW201818400 A TW 201818400A
- Authority
- TW
- Taiwan
- Prior art keywords
- wires
- jumper
- wire
- disposed
- array
- Prior art date
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
一種記憶體結構包括複數個記憶胞的一3D陣列、設置在3D陣列上的複數條第一導線、設置在第一導線上的複數條第二導線、設置在第二導線上的一上方金屬板、和至少一搭接結構。第二導線和第一導線是在不同的方向上延伸。至少一搭接結構用於第一導線，並對應地設置在3D陣列的至少一虛設區上。各個搭接結構包括一連接結構和一跳接線。連接結構連接第一導線。跳接線設置在連接結構上並耦接至連接結構，跳接線並耦接至上方金屬板。跳接線和第二導線是在相同的方向上延伸。
Description
本揭露是關於記憶體結構及其製造方法，特別是關於包括記憶胞的三維(3D)陣列的記憶體結構及其製造方法。
半導體裝置的導線具有低電阻是有利的。舉例來說，在記憶體裝置中，共用源極線(common source line)的電阻較佳地是越低越好，以避免會導致記憶胞的臨界電壓變化的額外的IR壓降。在包括記憶胞的二維(2D)陣列的記憶體結構中，這可藉由增加各條共用源極線的寬度而輕易地達成。然而，在包括記憶胞的3D陣列的記憶體結構中，為了達成高密度的陣列，能夠提供給各條共用源極線的空間是受限的。因此，在這樣的記憶體結構中，難以藉由簡單地調整幾何尺寸來提供低電阻的導線。
在本揭露中，提供一種IR壓降減少的記憶體結構及其製造方法。
根據一些實施例，此種記憶體結構包括複數個記憶胞的一3D陣列、複數條第一導線、複數條第二導線、一上方金屬板、和至少一搭接結構(strapping structure)。3D陣列包括設置在其中的至少一虛設區。第一導線設置在3D陣列上。第二導線設置在第一導線上。第二導線和第一導線是在不同的方向上延伸。上方金屬板設置在第二導線上。至少一搭接結構用於第一導線，並對應地設置在3D陣列的至少一虛設區上。該至少一搭接結構之各者包括一連接結構和一跳接線。連接結構設置在虛設區上。連接結構連接第一導線。跳接線設置在連接結構上並耦接至連接結構。跳接線耦接至上方金屬板。跳接線和第二導線是在相同的方向上延伸。
根據一些實施例，此種製造方法包括下列步驟。首先，形成複數個記憶胞的一3D陣列。該3D陣列包括設置在其中的至少一虛設區。形成複數條第一導線在3D陣列上，並對應地形成用於第一導線之至少一搭接結構的至少一連接結構在3D陣列的至少一虛設區上。形成複數條第二導線在第一導線上，並形成該至少一搭接結構的至少一跳接線在至少一連接結構上。跳接線耦接至連接結構。第二導線和第一導線是在不同的方向上延伸，跳接線和第二導線是在相同的方向上延伸。形成一上方金屬板在第二導線和跳接線上。跳接線耦接至上方金屬板。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
根據實施例的記憶體結構包括複數個記憶胞的一3D陣列、複數條第一導線、複數條第二導線、一上方金屬板、和至少一搭接結構。3D陣列包括設置在其中的至少一虛設區。第一導線設置在3D陣列上。第二導線設置在第一導線上。第二導線和第一導線是在不同的方向上延伸。上方金屬板設置在第二導線上。至少一搭接結構用於第一導線，並對應地設置在3D陣列的至少一虛設區上。該至少一搭接結構之各者包括一連接結構和一跳接線。連接結構設置在虛設區上。跳接線設置在連接結構上並耦接至連接結構。跳接線耦接至上方金屬板。跳接線和第二導線是在相同的方向上延伸。
現在，將配合第1A~1B圖至第5A~5C圖，描述根據實施例的例示性記憶體結構的各種細節。為了描述上的方便，將記憶體結構中的記憶胞的3D陣列繪示成具有單閘極垂直通道(single gate vertical channel, SGVC)結構。此外，將記憶胞的各個串列繪示成配置成U形。根據一些實施例，記憶胞是NAND快閃記憶胞。然而，根據實施例的記憶體結構可包括其他任何種類的適合的3D記憶體陣列。要注意的是，圖式中可能省略某些元件，且圖式中的元件可能並未反映出其真實的尺寸和型態。
第1A~1B圖繪示出記憶胞的一3D陣列100、以及配置在其上的複數條第一導線302和一搭接結構200的一連接結構202，其中第1A圖是透視圖，圖中為了清楚的目的而移除了某些介電材料，而第1B圖是上視圖。
根據一些實施例，如圖中所示，3D陣列100具有SGVC結構和配置成U形的串列。更具體地說，複數個堆疊102配置在一基板(未繪示)上。各個堆疊102包括交替堆疊的導電條帶104和絕緣條帶106，其中導電條帶104可由多晶矽、金屬矽化物或金屬形成，而絕緣條帶106可由氧化物形成。根據一些實施例，相鄰二個堆疊102的最上方的導電條帶104(T)可分別作為接地選擇線和串列選擇線。在一些實施例中，最下方的導電條帶104(B)作為反轉閘極(inversion gate)。其他的導電條帶104可以是字元線。一記憶層108共形地設置在堆疊102和基板從堆疊102之間的溝槽暴露出來的表面上。記憶層108可以是ONO(氧化物-氮化物-氧化物)層、或BE-SONOS(能帶工程矽-氧化物-氮化物氧化物-矽)層等等。在各個溝槽中，複數個通道層110沿著記憶層108配置在其上並彼此分離。通道層110可以是由多晶矽形成的薄層，可作為局部位元線(local bit line)。如此一來，便能夠在通道層110和導電條帶104的交點定義出記憶胞，從而建構出記憶胞的3D陣列100。介電材料112如氧化物被填充至剩餘的空間中，且氣隙114可形成在介電材料112中。
3D陣列100包括設置在其中的至少一虛設區116。該至少一虛設區116將3D陣列100分成複數個次陣列區118。該至少一虛設區116較佳地是配置成使得3D陣列100均等地被分成次陣列區118。根據一些實施例，各個次陣列區118可包括記憶胞中的200至20000行(在此，「記憶胞中的n行」和「n行的記憶胞」是同義詞)，而相鄰的虛設區118可包括記憶胞中的2至16行。虛設區116中的記憶胞可實質上相同於次陣列區118中的記憶胞，而只是因為設置在其上的搭接結構使得它們失去記憶胞的功能而變得「虛設」。
第一導線302設置在3D陣列100上。第一導線302可在X方向上延伸。在一些實施例中，如第1A圖所示，輔助導線304可作為源極端，直接形成在第一導線302下，以改善電阻表現。插塞306能夠用於將通道層110耦接至第一導線302。根據一些實施例，第一導線302可以是共用源極線。在這樣的例子中，它們可以被耦接至記憶胞的源極側。根據一些實施例，第一導線302具有約為1 Ω/□~10 Ω/□的一片電阻Rfc
。
搭接結構200的連接結構202設置在3D陣列100的虛設區116上。根據一些實施例，連接結構202連接第一導線302。更具體地說，如第1B圖所示，連接結構202可包括分別連接相鄰二條第一導線302的複數個連接部分204。連接結構202較佳地物理上且電性上地連接第一導線302。由於連接結構202下方的虛設區116可包括記憶胞中的2至16行，連接結構202可具有實質上跨越記憶胞中的該2至16行的一寬度W1。連接結構202可藉由插塞306和接觸導孔308耦接至記憶胞的通道層110，其中插塞306可由多晶矽形成，而接觸導孔308可由金屬形成。接觸導孔308可設置在相同於輔助導線304的層，並作為汲極端。根據一些實施例，源極端和汲極端設置在虛設區116上，且一源極端和對應一汲極端中彼此耦接，例如通過對應的第一導線302和連接部分204來耦接。
連接結構202和第一導線302較佳地是設置在相同的層。連接結構202和第一導線302更佳地是由相同的製程以相同的材料形成。
第2A~2B圖繪示出設置在一較第1A~1B圖所示結構更高的層中的元件，其中第2A圖是透視圖，而第2B圖是上視圖。搭接結構200可更包括複數個第一跳接導孔206，將連接結構202耦接至搭接結構200的一跳接線208(繪示於第3A~3B圖)。此外，將記憶胞耦接至位於上方的第二導線312(繪示於第3A~3B圖)的導孔310，可在相同於第一跳接導孔206的製程以相同的材料形成。
第3A~3B圖繪示出設置在一較第2A~2B圖所示結構更高的層中的複數條第二導線312和搭接結構200的一跳接線208，其中第3A圖是透視圖，而第3B圖是上視圖。
第二導線312設置在第一導線302上。第二導線312和第一導線302是在不同的方向上延伸。在一些實施例中，第二導線312和第一導線302的延伸方向實質上彼此垂直。第二導線312可在Y方向上延伸。根據一些實施例，第二導線312可以是總體位元線(global bit line)。在這樣的例子中，它們可以被耦接至記憶胞的汲極側。根據一些實施例，第二導線312具有約為1 Ω/□~10 Ω/□的一片電阻Rsc
。
搭接結構200的跳接線208設置在連接結構202上並耦接至連接結構202。跳接線208可藉由第一跳接導孔206耦接至連接結構202。跳接線208耦接至一上方金屬板314(繪示於第5A~5B圖)。跳接線208和第二導線312是在相同的方向上延伸。根據一些實施例，第二導線312的數目和跳接線208的總數目的比例在介於200:1和20000:1之間的範圍內，例如512:1、1024:1或2048:1等等。此外，類似於連接結構202，跳接線208可具有實質上跨越記憶胞中的該2至16行的一寬度W2。從另一個角度來看，由於第二導線分別對應至一行的記憶胞，搭接結構200的跳接線208可具有實質上等於第二導線312的一節距P之2至16倍的一寬度W2。
跳接線208和第二導線312較佳地是設置在相同的層。跳接線208和第二導線312更佳地是由相同的製程以相同的材料形成。
在第1A~1B圖至第3A~3B圖中繪示出包括二行記憶胞的虛設區116、和對應地跨越該二行記憶胞的搭接結構200。第3C圖和第3D圖繪示替代性的實施例。在第3C圖中，虛設區116’包括三行的記憶胞，而搭接結構200’的連接結構202’和跳接線208’對應地跨越該三行的記憶胞。在第3D圖中，虛設區116”包括四行的記憶胞，而搭接結構200”的連接結構202”和跳接線208”對應地跨越該四行的記憶胞。
第4A~4B圖繪示出設置在一較第3A~3B圖所示結構更高的層中的元件，其中第4A圖是透視圖，而第4B圖是上視圖。搭接結構200可更包括複數個第二跳接導孔210，用於跳接線208的耦接。在一些實施例中，第二跳接導孔210將跳接線208耦接至上方金屬板314(例如第5A圖的例子)。在一些實施例中，第二跳接導孔210將跳接線208耦接至一些第三導線316(例如第5C圖的例子)。
第5A~5B圖繪示出設置在第二導線312上的一上方金屬板314，其中第5A圖是透視圖，圖中示出電流的路徑，而第5B圖是上視圖。根據一些實施例，上方金屬板314具有約為0.01 Ω/□~0.1 Ω/□的一片電阻Rtm
。上方金屬板314的片電阻Rtm
和第一導線302的片電阻Rfc
較佳地實質上滿足等式：Rtm
＜ 0.1´Rfc
。片電阻Rtm
和Rfc
更佳地實質上滿足等式：Rtm
≤ 0.01´Rfc
。如此一來，相較於第一導線302的片電阻Rfc
，上方金屬板314的片電阻Rtm
能夠忽略不計。這意味著電阻不再是緊要的問題。藉由引入將第一導線302中的電流引導至上方金屬板314的搭接結構200，第一導線302的負載(loading)能夠大幅降低。從而減少IR壓降對於臨界電壓的影響。
在一些實施例中，其他元件可設置在第二導線312和上方金屬板314之間。舉例來說，如第5C圖所示，記憶體結構可更包括複數條第三導線316，設置在第二導線312上。上方金屬板314是設置在第三導線316上。第三導線316和第二導線312是在不同的方向上延伸。根據一些實施例，第三導線316可在相同於第一導線302的方向上延伸。在形成第三導線316的例子中，第二跳接導孔210可將跳接線208耦接至第三導線316的複數個部分(例如某些條第三導線316)。搭接結構200可更包括複數個第三跳接導孔212，將第三導線316的該些部分耦接至上方金屬板314。
現在請參照第6圖，其為根據實施例的製造記憶體結構的方法的流程圖。在步驟S41中，形成複數個記憶胞的一3D陣列。該3D陣列包括設置在其中的至少一虛設區。在步驟S42中，形成複數條第一導線在3D陣列上，並對應地形成用於第一導線之至少一搭接結構的至少一連接結構在3D陣列的至少一虛設區上。在步驟S43中，形成複數條第二導線在第一導線上，並形成該至少一搭接結構的至少一跳接線在至少一連接結構上。跳接線耦接至連接結構。第二導線和第一導線是在不同的方向上延伸，跳接線和第二導線是在相同的方向上延伸。在步驟S44中，形成一上方金屬板在第二導線和跳接線上。跳接線耦接至上方金屬板。依照需求可進行其他步驟，例如形成第一跳接導孔的步驟等等。
第7A~7B圖至第10A~10B圖繪示用於形成第二導線和跳接線的例示性製程，其中第7A、8A、9A、和10A圖是剖面圖，而第7B、8B、9B、和10B圖是對應的上視圖。在這個例示性製程中，使用自動對準雙圖案(self-aligned double patterning)技術。如第7A~7B圖所示，在一下方結構402上，可依序形成數個層404、406、和408。層404可由氮化矽形成，層406可由氧化物形成，而層408可以是由非晶矽形成的硬遮罩層。複數個定位結構410形成在層408上。定位結構410可由APF膜形成。如第7A~7B圖所示，定位結構410以二種間隔S1和S2彼此分離，其中間隔S1是設計成用於一般的第二導線312的形成，而間隔S2是設計成用於跳接線208的形成。舉例來說，在虛設區116包括二行記憶胞的例子中，間隔S2可以是第二導線312的節距P之1.5倍。而對於包括三行記憶胞的虛設區116，間隔S2可以是2.5P。對於包括四行記憶胞的虛設區116，間隔S2可以是3.5P。接著，間隔物412形成在定位結構410的側壁上，而定位結構被移除410，如第8A~8B圖所示。在一些實施例中，之後可提供用於記憶體結構的周邊區的一遮罩414。藉由接下來的步驟，間隔物412的圖案移轉至下方的層，並形成層中介電質416，如第9A~9B圖所示。導電材料被填入層中介電質416之間的溝槽中，從而形成第二導線312和跳接線208，如第10A~10B圖所示。
能夠理解的是，用於製造根據實施例的記憶體結構的製程和用於製造記憶體結構的典型製程是相容的。更具體地說，只需要調整形成少數層的製程，例如第一導線302該層、第二導線312該層、和第二跳接導孔210該層的製程。因此，所作的調整不會導致無法接受的成本的提高和製造時間的拉長。
現在請參照第11A~11C圖，將配合第11A圖所示的對照用的記憶體結構、以及第11B和11C圖所示的根據實施例的記憶體結構來解釋IR壓降的減少。
如第11A圖所示，在一次陣列區502的二側可分別設置字元線接墊區504。這類字元線接墊區504也可提供第一導線搭接功能。然而，一個字元線接墊區504需要約5微米~10微米的空間。對於記憶體結構來說，額外設置字元線接墊區504是占空間的。以下，跨越第11A圖所示的次陣列區502的電流和電阻分別定義為I和R。
在第11B圖的例子中，設置一個搭接結構506而將第11A圖所示的次陣列區502分成二個次陣列區502。搭接結構506所需的空間可小至約0.1微米，遠較一個字元線接墊區504所需的空間來得低。這樣的一個搭接結構506的經常性支出(overhead)是可忽略的。由於作為共用源極線的第一導線是用來收集串列電流，第一導線中的電流會和二個具有搭接功能的結構之間的記憶胞行數成比例。因此，藉由引入如第11B圖所示的一個搭接結構506，第一導線中的電流減少至I/2。此外，電阻和通過的長度成比例，從而也和二個具有搭接功能的結構之間的記憶胞行數成比例。因此，藉由引入如第11B圖所示的一個搭接結構506，電阻減少至R/2。這意味著，相較於第11A圖的例子，第一導線的負載能夠減少至1/4。
類似地，在第11C圖的例子中，三個搭接結構506將第11A圖所示的次陣列區502分成四個次陣列區502，從而第一導線的負載相較於第11A圖的例子能夠減少至1/16。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧3D陣列
102‧‧‧堆疊
104、104(B)、104(T)‧‧‧導電條帶
106‧‧‧絕緣條帶
108‧‧‧記憶層
110‧‧‧通道層
112‧‧‧介電材料
114‧‧‧氣隙
116、116’、116”‧‧‧虛設區
118‧‧‧次陣列區
200、200’、200”‧‧‧搭接結構
202、202’、202”‧‧‧連接結構
204‧‧‧連接部分
206‧‧‧第一跳接導孔
208、208’、208”‧‧‧跳接線
210‧‧‧第二跳接導孔
212‧‧‧第三跳接導孔
302‧‧‧第一導線
304‧‧‧輔助導線
306‧‧‧插塞
308‧‧‧接觸導孔
310‧‧‧導孔
312‧‧‧第二導線
314‧‧‧上方金屬板
316‧‧‧第三導線
402‧‧‧下方結構
404‧‧‧層
406‧‧‧層
408‧‧‧層
410‧‧‧定位結構
412‧‧‧間隔物
414‧‧‧遮罩
416‧‧‧層中介電質
502‧‧‧次陣列區
504‧‧‧字元線接墊區
506‧‧‧搭接結構
P‧‧‧節距
S1‧‧‧間隔
S2‧‧‧間隔
S41‧‧‧步驟
S42‧‧‧步驟
S43‧‧‧步驟
S44‧‧‧步驟
W1‧‧‧寬度
W2‧‧‧寬度
第1A~1B圖至第5A~5C圖繪示根據實施例的記憶體結構的細節。 第6圖是根據實施例的記憶體結構的製造方法的流程圖。 第7A~7B圖至第10A~10B圖繪示用於製造根據實施例的記憶體結構的跳接線和第二導線的例示性製程。 第11A~11C圖繪示對照用的記憶體結構和根據實施例的記憶體結構的搭接結構的例示性配置。
Claims (10)
- 一種記憶體結構，包括： 複數個記憶胞的一3D陣列，該3D陣列包括設置在其中的至少一虛設區； 複數條第一導線，設置在該3D陣列上； 複數條第二導線，設置在該些第一導線上，其中該些第二導線和該些第一導線是在不同的方向上延伸； 一上方金屬板，設置在該些第二導線上；以及 至少一搭接結構，用於該些第一導線，並對應地設置在該3D陣列的該至少一虛設區上，該至少一搭接結構之各者包括： 一連接結構，設置在該虛設區上；及 一跳接線，設置在該連接結構上並耦接至該連接結構，該跳接線耦接至該上方金屬板，其中該跳接線和該些第二導線是在相同的方向上延伸。
- 如申請專利範圍第1項所述之記憶體結構，其中該至少一搭接結構之各者的該連接結構連接該些第一導線。
- 如申請專利範圍第2項所述之記憶體結構，其中該至少一搭接結構之各者更包括： 複數個第一跳接導孔，將該連接結構耦接至該跳接線；以及 複數個第二跳接導孔，將該跳接線耦接至該上方金屬板。
- 如申請專利範圍第2項所述之記憶體結構，更包括： 複數條第三導線，設置在該些第二導線上，其中該上方金屬板是設置在該些第三導線上，且其中該些第三導線和該些第二導線是在不同的方向上延伸；且 其中該至少一搭接結構之各者更包括： 複數個第一跳接導孔，將該連接結構耦接至該跳接線； 複數個第二跳接導孔，將該跳接線耦接至該些第三導線的複數個部分；以及 複數個第三跳接導孔，將該些第三導線的該些部分耦接至該上方金屬板。
- 如申請專利範圍第1項所述之記憶體結構，其中該上方金屬板的一片電阻Rtm 和該些第一導線的一片電阻Rfc 實質上滿足等式： Rtm ≤ 0.01´Rfc 。
- 如申請專利範圍第1項所述之記憶體結構，其中該至少一搭接結構之各者的該連接結構和該些第一導線是設置在相同的層，且該至少一搭接結構之各者的該跳接線和該些第二導線是設置在相同的層。
- 如申請專利範圍第1項所述之記憶體結構，其中該些第二導線的數目和該至少一搭接結構的該跳接線的總數目的比例在介於200:1和20000:1之間的範圍內。
- 如申請專利範圍第1項所述之記憶體結構，其中該3D陣列的該至少一虛設區之各者包括該些記憶胞中的2至16行，且該至少一搭接結構之各者的該連接結構和該跳接線具有跨越該些記憶胞中的該2至16行的寬度，且其中該至少一搭接結構之各者的該跳接線具有實質上等於該些第二導線的一節距之2至16倍的一寬度。
- 如申請專利範圍第1項所述之記憶體結構，更包括： 複數條輔助導線，直接形成在該些第一導線下，該些輔助導線作為複數個源極端；以及 複數個接觸導孔，設置在相同於該些輔助導線的層，用於將該些連接結構耦接至該些記憶胞的複數個通道層，該些接觸導孔作為複數個汲極端； 其中該些源極端和該些汲極端設置在該3D陣列的該至少一虛設區上，且該些源極端中的一者和該些汲極端中的對應一者彼此耦接。
- 一種記憶體結構的製造方法，包括： 形成複數個記憶胞的一3D陣列，該3D陣列包括設置在其中的至少一虛設區； 形成複數條第一導線在該3D陣列上，並對應地形成用於該些第一導線之至少一搭接結構的至少一連接結構在該3D陣列的該至少一虛設區上； 形成複數條第二導線在該些第一導線上，並形成該至少一搭接結構的至少一跳接線在該至少一連接結構上，其中該至少一跳接線耦接至該至少一連接結構，且其中該些第二導線和該些第一導線是在不同的方向上延伸，該至少一跳接線和該些第二導線是在相同的方向上延伸；以及 形成一上方金屬板在該些第二導線和該至少一跳接線上，其中該至少一跳接線耦接至該上方金屬板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105136038A TWI607453B (zh) | 2016-11-04 | 2016-11-04 | 記憶體結構及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105136038A TWI607453B (zh) | 2016-11-04 | 2016-11-04 | 記憶體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI607453B TWI607453B (zh) | 2017-12-01 |
| TW201818400A true TW201818400A (zh) | 2018-05-16 |
Family
ID=61230559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105136038A TWI607453B (zh) | 2016-11-04 | 2016-11-04 | 記憶體結構及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI607453B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020155179A (ja) * | 2019-03-20 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9025398B2 (en) * | 2012-10-12 | 2015-05-05 | Micron Technology, Inc. | Metallization scheme for integrated circuit |
| US8891280B2 (en) * | 2012-10-12 | 2014-11-18 | Micron Technology, Inc. | Interconnection for memory electrodes |
| US9224635B2 (en) * | 2013-02-26 | 2015-12-29 | Micron Technology, Inc. | Connections for memory electrode lines |
-
2016
- 2016-11-04 TW TW105136038A patent/TWI607453B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI607453B (zh) | 2017-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10825865B2 (en) | Three-dimensional semiconductor device | |
| US11127679B2 (en) | Semiconductor device including dummy patterns and peripheral interconnection patterns at the same level | |
| KR101087476B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| KR102433893B1 (ko) | 수직형 메모리 장치 | |
| TWI670838B (zh) | 具有底部參考導體的傾斜式半圓柱形3d nand陣列 | |
| KR20180096878A (ko) | 3차원 반도체 메모리 장치 및 그의 제조 방법 | |
| KR20180045975A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2017112378A (ja) | ３次元半導体装置 | |
| CN107591404B (zh) | 包括电介质层的半导体器件 | |
| KR20210027696A (ko) | 3차원 반도체 메모리 소자 | |
| CN107403803B (zh) | 三维半导体器件及其制造方法 | |
| US9679913B1 (en) | Memory structure and method for manufacturing the same | |
| KR20130051074A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| CN110323224B (zh) | 三维半导体存储器件 | |
| CN108630701B (zh) | 存储结构、其操作方法、和其制造方法 | |
| JP7417415B2 (ja) | 集積回路素子 | |
| KR20180114566A (ko) | 3차원 반도체 메모리 장치 및 그의 제조 방법 | |
| KR102667899B1 (ko) | 3차원 반도체 메모리 장치 | |
| KR20210092363A (ko) | 3차원 반도체 메모리 소자 | |
| CN109473445A (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
| US10283519B2 (en) | Three dimensional NAND string memory device | |
| TW201628130A (zh) | 記憶體元件及其製作方法 | |
| US20220238552A1 (en) | Three-dimensional semiconductor memory device | |
| TWI512729B (zh) | 改善位元線電容之半導體結構 | |
| US20150263023A1 (en) | Nonvolatile semiconductor storage device and method of manufacturing the same |