TW201409472A - 改善位元線電容之半導體結構 - Google Patents

Abstract

一種改善位元線電容之半導體結構，包括一基底、一記憶體堆疊結構、多條位元線、一第一階梯接觸結構、一第一組電晶體結構以及一第一導電線。第一階梯接觸結構形成於基底上。第一階梯接觸結構包括多層導電平面以及多層絕緣平面，此些導電平面藉由此些絕緣平面分開，用以分層連接多條位元線至記憶體堆疊結構。第一組電晶體結構形成於此些位元線通往此些導電平面所經過之一第一區塊中。第一組電晶體結構具有一環繞第一區塊周圍之第一閘極。第一導電線連接第一閘極，以控制第一閘極之電壓。

Description

改善位元線電容之半導體結構

本發明是有關於一種半導體結構，且特別是有關於一種改善位元線電容之半導體結構。

隨著半導體技術之發展，對於記憶體裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶體裝置。由於記憶體裝置的臨界尺寸已經降低到技術之極限，因此設計者開發出一種三維堆疊記憶體裝置，能提高記憶體的密度，藉以達成更高的記憶容量，同時降低單位元件的尺寸。然而，在三維堆疊結構中，連接不同堆疊區塊的位元線使各個堆疊區塊的電容彼此並聯，導致位元線的電容為各個堆疊區塊的電容加總，容易對位元訊號的傳輸造成延遲。

本發明係有關於一種改善位元線電容之半導體結構，係在 三維堆疊記憶體中加入獨立控制的電路，使各個堆疊區塊之電容彼此獨立或只有少部分的堆疊區塊之電容是並聯的，以避免位元線的電容過高而造成訊號延遲。

根據本發明之一方面，提出一種改善位元線電容之半導體結構，其包括一基底、一記憶體堆疊結構、多條位元線、一第一階梯接觸結構、一第一組電晶體結構以及一第一導電線。位元線橫跨於形成於基底上之記憶體堆疊結構上。第一階梯接觸結構形成於基底上。第一階梯接觸結構包括多層導電平面以及多層絕緣平面，此些導電平面藉由此些絕緣平面分開，用以分層連接多條位元線至記憶體堆疊結構。第一組電晶體結構形成於此些位元線通往此些導電平面所經過之一第一區塊中。第一組電晶體結構具有一環繞第一區塊周圍之第一閘極。第一導電線連接第一閘極，以控制第一閘極之電壓。

根據本發明之另一方面，提出一種改善位元線電容之半導體結構，其包括一基底、一列記憶體堆疊結構、多條位元線及主位元線、一第一階梯接觸結構、一第一組電晶體結構以及一第一導電線。位元線及主位元線橫跨於形成於基底上之此列記憶體堆疊結構上。第一階梯接觸結構形成於基底上，第一階梯接觸結構分別包括多層導電平面以及多層絕緣平面，此些導電平面藉由此些絕緣平面分開，用以分層連接此些位元線至此些記憶體堆疊結構。第一組電晶體結構形成於此些主位元線通往此些導電平面所經過之一第一區塊中，第一組電晶體結構具有一環繞第一區塊周圍之第一閘極。第一導電線連接第一閘極，以控制第一閘極之電壓。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

本實施例揭露之改善位元線電容之半導體結構，係在三維堆疊記憶體中加入獨立控制的電路，例如沿著水平方向排列的多個電晶體結構或沿著水平/垂直方向排列的電晶體陣列結構，此電路中的一組電晶體結構可被選擇開啟，以使不同序列的位元線經由電晶體開啟而耦接至一部分的記憶體堆疊結構，而另一組電晶體結構被選擇關閉，以使不同序列的位元線經由電晶體關閉而與其他部分的記憶體堆疊結構保持斷路。因此，位元線的電容為選擇開啟之記憶體堆疊結構的電容加總，故本發明之半導體結構可有效解決位元線的電容過高而造成訊號延遲的問題。

以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並非用以限縮本發明欲保護之範圍。

第一實施例

請參照第1圖，其繪示依照本發明一實施例之改善位元線電容之半導體結構100的俯視示意圖。以4條依序排列的位元線BL1～BL4為例，記憶體堆疊結構110位於第一階梯接觸結構121與第二階梯接觸結構122之間，記憶體堆疊結構110例如為三維反及閘（NAND）快閃記憶體，其具有多層記憶體平面，例如按照由下往上的順序依序排列，而第一位元線BL1經由第一階梯接觸結構121連接至第一層記憶體平面，第二位元線BL2經由第一階梯接觸結構121連接至第二層記憶體平面，依此類推。同樣地，不同的位元線BL1～BL4例如經由第二階梯接觸結構122連接至不同的記憶體平面。在一實施例中，第一階梯接觸結構121與第二階梯接觸結構122例如分別連接相同記憶體平面但交錯排列的第一導電條紋（奇數列）與第二導電條紋（偶數列），第一導電條紋與第二導電條紋構成指狀交叉排列之導電條紋組。

有關記憶體堆疊結構110、階梯接觸結構121～122以及導電條紋的細部結構的介紹，請一併參照本案發明人於2011年1月18日申請之我國專利第100101846號之「半導體結構及其製造方法」以及2010年10月11日申請之我國專利第100136822號之「改良位元線電容單一性之3D陣列記憶體結構」。

在本實施例中，為了控制位元線BL1～BL4的電容，係在第一階梯接觸結構121的上方及第二階梯接觸結構122的上方分別形成第一組電晶體結構BLT1、第二組電晶體BLT2以及分別連接電晶體結構之閘極的第一導電線131、第二導電線132。導電線輸入一電壓，用以選擇性開啟或關閉第一組及第二組電晶體結構BLT1、BLT2之一，以控制位元線BL1～BL4之電容。

請參照第2圖，其繪示第1圖之階梯接觸結構121沿著I-I線的剖面示意圖。以一基底111上例如形成四層導電平面120a與四層絕緣平面120b交錯排列的階梯接觸結構120為例，各個位元線BL1～BL4藉由依序形成於各個導電平面120a上的導電插塞PG1～PG4與不同導電平面120a電性連接，因此各個位元線BL1～BL4之電容係由不同導電平面120a間的電容組合而成。導電平面120a之材質例如是多晶矽或金屬。此外，絕緣平面120b之材質例如是氧化矽或氮氧化矽。導電插塞PG1～PG4之材質例如是多晶矽或鎢。

在一實施例中，電晶體結構BLT形成於階梯接觸結構120的上方，其包括一第一絕緣層125、一閘極層126、一第二絕緣層127、一位於貫穿孔PH內壁上的閘絕緣層123以及一藉由閘絕緣層123與閘極層126隔絕之一半導體層124。如第2圖所示之四個貫穿孔PH，各個貫穿孔PH貫穿第一絕緣層125、閘極層126以及第二絕緣層127，而半導體層124位於貫穿孔PH中，且半導體層124鄰近於第二絕緣層127之一端具有一摻雜區S/D，以做為電晶體結構BLT之源極區或汲極區。第一絕緣層125與第二絕緣層127之材質例如是氧化矽或氮氧化矽，閘極層126之材質例如是摻雜多晶矽或金屬。此外，閘絕緣層123之材質例如是氧化矽，摻雜區S/D例如為n型導電型之重摻雜區，其深度可大於第二絕緣層127的厚度，以得到較大的視窗。

在第2圖中，半導體層124例如為一未摻雜之襯層，其與一覆蓋半導體層124之第三絕緣層128形成於貫穿孔PH中，以降低半導體層124的阻值，進而改善電晶體之啟始電壓。第三絕緣層128之材質例如是氮化矽。第三絕緣層128沈積於貫穿孔PH中的厚度較佳為大於或等於閘極層126與第二絕緣層127的總厚度。

此外，請參照第3圖之電晶體結構BLT-1，其上方更可包括一遮罩層129以及一層間介電層130。遮罩層129選擇性地覆蓋於第二絕緣層127上，而層間介電層130覆蓋於遮罩層129上。此外，一導電插塞PG-1貫穿遮罩層129、層間介電層130以及第二絕緣層127而形成於閘極層126上，以使形成於層間介電層130上之導電線131或132可經由導電插塞PG-1而連接至閘極層126，以控制閘極層126之電壓。另外，一導電插塞PG-2貫穿遮罩層129以及層間介電層130而形成於電晶體結構BLT-1上，以使位元線BL1～BL4其中之一可經由導電插塞PG-2而連接至該電晶體結構BLT-1。

在一實施例中，由於電晶體結構BLT形成於各個位元線BL1～BL4通往不同導電平面120a所經過之一水平區塊HB中，也就是第2圖中以虛線標示之區塊中，並以環繞水平區塊周圍之閘極層126來控制通過位元線BL1～BL4之電流，因此可藉由上述之金屬氧化物半導體（MOS）電晶體結構BLT來做為各個位元線BL1～BL4之開關元件，進而控制位元線BL1～BL4之電容。

請參照第4圖，進一步繪示位於階梯接觸結構120相對兩側的二組SSL閘極結構112、二組來源線114以及多數條導電條紋116。每一個階梯接觸結構120可藉由類似第2圖中依序形成於各個導電平面120a上的導電插塞PG1～PG4的導電插塞PG與多條導電條紋116（例如8條）電性連接。此外，導電線118橫向配置於各個階梯接觸結構120的上方，且導電線118可藉由如第3圖所示之導電插塞PG-1而連接至閘極層126。

請參照第5A及5B圖，其繪示第1圖之位元線加入電晶體結構之前與之後的等效電容示意圖。在第5A圖中，由於未加入電晶體結構BLT-1及BLT-2，位元線BL的電容C=C1+C2，其中電容C1為第一階梯接觸結構121中不同導電平面120a間的電容組合而成，而電容C2為第二階梯接觸結構122中不同導電平面120a間的電容組合而成。在第5B圖中，加入電晶體結構BLT1及BLT2後，位元線BL的電容C可經由電晶體結構開啟或關閉來控制。當選擇開啟電晶體BLT-1時，位元線BL的電容C為C1，而當選擇開啟電晶體BLT-2時，位元線BL的電容C為C2。因此，本發明利用上述之結構，可有效解決位元線BL的電容過高而造成訊號延遲的問題。

請參照第6A～6G圖，其進一步繪示第2圖中一電晶體結構BLT的製作方法。在第6A圖中，依序形成一第一絕緣層125、一閘極層126以及一第二絕緣層127於階梯接觸結構120的上方。在第6B圖中，形成一貫穿孔PH。貫穿孔PH內形成有一襯層LN以及一導體CO。在第6C圖中，形成一閘絕緣層123於貫穿孔PH的內壁上。在第6D圖中，形成一半導體層124於貫穿孔PH中，且半導體層124藉由閘絕緣層123與閘極層126電性隔絕。在第6E圖中，以離子植入方式形成一摻雜區S/D於半導體層124鄰近於第二絕緣層127之一端。此外，在第6E圖中，還可填入一第三絕緣層128於貫穿孔PH中，如此電晶體結構BLT大致完成。在第6F圖中，可選擇性地形成一遮罩層129於第二絕緣層127上，之後形成一層間介電層130於遮罩層129上。在第6G圖中，形成一導電插塞PG-1貫穿遮罩層129、層間介電層130以及第二絕緣層127。形成一導電插塞PG-2貫穿遮罩層129以及層間介電層130。最後之結構如第3圖所示，在此不再贅述。

第二實施例

請參照第7圖，其繪示依照本發明另一實施例之改善位元線電容之半導體結構101的示意圖。上述第一實施例係在階梯接觸結構120的上方形成一組電晶體結構BLT，而本實施例係在階梯接觸結構121(122’)的一側形成一組電晶體結構BLT1’(BLT2’)以及一連接電晶體結構BLT1’(BLT2’)之閘極的導電線131’(132’)，導電線輸入一電壓，用以選擇性開啟或關閉電晶體結構BLT1’(BLT2’)。有關位元線BL1～BL4(BL1’～BL4’)、第一階梯接觸結構121(121’)、第二階梯接觸結構122(122’)以及記憶體堆疊結構110(110’)的說明，如第一實施例所述，在此不再贅述。

請參照第8圖，第一階梯接觸結構121具有交錯排列的多層導電平面120a與多層絕緣平面120b。此外，第二階梯接觸結構122’與第三階梯接觸結構143也具有與第一階梯接觸結構121相同層數的導電平面120a與絕緣平面120b。第三階梯接觸結構143位於第一組電晶體結構BLT1’與第二組電晶體結構BLT2’之間。

在第7及8圖中，第一組電晶體結構BLT1’經由第一階梯接觸結構121連接至第一記憶體堆疊結構110以及第一區域位元線BL1～BL4，而第二組電晶體結構BLT2’經由第二階梯接觸結構122’連接至第二記憶體堆疊結構110’以及第二區域位元線BL1’～BL4’。此外，四條主位元線MBL經由多個導電插塞PG’及第三階梯接觸結構143分別連接第一組電晶體結構BLT1’以及第二組電晶體結構BLT2，並藉由連接第一組電晶體結構BLT1’之一第一導電線131’以及連接第二組電晶體結構BLT2’之一第二導電線132’，以選擇開啟或關閉電晶體。

請參照第9圖，其繪示第7圖之電晶體結構沿著V-V線的剖面示意圖。以四層半導體層140a與四層絕緣層140b交錯排列所形成的四個堆疊結構140為例，閘絕緣層141形成於各個堆疊結構140之周圍，且閘極層142形成於閘絕緣層141上，以形成16個以閘極層142控制的電晶體結構。在第7圖中，當各個位元線BL1～BL4藉由依序形成於各個導電平面120a上的導電插塞PG1～PG4與不同導電平面120a電性連接時，導電平面120a再與第9圖之電晶體結構BLT’中位於同一層的半導體層140a連接。絕緣層140 b的材質例如是氧化矽或氮氧化矽，閘極層142之材質例如是摻雜多晶矽或金屬。此外，閘絕緣層141之材質例如是氧化矽，半導體層140a例如為未摻雜之多晶矽層，其可藉由離子植入形成一摻雜區，以做為電晶體結構BLT’之源極區或汲極區。

在一實施例中，由於電晶體結構BLT’形成於各個主位元線MBL通往不同導電平面120a所經過之一垂直區塊VB中，也就是第7圖中以虛線標示之區塊中，並以環繞於垂直區塊VB周圍之閘極層142控制通過主位元線MBL之電流，因此可藉由上述之金屬氧化物半導體（MOS）電晶體結構BLT’來做為各個主位元線MBL之開關元件，進而控制主位元線MBL之電容。

請參照第10A及10B圖，其繪示第7圖之位元線加入電晶體結構之前與之後的等效電容示意圖。在第10A圖中，由於未加入電晶體結構BLT-1’及BLT-2’，位元線BL的電容C=C1+C2+C3+C4，其中電容C1及C2為第一記憶體結構110之第一與第二階梯接觸結構中不同導電平面120a間的電容組合而成，而電容C3及C4為第二記憶體結構110’中第一與第二階梯接觸結構中不同導電平面120a間的電容組合而成。在第10B圖中，加入電晶體結構BLT-1’及BLT-2’以及主位元線MBL後，主位元線MBL的電容C’可經由電晶體開啟或關閉來控制。當選擇開啟電晶體結構BLT-1’時，主位元線MBL的電容C’為C1+C2，而當選擇開啟電晶體結構BLT-2’時，主位元線MBL的電容C’為C3+C4。因此，本發明利用上述之結構，可有效解決習知位元線BL的電容過高而造成訊號延遲的問題。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、100’．．．半導體結構

110、110’．．．記憶體堆疊結構

111．．．基底

112．．．SSL閘極結構

114．．．來源線

116．．．導電條紋

118．．．導電線

120、121、122、121’、122’．．．階梯接觸結構

120a．．．導電平面

120b．．．絕緣平面

131、132、131’、132’．．．導電線

BL1~BL4、BL1’~BL4’．．．位元線

BLT、BLT1、BLT2、BLT-1、BLT-2．．．電晶體結構

HB．．．水平區塊

PG、PG1~PG4．．．導電插塞

PH．．．貫穿孔

123．．．閘絕緣層

124．．．半導體層

125．．．第一絕緣層

126．．．閘極層

127．．．第二絕緣層

128．．．第三絕緣層

129．．．遮罩層

130．．．層間介電層

S/D．．．摻雜區

PG-1、PG-2．．．導電插塞

140．．．堆疊結構

140a．．．半導體層

140b．．．絕緣層

141．．．閘絕緣層

142．．．閘極層

143．．．第三階梯接觸結構

VB．．．垂直區塊

MBL．．．主位元線

BLT’、BLT1’、BLT2’、BLT-1’、BLT-2’．．．電晶體結構

LN．．．襯層

CO．．．導體

第1圖繪示依照本發明一實施例之改善位元線電容之半導體結構的俯視示意圖。

第2圖繪示第1圖之階梯接觸結構沿著I-I線的剖面示意圖。

第3圖繪示位於電晶體結構上方的結構示意圖。

第4圖進一步繪示階梯接觸結構的配置圖。

第5A及5B圖繪示第1圖之位元線加入電晶體結構之前與之後的等效電容示意圖。

第6A～6G圖進一步繪示第2圖中一電晶體結構的製作方法。

第7圖繪示依照本發明另一實施例之改善位元線電容之半導體結構的俯視示意圖。

第8圖進一步繪示第7圖中階梯接觸結構與電晶體結構的立體圖。

第9圖繪示第7圖之電晶體結構沿著V-V線的剖面示意圖。

第10A及10B圖繪示第7圖之位元線加入電晶體結構之前與之後的等效電容示意圖。

100．．．半導體結構

110．．．記憶體堆疊結構

121、122．．．階梯接觸結構

131、132．．．導電線

BL1~BL4．．．位元線

BLT1、BLT2．．．電晶體結構

HB．．．水平區塊

PG．．．導電插塞

Claims (12)

1. 一種改善位元線電容之半導體結構，其包括：
   一基底；
   一記憶體堆疊結構，形成於該基底上；
   複數條位元線，橫跨於該記憶體堆疊結構上；
   一第一階梯接觸結構，形成於該基底上，該第一階梯接觸結構包括交錯堆疊之多層導電平面以及多層絕緣平面，該些導電平面藉由該些絕緣平面分開，用以分層連接多條位元線至該記憶體堆疊結構；
   一第一組電晶體結構，形成於該些位元線通往該些導電平面所經過之一第一區塊中，該第一組電晶體結構具有一環繞該第一區塊周圍之第一閘極；以及
   一第一導電線，連接該第一閘極，以控制該第一閘極之電壓。
2. 如申請專利範圍第1項所述之半導體結構，其中該些電晶體結構包括形成於該第一階梯接觸結構上方之一第一絕緣層、一閘極層、一第二絕緣層、一位於一貫穿孔內壁上的閘絕緣層以及一藉由該閘絕緣層與該閘極層隔絕之一半導體層，該貫穿孔貫穿該第一絕緣層、該閘極層以及該第二絕緣層，該半導體層位於該貫穿孔中，且該半導體層鄰近於該第二絕緣層之一端具有一摻雜區，以做為該電晶體結構之源極區或汲極區，其中該些電晶體結構上方更包括一遮罩層，覆蓋於該第二絕緣層上。
3. 如申請專利範圍第2項所述之半導體結構，更包括一形成於該貫穿孔中且覆蓋該半導體層之第三絕緣層。
4. 如申請專利範圍第2項所述之半導體結構，更包括：
   一層間介電層，覆蓋於該遮罩層上；以及
   一導電插塞，該導電插塞貫穿該遮罩層以及該層間介電層而形成於該電晶體結構上。
5. 如申請專利範圍第4項所述之半導體結構，更包括另一導電插塞，該另一導電插塞貫穿該遮罩層、該層間介電層以及該第二絕緣層而形成於該閘極層上。
6. 如申請專利範圍第2項所述之半導體結構，其中該閘絕緣層之材質包括氧化矽，該閘極層為摻雜多晶矽層。
7. 如申請專利範圍第1項所述之半導體結構，更包括：
   一第二階梯接觸結構，形成於該基底上，用以分層連接該些位元線至該記憶體堆疊結構；
   一第二組電晶體結構，形成於該些位元線通往該第二階梯接觸結構所經過之一第二區塊中，該第二組電晶體結構具有一環繞該第二區塊周圍之第二閘極；以及
   一第二導電線，連接該第二閘極，以控制該第二閘極之電壓。
8. 一種改善位元線電容之半導體結構，其包括：
   一基底；
   一第一記憶體堆疊結構，形成於該基底上；
   複數條第一區域位元線及主位元線，橫跨於該第一記憶體堆疊結構上；
   一第一階梯接觸結構，形成於該基底上，該第一階梯接觸結構包括交錯堆疊之多層導電平面以及多層絕緣平面，該些導電平面藉由該些絕緣平面分開，用以分層連接該些位元線至該第一記憶體堆疊結構；
   一第一組電晶體結構，形成於該些主位元線通往該些導電平面所經過之一第一區塊中，該第一組電晶體結構具有一環繞該第一區塊周圍之第一閘極；以及
   一第一導電線，連接該第一閘極，以控制該第一閘極之電壓。
9. 如申請專利範圍第8項所述之半導體結構，其中該第一組電晶體結構包括一由多層半導體層以及多層絕緣層交錯排列所組成之堆疊結構、一閘絕緣層以及一閘極層，該閘絕緣層形成於該堆疊結構上，該閘極層形成於該閘絕緣層上，該些半導體層具有一摻雜區，以做為該第一組電晶體結構之源極區或汲極區。
10. 如申請專利範圍第9項所述之半導體結構，其中該閘絕緣層之材質包括氧化矽，該閘極層為摻雜多晶矽層。
11. 如申請專利範圍第8項所述之半導體結構，更包括：
    一第二階梯接觸結構，形成於該基底上，用以分層連接第二區域位元線至一第二記憶體堆疊結構；
    一第二組電晶體結構，形成於該些主位元線通往該第二階梯接觸結構所經過之一第二區塊中，該第二組電晶體結構具有一環繞該第二區塊周圍之第二閘極；以及
    一第二導電線，連接該第二閘極，以控制該第二閘極之電壓。
12. 如申請專利範圍第11項所述之半導體結構，更包括：
    一第三階梯接觸結構，位於該第一組電晶體結構與該第二組電晶體結構之間，用以分層連接該些主位元線至該第一組電晶體結構與該第二組電晶體結構。