TWI550696B

TWI550696B - 三維堆疊半導體結構之製造方法及其製得之結構

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Publication number: TWI550696B
Application number: TW103116456A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-05-09
Filing date: 2014-05-09
Publication date: 2016-09-21
Also published as: TW201543550A

Description

三維堆疊半導體結構之製造方法及其製得之結構

本發明是有關於一種三維堆疊半導體結構之製造方法及其製得之結構，且特別是有關於一種具有介電支撐體(dielectric support)於複合層柱體(multi-layered pillars)間之三維堆疊半導體結構及其製造方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。然而，傳統的三維堆疊記憶體結構仍有一些問題需要被解決。

以傳統方法製作的三維堆疊記憶體結構，當寬深比(aspect ratio)越大，其堆疊柱體經常出現易彎曲甚至倒塌的問題。第1圖係為一傳統三維堆疊記憶體結構中產生彎曲柱體之立體示意圖。已有相關研究指出柱體結構的變形與柱體的高度H和寬度L有關。第1圖中，γ是表面張力，E是楊氏模數(Young modulus)，δ是結構變形，其中。因此，若三維堆疊半導體結構的柱體既高且窄，將容易彎曲變形，甚至倒塌。

再者，三維堆疊半導體結構的複合層柱體是氧化層-多晶矽層(O-P)交替而成之柱體，會出現應力不平衡的情況，在後續製程過程中容易倒塌或變形。而且氧化層是介電層，而多晶矽是導電層，材料特性不同，因此O-P複合層柱體的垂直側壁會形成一鋸齒形輪廓(zig-zag profile)，可能會對三維堆疊半導體結構之電性產生影響。

本發明係有關於一種三維堆疊半導體結構之製造方法及其製得之結構。根據實施例之製造方法，包括複數個第一介電層和第二介電層交替堆疊而成之一複合層係先形成於基板上，之後再進行圖案化和導體置換。實施例之製造方法解決了傳統堆疊半導體結構常發生的複合層柱體產生彎曲和/或倒塌的問題。據實施例之結構，一介電支撐體Sd係形成於兩複合層柱體之間可加強整體結構之強度，並提供了結構有自對準輪廓和良好的電子特性可靠度。

根據一實施例，係提出一種三維堆疊半導體結構之製造方法，包括：形成一複合層於一基板上，該複合層包括複數個第一介電層和複數個第二介電層交替堆疊而成；圖案化複合層以形成複數個第一圖案化堆疊和複數個間距於第一圖案化堆疊之間，第一圖案化堆疊其中之一具有一寬度F0，間距其中之一具有一寬度Fs，寬度F0係等於或大於2倍的寬度Fs(一實施例中，寬度F0等於3倍的寬度Fs)；移除第一圖案化堆疊其中之一的部份第二介電層，以於第一圖案化堆疊中形成複數個第一空腔(first cavities)；和填充第一導體於第一圖案化堆疊之第一空腔內。

根據實施例，係提出一種三維堆疊半導體結構至少包括：複數個第一圖案化堆疊形成於一基板上以及複數個間距於第一圖案化堆疊之間，和一接墊區域位於第一圖案化堆疊之外第一圖案化堆疊其中之一係包括兩複合層柱體(multi-layered pillars)和一介電支撐體(dielectric support)夾置於複合層柱體之間。接墊區域係電性連接至複合層柱體。複合層柱體其中之一係包括第一介電層和第一導體交替堆疊而成。介電支撐體包括第一介電層和第二介電層交替堆疊而成。其中，第一圖案化堆疊係沿一第一方向延伸，接墊區域係沿一第二方向延伸，第二方向係與第一方向垂直。

根據一實施例，再提出一種三維堆疊半導體結構之製造方法，包括：形成一複合層(a multi-layer)於一基板上，該複合層包括複數個第一介電層(first dielectric layers)和複數個第二介電層(second dielectric layers)交替堆疊而成，其中該些第一介電層係為複數個具有壓縮應力之氧化層，該些第二介電層係為複數個具有伸張應力之氮化層；圖案化該複合層以形成複數個第一圖案化堆疊(first patterned stacks)和複數個間距(spaces)於該些第一圖案化堆疊之間，該些第一圖案化堆疊其中之一具有一寬度F0，該些間距其中之一具有一寬度Fs，該寬度F0係等於或大於2倍的該寬度Fs；移除該些第一圖案化堆疊其中之一的部份該些第二介電層，以於該第一圖案化堆疊中形成複數個第一空腔(first cavities)，該些第二介電層剩餘部份和該些第一介電層係構成一介電支撐體(a dielectric support)，該介電支撐體係具有一寬度F1；和填充第一導體(first conductors)於該第一圖案化堆疊之該些第一空腔內。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧基板

211、211B、211T‧‧‧第一介電層

221、221B、221T‧‧‧第二介電層

21M-1‧‧‧第一圖案化堆疊

23‧‧‧間距

241‧‧‧第一空腔

242‧‧‧第二空腔

25‧‧‧導電層

25L‧‧‧導電內襯

251‧‧‧第一導體

251s‧‧‧第一導體之側壁

21M-2‧‧‧第二圖案化堆疊

252‧‧‧第二導體

252s‧‧‧第二導體之側壁

31‧‧‧第一絕緣層

32‧‧‧接墊區域

33‧‧‧溝渠

35‧‧‧第二絕緣層

Sd‧‧‧介電支撐體

F1‧‧‧介電支撐體之寬度

F0‧‧‧第一圖案化堆疊之寬度

Fs‧‧‧間距之寬度

P1、P1’‧‧‧第一柱體

P2‧‧‧第二柱體

Pm‧‧‧複合層柱體

a1~a5、a1~a8、b1~b5‧‧‧位置點

WL‧‧‧字元線

BL‧‧‧位元線

SSL‧‧‧串列選擇線

GSL‧‧‧接地選擇線

H‧‧‧高度

L‧‧‧寬度

γ‧‧‧表面張力

E‧‧‧楊氏模數

δ‧‧‧結構變形

第1圖係為一傳統三維堆疊記憶體結構中產生彎曲柱體之立體示意圖。

第2A~6A圖和第2B~6B圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。

第7A圖和第7B圖係繪示依本發明一實施例之製造方法製作之具有電荷捕捉層和位元線的三維堆疊半導體結構之示意圖。

第8A~12A圖和第8B~12B圖係繪示本發明一實施例之具接墊區域之三維堆疊半導體結構的製造方法。

第13圖係繪示依本發明實施例製作之其中一種三維堆疊半導體結構之示意圖。

在此揭露內容之實施例中，係提出三維堆疊半導體結構之製造方法及其製得之結構。實施例提出之三維堆疊半導體結構之製造方法，一複合層(a multi-layer)包括複數個第一介電層和複數個第二介電層交替堆疊而形成於一基板上，接著圖案化複合層以形成複數個第一圖案化堆疊(first patterned stacks)和複數個間距(spaces)於該些第一圖案化堆疊之間。實施例中，第一介電層係為具有壓縮應力(compressive stress)之壓縮層(compressive layers)，第二介電層係為具有伸張應力(tensile stress)之伸張層(tensile layers)。然後移除第一圖案化堆疊其中之一的部份第二介電層，並以導體取代移除部份。以實施例之製造方法製得之三維堆疊半導體結構，係具有多個圖案化堆疊和間距於該些圖案化堆疊之間，且每一圖案化堆疊包括一介電支撐體(dielectric support)夾置於兩複合層柱體(multi-layered pillars)之間。

實施例之製造方法解決了傳統三維堆疊記憶體結構及其製程中經常出現的容易彎曲和/或倒塌的問題。再者，實施例之製造方法提供了一個自對準程序(self-aligned process)，而可製得具垂直側壁之複合層柱體。實施例之製造方法特別適合應用在製作三維堆疊記憶體結構中其圖案化堆疊體是包括高且窄的複合層柱體。由於兩複合層柱體之間的介電支撐體提供了良好的物理性支撐，實施例所製得的三維堆疊記憶體係具有穩固的結構。再者，實施例所製得的三維堆疊記憶體亦具有自對準輪廓(self-aligned profile)和可靠度(reliability)良好的電子特性。

此揭露內容之實施例其應用十分廣泛，可應用在許多三維堆疊半導體結構之製程。舉例來說，實施例可應用，但不限制地，在三維垂直通道(vertical-channel)式之半導體元件，例如三維雙閘極垂直通道式(double gate vertical-channel，DGVC)之半導體元件和三維獨立雙閘極垂直通道式(independent double gate vertical-channel，IDGVC)半導體元件，但本揭露並不以這些應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體結構之製造方法及其相關結構。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。

再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用製程之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

第2A~6A圖和第2B~6B圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。其中，標記為A的圖示如第2A,3A,...6A圖係繪示實施例之三維堆疊半導體結構之上視圖。標記為B的圖示如第2B,3B,...6B圖係分別為沿著如第2A圖之剖面線AA位置之剖面圖。其中，剖面線AA位置係對應於圖案化堆疊和其間之間距的區域。

如第2A圖和第2B圖所示，形成一複合層(a multi-layer)21於一基板20上，複合層包括複數個第一介電層211、211B(即第一介電層之一底層)、211T(即第一介電層之一頂層)，和複數個第二介電層221、221B(即第二介電層之一底層)、221T(即第二介電層之一頂層)交替堆疊而成。

實施例中，第一介電層211、211B、211T係為具有壓縮應力(compressive stress)之壓縮層，第二介電層221、221B、221T係為具有伸張應力(tensile stress)之伸張層。一實施例中，第一介電層211、211B、211T係為複數個氧化層，而第二介電層221、221B、221T係為複數個氮化層。

如第3A圖和第3B圖所示，對複合層21進行圖案化以形成複數個第一圖案化堆疊(first patterned stacks)21M-1和複數個間距23垂直地形成於該些第一圖案化堆疊21M-1之間，其中兩相鄰第一圖案化堆疊21M-1之間具有一間距23。一實施例中，這些間距23係暴露出之第一介電層之一底層211B。再者，第3A圖和第3B圖中係標示出5個位置點a1、a2、a3、a4、a5，以清楚說明第一圖案化堆疊21M-1和間距23的相關位置。

根據實施例，第一圖案化堆疊21M-1其中一者係具有一寬度F0，而間距23其中一者係具有一寬度Fs，且寬度F0係大於寬度Fs。一實施例中，寬度F0係等於或大於2倍的寬度Fs。一實施例中，寬度F0係等於3倍的寬度Fs。

如第4A圖和第4B圖所示，移除第一圖案化堆疊21M-1中部份的第二介電層221、221B、221T，以於第一圖案化堆疊21M-1中形成複數個第一空腔(first cavities)241。根據實施例，在移除部份的第二介電層221、221B、221T後，第一圖案化堆疊21M-1中第二介電層剩餘的部份和第一介電層係構成一介電支撐體Sd，且介電支撐體Sd係具有一寬度F1。其中，寬度F1可以大於、等於或小於寬度Fs。一實施例中，寬度F1是在1/4 Fs~Fs的範圍之間。一實施例中，寬度F1係等於寬度Fs。再者，一實施例中，介電支撐體Sd係實質上對應於第一圖案化堆疊 21M-1之中心處。

一實施例中，第一圖案化堆疊21M-1中的第二介電層221、221B、221係為氮化層，且可以利用浸置在熱磷酸溶液(H3PO4)中的方式而部分地去除氮化層，使剩餘的氮化物達到寬度F1。實際應用時，熱磷酸溶液的浸置時間可以根據使用的熱磷酸溶液之濃度以及製程所需之剩餘第二介電層寬度F1而決定。

在部份地移除第一圖案化堆疊21M-1之第二介電層221、221B、221T後，係進行於第一空腔241內填充第一導體251之步驟。第5B圖和第6B圖係繪示其中一種可應用之製作程序。

一實施例中，一導電層25(如N+或P+之重摻雜多晶矽層，P+重摻雜多晶矽較佳，以降低字元線阻值)，如一多晶矽層，係沉積在基板20上，以密封被移除的區域。如第5A圖和第5B圖所示，導電層25係填滿第一圖案化堆疊21M-1之第一空腔241並形成一導電內襯(conductive liner)25L於間距23處。之後，圖案化導電層25以移除間距23之導電內襯25L(且位於第一介電層之一頂層211T上方的導電層25亦一併移除)，因而形成第一導體251於第一空腔241內，如第6A圖和第6B圖所示。一實施例中，導電層25係以化學乾式蝕刻(chemical dry etching，CDE)進行圖案化，以回拉(pull back)導體之側壁。第6B圖顯示第一導體251之側壁251s係與第一圖案化堆疊21M-1的邊緣實質上地齊平。再者，第6A圖和第6B圖中係標示出8個位置點a1~a8，以清楚說明第二介電層、第一導體251和間距23的相關位置。

如第6B圖所示，間距23形成於第一圖案化堆疊21M-1之間，且第一圖案化堆疊21M-1其中之一係包括一介電支撐體Sd夾置於兩複合層柱體(multi-layered pillars)Pm之間。各複合層柱體Pm係包括複數個第一介電層211、211B、211T和複數個第一導體(如多晶矽)251交替堆疊而成。介電支撐體Sd包括複數個第一介電層211、211B、211T和複數個第二介電層221、221B、221T交替堆疊而成。

根據實施例之製造方法，一複合層包括複數個壓縮層和複數個伸張層交替堆疊於基板上，此種複合層可於形成第一圖案化堆疊21M-1之圖案化步驟中忍受應力；之後，再以導體部分地取代第一圖案化堆疊21M-1中的伸張層。實施例之製造方法不僅解決了傳統三維堆疊記憶體結構及其製程中經常出現的容易彎曲和/或倒塌的問題，也提供了一個自對準程序(self-aligned process)(例如可製得具垂直側壁之複合層柱體Pm)。實施例之製造方法特別適合應用在製作具有高且窄的複合層柱體Pm的三維堆疊記憶體結構。

在形成如第6B圖所示之複合層柱體Pm和介電支撐體Sd後，可接著形成電荷捕捉層(charge-trapping layer)和位元線。第7A圖和第7B圖係繪示依本發明一實施例之製造方法製作之具有電荷捕捉層和位元線的三維堆疊半導體結構之示意圖。其中，第7A圖係繪示實施例之半導體結構之上視圖。第7B圖係繪示沿著如第7A圖之剖面線AA位置之剖面圖。

根據一實施例，如第7A圖和第7B圖所示，一電荷捕捉層26，例如是一ONO層或ONONO層，係於間距23內形成一襯裡，且複數條位元線BL形成於第一圖案化堆疊21M-1上並沈積至該些間距23內，以與間距23內之電荷捕捉層26電性連接。如第7A圖所示，第一圖案化堆疊21M-1係沿一第一方向如y-方向延伸，位元線BL係沿一第二方向如x-方向延伸，第二方向係與第一方向垂直。第7A圖亦顯示位元線BL係彼此相隔一距離並橫跨於第一圖案化堆疊21M-1之上。

再者，位元線BL和間距23的相關結構可以根據實際應用所需而作調整和變化。例如，應用實施例於DGVC製程時，位元線BL的材料可以完全填滿間距23，如第7B圖所示。若應用實施例於IDGVC製程時，位元線BL的材料可部分填滿間距23，例如在間距23裡沈積為一導電襯裡而使中間產生一孔洞。本揭露對此並不僅限於如圖示之應用態樣。

在形成如第7B圖所示之位元線BL後，可接續製作接墊區域(pad region)之字元線(WL)。第8A~12A圖和第8B~12B圖係繪示本發明一實施例之具接墊區域之三維堆疊半導體結構的製造方法。其中，標記為A的圖示如第8A~12A圖係繪示實施例之三維堆疊半導體結構之上視圖。標記為B的圖示如第8B~12B圖係分別為沿著如第8A圖之剖面線BB位置之剖面圖。再者，第8A圖和第8B圖中係標示出5個位置點b1~b5，以清楚指出第二圖案化堆疊21M-2和接墊區域32的相關位置。

一實施例中，係覆蓋一第一絕緣層31於基板20之一陣列區域(包括位元線)。第一絕緣層31例如是一氧化層。如第8A圖和第8B圖所示，接墊區域32係位於第一圖案化堆疊21M-1之外。於接墊區域32形成一溝渠(trench)33，以形成兩第二圖案化堆疊(second patterned stacks)21M-2分別鄰近溝渠33兩側，且溝渠33係沿著第二方向如x-方向延伸。

一實施例中，各第二圖案化堆疊21M-2係包括一第一柱體(first pillar)P1和一第二柱體(second pillar)P2，如第8B圖所示。第一柱體P1包括交替堆疊的第一介電層(如氧化層，211、211B、211T)和第二介電層(如氮化層，221、221B、221T)，且溝渠33係暴露出之第一介電層之一底層211B。其中第二圖案化堆疊21M-2的第一柱體P1係鄰近溝渠33。第二柱體P2包括交替堆疊的第一介電層(如氧化層，211、211B、211T)和第一導體251。

如第9A圖和第9B圖所示，接著移除鄰近溝渠33的第二圖案化堆疊21M-2之第一柱體P1的第二介電層(如氮化層，221、221B、221T)，以於第二圖案化堆疊21M-2中形成複數個第二空腔(second cavities)242。類似的，第二介電層221、221B、221T(如氮化矽)可利用浸置在熱磷酸溶液中的方式去除，因而暴露出第二柱體P2的第一導體251。

如第10A圖和第10B圖所示，於第二圖案化堆疊21M-2之第二空腔242處填滿第二導體252，其中第二導體252之側壁252s係實質上與第二圖案化堆疊21M-2之邊緣齊平。類似的，一導體層可沈積以密封第二空腔242處，之後以反應性離子蝕刻(RIE)或化學乾式蝕刻(chemical dry etching，CDE)回拉以形成如第10B圖所示之結構。

一實施例中，第二導體252的材料係包括金屬(如TiN/W)或多晶矽(如重摻雜之多晶矽)。第二導體252的材料可根據應用時之實際需求而決定；例如對BSONOS元件，第二導體252可以是P+多晶矽。再者，第二柱體P2的第一導體251和第一柱體P1’的第二導體252可以是相同材料；例如為擴大操作區間(operation window)，第一導體251和第二導體252可以都是P+多晶矽。

如第11A圖和第11B圖所示，沈積一第二絕緣層(second insulating layer)35於接墊區域32之溝渠33處以封閉溝渠33。一實施例中，第二絕緣層35例如是氧化層。一實施例中，第二絕緣層35和第一絕緣層31包括相同材料。

根據上述，已製作實施例之複合層柱體Pm、介電支撐體Sd(如第6B圖所示)和位元線BL(如第7B圖所示)。再者，第11B圖例如是串列選擇線(SSL)結構之剖面示意圖；串列選擇線結構例如是具有第一介電層之頂層211T和第二介電層之頂層221T。根據一實施例，於字元線的接墊區域32係沒有串列選擇線；即移除接墊區域32的一上部，此上部包括：第一柱體P1’和第二柱體P2之第一介電層的一頂層211T，和第二柱體P2之第一導體251的一頂部導體(top conductor)，以及第一柱體P1之第二導體252的另一頂部導體。

第13圖係繪示依本發明實施例製作之其中一種三維堆疊半導體結構之示意圖。一三維堆疊半導體結構至少包括多個第一圖案化堆疊21M-1形成於一基板上以及多個間距23於第一圖案化堆疊21M-1之間，以及一接墊區域32位於第一圖案化堆疊21M-1之外，且接墊區域32係電性連接至第一圖案化堆疊21M-1之複合層柱體Pm。各第一圖案化堆疊21M-1係包括兩複合層柱體Pm和一介電支撐體Sd夾置於複合層柱體Pm之間。請同時參照第6B圖，其繪示關於複合層柱體Pm和介電支撐體之剖面圖。各複合層柱體Pm包括第一介電層211、211B、211T和第一導體251(如多晶矽)交替堆疊而成。介電支撐體Sd包括第一介電層211、211B、211T和第二介電層221、221B、221T交替堆疊而成。如第13圖所示，第一圖案化堆疊21M-1係沿第一方向(y-方向)延伸，接墊區域32係沿第二方向(x-方向)延伸，第二方向係與第一方向垂直。再者，位於接墊區域32之溝渠33係填充有第二絕緣層35並圍繞有第二導體252。其餘細節和其它相關元件係如前述，在此不再贅述。

根據如第13圖所示之結構，第一圖案化堆疊21M-1中，介電支撐體Sd係提供兩鄰接之複合層柱體Pm一物理性的支撐，因而加強整體結構的穩固性。因此，根據實施例之製造方法所製得之三維堆疊記憶體結構係具有穩固的結構，且不容易彎曲和/或倒塌，特別適合應用在具有高窄複合層柱體之三維堆疊記憶體結構之製法。

根據上述實施例，包括複數個第一介電層和複數個第二介電層交替堆疊之一複合層係形成於基板上，接著圖案化複合層以形成複數個第一圖案化堆疊和複數個間距於第一圖案化堆疊之間。實施例中，第一介電層係為具有壓縮應力之壓縮層，第二介電層係為具有伸張應力之伸張層。之後移除第一圖案化堆疊其中之一的部份第二介電層，並以導體取代移除部份。因此實施例之製造方法解決了傳統三維堆疊記憶體結構及其製程中經常出現的容易彎曲和/或倒塌的問題。實施例之製造方法提供了一個自對準程序(self-aligned process)，而可製得具垂直側壁之複合層柱體。再者，實施例之製造方法係利用簡單步驟，無須採用耗時和昂貴的製程。再者，實施例製得之三維堆疊半導體結構係具有多個圖案化堆疊和間距於該些圖案化堆疊之間，且每一圖案化堆疊包括一介電支撐體夾置於兩複合層柱體之間，以提供物理性的支撐。因此，實施例之製造方法製得之三維堆疊半導體結構，係具有穩固的結構，自對準輪廓(self-aligned profile)和良好的電子特性可靠度(reliability)。實施例之製造方法特別適合用來形成具有又高又窄之複合層柱體的三維堆疊記憶體結構，而不會有複合層柱體產生彎曲和/或倒塌等問題。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。