KR102169865B1 - 반도체 장치 - Google Patents

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KR102169865B1
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Abstract

본 기술은 기판 상에 형성된 절연막; 상기 절연막을 관통하는 캐패시터용 제1 전극; 및 상기 절연막을 관통하고, 상기 제1 전극의 하부면보다 높게 위치된 하부면을 포함하는 캐패시터용 제2 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 캐패시터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 데이터를 저장하는 메모리 셀들이 배열되는 셀 영역과, 메모리 셀들에 구동 전압을 전달하기 위한 스위치용 트랜지스터들 및 캐패시터 등이 배열되는 주변회로 영역을 포함한다.
캐패시터는 필요한 정전용량을 얻기 위하여 반도체 소자의 일정 영역에 할당되어 직렬 또는 병렬로 연결된다. 반도체 장치의 고집적화를 위해 캐패시터가 차지하는 면적을 줄이기 위한 다양한 방법들이 모색되고 있다. 이 때, 캐패시터가 차지하는 면적을 줄이면 캐패시터의 효율이 저하될 수 있다.
본 발명의 실시 예는 좁은 면적 내에서 캐패시터의 효율을 높일 수 있는 반도체 장치에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치는 기판 상에 형성된 절연막; 상기 절연막을 관통하는 캐패시터용 제1 전극; 및 상기 절연막을 관통하고, 상기 제1 전극의 하부면보다 높게 위치된 하부면을 포함하는 캐패시터용 제2 전극을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 장치는 기판 상에 형성되며 제1 방향을 따라 형성된 하부 배선; 상기 하부 배선의 가장자리에 인접한 상기 기판 내부에 형성된 불순물 주입영역들; 상기 하부 배선을 덮도록 상기 기판 상에 형성된 제1 절연막; 상기 제1 절연막을 관통하여 상기 하부 배선에 연결되고, 상기 제1 방향 및 상기 제1 방향에 교차되는 제2 방향을 따라 배열된 기둥 형태의 캐패시터용 제1 전극들; 상기 제1 전극들을 덮도록 상기 제1 절연막 상에 형성된 제2 절연막; 및 상기 제2 절연막과 상기 제1 절연막의 일부를 관통하여 상기 제1 전극들의 하부면보다 높게 위치된 하부면을 갖고, 상기 제1 방향 및 상기 제2 방향을 따라 배열된 기둥 형태의 제2 전극들을 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 장치는 기판 상에 형성되며 제1 방향을 따라 형성된 하부 배선; 상기 하부 배선의 가장자리에 인접한 상기 기판 내부에 형성된 불순물 주입 영역들; 상기 하부 배선을 덮도록 상기 기판 상에 형성된 제1 절연막; 상기 제1 절연막을 관통하여 상기 하부 배선에 연결되고, 상기 제1 방향을 따라 연장된 라인 형태로 형성되고, 상기 제1 방향에 교차되는 제2 방향을 따라 배열된 캐패시터용 제1 전극들; 상기 제1 전극들을 덮도록 상기 제1 절연막 상에 형성된 제2 절연막; 및 상기 제2 절연막과 상기 제1 절연막의 일부를 관통하여 상기 제1 전극들의 하부면보다 높게 위치된 하부면을 갖고, 상기 캐패시터용 제1 전극들 사이에 배치된 캐패시터용 제2 전극들을 포함할 수 있다.
본 기술은 절연막을 관통하는 제1 및 제2 전극을 이용하여 캐패시터를 구성하므로 기판 내에서 캐패시터가 차지하는 면적을 줄일 수 있다.
또한, 본 기술은 절연막을 관통하는 제1 및 제2 전극의 하부면을 서로 다른 높이에 위치시킴으로써, 제1 및 제2 전극 간 거리를 줄일 수 있으므로 캐패시터의 효율을 높일 수 있다.
도 1 내지 도 3은 본 발명의 제1 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면들이다.
도 4 내지 도 6는 본 발명의 제2 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면들이다.
도 7은 본 발명의 제3 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다.
도 8은 본 발명의 제4 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다.
도 9는 본 발명의 제5 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다.
도 10 및 도 11은 본 발명의 제6 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면들이다.
도 12 내지 도 14는 본 발명의 실시 예들에 따른 반도체 장치의 셀 구조물을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하의 설명에서 캐패시터들은 반도체 장치의 주변 영역에 형성되는 것이고, 셀 구조물들은 반도체 장치의 메모리 셀 영역에 형성되는 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 장치의 캐패시터를 나타낸 사시도이다. 설명의 편의를 위해, 절연막은 도 1에 도시하지 않았다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 캐패시터는 기판(101) 상에 형성된 적어도 하나의 절연막(미도시)을 관통하는 캐패시터용 제1 전극들(121) 및 캐패시터용 제2 전극들(141)을 포함한다. 제1 전극들(121) 및 제2 전극들(141)은 절연막을 관통하는 방향(예를 들어, xyz좌표계의 z방향)을 따라 형성되므로 기판(101)의 좁은 면적 내에서 캐패시터를 구현할 수 있다.
제2 전극들(141)의 하부면은 제1 전극들(121)의 하부면보다 높은 높이에 위치되고, 제2 전극들(141)의 상부면은 제1 전극들(121)의 상부면보다 높은 높이에 위치된다. 이와 같이 본 발명의 제1 실시 예는 제1 전극들(121) 및 제2 전극들(141)을 서로 다른 높이에 위치시킴으로써, 제1 전극들(121) 및 제2 전극들(141)을 동일한 높이에 배치하였을 경우보다 제1 전극들(121)과 제2 전극들(141) 간의 이격 거리를 좁힐 수 있다.
본 발명의 제1 실시 예에 따른 제1 전극들(121) 및 제2 전극들(141)은 기판(101) 상에 형성된 하부 배선(111) 상에 배치된다. 제2 전극들(141)은 하부 배선(111)으로부터 이격되어 형성되며, 제1 전극들(121)은 하부 배선(111)의 상부까지 연장되어 하부 배선(111)에 연결된다. 이러한 하부 배선(111)은 제1 전극들(121)에 외부로부터 신호를 전달하는 역할을 할 수 있다. 하부 배선(111)은 제1 방향(예를 들어, xyz좌표계의 x방향)을 따라 연장되어 형성될 수 있다. 제1 전극들(121)과 제2 전극들(141)은 기둥형으로 형성되고 서로 이격되어 매트릭스 형태로 배열될 수 있다.
제1 전극들(121)은 그 상부에 형성된 제1 상부 배선들(151A)에 연결되고, 제2 전극들(141)은 그 상부에 형성된 제2 상부 배선들(151B)에 연결될 수 있다. 제1 상부 배선들(151A) 및 제2 상부 배선들(151B)은 교대로 배열된다. 이러한 제1 및 제2 상부 배선들(151A, 151B)을 사이에 두고 한 쌍의 제3 상부 배선들(151C)이 더 형성될 수 있다.
제1 내지 제3 상부 배선들(151A, 151B, 151C)은 동일층에 형성되어 캐패시터를 구성할 수 있다. 예를 들어, 제1 상부 배선들(151A)에는 제1 전극들(121)에 인가되는 신호와 동일한 제1 신호가 인가되고, 제2 및 제3 상부 배선들(151B, 151C)에는 제2 전극들(141)에 인가되는 신호와 동일한 제2 신호가 인가될 수 있다. 이에 따라, 제1 상부 배선들(151A)과 제2 상부 배선들(151B) 사이에 캐패시터가 형성될 수 있고, 제1 상부 배선들(151A)과 제3 상부 배선들(151C) 사이에 캐패시터가 형성될 수 있다. 제1 및 제2 상부 배선들(151A, 151B)은 교대로 배열되기 때문에 제1 및 제2 상부 배선들(151A, 151B) 사이의 캐패시터의 효율을 높일 수 있으며 기생 캡 발생을 줄일 수 있다.
상기에서, 제3 상부 배선들(151C)은 제1 및 제2 콘택 플러그들(125, 143)을 통해 기판(101) 내부에 형성된 불순물 주입 영역들(103)에 연결될 수 있다. 불순물 주입 영역들(103)은 하부 배선(111)의 가장자리에 인접한 기판(101) 내부에 p형 불순물 또는 n형 불순물을 주입하여 형성된 도전 영역들이다. 이러한 불순물 주입 영역들(103)은 제3 상부 배선들(151C)에 외부로부터의 신호를 전달하는 역할을 할 수 있다.
제1 전극들(121)은 제2 전극들(141)에 비해 낮게 형성되어 있으므로 그 상부에 연결된 제3 콘택 플러그들(145)을 경유하여 제1 상부 배선들(151A)에 연결될 수 있다.
도 2는 도 1에 도시된 캐패시터의 레이아웃을 설명하기 위한 도면이다.
도 1에서 상술한 제1 전극들(121)과 제2 전극들(141)은 하부 배선(도 1의 111)의 연장 방향인 제1 방향(예를 들어 x방향)을 따라 교대로 배열된다. 또한, 제1 전극들(121)과 제2 전극들(141)은 캐패시터의 효율을 높이기 위해 서로 어긋나게 지그재그로 배열될 수 있다.
제1 상부 배선들(151A)과 제2 상부 배선들(151B) 각각은 제1 방향에 교차되는 제2 방향(예를 들어, xyz좌표계의 y방향)을 따라 연장되어 형성된다. 이로써, 제1 상부 배선들(151A) 각각에는 그에 나란하게 배열된 제1 전극(121) 다수가 제3 콘택 플러그들(145)을 통해 공통으로 연결되고, 제2 상부 배선들(151B) 각각에는 그에 나란하게 배열된 제2 전극(141) 다수가 공통으로 연결된다.
제3 상부 배선들(151C) 각각은 제1 방향(x 방향)을 따라 연장되어 형성될 수 있다. 이에 따라, 제3 상부 배선들(151C)은 제1 상부 배선들(151A)과 캐패시터를 구성하거나, 제2 상부 배선들(151B)과 캐패시터를 구성할 수 있다.
이하, 도 3을 참조하여, 본 발명의 제1 실시 예에 따른 반도체 장치의 캐패시터 형성방법에 대해 보다 구체적으로 설명한다.
도 3은 도 2에 도시된 선 "I-I'"를 따라 절취한 단면도이다.
도 3을 참조하면, 먼저 기판(101) 상에 게이트 절연막(104) 및 하부 배선(111)을 위한 제1 도전막을 형성하고, 제1 도전막을 패터닝하여 하부 배선(111)을 형성한다. 제1 도전막 패터닝 시 게이트 절연막(104)이 식각될 수 있다.
이 후, 하부 배선(111)을 베리어로 기판(101) 내부에 불순물을 주입하여 불순물 주입영역들(103)을 형성한다. 이어서, 하부 배선(111) 및 불순물 주입 영역들을 덮도록 기판(101) 상에 제1 절연막(115)을 형성한다.
제1 절연막(115) 형성 후, 제1 콘택 플러그들(125) 및 제1 전극들(121)이 형성될 영역을 노출시키는 제1 마스크(미도시)를 형성하고, 제1 마스크를 식각 베리어로 이용한 식각 공정으로 제1 절연막(115)을 식각하여 제1 콘택홀들과, 제1 전극홀들을 형성한다. 제1 콘택홀들은 제1 콘택 플러그들(125)이 형성될 영역에 형성되고, 제1 전극홀들은 제1 전극들(121)이 형성될 영역에 형성된다. 이 후, 제1 콘택홀들과 제1 전극홀들을 제2 도전막으로 채우고 제1 마스크를 제거한다. 이로써, 제1 콘택 플러그들(125) 및 제1 전극들(121)이 형성된다.
이어서, 제1 콘택 플러그들(125) 및 제1 전극들(121)을 덮도록 제1 절연막(115) 상에 제2 절연막(135)을 형성한다. 이 후, 제2 콘택 플러그들(143), 제3 콘택 플러그들(145) 및 제2 전극들(141)이 형성될 영역을 노출시키는 제2 마스크(미도시)를 형성하고, 제2 마스크를 식각 베리어로 이용한 식각 공정으로 제2 절연막(135) 및 제1 절연막(115) 중 적어도 어느 하나를 식각한다. 이로써, 제2 콘택 플러그들(143)이 형성될 영역에 제2 콘택홀들이 형성되고, 제3 콘택 플러그들(145)이 형성될 영역에 제3 콘택홀들이 형성되고, 제2 전극들(141)이 형성될 영역에 제2 전극홀들이 형성된다. 이 후, 제2 콘택홀들, 제3 콘택홀들, 및 제2 전극홀들을 제3 도전막으로 채우고 제2 마스크를 제거한다. 이로써, 제2 콘택 플러그들(143), 제3 콘택 플러그들(145) 및 제2 전극들(141)이 형성된다.
제2 전극홀들은 제1 전극홀들 사이에 배치된다. 이러한 제2 전극홀들의 바닥면은 제1 전극홀들의 바닥면보다 높은 높이에 위치된다. 즉, 제2 전극홀들이 제1 절연막(115)을 관통하는 깊이는 제1 전극홀들이 제1 절연막(115)을 관통하는 깊이보다 작다. 제2 전극홀들의 깊이가 제1 전극홀들의 깊이에 가까워질수록, 제2 전극홀들을 형성하기 위한 식각 공정 진행시 제2 전극홀들 측벽 방향으로의 제1 절연막(115)의 식각량이 커진다. 따라서, 제2 전극홀들의 깊이를 제1 전극홀들의 깊이와 동일하게 형성하는 경우에 제2 전극홀들의 측벽이 제1 전극홀들에 연결되는 것을 방지하기 위해 제2 전극홀들과 제1 전극홀들 사이의 이격 거리를 넓게 형성하여 식각 마진을 확보해야 한다. 이에 반해, 본 발명의 제1 실시 예는 제2 전극홀들의 깊이를 제1 전극홀들의 깊이보다 작게 형성하므로 제1 절연막(115)의 식각 마진을 확보할 수 있다. 이로써, 본 발명의 제1 실시 예는 제1 전극홀들과 제2 전극홀들을 사이의 이격 거리를 줄일 수 있으므로 제1 전극들(121)과 제2 전극들(141) 사이의 캐패시터 용량을 높일 수 있다.
상술한 공정 진행 후, 제3 절연막(155) 상에 제2 콘택 플러그들(143), 제3 콘택 플러그들(145) 및 제2 전극들(141)을 덮도록 제3 절연막(155)을 형성한다. 이어서, 제1 내지 제3 상부 배선들(151A, 151B, 151C)이 형성될 영역을 노출시키는 제3 마스크(미도시)를 형성하고, 제3 마스크를 식각 베리어로 이용한 식각 공정으로 제3 절연막(155)을 식각하여 트렌치들을 형성한다. 이 후, 트렌치들을 제4 도전막으로 채우고 제3 마스크를 제거한다. 이로써, 제1 내지 제3 상부 배선들(151A, 151B, 151C)이 형성된다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 장치의 캐패시터를 나타낸 사시도이다. 설명의 편의를 위해, 절연막은 도 4에 도시하지 않았다.
도 4를 참조하면, 본 발명의 제2 실시 예에 따른 캐패시터는 기판(201) 상에 형성된 적어도 하나의 절연막(미도시)을 관통하는 캐패시터용 제1 전극들(221) 및 캐패시터용 제2 전극들(241)을 포함한다. 제1 전극들(221) 및 제2 전극들(241)은 절연막을 관통하는 방향(예를 들어, xyz좌표계의 z방향)을 따라 형성되므로 기판(201)의 좁은 면적 내에서 캐패시터를 구현할 수 있다.
제2 전극들(241)의 하부면은 제1 전극들(221)의 하부면보다 높은 높이에 위치되고, 제2 전극들(241)의 상부면은 제1 전극들(221)의 상부면보다 높은 높이에 위치된다. 이와 같이 본 발명의 제2 실시 예는 제1 전극들(221) 및 제2 전극들(241)을 서로 다른 높이에 위치시킴으로써, 제1 전극들(221) 및 제2 전극들(241)을 동일한 높이에 배치하였을 경우보다 제1 전극들(221)과 제2 전극들(241) 간의 이격 거리를 좁힐 수 있다.
본 발명의 제2 실시 예에 따른 제1 전극들(221) 및 제2 전극들(241)은 기판(201) 상에 형성된 하부 배선(211) 상에 배치된다. 제2 전극들(241)은 하부 배선(211)으로부터 이격되어 형성되며, 제1 전극들(221)은 하부 배선(211)의 상부까지 연장되어 하부 배선(211)에 연결된다. 이러한 하부 배선(211)은 제1 전극들(221)에 외부로부터 신호를 전달하는 역할을 할 수 있다. 하부 배선(211)은 제1 방향(예를 들어, xyz좌표계의 x방향)을 따라 연장되어 형성될 수 있다. 제1 전극들(221)과 제2 전극들(241) 각각은 하부 배선(211)의 연장 방향(x 방향)을 따라 연장되어 라인형으로 형성될 수 있다.
제1 전극들(221) 중 일부는 그 상부에 형성된 제1 상부 배선들(251A)에 연결되고, 제2 전극들(241)은 그 상부에 형성된 제2 상부 배선(251B)에 공통으로 연결될 수 있다. 상기의 제1 및 제2 상부 배선들(251A, 251B)을 사이에 두고 한 쌍의 제3 상부 배선들(251C)이 더 형성될 수 있다. 제1 내지 제3 상부 배선들(251A, 251B, 251C)은 동일층에 나란하게 형성되어 캐패시터를 구성할 수 있다.
제1 및 제2 전극들(221, 241)과 제1 내지 제3 상부 배선들(251A, 251B, 251C)에 대한 구체적인 배열은 도 5를 참조하여 후술하기로 한다.
상기에서, 제3 상부 배선들(251C)은 제1 및 제2 콘택 플러그들(225, 243)을 통해 기판(201) 내부에 형성된 불순물 주입 영역들(203)에 연결될 수 있다. 불순물 주입 영역들(203)은 하부 배선(211)의 가장자리에 인접한 기판(201) 내부에 p형 불순물 또는 n형 불순물을 주입하여 형성된 도전 영역들이다. 이러한 불순물 주입 영역들(203)은 제3 상부 배선들(251C)에 외부로부터의 신호를 전달하는 역할을 할 수 있다.
제1 전극들(221)은 제2 전극들(241)에 비해 낮게 형성되어 있으므로 제1 전극들(221) 중 일부를 제1 상부 배선들(251A)에 연결시키기 위해 제1 상부 배선들(251A)에 연결된 제1 전극들(221) 상부에 제3 콘택 플러그들(245)이 더 형성될 수 있다.
도 5는 도 4에 도시된 캐패시터의 레이아웃을 설명하기 위한 도면이다.
도 5를 참조하면,제1 전극들(221)과 제2 전극들(241) 각각은 하부 배선(도 4의 211)의 연장 방향인 제1 방향(예를 들어 x방향)을 따라 연장되어 라인 형태로 형성될 수 있다. 제1 전극들(221) 및 제2 전극들(241)은 제1 방향에 교차되는 제2 방향(y 방향)을 따라 이격되어 배열될 수 있다.
제1 전극들(221)은 하부 배선(도 4의 211)의 가장 자리에 인접한 최외곽 전극들(221A)과 최외곽 전극들(221A) 사이에 배치된 내부 전극들(221B)로 구분될 수 있다. 내부 전극들(221B)은 제2 전극들(241)과 교대로 배열되며, 내부 전극들(221B)과 제2 전극들(241) 사이에 캐패시터가 형성된다.
제1 상부 배선들(251A)은 최외곽 전극들(221A) 상에 배치되며 제3 콘택 플러그(도 1의 245)를 통해 최외곽 전극들(221A)에 연결될 수 있다. 제1 상부 배선들(251A)은 제3 상부 배선들(251C)과 마주하여 배치되고, 제2 상부 배선(251B)은 제1 상부 배선들(251A) 사이에 배치되어 제2 전극들(241)에 연결된다. 제1 내지 제3 상부 배선들(251A, 251B, 251C) 각각은 제1 및 제2 전극들(221, 241)의 연장방향(x방향)을 따라 연장되어 형성된다.
상술한, 제1 상부 배선들(251A)에는 제1 전극들(221)에 인가되는 신호와 동일한 제1 신호가 인가되고, 제2 및 제3 상부 배선들(251B, 251C)에는 제2 전극(241)에 인가되는 신호와 동일한 제2 신호가 인가될 수 있다. 이에 따라, 제1 상부 배선들(251A)과 제2 상부 배선(251B) 사이에 캐패시터가 형성될 수 있고, 제1 상부 배선들(251A)과 제3 상부 배선들(251C) 사이에 캐패시터가 형성될 수 있다. 이로써, 본 발명의 제2 실시 예는 캐패시터의 효율을 높일 수 있으며 기생캡 발생을 줄일 수 있다.
이하, 도 6을 참조하여, 본 발명의 제2 실시 예에 따른 반도체 장치의 캐패시터의 형성방법에 대해 보다 구체적으로 설명한다.
도 6은 도 5에 도시된 선 "Ⅱ-Ⅱ'"를 따라 절취한 단면도이다.
도 6을 참조하면, 도 3에서 상술한 바와 동일한 방법으로 기판(201) 상에 게이트 절연막(204), 및 하부 배선(211)을 형성하고, 기판(201) 내부에 불순물 주입영역들(203)을 형성할 수 있다.
그리고, 도 3에서 상술한 방법을 응용하여, 제1 절연막(215), 제1 콘택 플러그들(225), 제1 전극들(221), 제2 절연막(235), 제2 콘택 플러그들(243), 제3 콘택 플러그들(245), 제2 전극들(241), 제3 절연막(255), 및 제1 내지 제3 상부 배선들(251A, 251B, 251C)을 형성할 수 있다. 본 발명의 제2 실시 예는 제1 실시 예와 비교하여, 제1 전극들(221), 제3 콘택 플러그들(245), 제2 전극들(241), 제1 및 제2 상부 배선들(251A, 251B)의 형태 및 배열만 다를 뿐 그 제조 방법은 동일하다.
도 7은 본 발명의 제3 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다. 설명의 편의를 위해 제1 및 제2 실시 예에서와 동일한 구성은 도 7에 도시하지 않았으며, 제1 전극 및 제2 전극의 형태와 제3 콘택 플러그의 위치만을 도 7에 도시하였다.
도 7을 참조하면, 제1 전극(321)은 제1 라인부(321A)와 제1 라인부(321A)로부터 수평 방향으로 돌출된 제2 라인부들(321B)을 포함할 수 있다. 제2 전극(341)은 제2 라인부들(321B)을 사이에 두고 제1 라인부(321A)에 마주하는 제3 라인부(341A)와 제3 라인부(341A)로부터 수평 방향으로 돌출된 제4 라인부들(341B)을 포함할 수 있다. 제2 전극(341)의 제3 라인부들(341B)은 제2 라인부들(321B)과 교대로 배치될 수 있다.
상기에서 제2 전극(341)의 하부면은 앞서 설명한 실시 예들에서 상술한 바와 동일하게 제1 전극(321)의 하부면보다 높게 위치된다. 이로써, 본 발명의 제3 실시 예 또한 제1 전극(321)과 제2 전극(341)간 이격 거리를 줄일 수 있으므로 캐패시터 효율을 높일 수 있다. 특히, 본 발명의 제3 실시 예에서는 제1 전극(321)의 제2 라인부들(321B)과 제2 전극(341)의 제4 라인부들(341B) 간 간격을 좁게 형성할 수 있다.
제2 라인부들(321B) 중 최외곽 라인부들은 그 상부에 형성된 제3 콘택 플러그들(345)을 통해 제1 상부 배선들(미도시)에 연결될 수 있다. 그리고, 최외곽 라인부들 사이에 배치된 제2 라인부들(321B)의 일부와 제4 라인부들(341B)은 그들 상부에 형성된 제2 상부 배선(미도시)에 중첩될 수 있다. 제4 라인부들(341B)은 제2 상부 배선에 연결될 수 있다.
본 발명의 제3 실시 예에 따른 반도체 장치의 캐패시터는 앞서 설명한 제1 실시 예에 따른 캐패시터의 제조 방법을 응용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 8은 본 발명의 제4 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다. 설명의 편의를 위해 제1 및 제2 실시 예에서와 동일한 구성은 도 8에 도시하지 않았으며, 제1 전극 및 제2 전극의 형태만을 도 8에 도시하였다.
도 8을 참조하면, 제1 전극(421)은 홈들(421H)을 구비하는 그물형 횡단면을 포함할 수 있으며, 제2 전극들(441)은 홈들(421H) 내부에 각각 배치될 수 있다.
상기에서 제2 전극들(441)의 하부면은 앞서 설명한 실시 예들에서 상술한 바와 동일하게 제1 전극(421)의 하부면보다 높게 위치된다. 이로써, 본 발명의 제4 실시 예 또한 제1 전극(421)과 제2 전극들(441)간 이격 거리를 줄일 수 있으므로 캐패시터 효율을 높일 수 있다..
본 발명의 제4 실시 예에 따른 반도체 장치의 캐패시터는 앞서 설명한 제1 실시 예에 따른 캐패시터의 제조 방법을 응용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 9는 본 발명의 제5 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다. 설명의 편의를 위해 제1 및 제2 실시 예에서와 동일한 구성은 도 9에 도시하지 않았으며, 제1 전극 및 제2 전극의 형태만을 도 9에 도시하였다.
도 9를 참조하면, 제1 전극들(521)은 서로 나란한 라인 형태로 형성될 수 있으며, 제2 전극들(541)은 제1 전극들(521) 사이의 영역마다 기둥형으로 일렬로 배열될 수 있다. 이와는 다르게 제2 전극들(541)이 서로 나란한 라인 형태로 형성되고, 제1 전극들(521)은 제2 전극들(541) 사이의 영역마다 기둥형으로 일렬로 배열될 수 있다.
상기에서 제2 전극들(541)의 하부면은 앞서 설명한 실시 예들에서 상술한 바와 동일하게 제1 전극(521)의 하부면보다 높게 위치된다. 이로써, 본 발명의 제5 실시 예 또한 제1 전극들(521)과 제2 전극들(541)간 이격 거리를 줄일 수 있으므로 캐패시터 효율을 높일 수 있다.
본 발명의 제5 실시 예에 따른 반도체 장치의 캐패시터는 앞서 설명한 제1 실시 예에 따른 캐패시터의 제조 방법을 응용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 10은 본 발명의 제6 실시 예에 따른 반도체 장치의 캐패시터를 설명하기 위한 도면이다. 설명의 편의를 위해 제1 및 제2 실시 예에서와 동일한 구성은 도 10에 도시하지 않았으며, 제1 전극 및 제2 전극의 형태만을 도 10에 도시하였다.
제1 전극들(621)과 제2 전극들(641)은 교대로 배치되며, 서로 나란한 라인 형태 또는 기둥형으로 형성될 수 있다. 여기서, 제1 전극들(621) 각각의 폭(W1)은 제2 전극들(641) 각각의 폭(W2)보다 넓게 형성된다.
도 11은 도 10에 도시된 선 "Ⅲ-Ⅲ'"를 따라 절취한 단면도이다.
도 11을 참조하면, 제1 전극들(621)과 제2 전극들(641) 각각의 상부면은 동일한 절연막(615) 내에 배치된다. 그리고, 제2 전극들(641)의 하부면은 앞서 설명한 실시 예들에서 상술한 바와 동일하게 제1 전극들(621)의 하부면보다 높게 위치된다. 이로써, 본 발명의 제6 실시 예 또한 제1 전극들(621)과 제2 전극들(641)간 이격 거리를 줄일 수 있으므로 캐패시터 효율을 높일 수 있다.
본 발명의 제6 실시 예에 따른 반도체 장치의 캐패시터는 이하와 같은 제조 방법을 통해 형성될 수 있다.
먼저, 기판(미도시) 상에 절연막(615)을 형성한 후, 제1 및 제2 전극들이(621, 641)이 형성될 영역을 노출시키는 마스크(미도시)를 형성한다. 이 때, 마스크에 의해 제1 전극들(621)이 형성될 영역이 제2 전극들(641)이 형성될 영역보다 더 넓은 폭으로 노출된다.
이 후, 마스크를 식각 베리어로 한 식각 공정으로 절연막(615)을 식각한다. 이 때, 상대적으로 더 넓은 폭으로 노출된 영역이 더 빠르게 식각된다. 이에 따라, 제1 전극들(621)이 형성될 영역을 정의하는 제1 전극홀들이 절연막(615)의 바닥면을 관통하게 되더라도, 제2 전극들(641)이 형성될 영역을 정의하는 제2 전극홀들이 절연막(615)의 바닥에 도달하지 않고 제1 전극홀들보다 얕은 깊이로 형성될 수 있다.
제1 및 제2 전극홀들 형성 후, 도전막으로 제1 및 제2 전극홀들을 채우고 마스크를 제거함으로써 제1 및 제2 전극들(621, 641)이 형성될 수 있다.
이와 같이 본 발명의 제6 실시 예에서는 제1 전극들(621)과 제2 전극들(641)의 폭을 다르게 형성하여, 제1 전극들(621)과 제2 전극들(641)의 하부면 높이를 다르게 형성할 수 있다.
도 12 내지 도 14는 본 발명의 실시 예들에 따른 반도체 장치의 셀 구조물을 설명하기 위한 도면들이다. 단, 설명의 편의를 위해 절연막은 생략하고 도시하였다. 참고로, 이하 도 12 내지 도 14를 참조하여 설명할 셀 구조물들의 제조 방법은 공지된 방법을 이용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 12는 기판(SUB) 상에 메모리 셀들이 2차원 구조로 배열된 경우를 나타낸다.
도 12에 도시된 바와 같이, 셀 구조물은 기판(SUB) 상에 나란하게 형성된 소스 선택 라인(SSL), 워드 라인들(WL), 및 드레인 선택 라인(DSL)을 포함한다. 워드 라인들(WL)은 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에 배치된다. 소스 선택 라인(SSL), 워드 라인들(WL), 및 드레인 선택 라인(DSL) 각각은 터널 절연막, 터널 절연막 상에 형성된 데이터 저장막, 데이터 저장막 상에 형성된 유전체막, 유전체막 상에 형성된 컨트롤 게이트막을 포함하는 적층 구조로 형성될 수 있다. 여기서, 데이터 저장막은 폴리 실리콘 등의 도전막으로 형성될 수 있으며, 이 경우, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 데이터 저장막은 유전체막을 관통하는 컨트롤 게이트막에 연결될 수 있다.
또한, 셀 구조물은 소스 선택 라인(SSL), 워드 라인들(WL), 및 드레인 선택 라인(DSL) 각각의 양측 기판 내에 불순물이 주입되어 형성된 접합 영역들(JS, JC, JD)을 더 포함한다. 접합 영역들(JS, JC, JD)은 워드 라인들(WL) 각각의 양측에 형성된 셀 접합 영역들(JC), 드레인 선택 라인(DSL)의 일측에 형성된 드레인 영역(JD), 및 소스 선택 라인(SSL)의 일측에 형성된 소스 영역(JS)으로 구분된다. 소스 영역(JS)은 소스 콘택 라인(SCT)에 연결되며, 드레인 영역(JD)은 드레인 콘택 플러그들(DCT)을 경유하여 비트 라인(BL)과 연결된다.
상술한 바와 같은 구조에 따르면, 접합 영역들(JS, JC, JD)에 의해 직렬로 연결된 소스 선택 트랜지스터, 메모리 셀들, 및 드레인 선택 트랜지스터가 하나의 스트링을 구성하며 기판(SUB) 상에 2차원적으로 배열된다.
상술한 셀 구조물의 소스 선택 라인(SSL), 워드 라인들(WL), 및 드레인 선택 라인(DSL)을 형성하는 공정을 이용하여 앞서 설명한 실시 예들의 캐패시터를 구성하는 하부 배선을 형성할 수 있다. 또한, 드레인 콘택 플러그들(DCT) 및 소스 콘택 라인(SCT)을 형성하는 공정을 이용하여 앞서 설명한 실시 예들의 캐패시터를 구성하는 제1 내지 제3 콘택 플러그들과 제1 및 제2 전극들을 형성할 수 있다. 그리고, 비트 라인(BL)을 형성하는 공정을 이용하여 앞서 설명한 실시 예들의 캐패시터를 구성하는 제1 내지 제3 상부 배선을 형성할 수 있다.
도 13은 메모리 셀들이 U형태의 채널막(CH)을 따라 3차원 구조로 배열된 경우를 나타낸다.
도 13에 도시된 바와 같이, 셀 구조물은 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드라인들(WL), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 포함한다.
셀 구조물은 U형태의 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(S_CH, D_CH)을 포함한다.
여기서, 소스 사이드 채널막들(S_CH)은 워드라인들(WL) 및 소스 선택 라인(SSL)을 관통하고, 드레인 사이드 채널막들(D_CH)은 워드라인들(WL) 및 드레인 선택 라인(DSL)을 관통한다. 또한, 소스 사이드 채널막들(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막들(D_CH)은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 박막(M)을 더 포함한다. 박막(M)은 블로킹 절연막, 데이터 저장막 및 터널 절연막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 박막(M)은 채널막들(CH) 각각의 측벽을 감싸는 터널 절연막을 포함할 수 있다. 이에 더해 박막(M)은 터널 절연막을 감싸는 데이터 저장막을 더 포함할 수 있다. 이에 더해 박막(M)은 데이터 저장막을 감싸는 블로킹 절연막을 더 포함할 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, U형태로 배열된다.
상술한 셀 구조물의 파이프 게이트(PG)를 형성하는 공정을 이용하여 앞서 설명한 실시 예들의 캐패시터를 구성하는 하부 배선을 형성할 수 있다. 앞서 설명한 실시 예들의 캐패시터를 구성하는 제1 전극 및 제2 전극은 상술한 셀 구조물의 파이프 게이트(PG), 워드라인들(WL), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)과, 이들을 덮은 절연막(미도시)을 형성한 후, 형성될 수 있다. 이 경우, 워드 라인들(WL)의 적층 수에 비례하여 제1 전극 및 제2 전극의 깊이가 증가되므로 캐패시터의 효율을 높일 수 있다.
도 14는 기판(SUB) 표면에 대해 수직한 스트레이트 형태를 갖는 채널막(CH)을 따라 메모리 셀들이 3차원 구조로 배열된 경우를 나타낸다.
도 14에 도시된 바와 같이, 셀 구조물은 소스 영역(S)이 형성된 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL), 및 적어도 하나의 상부 선택 라인(USL)을 포함한다. 여기서, 워드라인들(WL)은 플레이트 형태를 갖고, 상부 및 하부 선택 라인들(USL,LSL) 중 적어도 하나는 라인 형태를 갖는다.
셀 구조물은 기판(SUB)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)의 상단은 비트라인들(BL)과 연결되고, 채널막들(CH)의 하단은 소스 영역(S)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 박막(M)을 더 포함한다. 박막(M)에 대한 구체적인 구성은 도 13에서 상술한 바와 같다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며,일렬로 배열된다.
상술한 셀 구조물의 하부 선택 라인(LSL)를 형성하는 공정을 이용하여 앞서 설명한 실시 예들의 캐패시터를 구성하는 하부 배선을 형성할 수 있다. 또는 앞서 설명한 실시 예들의 캐패시터를 구성하는 하부 배선은 하부 선택 라인(LSL)을 형성하기 전 형성될 수 있다. 앞서 설명한 실시 예들의 캐패시터를 구성하는 제1 전극 및 제2 전극은 상술한 셀 구조물의 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)과, 이들을 덮은 절연막(미도시)을 형성한 후, 형성될 수 있다. 이 경우, 워드 라인들(WL)의 적층 수에 비례하여 제1 전극 및 제2 전극의 깊이가 증가되므로 캐패시터의 효율을 높일 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 15를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 14에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 15를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
121, 221, 221A, 221B, 321, 421, 521: 캐패시터용 제1 전극
141, 241, 341, 441, 541: 캐패시터용 제2 전극
111, 211: 하부 배선 103, 203: 불순물 주입 영역
125, 143, 145, 225, 243, 245, 345: 콘택 플러그
151A, 151B, 151C, 251A, 251B, 251C: 상부 배선

Claims (18)

  1. 기판 상에 형성된 절연막;
    상기 절연막을 관통하는 캐패시터용 제1 전극; 및
    상기 절연막을 관통하고, 상기 제1 전극의 하부면보다 높게 위치된 하부면을 포함하는 캐패시터용 제2 전극을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 폭 방향으로 서로 마주하도록 배치되고,
    상기 폭 방향에서 상기 제1 전극의 폭은 상기 제2 전극의 폭보다 넓게 형성되고,
    상기 제1 전극보다 좁은 폭으로 형성되는 상기 제2 전극은 상기 제1 전극보다 얕은 깊이로 형성되는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 기판 상에 형성된 제1 절연막;
    상기 제1 절연막을 관통하는 캐패시터용 제1 전극;
    상기 제1 전극을 덮도록 상기 제1 절연막 상에 위치된 제2 절연막;
    상기 제2 절연막을 관통하고, 상기 제1 절연막 내부로 연장되되, 상기 제1 전극의 하부면보다 높게 위치된 하부면을 포함하는 캐패시터용 제2 전극;
    상기 제2 절연막을 관통하여 상기 제1 전극 상에 연결된 콘택 플러그;
    상기 콘택 플러그 상에 연결된 제1 상부 배선; 및
    상기 제2 전극 상에 연결되고, 상기 제1 상부 배선에 마주하여 캐패시터를 구성하는 제2 상부 배선을 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제1 전극은 상기 제1 상부 배선의 연장 방향을 따라 이격되어 배열된 다수의 기둥들을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제1 전극은 상기 제1 상부 배선의 연장 방향을 따르는 라인형으로 형성된 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제2 전극은 상기 제2 상부 배선의 연장 방향을 따라 이격되어 배열된 다수의 기둥들을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제2 전극은 상기 제2 상부 배선의 연장 방향을 따르는 라인형으로 형성된 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항 또는 제 4 항에 있어서,
    상기 제1 전극은
    제1 라인부; 및
    상기 제1 라인부로부터 수평 방향으로 돌출된 제2 라인부들을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제2 전극은
    상기 제2 라인부들을 사이에 두고 상기 제1 라인부에 마주하는 제3 라인부; 및
    상기 제3 라인부로부터 수평 방향으로 돌출되며 상기 제2 라인부들과 교대로 배치된 제4 라인부들을 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항 또는 제 4 항에 있어서,
    상기 제1 전극은 홈들을 구비하는 그물형으로 형성되고,
    상기 제2 전극은 상기 홈들 각각의 내부에 배치되는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 전극의 상부면과 상기 제2 전극의 상부면은 동일한 절연막 내에 배치되는 반도체 장치.
  14. 기판 상에 형성되며 제1 방향을 따라 형성된 하부 배선;
    상기 하부 배선의 가장자리에 인접한 상기 기판 내부에 형성된 불순물 주입영역들;
    상기 하부 배선을 덮도록 상기 기판 상에 형성된 제1 절연막;
    상기 제1 절연막을 관통하여 상기 하부 배선에 연결되고, 상기 제1 방향 및 상기 제1 방향에 교차되는 제2 방향을 따라 배열된 기둥 형태의 캐패시터용 제1 전극들;
    상기 제1 전극들을 덮도록 상기 제1 절연막 상에 형성된 제2 절연막;
    상기 제2 절연막과 상기 제1 절연막의 일부를 관통하여 상기 제1 전극들의 하부면보다 높게 위치된 하부면을 갖고, 상기 제1 방향 및 상기 제2 방향을 따라 배열된 기둥 형태의 제2 전극들;
    상기 제1 절연막을 관통하여 불순물 주입영역들에 연결된 제1 콘택 플러그들;
    상기 제2 절연막을 관통하여 상기 제1 콘택 플러그들에 연결된 제2 콘택 플러그들;
    상기 제2 절연막을 관통하여 상기 제1 전극들에 연결된 제3 콘택 플러그들;
    상기 제2 방향을 따라 연장되어 상기 제3 콘택 플러그들 상에 연결된 제1 신호 배선들; 및
    상기 제1 방향을 따라 연장되어 상기 제2 콘택 플러그들에 연결되거나, 상기 제2 방향을 따라 연장되어 상기 제2 전극들에 연결된 제2 신호 배선들을 포함하는 반도체 장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 전극들 및 상기 제2 전극들은 상기 제1 방향을 따라 서로 어긋나게 교대로 배열되는 반도체 장치.
  17. 삭제
  18. 기판 상에 형성되며 제1 방향을 따라 형성된 하부 배선;
    상기 하부 배선의 가장자리에 인접한 상기 기판 내부에 형성된 불순물 주입 영역들;
    상기 하부 배선을 덮도록 상기 기판 상에 형성된 제1 절연막;
    상기 제1 절연막을 관통하여 상기 하부 배선에 연결되고, 상기 제1 방향을 따라 연장된 라인 형태로 형성되고, 상기 제1 방향에 교차되는 제2 방향을 따라 배열된 캐패시터용 제1 전극들;
    상기 제1 전극들을 덮도록 상기 제1 절연막 상에 형성된 제2 절연막;
    상기 제2 절연막과 상기 제1 절연막의 일부를 관통하여 상기 제1 전극들의 하부면보다 높게 위치된 하부면을 갖고, 상기 캐패시터용 제1 전극들 사이에 배치된 캐패시터용 제2 전극들;
    상기 제1 절연막을 관통하여 불순물 주입영역들에 연결된 제1 콘택 플러그들;
    상기 제2 절연막을 관통하여 상기 제1 콘택 플러그들에 연결된 제2 콘택 플러그들;
    상기 제2 절연막을 관통하여 상기 제1 전극들 중 상기 하부 배선의 상기 가장자리에 인접한 최외곽 전극들에 연결된 제3 콘택 플러그들;
    상기 제1 방향을 따라 연장되어 상기 제3 콘택 플러그들 상에 연결된 제1 신호 배선들; 및
    상기 제2 전극들에 공통으로 연결되거나, 상기 제2 콘택 플러그들에 연결되어 상기 제1 방향을 따라 연장된 제2 신호 배선들을 포함하는 반도체 장치.
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