CN108735808A - 半导体开关元件及其制造方法 - Google Patents

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Abstract

目的在于提供能够抑制耐压的下降的技术。半导体开关元件具有第1栅极电极和第2栅极电极。第1栅极电极隔着第1栅极绝缘膜配置于第1沟槽内，该第1沟槽从发射极区域的上表面到达半导体层，与发射极区域、基极区域及电荷存储层相交叉。第2栅极电极隔着第2栅极绝缘膜配置于第2沟槽内，该第2沟槽从发射极区域及导电区域的上表面到达半导体层，与发射极区域、基极区域、电荷存储层及导电区域相邻。第2沟槽的深度比第1沟槽的深度浅，且第2沟槽的宽度比第1沟槽的宽度窄。

Description

半导体开关元件及其制造方法
技术领域
本发明涉及半导体开关元件及其制造方法。
背景技术
近年来，从节能的观点出发，正在逐渐变得在家电产品的控制及工业用电力装置的控制等中广泛使用逆变器电路。对于逆变器电路而言，通过包含半导体开关元件的功率半导体设备反复进行电压或电流的接通及断开，从而进行电力的控制。在额定电压大于或等于300V的情况下，根据其特性而将绝缘栅型双极晶体管(Insulated Gate BipolarTransistor：下面简记为“IGBT”)主要作为半导体开关元件使用。
并且，就IGBT而言，在均匀地设置有发射极区域和沟槽型的栅极电极的结构中，有时由于异常动作等，导致元件短路，流过巨大的电流而对元件造成不良影响。因此，在例如专利文献1及2公开的结构中，为了使得即使元件发生短路也能够抑制电流，局部地剔除了发射极区域和沟槽型的栅极电极。
专利文献1：日本特开2011-204803号公报
专利文献2：日本特开2014-063961号公报
但是，如上所述，就针对在不存在发射极区域的部分不设置沟槽型的栅极电极的结构整体地追加能够降低接通电阻的电荷存储层而得到的结构而言，在元件断路，被施加有电压时，存在电荷存储层不耗尽化，耐压会下降的问题。
发明内容
因此，本发明就是为了解决上述问题而提出的，其目的在于提供能够抑制耐压的下降的技术。
本发明涉及的半导体开关元件具有：半导体层，其呈第1导电型；电荷存储层，其配置于所述半导体层的上表面中的第1表面之上；基极区域，其配置于所述电荷存储层之上，呈第2导电型；发射极区域，其配置于所述基极区域之上，呈第1导电型；导电区域，其配置于所述半导体层的上表面中的第2表面之上，呈第2导电型；第1栅极电极，其隔着第1栅极绝缘膜配置于第1沟槽内，该第1沟槽从所述发射极区域的上表面到达所述半导体层，与所述发射极区域、所述基极区域及所述电荷存储层相交叉；以及第2栅极电极，其隔着第2栅极绝缘膜配置于第2沟槽内，该第2沟槽从所述发射极区域及所述导电区域的上表面到达所述半导体层，与所述发射极区域、所述基极区域、所述电荷存储层及所述导电区域相邻，所述第2沟槽的深度比所述第1沟槽的深度浅，且所述第2沟槽的宽度比所述第1沟槽的宽度窄。
发明的效果
根据本发明，第2沟槽的深度比第1沟槽的深度浅，且第2沟槽的宽度比第1沟槽的宽度窄，因此能够抑制耐压的下降。
附图说明
图1是表示实施方式1涉及的半导体开关元件的结构的俯视图。
图2表示实施方式1涉及的半导体开关元件的结构，是A-A’线处的剖视图。
图3表示实施方式1涉及的半导体开关元件的结构，是B-B’线处的剖视图。
图4是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图5是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图6是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图7是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图8是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图9是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图10是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图11是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图12是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图13是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图14是表示实施方式1涉及的半导体开关元件的制造方法的剖视图。
图15表示实施方式1的变形例涉及的半导体开关元件的结构，是A-A’线处的剖视图。
图16表示实施方式1的变形例涉及的半导体开关元件的结构，是A-A’线处的剖视图。
图17表示实施方式2涉及的半导体开关元件的结构，是A-A’线处的剖视图。
图18表示实施方式2涉及的半导体开关元件的结构，是B-B’线处的剖视图。
图19是表示实施方式2涉及的半导体开关元件的制造方法的剖视图。
图20是表示实施方式2涉及的半导体开关元件的制造方法的剖视图。
图21是表示实施方式2涉及的半导体开关元件的制造方法的剖视图。
图22是表示第1关联开关元件的结构的剖视图。
图23是表示第2关联开关元件的结构的剖视图。
标号的说明
1半导体层，2a基极区域，2b导电区域，3发射极区域，4电荷存储层，5a第1沟槽，5b第2沟槽，6a第1栅极电极，6b第2栅极电极，7a第1栅极氧化膜，7b第2栅极氧化膜，14阴极区域。
具体实施方式
下面，一边参照附图一边对实施方式进行说明。此外，附图是概略地进行表示的，不同的附图中分别示出的结构要素的大小与位置的相互关系未必是准确地记载的，能够适当进行变更。
<第1及第2关联开关元件>
首先，在对本发明的实施方式1涉及的半导体开关元件进行说明之前，对与其关联的第1及第2半导体开关元件(下面，记作“第1及第2关联开关元件”)进行说明。
图22是表示第1关联开关元件的结构的剖视图。该第1关联开关元件是电荷存储型绝缘栅双极晶体管。下面，使第1导电型为N型，使第2导电型为P型而进行说明，但第1导电型也可以是P型，第2导电型也可以是N型。此外，N型包含N-型及N+型，P型包含P-型及P+型。
第1关联开关元件具有：呈N-型的半导体层1；呈P型的基极区域2a；呈N+型的发射极区域3；电荷存储层4；第1沟槽5a；第1栅极电极6a；作为第1栅极绝缘膜的第1栅极氧化膜7a；绝缘膜8；发射极电极9；呈N型的缓冲区域10；呈P型的集电极区域11；集电极(collector)电极(electrode)12；以及呈P+型的高浓度区域13。
在半导体层1的上表面的单元区域之上配置有电荷存储层4。电荷存储层4是例如杂质浓度比半导体层1高的N型的杂质层，是用于降低接通电阻的层。
在电荷存储层4之上配置有通过对P型的杂质进行扩散而形成的基极区域2a。在基极区域2a之上配置有通过对高浓度的N型的杂质选择性地进行扩散而形成的发射极区域3。另外，在基极区域2a之上，配置有与发射极区域3相邻，通过对高浓度的P型的杂质选择性地进行扩散而形成的高浓度区域13。
从发射极区域3的上表面到达半导体层1的第1沟槽5a设置为与发射极区域3、基极区域2a及电荷存储层4相交叉。在这里，在水平方向上均匀地设置多个第1沟槽5a，各第1沟槽5a设置为与发射极区域3正交。
第1栅极电极6a隔着第1栅极氧化膜7a配置于第1沟槽5a内。在这里，第1栅极电极6a埋设于第1沟槽5a内。夹在发射极区域3与半导体层1之间的基极区域2a中的位于第1栅极电极6a周边的部分作为沟道区域起作用。
绝缘膜8将第1栅极电极6a的上表面及第1栅极电极6a的周围部分的上部覆盖。发射极电极9配置为将高浓度区域13中的从绝缘膜8露出的部分和绝缘膜8覆盖。
在半导体层1的背面之上配置有由N型的杂质形成的缓冲区域10。在缓冲区域10的下表面之上配置有由P型的杂质形成的集电极区域11。并且，在集电极区域11的下表面的整个区域之上配置有集电极电极12。
接下来，使用图22对第1关联开关元件的接通动作进行说明。设为在发射极电极9与集电极电极12之间施加了规定的正的集电极电压VCE的情况下，在发射极电极9与第1栅极电极6a之间施加规定的正的栅极电压VGE而使栅极成为了接通状态。此时，基极区域2a的沟道区域从P型反转为N型，形成沟道，电子通过该沟道从发射极电极9注入至半导体层1。由于这些被注入的电子，集电极区域11与半导体层1之间成为正向偏置状态，空穴(hole)从集电极区域11注入至半导体层1。由此，半导体层1的电阻大幅地下降，第1关联开关元件的接通电阻大幅地下降，从而电流容量增大。并且，由于电荷存储层4，从集电极区域11供给的空穴积存在电荷存储层4正下方，因此能够得到进一步降低第1关联开关元件的接通电阻的效果。
但是，如图22所示，对于在所有的第1沟槽5a都配置有发射极区域3的结构，有时由于异常动作等，导致元件短路，流过巨大的电流而对元件造成不良影响。
图23是表示用于解决该问题的第2关联开关元件的结构的剖视图。第2关联开关元件呈剔除了第1关联开关元件的一些发射极区域3的构造。通过在尽量不使接通电压上升的范围内局部地剔除发射极区域3，从而即使在元件短路的情况下也能够抑制流过的电流。
但是，在这样的结构中，不存在发射极区域3的部分处的第1栅极电极6a会成为元件的寄生电容。存在下述问题，即，与由该寄生电容导致的元件的输入电容增大相伴，栅极驱动电荷增大、或者通断速度下降。
因此，在专利文献1及2的技术中，还局部地剔除了第1栅极电极6a。但是，对于向这样的结构整体地追加了能够降低接通电阻的电荷存储层的结构而言，存在下述问题，即，在元件断路，被施加有电压时，电荷存储层并未耗尽化，耐压下降。因此，在下面说明的本发明的实施方式1涉及的半导体开关元件能够解决该问题。
<实施方式1>
图1是表示本发明的实施方式1涉及的半导体开关元件的结构的俯视图。图2及图3分别是图1的A-A’线及B-B’线处的剖视图。此外，在图1中，省略了图2及图3所图示的结构要素中的一些结构要素的图示。
本实施方式1涉及的半导体开关元件与第1及第2关联开关元件相同，是电荷存储型绝缘栅双极晶体管。下面，对在本实施方式1中说明的结构要素中的与上述的结构要素相同或类似的结构要素标注相同的参照标号，主要对不同的结构要素进行说明。
本实施方式1涉及的半导体开关元件在第1关联开关元件的结构的基础上，具有：呈P型的导电区域2b；第2沟槽5b；第2栅极电极6b；以及作为第2栅极绝缘膜的第2栅极氧化膜7b。
如图2所示，在半导体层1的上表面中的第1表面即单元区域之上，与第1关联开关元件同样地，依次配置有电荷存储层4、基极区域2a及发射极区域3。此外，深度方向上的发射极区域3的位置与电荷存储层4的位置不同，但发射极区域3的图1的俯视观察时的图案与电荷存储层4的图1的俯视观察时的图案相同。
在半导体层1的上表面中的第2表面之上配置有导电区域2b。在该导电区域2b的内侧未设置第1及第2沟槽5a、5b。
在本实施方式1中，如图1所示，多个导电区域2b、多个第1沟槽5a、及多个第2沟槽5b排列于图2的横向上。并且，多个发射极区域3排列于第1及第2沟槽5a、5b进行延伸的图1的纵向上，以相互被基极区域2a及高浓度区域13分离的方式配置。此外，如图3所示，高浓度区域13配置于基极区域2a之上。
如图2所示，从发射极区域3的上表面到达半导体层1的第1沟槽5a设置为与发射极区域3、基极区域2a及电荷存储层4正交即相交叉。
在这里，在本实施方式1涉及的半导体开关元件设置有第2沟槽5b。该第2沟槽5b从发射极区域3及导电区域2b的上表面到达半导体层1。并且，第2沟槽5b与发射极区域3、基极区域2a、电荷存储层4及导电区域2b相邻。第2沟槽5b的深度比第1沟槽5a的深度浅，第2沟槽5b的宽度比第1沟槽5a的宽度窄。
第1栅极电极6a隔着第1栅极氧化膜7a配置于第1沟槽5a内。同样地，第2栅极电极6b隔着第2栅极氧化膜7b配置于第2沟槽5b内。此外，第2栅极电极6b的深度比第1栅极电极6a的深度浅。夹在发射极区域3与半导体层1之间的基极区域2a中的位于第1及第2栅极电极6a、6b周边的部分作为沟道区域起作用。
<动作>
对本实施方式1涉及的半导体开关元件的动作进行说明。在图2及图3中，设为在发射极电极9与集电极电极12之间施加有规定的正的集电极电压VCE的状态下，在发射极电极9与第1栅极电极6a之间、及发射极电极9与第2栅极电极6b之间分别施加规定的正的栅极电压VGE而使栅极成为了接通状态。此时，基极区域2a的沟道区域从P型反转为N型，形成沟道，电子通过该沟道从发射极电极9注入至半导体层1。由于这些被注入的电子，集电极区域11与半导体层1之间成为正向偏置状态，空穴(hole)从集电极区域11注入至半导体层1。由此，半导体层1的电阻大幅下降，半导体开关元件的接通电阻大幅下降，从而电流容量增大。并且，由于电荷存储层4，从集电极区域11供给的空穴积存在电荷存储层4正下方，因此能够得到进一步降低半导体开关元件的接通电阻的效果。
接下来，对本实施方式1涉及的半导体开关元件的从接通状态起进行截止动作而成为断开状态时的动作进行说明。在图1及图2中，将在发射极电极9与第1栅极电极6a之间及发射极电极9与第2栅极电极6b之间施加的栅极电压VGE从正变为零或负(反向偏置)。由此，此前反转为N型的沟道区域恢复为P型，从发射极电极9向半导体层1的电子的注入停止。由于电子注入的停止，从集电极区域11向半导体层1的空穴的注入也停止。之后，在半导体层1存储的电子向集电极电极12回收，在半导体层1存储的空穴向发射极电极9回收，或相互再耦合而消除。
此时，在发射极电极9与集电极电极12之间，向元件施加规定的正的集电极电压VCE，因此在第2沟槽5b的底部以及由半导体层1和基极区域2a构成的PN结部施加最大电场。在这里，由于电荷存储层4被以小于或等于规定距离的间隔配置的沟槽夹持，电荷存储层4未设置于导电区域2b之下，因此在断开状态下电荷存储层4耗尽化。因此，即使向元件施加集电极电压VCE，元件的耐压也不下降。
另外，第2沟槽5b的深度比第1沟槽5a的深度浅，因此由半导体层1和基极区域2a构成的PN结部与第2沟槽5b的底部变近。即，被施加最大电场的部分彼此变近。由此，变得容易取得电场的平衡，因此能够抑制在该位置处耐压下降。
<制造方法>
图4～图14是表示本实施方式1涉及的半导体开关元件的制造方法的一个例子的图，具体地说，是表示制造工序的各阶段中的半导体开关元件的状态的剖视图。此外，图4(a)～图14(a)表示图1的A-A’线处的剖面状态，图4(b)～图14(b)表示图1的B-B’线处的剖面状态。
在图4(a)及图4(b)所示的工序中，准备含有N-型的硅的基板31。此外，基板31也可以是含有例如氮化镓及碳化硅等宽带隙半导体的基板。
接下来，在图5(a)及图5(b)所示的工序中，通过在基板31的上部对P型的杂质进行扩散而形成P型区域2。该P型区域2最终大致成为基极区域2a及导电区域2b。基板31的除P型区域2以外的部分最终大致成为半导体层1。因此，下面将基板31的除P型区域2以外的部分作为半导体层1进行说明。
然后，在图6(a)及图6(b)所示的工序中，在P型区域2的上部的一部分形成发射极区域3，在半导体层1与P型区域2之间的部分的一部分形成电荷存储层4。此时，发射极区域3的俯视观察时的图案与电荷存储层4的俯视观察时的图案相同，因此通过使用相同的光掩模，仅改变杂质注入的加速电压，就能够将发射极区域3及电荷存储层4大致同时地形成。
在图7(a)及图7(b)所示的工序中，在P型区域2的上部的另一部分形成高浓度区域13。
接下来，在图8(a)及图8(b)所示的工序中，形成将发射极区域3、P型区域2及电荷存储层4贯通的第1沟槽5a，且与发射极区域3的端部相邻地形成将P型区域2贯通的第2沟槽5b。此时，通过使第2沟槽5b的宽度比第1沟槽5a的宽度窄，从而能够通过微观负载效应在相同的蚀刻工序中同时地形成深度不同的第1及第2沟槽5a、5b。通过形成第2沟槽5b，从而使P型区域2分离为基极区域2a和导电区域2b。此外，通过上面的工序形成了基极区域2a、导电区域2b、发射极区域3及电荷存储层4，但它们的形成顺序不限定于上述的顺序。
然后，在图9(a)及图9(b)所示的工序中，在第1沟槽5a内形成第1栅极氧化膜7a，在第2沟槽5b内形成第2栅极氧化膜7b。然后，在第1沟槽5a内隔着第1栅极氧化膜7a而埋设第1栅极电极6a，在第2沟槽5b内隔着第2栅极氧化膜7b而埋设第2栅极电极6b。然后，形成将第1及第2栅极电极6a、6b的上表面、位于第1及第2栅极电极6a、6b周围的部分的上部覆盖的绝缘膜8。
在图10(a)及图10(b)所示的工序中，形成将导电区域2b、发射极区域3及高浓度区域13中的从绝缘膜8露出的部分和绝缘膜8覆盖的发射极电极9。
在图11(a)及图11(b)所示的工序中，对半导体层1的背面进行研磨，将半导体层1的厚度调节为规定的厚度。接下来，在图12(a)及图12(b)所示的工序中，从半导体层1的背面在预先确定的深度形成缓冲区域10。然后，在图13(a)及图13(b)所示的工序中，在缓冲区域10的下表面之上形成集电极区域11。最后，在图14(a)及图14(b)所示的工序中，在集电极区域11的下表面之上形成集电极电极12。通过上面的工序，得到如图2及图3所示的本实施方式1涉及的半导体开关元件。
<实施方式1的汇总>
根据如上所述的本实施方式1涉及的半导体开关元件，即使是从图23的第2关联开关元件局部地剔除了第1栅极电极6a的结构，也能够抑制断开状态时的耐压的下降。并且，第2沟槽5b的深度比第1沟槽5a的深度浅，因此由半导体层1和基极区域2a构成的PN结部与第2沟槽5b的底部变近。由此，变得容易取得电场的平衡，因此能够抑制在该位置处耐压下降。另外，通过不在导电区域2b内设置栅极电极，从而能够降低元件的寄生电容。其结果，能够抑制对栅极进行驱动的电流的增大以及通断速度的降低。
<实施方式1的变形例>
图15表示实施方式1的变形例涉及的半导体开关元件的结构，是A-A’线处的剖视图。如图15所示，2个导电区域2b之间的基极区域2a、发射极区域3、第1沟槽5a、第1栅极电极6a及第1栅极氧化膜7a的数量也可以增加至比实施方式1的它们的数量更多。即使是这样的结构，也能够与实施方式1同样地抑制耐压的下降。
图16表示实施方式1的其他变形例涉及的半导体开关元件的结构，是A-A’线处的剖视图。如图16所示，也可以使导电区域2b的宽度比实施方式1的导电区域2b的宽度更宽。即使是这样的结构，也能够与实施方式1同样地抑制耐压的下降。
此外，上面的变形例也同样能够应用于下述的实施方式2。
<实施方式2>
本发明的实施方式2涉及的半导体开关元件的俯视结构与实施方式1涉及的半导体开关元件的俯视结构(图1)相同。图17及图18分别是图1的A-A’线及B-B’线处的剖视图。下面，对在本实施方式2中说明的结构要素中的与上述的结构要素相同或类似的结构要素，标注相同的参照标号，主要对不同的结构要素进行说明。
如图17及图18所示，本实施方式2涉及的半导体开关元件在实施方式1涉及的半导体开关元件的结构要素的基础上，具有：呈N型的阴极区域14。阴极区域14是通过N型的杂质而形成的区域，配置于导电区域2b下方且位于半导体层1下方。
在本实施方式2中，阴极区域14配置于导电区域2b的正下方，且位于缓冲区域10的下表面之上。并且，阴极区域14的侧部与集电极区域11相邻。此外，阴极区域14也可以不配置于全部的导电区域2b下方，只要配置于大于或等于1个导电区域2b下方即可。这样构成的本实施方式2涉及的半导体开关元件作为反向导通型绝缘栅晶体管起作用。这里的反向导通型绝缘栅晶体管具有在实施方式1中说明的电荷存储型绝缘栅双极晶体管和续流二极管。另外，这里的续流二极管包含阴极区域14和该阴极区域14上方的导电区域2b。
<动作>
对本实施方式2涉及的半导体开关元件的动作进行说明。此外，本实施方式2涉及的半导体开关元件中的电荷存储型绝缘栅双极晶体管的动作与在实施方式1中说明的动作相同。下面，对本实施方式2涉及的半导体开关元件中的续流二极管的动作进行说明。
在图17及图18的构造中，如果在发射极电极9与集电极电极12之间施加超过规定的阈值的正向偏置(阳极电压VAK)，则空穴从导电区域2b注入至半导体层1，并且电子从阴极区域14注入至半导体层1，正向电压(VF)大幅下降。其结果，在发射极电极9与集电极电极12之间流过电流。在这里，对于本实施方式2涉及的半导体开关元件而言，在阴极区域14的正上方未配置电荷存储层4。因此，从阴极区域14供给的电子不会受到电荷存储层4妨碍，因而能够得到更低的正向电压。
<制造方法>
图19～图21是表示本实施方式2涉及的半导体开关元件的制造方法的一个例子的图，具体地说，是表示一部分的制造工序的各阶段中的半导体开关元件的状态的剖视图。此外，图19(a)～图21(a)表示图1的A-A’线处的剖面状态，图19(b)～图21(b)表示图1的B-B’线处的剖面状态。
首先，进行在实施方式1中说明的从图4(a)及图4(b)所示的工序至图12(a)及图12(b)所示的工序。
接下来，在图19(a)及图19(b)所示的工序中，将导电区域2b的正下方刨除在外，在缓冲区域10的下表面之上形成集电极区域11。然后，在图20(a)及图20(b)所示的工序中，在导电区域2b的正下方，在缓冲区域10的下表面之上形成阴极区域14。最后，在图21(a)及图21(b)所示的工序中，在集电极区域11及阴极区域14的下表面之上形成集电极电极12。通过上面的工序，得到图17及图18所示的本实施方式2涉及的半导体开关元件。
<实施方式2的汇总>
根据如上所述的本实施方式2涉及的半导体开关元件，能够与实施方式1同样地抑制耐压下降，或减少元件的寄生电容。另外，阴极区域14配置于没有电荷存储层4的导电区域2b下方，且位于半导体层1下方。因此，从阴极区域14供给的电子不受到电荷存储层4妨碍，因此能够得到更低的正向电压(VF)。
此外，本发明可以在其发明的范围内，将各实施方式自由地进行组合，或对各实施方式进行适当变形、省略。

Claims (6)

1.一种半导体开关元件，
其具有：
半导体层，其呈第1导电型；
电荷存储层，其配置于所述半导体层的上表面中的第1表面之上；
基极区域，其配置于所述电荷存储层之上，呈第2导电型；
发射极区域，其配置于所述基极区域之上，呈第1导电型；
导电区域，其配置于所述半导体层的上表面中的第2表面之上，呈第2导电型；
第1栅极电极，其隔着第1栅极绝缘膜配置于第1沟槽内，该第1沟槽从所述发射极区域的上表面到达所述半导体层，与所述发射极区域、所述基极区域及所述电荷存储层相交叉；以及
第2栅极电极，其隔着第2栅极绝缘膜配置于第2沟槽内，该第2沟槽从所述发射极区域及所述导电区域的上表面到达所述半导体层，与所述发射极区域、所述基极区域、所述电荷存储层及所述导电区域相邻，
所述第2沟槽的深度比所述第1沟槽的深度浅，且所述第2沟槽的宽度比所述第1沟槽的宽度窄。
2.根据权利要求1所述的半导体开关元件，其中，
所述发射极区域的俯视观察时的图案与所述电荷存储层的俯视观察时的图案相同。
3.根据权利要求1或2所述的半导体开关元件，其中，
还具有阴极区域，该阴极区域配置于所述导电区域下方且位于所述半导体层下方，呈第1导电型。
4.一种半导体开关元件的制造方法，
其具有下述工序：
(a)形成电荷存储层、基极区域、发射极区域、导电区域，
该电荷存储层配置于呈第1导电型的半导体层的上表面中的第1表面之上，
该基极区域配置于所述电荷存储层之上，呈第2导电型，
该发射极区域配置于所述基极区域之上，呈第1导电型，
该导电区域配置于所述半导体层的上表面中的第2表面之上，呈第2导电型；
(b)形成第1沟槽，且形成第2沟槽，其中，该第1沟槽从所述发射极区域的上表面到达所述半导体层，与所述发射极区域、所述基极区域及所述电荷存储层相交叉，该第2沟槽从所述发射极区域及所述导电区域的上表面到达所述半导体层，与所述发射极区域、所述基极区域、所述电荷存储层及所述导电区域相邻；以及
(c)在所述第1沟槽内隔着第1栅极绝缘膜形成第1栅极电极，且在所述第2沟槽内隔着第2栅极绝缘膜形成第2栅极电极，
所述第2沟槽的深度比所述第1沟槽的深度浅，且所述第2沟槽的宽度比所述第1沟槽的宽度窄。
5.根据权利要求4所述的半导体开关元件的制造方法，其中，
所述发射极区域的俯视观察时的图案与所述电荷存储层的俯视观察时的图案相同。
6.根据权利要求4或5所述的半导体开关元件的制造方法，其中，
还具有(d)在所述导电区域下方形成阴极区域的工序，该阴极区域呈第1导电型，位于所述半导体层下方。
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