CN108352407A - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

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Abstract

碳化硅半导体装置具有：在碳化硅漂移层(20)的表层部相隔距离W1设置、p型杂质浓度比碳化硅漂移层(20)的n型杂质浓度高的一对第1阱区域(30)；与第1阱区域(30)的底部邻接地相隔比距离W1大0.8μm以上的距离W2设置、p型杂质浓度比碳化硅漂移层(20)的n型杂质浓度高且为第1阱区域(30)的1.1倍以上且4.2倍以下的一对第2阱区域(31)；在一对第1阱区域(30)和一对第2阱区域(31)的各自之间设置、n型杂质浓度比碳化硅漂移层(20)高且比第2阱区域(31)的p型杂质浓度低的高浓度JFET区域(22)。能够在抑制接通电压的上升的同时减小漏电流。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
就碳化硅等宽带隙半导体材料而言，与硅相比，耐绝缘破坏量高，因此与使用硅材料的情况相比，可提高基板的杂质浓度而降低基板的电阻。通过该基板的低电阻化，能够降低功率元件的开关动作中的损耗。另外，就宽带隙半导体材料而言，与硅相比，导热系数高、机械强度也优异，因此作为可实现小型、低损耗且高效率的功率器件的材料而受到期待。
在使用有碳化硅的功率半导体装置(碳化硅功率半导体装置)中，例如，广泛地使用作为金属/绝缘体/半导体结的场效应型晶体管的MOSFET(金属氧化物半导体场效应晶体管，Metal-Oxide Semiconductor Field Effect Transistor)。
在以往的碳化硅半导体装置中，在n型的碳化硅基板上所外延生长的n型碳化硅漂移层内，具备：n型的源极区域；在源极区域的下侧使p型杂质浓度为约1019cm-3而形成的第1的p阱区域；在源极区域的横向的栅极接点侧使p型杂质浓度为比第1阱区域低2位数以上的约1016～约1017cm-3而形成的第2的p阱区域；在源极接点侧使p型杂质浓度为约5×1018～约1×1021cm-3而形成、与源极接点连接的阱接触区域即p+插塞区域(プラグ領域)；在源极区域的上侧使n型杂质浓度为约1015～1019cm-3而形成的阈值调整区域(例如参照专利文献1)。
另外，在其他的以往的碳化硅半导体装置中，在n型的碳化硅基板上外延生长的n型的碳化硅漂移层内，具备：n型的源极区域；在源极区域的下侧p型杂质浓度为1×1017～5×1018cm-3的第1的p阱区域即第2基极区域；在源极区域的横向的栅电极侧p型杂质浓度比第2基极区域低且为5×1015～5×1018cm-1的第2的p阱区域即第1基极区域；在第1基极区域的底部n型杂质浓度比碳化硅漂移层高的n型的高浓度层(例如参照专利文献2)。
以往技术文献
专利文献
专利文献1：日本特开2011-193020号公报
专利文献2：日本特开2011-49267号公报
发明内容
发明要解决的课题
就功率半导体装置而言，一般具有纵型结构，用漂移层保持耐压。在碳化硅半导体装置为MOSFET的情况下，由于在断开状态下对漏电极所施加的高电压，在碳化硅半导体装置内部的pn结面产生大的PN结电场。在PN结电场强度大的情况下，产生pn结的可靠性降低、漏电流的增大这样的问题。通过以往的设计方法来降低PN结电场强度时，使用有使邻接的阱区域间的相隔距离变短、将阱区域形成得浅、将邻接的阱区域间的杂质浓度降低等的方法。如果使用这些方法来降低PN结电场强度，则产生接通状态的接通电压上升这样的问题，因此在设计碳化硅半导体装置时，必须从PN结电场强度与接通电压的折中(トレードオフ)的关系考虑选择适于用途的条件来设计，未能在抑制接通电压的上升的同时降低PN结电场强度。
在专利文献1中记载的以往的碳化硅半导体装置的情况下，在源极区域的下侧和横向的栅电极侧设置有p型杂质的浓度不同的2个阱区域，但在专利文献1中只记述有结构和制造方法，没有针对在抑制接通电压的上升的同时降低断开状态的PN结电场强度的具体的方法的记述，存在着不清楚如何做是好的问题。
另外，在专利文献2中记载的以往的碳化硅半导体装置的情况下，在源极区域的下侧和横向的栅电极侧设置p型杂质的浓度不同的2个阱区域，在源极区域的下侧的阱区域的底部形成n型杂质浓度比碳化硅漂移层高的n型的高浓度层，降低在碳化硅漂移层中用相隔的阱区域所夹持的区域即JFET区域的电阻，但在专利文献2中没有针对在抑制接通电压的上升的同时降低断开状态的PN结电场强度的具体的方法的记述，存在着不清楚如何做是好的问题。
本发明为了解决上述这样的问题而完成，目的在于提供能够在抑制接通电压的上升的同时降低PN结电场强度、降低断开时的漏电流的碳化硅半导体装置。
用于解决课题的手段
本发明涉及的碳化硅半导体装置具备：碳化硅半导体基板；在碳化硅基板上设置的第1导电型的碳化硅漂移层；第2导电型的一对第1阱区域：其在碳化硅漂移层的表层部离开距离W1而设置、第2导电型的杂质浓度p1相对于碳化硅漂移层的第1导电型的杂质浓度n1具有p1＞n1的关系；第2导电型的一对第2阱区域：其与第1阱区域的底部邻接地离开比距离W1大0.8μm以上的距离W2而设置、第2导电型的杂质浓度p2相对于碳化硅漂移层的第1导电型的杂质浓度n1具有p2＞n1的关系、相对于上述p1具有1.1×p2≤p1≤4.2×p2的关系；在一对第1阱区域的各自的表层部设置的一对第1导电型的源极区域；第1导电型的高浓度JFET区域：其在一对第1阱区域间和一对第2阱区域间设置、第1导电型的杂质浓度n2相对于n1具有n2＞n1的关系、相对于p2具有n2＜p2的关系。
另外，本发明涉及的碳化硅半导体装置的制造方法具备：第1工序：在碳化硅基板上使第1导电型的碳化硅漂移层生长；第2工序：在碳化硅漂移层上形成第1注入掩模，将第2导电型的杂质离子注入碳化硅漂移层内，在碳化硅漂移层的表层部形成第2导电型的第1阱区域；第3工序：在碳化硅漂移层上形成宽度比第1注入掩模大的第2注入掩模，将第2导电型的杂质离子注入碳化硅漂移层内，在与第1阱区域的底部邻接的区域形成第2导电型的第2阱区域；第4工序：将第1导电型的杂质离子注入第1阱区域的表层部，形成第1导电型的源极区域；和第5工序：向从碳化硅漂移层的表面至超过第1阱区域的深度的区域注入第1导电型的杂质离子，形成第1导电型的高浓度JFET区域。
发明的效果
根据本发明涉及的碳化硅半导体装置，能够提供能够在抑制接通电压的上升的同时降低PN结电场强度、降低断开时的漏电流的碳化硅半导体装置。
另外，根据本发明涉及的碳化硅半导体装置的制造方法，能够提供能够在抑制接通电压的上升的同时降低PN结电场强度、降低断开时的漏电流的碳化硅半导体装置的制造方法。
附图说明
图1为表示本发明的实施方式1中的碳化硅半导体装置的结构的示意截面图。
图2为表示本发明的实施方式1中的碳化硅半导体装置的制造方法的图。
图3为表示以往的碳化硅半导体装置的结构的示意截面图。
图4为表示以往的碳化硅半导体装置和本发明的碳化硅半导体装置的PN结电场强度与接通电压的关系的图。
图5为表示碳化硅半导体装置的断开状态下的相对于PN结电场强度的漏电流的测定结果的图。
图6为表示以往的碳化硅半导体装置和本发明的碳化硅半导体装置的截面的电场强度分布的等值线图。
图7为表示高浓度JFET区域的深度的比例与PN结电场强度的关系的图。
图8为表示高浓度JFET区域的深度的比例与接通电压的关系的图。
图9为表示高浓度JFET区域的深度的比例与PN结及接通电压的折中改善指标的关系的图。
图10为表示本发明的实施方式1中的碳化硅半导体装置的第1阱区域的端部与第2阱区域的端部之间的距离d1-2与PN结电场强度的关系的图。
图11为表示本发明的实施方式1中的碳化硅半导体装置的第1阱区域的端部与第2阱区域的端部之间的距离d1-2与接通状态下的接通电压的关系的图。
图12为表示本发明的碳化硅半导体装置和以往的碳化硅半导体装置的PN结电场强度与接通电压的关系的图。
图13为表示本发明的实施方式1中的碳化硅半导体装置的第1阱区域的p型杂质浓度对于第2阱区域的p型杂质浓度之比γ与PN结电场强度的关系的图。
图14为表示本发明的实施方式1中的碳化硅半导体装置的第1阱区域的p型杂质浓度对于第2阱区域的p型杂质浓度之比γ与接通电压的关系的图。
图15为表示本发明的实施方式1中的碳化硅半导体装置和以往的碳化硅半导体装置的耐压与接通电压的关系的图。
图16为表示本发明的实施方式1中的碳化硅半导体装置和以往的碳化硅半导体装置的耐压与漏电流的关系的图。
图17为表示本发明的实施方式2中的碳化硅半导体装置的结构的示意截面图。
图18为表示本发明的实施方式3中的碳化硅半导体装置的结构的示意截面图。
图19为表示本发明的实施方式4中的碳化硅半导体装置的结构的示意截面图。
图20为表示本发明的实施方式4中的碳化硅半导体装置的制造方法的图。
图21为表示本发明的实施方式5中的碳化硅半导体装置的制造方法的图。
具体实施方式
实施方式1.
首先，对本发明的实施方式1中的碳化硅半导体装置的构成进行说明。予以说明，在本发明中，将第1导电型作为n型、将第2导电型作为p型来进行说明。图1为表示本发明的实施方式1中的碳化硅半导体装置的结构的示意截面图。在本实施方式1中对碳化硅半导体装置为MOSFET的情况进行说明。予以说明，图1为碳化硅半导体装置的单位单元的构成，碳化硅半导体装置将图1的单位单元在横向上并列多个而构成。
在本发明中，在称为纵向的情况下，是指碳化硅半导体装置的碳化硅基板10的法线方向，例如在图1中是指纸面上下方向。另外，在称为横向的情况下是指碳化硅基板10的面方向，例如在图1中是指纸面左右方向。进而，深度和厚度是指纵向的距离，宽度是指横向的距离。另外，所谓表面侧，例如在图1中是指纸面上侧，所谓背面侧，是指纸面下侧。另外，所谓俯视，是指从纵向来观看与横向平行的面的情况。
在图1中，在具有4H多型的n型、低电阻的碳化硅基板10的第1主面上，通过外延生长而形成有n型的碳化硅漂移层20。就碳化硅基板10而言，第1主面的面方位为(0001)面，相对于c轴方向倾斜4°。
在碳化硅漂移层20的表面侧,形成含有作为第1杂质的铝(Al)作为p型杂质的p型的第1阱区域30，在第1阱区域30的碳化硅基板10侧，与第1阱区域30相接地形成p型的第2阱区域31。第2阱区域与第1阱区域31电连接。使p型杂质浓度比第1阱区域30低地来形成第2阱区域31。如图1中所示，就第1阱区域30和第2阱区域31而言，在碳化硅半导体装置的单位单元内在横向上相隔距离W1和距离W2而形成，就相隔的间隔而言，第2阱区域31变得比第1阱区域30大。即，为距离W2＞距离W1。予以说明，在以下，将如图1中所示第1阱区域30和第2阱区域31的在横向上相隔的间隔称为相隔距离。另外，对于源极区域40、阱接触区域35，也同样地将横向上相隔的间隔称为相隔距离。
在MOSFET中，碳化硅漂移层20中在单位单元内相隔的阱区域之间的区域称为JFET区域。就JFET区域21而言，在表面侧具有：使n型杂质浓度比碳化硅漂移层20高地形成的高浓度JFET区域22。因此，高浓度JFET区域22包含在JFET区域21中，JFET区域21的全部可以是高浓度JFET区域22。就高浓度JFET区域22而言，至少以与第1阱区域30的相隔距离W1同等的宽度形成至与第1阱区域30的底部同等的深度。在图1中，高浓度JFET区域22以与第1阱区域30的相隔距离W1同等的宽度形成至超过第2阱区域31的底部的用单点划线所表示的深度，更优选高浓度JFET区域22的宽度为与第2阱区域31的相隔距离W2同等的宽度。在以下，在不需要将高浓度JFET区域22与JFET区域21进行区别的情况下，有时简称为JFET区域21。
在第1阱区域30的表层部，比第1阱区域30浅地形成含有第2杂质即氮(N)作为n型杂质的n型的源极区域40。进而，在第1阱区域30的表层部，与源极区域40相接地比源极区域40深地形成p型的阱接触区域35。阱接触区域35与第1阱区域30电连接。
在遍及高浓度JFET区域22的表面、被高浓度JFET区域22与源极区域40所夹持的部分的第1阱区域30的表面、及源极区域40的一部分的表面的范围内，形成有由氧化物绝缘体构成的栅极绝缘膜50。进而，在栅极绝缘膜50上，与高浓度JFET区域22及被高浓度JFET区域22与源极区域40所夹持的部分的第1阱区域30相对地形成有栅电极60。予以说明，将在第1阱区域30中经由栅极绝缘膜50与栅电极60相对、在碳化硅半导体装置为接通状态的情况下形成反转层的区域称为沟道区域。
在栅电极60上，在栅极绝缘膜50所存在的整个范围，形成有由氧化物绝缘体构成的层间绝缘膜55。在源极区域40中没有被栅极绝缘膜50覆盖的区域和阱接触区域35中与源极区域40相接的一侧的一部分，形成有用于降低源电极80与碳化硅的接触电阻的表面侧欧姆电极70。在表面侧欧姆电极70上和层间绝缘膜55上，形成有源电极80。另外，在碳化硅基板10的第1主面的相反侧的第2主面、即背面侧，形成有背面侧欧姆电极71，在背面侧欧姆电极71上形成有漏电极81。
进而，在碳化硅半导体装置的单位单元不存在的区域的一部分中，就栅电极60而言，经由在层间绝缘膜55中所开设的栅极接触孔，与栅极焊盘和栅极配线电短路(未图示)。
如以上来构成碳化硅半导体装置。
接着，对碳化硅半导体装置的制造方法进行说明。图2为表示本发明的实施方式1中的碳化硅半导体装置的制造方法的图。
首先，如图2(a)中所示，在第1主面的面方位为(0001)面、具有4H多型的n型、低电阻的碳化硅基板10的表面上，通过化学气相沉积(Chemical Vapor Deposition：CVD)法使n型的碳化硅漂移层20外延生长。就碳化硅漂移层20的n型杂质浓度而言，例如为1×1015cm-3～1×1017cm-3，就碳化硅漂移层20的厚度而言，例如为5μm～50μm。
接着，如图2(b)中所示，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模90a，将作为p型的第1杂质的Al进行离子注入，形成p型的第1阱区域30。Al的离子注入的深度设为不超过碳化硅漂移层20的厚度的深度，例如设为0.5μm～3μm。另外，就被离子注入的Al的杂质浓度而言，例如为1×1017cm-3～1×1019cm-3，使其比碳化硅漂移层20的n型杂质浓度高。将Al进行离子注入后，将注入掩模90a除去。
接着，如图2(c)中所示，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模90b、将作为p型的第1杂质的Al进行离子注入，形成p型的第2阱区域31。就注入掩模90b的宽度而言，比形成有第1阱区域30时的注入掩模90a的宽度要宽。就Al的离子注入的深度而言，为不超过碳化硅漂移层20的厚度的深度，设为比第1阱区域30的厚度深的深度，例如，可以是以0.6μm～4μm程度作为峰值的深度。另外，被离子注入的Al的杂质浓度比碳化硅漂移层20的n型杂质浓度高，设为不到第1阱区域30的杂质浓度，例如，设为第1阱区域30的杂质浓度的0.1倍以上且不到1倍。将Al进行离子注入后，将注入掩模90b除去。
接着，如图2(d)中所示，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模90c、将作为n型的第2杂质的N进行离子注入，形成n型的源极区域40。使N的离子注入深度比第1阱区域30的厚度浅。另外，就被离子注入的N的杂质浓度而言，例如为1×1018cm-3～1×1021cm-3，使其比第1阱区域30的p型杂质浓度高。将N进行离子注入后，将注入掩模90c除去。
接着，如图2(e)中所示，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模90d、将作为p型的第1杂质的Al进行离子注入，形成p型的阱接触区域35。如图1中所示，以从源极区域40的表层部到达第1阱区域30的内部的深度来形成阱接触区域35。就阱接触区域35而言，是为了得到第1阱区域30与电连接至源电极80的表面侧欧姆电极70的良好的电接触而设置的。阱接触区域35的p型杂质浓度优选比第1阱区域30的p型杂质浓度高。在将Al进行离子注入时，为了使阱接触区域35低电阻化，优选将形成有碳化硅漂移层20的碳化硅基板10加热至150℃以上。将Al进行离子注入后，将注入掩模90d除去。
接着，如图2(f)中所示，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模90e，将作为n型的第2杂质的N进行离子注入，使JFET区域21的n型杂质浓度比碳化硅漂移层20的n型杂质浓度高，在n型的JFET区域21内形成n型杂质的浓度高的高浓度JFET区域22。在图2(f)中，将高浓度JFET区域22的宽度与第1阱区域30的相隔距离同等地示出，进一步优选高浓度JFET区域22以与第2阱区域31的相隔距离同等的宽度形成、或者以包含JFET区域21的方式形成。另外，就形成高浓度JFET区域的深度而言，优选形成到图1中和图2(f)中所示的单点划线，即形成到超过第2阱区域31的底部的深度。就被离子注入的N的n型杂质浓度而言，优选比第1阱区域30和第2阱区域31的p型杂质浓度低，例如可以为5×1015cm-3～1×1018cm-3。其原因是由于：通过相对于第1阱区域30和第2阱区域31使高浓度JFET区域22的杂质浓度相对地低，在对在第1阱区域30及第2阱区域31与高浓度JFET区域22之间所形成的pn结施加反偏压时,使得空乏层向高浓度JFET区域22侧延伸。将N进行离子注入后，将注入掩模90e除去。
接着，通过热处理装置，在氩(Ar)气等非活性气体气氛中在1300℃～1900℃下进行30秒～1小时的退火，使被离子注入的N和Al活化。
接着，将包含第1阱区域30、源极区域40、阱接触区域35的碳化硅漂移层20的表面进行热氧化，形成所期望的厚度的栅极绝缘膜50。接着，在栅极绝缘膜50上通过减压CVD法来形成具有导电性的多晶硅膜、将其图案化，由此形成栅电极60。
接着，通过减压CVD法来形成层间绝缘膜55。接着，形成：将层间绝缘膜55和栅极绝缘膜50贯通、到达阱接触区域35和源极区域40的接触孔。
接着，通过溅射法等来形成以镍(Ni)作为主成分的金属膜、在600℃～1100℃的温度下进行热处理、使以Ni作为主成分的金属膜与碳化硅反应而在碳化硅层与金属膜之间形成硅化物。接着，通过利用硫酸、硝酸、盐酸中的任一者或者它们与过氧化氢水的混合液等的湿蚀刻，将层间绝缘膜55上所残留的硅化物以外的金属膜除去。通过该处理，形成表面侧欧姆电极70。
接着，在碳化硅基板10的第2主面即背面，形成以Ni作为主成分的金属膜、进行热处理，由此在碳化硅基板10的背面形成背面侧欧姆电极71。
然后，在碳化硅基板10的表面侧，通过溅射法或蒸镀法来形成Al等的金属配线、通过光刻技术来加工为规定的形状，由此形成与表面侧欧姆电极70接触的源电极80、和与栅电极60接触的栅极焊盘及栅极配线。进而，通过在碳化硅基板10的背面的背面侧欧姆电极71的表面上形成金属膜，形成漏电极81、如图2(g)中所示完成碳化硅半导体装置。
通过以上所述的工序，制造碳化硅半导体装置。
接着，对有本发明的实施方式1的构成所产生的碳化硅半导体装置的效果进行说明。
就本实施方式1的碳化硅半导体装置而言，如上述，在第1阱区域30的下部，形成p型杂质的浓度比第1阱区域30低、相隔距离大即宽度窄的第2阱区域31，在JFET区域21内具有使n型杂质的浓度提高了的高浓度JFET区域22。通过与不具有这样的第2阱区域31和高浓度JFET区域22的以往的碳化硅半导体装置的比较，对于由本发明的实施方式1的构成所产生的碳化硅半导体装置的效果进行说明。
图3为表示以往的碳化硅半导体装置的结构的示意截面图。图3的碳化硅半导体装置与图1的本发明的碳化硅半导体装置同样，是MOSFET。就图3的以往的碳化硅半导体装置而言，与图1的本发明的碳化硅半导体装置相比，无第2阱区域。
在图3中所示的以往的碳化硅半导体装置中，在MOSFET的断开状态下，减小碳化硅漂移层20与第1阱区域30的PN结电场强度时，一般的设计方法是使用以下的3个手段。第1，使邻接的第1阱区域30间的相隔距离变小。第2，将第1阱区域30形成得浅。第3，使邻接的第1阱区域30间的高浓度JFET区域22的杂质浓度降低。但是，在上述任意的情况下如果以在断开状态下使PN结电场强度降低的方式来进行设计，则接通状态下的接通电压上升，PN结电场强度的降低与接通电压的降低处于折中的关系。
就JFET区域21中的接通状态下的接通电压所产生的电压下降而言，特别是对于600V耐压、1200V耐压等低耐压器件而言，对于整体的电压下降的贡献大，成为损耗增加的原因。另外，对于3300V耐压以上的高耐压器件而言，由于漂移层的杂质浓度低，因此JFET区域中的空乏层的扩展变大，由于使电流路径狭窄的影响，电压下降量的绝对值变大。
另一方面，在本发明的实施方式1涉及的碳化硅半导体装置中，在JFET区域21设置使n型杂质浓度比碳化硅漂移层20高的高浓度JFET区域22、将第2阱区域31设置在第1阱区域30的下部，由此能够抑制对栅极绝缘膜50所施加的电场强度的上升、且降低相同的接通电压时的断开状态下的PN结电场强度。
对于本发明的效果，使用器件模拟来定量地进行了验证。在器件模拟中所使用的本发明的碳化硅半导体装置如图1中所示。以往的碳化硅半导体装置为图3中所示的结构，但设为有时能够增减JFET区域21的n型杂质的浓度、在JFET区域21内具有高浓度JFET区域22。在器件模拟中，对本发明的碳化硅半导体装置和以往的碳化硅半导体装置的栅极绝缘膜50所施加的电场强度都相等，以成为一定值的方式调整了JFET区域21的n型杂质浓度、第1或第2阱区域的相隔距离等参数。在以下的说明中，将图3中所示的以往的碳化硅半导体装置称为结构A，将图1中所示的本发明的碳化硅半导体装置称为结构B。
首先，对于断开状态下的PN结电场强度和接通状态下的接通电压的关系进行验证。
在结构A的以往的碳化硅半导体装置中，使PN结电场强度降低时，如上述将第1阱区域30形成得浅，但为了将施加于栅极绝缘膜50的电场保持一定，将形成第1阱区域的深度降低，与其相伴，将JFET区域21的n型杂质的浓度降低。即，考察：将施加于栅极绝缘膜50的电场强度保持一定时的PN结电场强度与接通电压的关系。另一方面，在结构B的本发明的碳化硅半导体装置中，形成第2阱区域31、使高浓度JFET区域22的n型杂质的浓度比碳化硅漂移层20高，考察：将施加于栅极绝缘膜50的电场强度保持一定时的PN结电场强度与接通电压的关系。
结构A的以往的碳化硅半导体装置和结构B的本发明的碳化硅半导体装置都是使第1阱区域30的相隔距离成为1.4μm、使对栅极绝缘膜50所施加的电场强度在漏极电压600V的情况下为2MV/cm而成为一定。另外，在结构B的本发明的碳化硅半导体装置中，第2阱区域31的宽度比第1阱区域30的宽度窄，即，就相隔距离而言，第2阱区域31大，使用于形成第2阱区域31的注入掩模的宽度与用于形成第1阱区域30的注入掩模的宽度相比单侧大0.4μm～0.7μm。即，使第2阱区域31的相隔距离在2.2μm～2.8μm的范围变化。
图4为表示通过器件模拟所计算的以往的碳化硅半导体装置和本发明的碳化硅半导体装置的PN结电场强度与接通电压的关系的图。在图4中，将结构A的以往的碳化硅半导体装置的计算结果用三角形标记来表示，将结构B的本发明的碳化硅半导体装置的计算结果用四边形标记来表示。由图4可知：在结构A的以往的碳化硅半导体装置中，随着使形成第1阱区域30的深度变浅、PN结电场强度降低，接通电压急剧地上升，但在结构B的本发明的碳化硅半导体装置中，与结构A的以往的碳化硅半导体装置相比，与使第2阱区域31的相隔距离变小而PN结电场强度降低所相伴的接通电压的上升缓和。另外，在结构B的本发明的碳化硅半导体装置中，得到与结构A的以往的碳化硅半导体装置同等的接通电压时的PN结电场强度被低地抑制为0.3MV/cm左右。
图5是表示碳化硅半导体装置的断开状态下的相对于PN结电场强度的漏电流的测定结果的图。图5为使用实际试制的碳化硅半导体装置所测定的结果，横轴为基于设计所计算的断开状态下的PN结电场强度，纵轴为对数表示的断开状态下的漏电流的实测值。由图5可知：相对于PN结电场强度的增加，漏电流对数地增加，如果降低0.3MV/cm的PN结电场强度，则能够将断开状态下的漏电流降低约1位数。即，就本发明的碳化硅半导体装置而言，在使接通电压与以往的碳化硅半导体装置同等的情况下，能够将PN结电场强度降低0.3MV/cm左右，因此能够使漏电流降低约1位数，得到能够使碳化硅半导体装置的可靠性大幅提高的效果。
图6是表示以往的碳化硅半导体装置和本发明的碳化硅半导体装置的截面的电场强度分布的图。图6(a)为结构A的以往的碳化硅半导体装置，图6(b)为结构B的本发明的碳化硅半导体装置，分别为对结构A和结构B的断开状态的MOSFET施加1200V的漏极电压时的电场强度分布通过器件模拟所计算得到的等值线图。由图6(a)与图6(b)的比较可知：在图6(a)中所示的以往的碳化硅半导体装置中，电场强度大的区域集中于第1阱区域30的端部，而与此相对的是，在图6(b)中所示的本发明的碳化硅半导体装置中，由于具有第2阱区域31，因此电场强度大的区域集中于第1阱区域30和第2阱区域31的各自的端部。其结果，在本发明的碳化硅半导体装置中，施加漏极电压时的PN结电场强度的值被降低，断开状态下的漏电流被降低。
接着，对于JFET区域21中的高浓度JFET区域22的厚度对PN结电场强度和接通电压所产生的影响，使用器件模拟来进行计算。图7为表示高浓度JFET区域的深度的比例和PN结电场强度的关系的计算结果，图8为表示高浓度JFET区域的深度的比例与接通电压的关系的计算结果。在图7和图8中，横轴为高浓度JFET区域的深度的比例，是高浓度JFET区域22的厚度除以第1阱区域30的深度所得到的。即，将相对于第1阱区域30的深度的高浓度JFET区域22的厚度定义为高浓度JFET区域22的深度的比例。因此，在图7和图8中，横轴记载对于大于1且小于2的范围的计算结果，记载高浓度JFET区域22的厚度比第1阱区域30的深度的1倍大且比2倍小的范围的计算结果。
予以说明，在本研究中，即使在结构A的以往的碳化硅半导体装置中，也将JFET区域21的n型杂质浓度提高、形成有高浓度JFET区域22。
另外，在图7和图8中，对于结构B的本发明的碳化硅半导体装置，也记载使第2阱区域31的深度相对于第1阱区域30的深度的比例变化了两遍时的计算结果。在图7和图8的凡例中的括弧内示出其比例，具体地，对于第2阱区域31的深度除以第1阱区域30的深度所得的值为2.0的情况和1.5的情况进行计算。
予以说明，这里所说的第1阱区域30和第2阱区域31的深度，为距离碳化硅漂移层20的表面的深度。在第2阱区域31的深度相对于第1阱区域30的深度的比例为2.0的情况下，意味着第1阱区域30与第2阱区域31为相同的厚度。进而，在第2阱区域31的深度相对于第1阱区域30的深度的比例为2.0、图7和图8的横轴即高浓度JFET区域22的深度的比例为2的情况下，意味着第1阱区域30与第2阱区域31相加的阱区域的厚度与高浓度JFET区域22的厚度相同。
另外，在对图7和图8的结果进行了计算的器件模拟中，如图1中所示，使第2阱区域31的宽度比第1阱区域30的宽度小，即第2阱区域31的相隔距离W2比第1阱区域30的相隔距离W1大，使用于形成第2阱区域31的注入掩模的宽度与用于形成第1阱区域30的注入掩模的宽度相比单侧大0.5μm。
进而，对于结构A的以往的碳化硅半导体装置和结构B的两种本发明的碳化硅半导体装置的合计3个碳化硅半导体装置，分别以断开状态下施加600V的漏极电压时的对栅极绝缘膜50所施加的电场强度为2MV/cm而成为一定值的方式来调整高浓度JFET区域22的n型杂质浓度。
如图7中所示，就PN结电场强度而言，随着高浓度JFET区域22的深度的比例变大而变大，但就结构B的本发明的碳化硅半导体装置而言，与结构A的以往的碳化硅半导体装置相比，PN结电场强度小，特别是第2阱区域31的深度相对于第1阱区域30的深度的比例为2.0时，与为1.5时相比，能够降低PN结电场强度。即，可知：第2阱区域31的深度相对于第1阱区域30的深度的比例大是优选的。
另一方面，如图8中所示，接通电压随着高浓度JFET区域22的深度的比例变大而变小，但结构A的以往的碳化硅半导体装置与结构B的本发明的碳化硅半导体装置之差小，几乎相同。即，由图7和图8的结果可知：就结构B的本发明的碳化硅半导体装置而言，与结构A的以往的半导体装置相比，能够不使接通电压增加地降低PN结电场强度。
图9为表示高浓度JFET区域的深度的比例与PN结电场和接通电压的折中改善指标的关系的图。图9的纵轴的折中改善指标是图7的纵轴的PN结电场强度与图8的纵轴的接通电压之积。即，在图9中，纵轴的值越小，表示PN结电场强度和接通电压的降低效果越大，能够作为设计碳化硅半导体装置方面的指标。即，如果选择折中改善指标低的结构，在使接通电压相同的情况下能够进一步降低PN结电场强度，在使PN结电场强度相同的情况下能够进一步降低接通电压。
如图9中所示，就折中改善指标而言，可知：用菱形标记所表示的本发明的碳化硅半导体装置的结构B(2.0)最小，PN结电场强度和接通电压的降低效果最大。其次，用四边形标记所表示的本发明的碳化硅半导体装置的结构B(1.5)小，用三角形标记所表示的以往的碳化硅半导体装置的结构A成为最大。即，可知：就结构B的本发明的碳化硅半导体装置而言，在相对于第1阱区域30的深度的高浓度JFET区域22的厚度为比1倍大且比2倍小的范围内，与结构A的以往的碳化硅半导体装置相比，PN结电场强度和接通电压的降低效果大，优选。另外，可知：就使相对于第1阱区域30的深度的第2阱区域31的深度增大而言，PN结电场强度和接通电压的降低效果大，优选。
接着，对于第1阱区域30的端部与第2阱区域31的端部之间的距离d1-2与断开状态的PN结电场强度和接通状态的接通电压的关系，通过器件模拟而进行研究。在器件模拟中，如图6中所示，碳化硅半导体装置呈线对称的形状，对于一半的区域进行计算。因此，第1阱区域30的端部与第2阱区域31的端部之间的距离d1-2在线对称的对称轴的两侧是相同的。作为第1阱区域30的端部与第2阱区域31的端部之间的距离d1-2，将形成第1阱区域30时的注入掩模的宽度2d1与形成第2阱区域31时的注入掩模的宽度2d2之差的一半用作距离d1-2。即，为d1-2＝d1-d2。予以说明，d1、d2为各自的注入掩模的宽度的一半。注入掩模的宽度分别与邻接的第1阱区域30和第2阱区域31的相隔距离大致相等，距离d1-2与第1阱区域30和第2阱区域31的各自的相隔距离之差的一半大致相等。
另外，就碳化硅半导体装置而言，具有图1和图3的截面结构在横向上并列多个而成的结构，因此形成第1阱区域30时的注入掩模的宽度2d1与形成第2阱区域31时的注入掩模的宽度2d2之差的一半与第1阱区域30的宽度和第2阱区域31的宽度之差乘以-1/2所得的值大致相等。因此，可将各个注入掩模的宽度之差2d1-2d2乘以-2所得的值定义为第1阱区域30的端部与第2阱区域31的端部之间的距离。
在以下，在距离d1-2为0的情况下，意味着形成第1阱区域30的掩模的宽度2d1与形成第2阱区域31的掩模的宽度2d2相等。另外，在距离d1-2为负的数值的情况下，意味着形成第1阱区域30的掩模的宽度2d1比形成第2阱区域31的掩模的宽度2d2小，意味着第1阱区域30的相隔距离W1比第2阱区域31的相隔距离W2小、第1阱区域30的宽度比第2阱区域31的宽度大。
在本研究中，在断开状态下使漏极电压为600V的情况下，以对栅极绝缘膜50所施加的电场强度为2MV/cm而为一定的方式调整高浓度JFET区域22的n型杂质的浓度。
图10为表示结构B的本发明的碳化硅半导体装置中的第1阱区域的端部与第2阱区域的端部之间的距离d1-2与PN结电场强度的关系的图。在图10中，横轴为由形成第1阱区域30时的注入掩模的宽度2d1与形成第2阱区域31时的注入掩模的宽度2d2之差的一半所求出的距离d1-2，就距离d1-2而言，由于与第1阱区域30的相隔距离W1和第2阱区域31的相隔距离W2之差的一半大致相等，因此也可称为相隔距离之差，将横轴的值乘以-2所得的值也可称为第1阱区域30的宽度与第2阱区域31的宽度之差。另外，图10的纵轴为断开状态的PN结电场强度。
由图10得知：如果距离d1-2为-0.4μm以上，即-0.4μm～0μm，则由距离d1-2的变化所引起的PN结电场强度的变化小，可知即使想要进行使第1阱区域30的宽度与第2阱区域31的宽度之差变化而调整PN结电场强度的设计，也不能使PN结电场强度大幅地变化，设计自由度小。
另一方面，可知：如果距离d1-2为-0.4μm以下，则随着距离d1-2变小，即，随着第1阱区域30的宽度与第2阱区域31的宽度之差的绝对值变大，PN结电场强度变大。这表示可用第1阱区域30的宽度与第2阱区域31的宽度之差来调整PN结电场强度，设计自由度提高，因此优选。
图11为表示结构B的本发明的碳化硅半导体装置中的第1阱区域的端部与第2阱区域的端部之间的距离d1-2与接通状态下的接通电压的关系的图。图11的横轴与图10相同，具有相同的含义。由图11可知：距离d1-2越小，即，距离d1-2的绝对值越大，可知接通电压越变小。
图12为表示由图10和图11的计算结果所得到的、PN结电场强度与接通电压的关系的图。图12的横轴为用图10的纵轴所表示的PN结电场强度，图12的纵轴为用图11的纵轴所表示的接通电压。在图12中，将结构B的本发明的碳化硅半导体装置的计算结果用虚线来表示，将结构A的以往的碳化硅半导体装置的计算结果用菱形标记来表示。就结构A的以往的碳化硅半导体装置而言，由于无第2阱区域，因此第1阱区域的宽度与第2阱区域的宽度之差为0，由于计算点只是差为0的1点，因此在图12中只示出1点。
在图12中用虚线所表示的结构B的本发明的碳化硅半导体装置的计算结果中，示出了距离d1-2分别为-0.3μm、-0.4μm、-0.5μm时的点。随着距离d1-2比-0.3μm大，即距离d1-2的绝对值变小，用虚线表示的计算结果前往图12的左上方，随着距离d1-2比-0.5μm小，即距离d1-2的绝对值变大，用虚线表示的计算结果前往图12的右下方。
如图12中的虚线的计算结果所示，在结构B的本发明的碳化硅半导体装置中，可知在距离d1-2为-0.4μm的左右，特性大幅地发生了变化。即，在距离d1-2的绝对值比0.4μm小的情况下，尽管PN结电场强度几乎没有变化，但随着距离d1-2的绝对值变小，接通电压变大，可以说PN结电场强度与接通电压的折中的关系消失。另一方面，在距离d1-2的绝对值比0.4μm大的情况下，随着距离d1-2的绝对值变大，PN结电场强度变大，但接通电压变小，可知PN结电场强度与接通电压的折中的关系得到维持。
如上所述，根据图4和图7～图9的研究结果，本发明的碳化硅半导体装置能够在维持着PN结电场强度与接通电压的折中的关系的同时与以往的碳化硅半导体装置相比能够降低对于相同的接通电压的PN结电场强度。这是由于：在图4和图7～图9的研究中，本发明的碳化硅半导体装置的第2阱区域31的相隔距离W2比第1阱区域30的相隔距离W1大0.8μm以上。
但是，如图10～图12的研究结果所示，本发明的碳化硅半导体装置中，如果第2阱区域31的相隔距离W2与第1阱区域30的相隔距离W1之差变为不到0.8μm，即距离d1-2的绝对值变为不到0.4μm，则PN结电场强度与接通电压的折中的关系消失，因此有时发生例如不能进行使接通电压降低到所期望的值以下的设计的问题。即，通过使第1阱区域30的相隔距离W2比第2阱区域31的相隔距离W1小0.8μm以上，换言之，使第1阱区域30的宽度比第2阱区域31的宽度大0.8μm以上，能够在维持着PN结电场强度与接通电压的折中的关系的同时提高将由PN结电场强度与接通电压之积所表示的折中改善指标抑制得低的碳化硅半导体装置的设计自由度。
另外，如果将图12中所示的结构A的以往的碳化硅半导体装置的计算结果与结构B的本发明的碳化硅半导体装置的计算结果进行比较，可知：即使是相同的接通电压，结构B的本发明的碳化硅半导体装置也能够将PN结电场降低约0.23MV/cm，能够如图5中所示降低漏电流。
接着，对于第1阱区域30的p型杂质的浓度与第2阱区域31的p型杂质的浓度的关系、换言之、形成第1阱区域30时的p型杂质的注入剂量与形成第2阱区域31时的p型杂质的注入剂量的关系进行研究。将第1阱区域30的p型杂质的浓度除以第2阱区域31的p型杂质的浓度所得的值、即第1阱区域30的p型杂质的浓度相对于第2阱区域31的p型杂质的浓度之比设为γ，通过器件模拟来对使γ变化时的断开状态的PN结电场和接通状态的接通电压进行计算。
图13为表示第1阱区域的p型杂质浓度相对于第2阱区域的p型杂质浓度之比γ与PN结电场强度的关系的图。另外，图14是表示第1阱区域的p型杂质浓度相对于第2阱区域的p型杂质浓度之比γ与接通电压的关系的图。
如图13中所示，PN结电场强度在γ＝3的附近变为最小，在γ＝1.1～4.2的范围变为2.5MV/cm以下。另一方面，如图14中所示，接通电压在γ＝1.8附近变为最小，在γ＝1.1～5.3的范围变小。进而，在γ＝1.3～4.2的范围变得足够小。
就接通电压变为最小的γ＝1.8的PN结电场强度而言，根据图13，为2.46MV/cm，根据图13，就PN结电场成为2.46MV/cm以下的γ而言，为γ＝1.8～3.6的范围。回到图14，可知：如果观察γ＝1.8～3.6的范围的接通电压，则足够小，因此优选。
优选PN结电场强度与接通电压这两者都小，因此如上述，第1阱区域30的p型杂质浓度相对于第2阱区域31的p型杂质浓度之比γ优选1.1≤γ≤4.2的范围，更优选1.8≤γ≤3.6的范围。如果相对于第1阱区域30换言之，则第2阱区域31的p型杂质浓度相对于第1阱区域30的p型杂质浓度之比1/γ优选0.23≤1/γ≤0.91的范围，更优选0.27≤1/γ≤0.56的范围。即，就被离子注入到第2阱区域31的Al的杂质浓度而言，优选第1阱区域30的杂质浓度的0.23倍以上且0.91倍以下的范围，更优选0.27倍以上且0.56倍以下的范围。上述是由器件模拟的结果所求出的1/γ的适合的范围，但在实际的碳化硅半导体装置中考虑制造误差的影响，就被离子注入到第2阱区域31的Al的杂质浓度而言，优选第1阱区域30的杂质浓度的0.2倍以上且0.95倍以下的范围，更优选0.25倍以上且0.6倍以下的范围。
图15为表示本发明的实施方式1中的碳化硅半导体装置和以往的碳化硅半导体装置的耐压与接通电压的关系的图。在图15中，用三角形标记所表示的结构A为制作的以往的碳化硅半导体装置中的测定结果，用四边形标记所表示的结构B为制作的本发明的碳化硅半导体装置中的测定结果。如图15中所示，可知：结构A的以往的碳化硅半导体装置与结构B的本发明的碳化硅半导体装置的耐压和接通电压变为同等。
图16为表示本发明的实施方式1中的碳化硅半导体装置和以往的碳化硅半导体装置的耐压与漏电流的关系的图。在图16中，用三角形标记所表示的结构A为制作的以往的碳化硅半导体装置中的测定结果，用四边形标记所表示的结构B为制作的本发明的碳化硅半导体装置中的测定结果。如图16中所示，可知：就结构B的本发明的碳化硅半导体装置而言，相对于结构A的以往的碳化硅半导体装置，在保持相同程度的耐压的同时能够降低漏电流。
即，如图15和图16的测定结果所示，在本发明的碳化硅半导体装置中，与以往的碳化硅半导体装置相比，能够降低相对于相同的接通电压、相同的耐压的PN结电场强度，降低漏电流。
如上所述，根据本发明的实施方式1，能够降低断开状态的PN结电场强度与接通状态的接通电压之积即折中改善指标，因此得到能够降低PN结电场强度和接通电压的一者或两者、能够降低漏电流、减少碳化硅半导体元件的损耗的效果。
另外，由于示出了即使与第1阱区域30的底部邻接地设置第2阱区域31也能够维持断开状态的PN结电场强度与接通状态的接通电压的折中的关系的条件，因此取得能够利用PN结电场强度与接通电压的折中的关系来得到设计自由度高的碳化硅半导体装置的效果。
实施方式2.
图17为表示本发明的实施方式2中的碳化硅半导体装置的结构的示意截面图。在图17中，就赋予与图1相同的附图标记而言，表示相同或对应的构成，省略其说明。还具备p型的第3阱区域的构成与本发明的实施方式1不同。
在第2阱区域31的下侧、与第2阱区域31电连接地形成第3阱区域32。另外，相互邻接的第3阱区域32的相隔距离W3比第2阱区域31的相隔距离W2大，即，第3阱区域32的宽度比第2阱区域31的宽度形成得小。进而，第3阱区域的p型杂质浓度比碳化硅漂移层20的n型杂质浓度高，比第2阱区域31的p型杂质浓度低。
如上所述，如本实施方式2中所示，通过还具备第3阱区域32，与实施方式1的碳化硅半导体装置同样地，得到能够降低由断开状态的PN结电场强度与接通状态下的接通电压之积所表示的折中改善指标的效果。另外，即使在第3阱区域32的下侧还设置多个阱区域的情况，也是同样的。
实施方式3.
图18为表示本发明的实施方式3中的碳化硅半导体装置的结构的示意截面图。在图18中，就赋予与图1相同的附图标记而言，表示相同或对应的构成，省略其说明。与本发明的实施方式1相比，制造方法不同，不同点为:在形成第2阱区域后形成第1阱区域、与第2阱区域同时地形成元件终端部的耐压保持区域。
首先，在第1主面的面方位为(0001)面、具有4H多型的n型、低电阻的碳化硅基板10的表面上，通过化学气相沉积(Chemical Vapor Deposition：CVD)法使n型的碳化硅漂移层20外延生长。就碳化硅漂移层20的n型杂质浓度而言，例如为1×1015cm-3～1×1017cm-3，就碳化硅漂移层20的厚度而言，例如为5μm～50μm。
接着，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模、将作为p型的第1杂质的Al进行离子注入。对于注入掩模，形成以能够形成图18中所示的第2阱区域31和元件终端部的耐压保持区域33这两者的方式被图案化的注入掩模。就Al的离子注入的深度而言，设为不超过碳化硅漂移层20的厚度的0.6μm～4μm，被离子注入的Al的杂质浓度为第1阱区域30的杂质浓度的0.1倍以上且不到1倍的范围，使其比碳化硅漂移层20的n型杂质的浓度高。由此，如图18中所示，用相同的注入掩模同时形成第2阱区域31和耐压保持区域33。在元件终端部形成耐压保持区域33。然后，将注入掩模除去。
接着，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模、将作为p型的第1杂质的Al进行离子注入，由此形成第1阱区域30。就Al的离子注入的深度而言，设为不超过碳化硅漂移层20的厚度的0.5μm～3μm，比第2阱区域31的深度形成得浅，将第1阱区域30与第2阱区域31电连接。使进行离子注入的Al的杂质浓度比碳化硅漂移层的n型杂质浓度高，使其比第2阱区域31的p型杂质浓度高。就第1阱区域30的p型杂质浓度而言，例如可为1×1017cm-3～1×1019cm-3。在形成第1阱区域30后，将注入掩模除去。
然后，通过与实施方式1中说明的工序相同的工序来制造碳化硅半导体装置。
如上所述，根据本实施方式3中所示的碳化硅半导体装置的制造方法，通过同时形成第2阱区域31和元件终端部的耐压保持区域33，可减少1次照相制版工序，得到能够降低碳化硅半导体装置的制造成本的效果。
实施方式4.
图19为表示本发明的实施方式4中的碳化硅半导体装置的结构的示意截面图。另外，图20为表示本实施方式4中的碳化硅半导体装置的制造方法的图。在图19和图20中，就赋予与图1及图2相同的附图标记而言，表示相同或对应的构成，省略其说明。与本发明的实施方式1相比，制造方法不同，不同点为:使用用于形成第2阱区域31的注入掩模来形成源极区域。
首先，通过实施方式1中记载的方法，在碳化硅基板10的表面上使碳化硅漂移层20外延生长。碳化硅漂移层20的n型杂质浓度与实施方式1同样地，例如为1×1015cm-3～1×1017cm-3，碳化硅漂移层20的厚度例如为5μm～50μm。
接着，通过实施方式1中记载的方法，在碳化硅漂移层20的表面形成第1阱区域30。就Al的离子注入的深度而言，设为不超过碳化硅漂移层20的厚度的0.5μm～3μm，进行离子注入的Al的杂质浓度与实施方式1同样地，例如设为1×1017cm-3～1×1019cm-3。
接着，通过实施方式1中记载的方法，如图20(a)中所示，在碳化硅漂移层20的表面形成注入掩模91、将Al进行离子注入，以相隔距离W2形成第2阱区域31。就Al的离子注入的深度而言，设为不超过碳化硅漂移层20的厚度的0.6μm～4μm，进行离子注入的Al的杂质浓度与实施方式1同样地，例如，设为第1阱区域30的杂质浓度的0.1倍以上且不到1倍。在本实施方式3的制造方法中，将Al进行离子注入后的工序与实施方式1不同，在形成第2阱区域31后没有将为了形成第2阱区域31而使用的注入掩模91除去，使用相同的注入掩模91来形成源极区域40。
接着，如图20(b)中所示，使用形成第2阱区域31时所使用的注入掩模91，将作为n型的第2杂质的N进行离子注入，形成源极区域40。使N的离子注入的深度比第1阱区域30的深度浅。另外，使进行离子注入的N的杂质浓度超过第1阱区域30的p型杂质浓度，例如，与实施方式1同样地，设为1×1018cm-3～1×1021cm-3。形成源极区域40后，将注入掩模91除去。
然后，通过与实施方式1中说明的工序相同的工序来制造碳化硅半导体装置。其结果，如图19中所示，制造源极区域40的端部与第2阱区域31的端部形成于横向的大致相同的位置的碳化硅半导体装置。即，虽然由于制造误差而产生±10％左右的差，但源极区域40的相隔距离为第2阱区域31的相隔距离W2的0.9倍以上且1.1倍以下地形成。
如上所述，根据本实施方式4中所示的碳化硅半导体装置的制造方法，通过用相同的注入掩模91形成第2阱区域31和源极区域40，可减少1次照相制版工序，得到能够降低碳化硅半导体装置的制造成本的效果。
实施方式5.
图21为表示本实施方式5的碳化硅半导体装置的制造方法的图。本实施方式5中说明的碳化硅半导体装置为与实施方式1中所示的碳化硅半导体装置同样的构成。与本发明的实施方式1相比，制造方法不同，不同点为:在形成第1阱区域之前形成第2阱区域、在第1阱区域30的形成中对在第2阱区域31的形成中所使用的注入掩模进行加工来利用。
首先，通过实施方式1中记载的方法，在碳化硅基板10的表面上使碳化硅漂移层20外延生长。碳化硅漂移层20的n型杂质浓度与实施方式1同样地，例如，为1×1015cm-3～1×1017cm-3，碳化硅漂移层20的厚度例如为5μm～50μm。
接着，如图21(a)中所示，在碳化硅漂移层20的表面通过光致抗蚀剂等来形成注入掩模92、将作为p型的第1杂质的Al进行离子注入、形成第2阱区域31。Al的离子注入的深度设为不超过碳化硅漂移层20的厚度的0.6μm～4μm，被离子注入的Al的杂质浓度为第1阱区域30的杂质浓度的0.1倍以上且不到1倍的范围，使其比碳化硅漂移层20的n型杂质的浓度高。
接着，对于第2阱区域31的形成中所使用的注入掩模92，通过蚀刻、固化或灰化等方法来进行加工，将注入掩模92的宽度削减规定量，如图21(b)中所示，形成用于形成第1阱区域30的注入掩模92a。然后，通过将作为p型杂质的Al进行离子注入，形成第1阱区域30。Al的离子注入的深度设为不超过碳化硅漂移层20的厚度的0.5μm～3μm，比第2阱区域31的深度形成得浅，将第1阱区域30与第2阱区域31电连接。使离子注入的Al的杂质浓度比碳化硅漂移层的n型杂质浓度高，使其比第2阱区域31的p型杂质浓度高。第1阱区域30的p型杂质浓度例如可为1×1017cm-3～1×1019cm-3。形成第1阱区域30后，将注入掩模92a除去。
然后，通过与实施方式1中说明的工序相同的工序，制造碳化硅半导体装置。
如上所述，根据本实施方式5中所示的碳化硅半导体装置的制造方法，第1阱区域30与第2阱区域31的照相制版错位得以避免，可再现性良好地制作具有同一特性的碳化硅半导体装置，得到能够改善碳化硅半导体装置的制造成品率的效果。
附图标记的说明
10 碳化硅基板
20 碳化硅漂移层、 21 JFET区域、 22 高浓度JFET区域
30 第1阱区域、 31 第2阱区域、35 接触区域
40 源极区域
50 栅极绝缘膜、 55 层间绝缘膜
60 栅电极
70 表面侧欧姆电极、71 背面侧欧姆电极
80 源电极、 81 漏电极

Claims (9)

1.一种碳化硅半导体装置，其具备：
碳化硅半导体基板；
在所述碳化硅基板上设置的第1导电型的碳化硅漂移层；
第2导电型的一对第1阱区域：其在所述碳化硅漂移层的表层部相隔距离W1而设置、第2导电型的杂质浓度p1相对于所述碳化硅漂移层的第1导电型的杂质浓度n1具有p1＞n1的关系；
第2导电型的一对第2阱区域：其与所述第1阱区域的底部邻接地相隔比所述距离W1大0.8μm以上的距离W2而设置、第2导电型的杂质浓度p2相对于所述碳化硅漂移层的第1导电型的杂质浓度n1具有p2＞n1的关系、相对于所述p1具有1.1×p2≤p1≤4.2×p2的关系；
在所述一对第1阱区域的各自的表层部设置的一对第1导电型的源极区域；和
第1导电型的高浓度JFET区域：其在所述一对第1阱区域间和所述一对第2阱区域间设置、第1导电型的杂质浓度n2相对于所述n1具有n2＞n1的关系、相对于所述p2具有n2＜p2的关系、比所述第2阱区域形成得深。
2.根据权利要求1所述的碳化硅半导体装置，其中，所述p2对于所述p1具有1.8×p2≤p1≤3.6×p2的关系。
3.根据权利要求1或2所述的碳化硅半导体装置，其中，在元件终端部还具备第2导电型的耐压保持区域、所述耐压保持区域的第2导电型的杂质浓度p5与所述p2相等。
4.根据权利要求1-3中任一项所述的碳化硅半导体装置，其中，以俯视，所述源极区域的宽度为所述第2阱区域的宽度的0.9倍以上且1.1倍以下。
5.根据权利要求1-4中任一项所述的碳化硅半导体装置，其中，还具备第2导电型的一对第3阱区域，该第2导电型的一对第3阱区域与所述第2阱区域的底部邻接，相隔比所述距离W2大的距离W3而设置、第2导电型的杂质浓度p4对于所述n1具有p4＞n1的关系、对于所述p2具有p4＞p2的关系。
6.一种碳化硅半导体装置的制造方法，其具备：
第1工序：在碳化硅基板上使第1导电型的碳化硅漂移层结晶生长；
第2工序：在所述碳化硅漂移层上形成第1注入掩模、在所述碳化硅漂移层内注入第2导电型的杂质离子，在所述碳化硅漂移层的表层部形成第2导电型的第1阱区域；
第3工序：在所述碳化硅漂移层上形成宽度比所述第1注入掩模大的第2注入掩模、在所述碳化硅漂移层内注入第2导电型的杂质离子，在与所述第1阱区域的底部邻接的区域形成第2导电型的第2阱区域；
第4工序：在所述第1阱区域的表层部注入第1导电型的杂质离子，形成第1导电型的源极区域；和
第5工序：向从所述碳化硅漂移层的表面至超过所述第1阱区域的深度的区域注入第1导电型的杂质离子，形成第1导电型的高浓度JFET区域。
7.根据权利要求6所述的碳化硅半导体装置的制造方法，其中，以在所述碳化硅漂移层上形成所述第2注入掩模的状态注入所述第1导电型的杂质离子来形成所述源极区域。
8.根据权利要求6或7所述的碳化硅半导体装置的制造方法，其中，将所述第2注入掩模的宽度加工得小来形成所述第1注入掩模。
9.根据权利要求6-8中任一项所述的碳化硅半导体装置的制造方法，其中，就所述第3工序而言，在元件终端部也注入第2导电型的杂质离子，与所述第2阱区域一起在所述元件终端部形成第2导电型的耐压保持区域。
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