KR20110137280A - 절연 게이트형 전계 효과 트랜지스터 - Google Patents

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게이지 와다
도루 히요시
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스미토모덴키고교가부시키가이샤
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Abstract

게이트 전압이 높은 경우라도, 채널 이동도를 저감하는 것에 의해 온 저항을 저감할 수 있는 MOSFET(1)는 SiC로 이루어지고, {0001}면에 대한 오프각이 50˚∼65˚인 주요면을 갖는 n형의 기판(11)과, SiC로 이루어지고, 기판(11)의 주요면(11A)상에 형성된 n형의 내압 유지층(13)과, 내압 유지층(13)에서, 제1 주요면(13A)으로부터 떨어져 형성된 p형의 웰 영역(14)과, 웰 영역(14)상에 형성된 게이트 산화막(18)과, 웰 영역(14)과 게이트 산화막(18) 사이에 배치된 n형 콘택트 영역(15)과, n형 콘택트 영역(15)과 내압 유지층(13)을 접속하는 채널 영역(17)과, 게이트 산화막(18)상에 배치된 게이트 전극(20)을 구비하고 있다. 그리고, 채널 영역(17)과 게이트 산화막(18)의 계면을 포함하는 영역에는, 고질소 농도 영역(23)이 형성되어 있다.

Description

절연 게이트형 전계 효과 트랜지스터{INSULATED GATE FIELD EFFECT TRANSISTOR}
본 발명은 절연 게이트형 전계 효과 트랜지스터에 관한 것이며, 보다 특정적으로는, 채널 이동도를 향상시킬 수 있는 절연 게이트형 전계 효과 트랜지스터에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소(SiC)의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소(Si)에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에 반도체 장치를 구성하는 재료로서 탄화규소를 채용하는 것에 의해, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는, 규소를 재료로서 채용한 반도체 장치에 비해, 고온환경하에서 사용된 경우의 특성의 저하가 작다는 이점도 갖고 있다.
그러나, 최근 반도체 장치에 대한 요구 특성은 높고, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 있어서, SiC를 재료로서 채용한 경우라도, 온 저항의 저감이 더 요구되고 있다. 여기서, 온 저항의 저감에는 채널 이동도의 향상이 유효하다.
이것에 대하여, MOSFET에서의 동작 모드를 축적 모드로 하는 MOSFET의 구조가 제안되어 있다. 이것에 의해, 채널 이동도를 향상시켜, 온 저항을 저감할 수 있는 것으로 되어 있다[예컨대 일본 특허 공개 평10-308510호 공보(특허문헌 1) 및 일본 특허 공개 평11-330464호 공보(특허문헌 2) 참조].
특허문헌 1: 일본 특허 공개 평10-308510호 공보 특허문헌 2: 일본 특허 공개 평11-330464호 공보
그러나, 최근 MOSFET의 특성에 대한 요구는 점점 높아지고 있다. 그리고, 상기 요구를 고려하면, 상기 특허문헌 1 및 2에 개시한 MOSFET를 포함하여, 종래의 MOSFET는 채널 이동도가 충분히 높다고는 할 수 없어, 온 저항이 충분히 저감되어 있지 않다는 문제가 있었다. 보다 구체적으로는, 게이트 전압이 낮은 경우, 상기 특허문헌 1 및 2에 개시된 축적형 MOSFET의 채널 이동도는 크다. 그러나, 게이트 전압이 높아지면 채널을 형성하는 SiC와 게이트 산화막인 SiO2와의 계면의 영향이 커져, 종래의 반전형 MOSFET와 동등한 이동도가 된다(S. Harada 외, "Improved Channel Mobility in Normally-Off 4H-SiC MOSFETs with Buried Channel Structure", Materials Science Forum, 2002년, Vols. 389-393, p1069-1072 참조). 이 때문에 게이트 전압이 높은 경우에 채널 이동도의 향상이 불충분하다는 문제가 있었다.
그래서, 본 발명의 목적은, 게이트 전압이 높은 경우라도, 채널 이동도를 향상시키는 것에 의해 온 저항을 저감할 수 있는 MOSFET를 제공하는 것이다.
본 발명에 따른 절연 게이트형 전계 효과 트랜지스터인 MOSFET는 기판과, 내압 유지층과, 웰 영역과, 산화막과, 제1 도전형 콘택트 영역과, 채널 영역과, 전극을 포함하고 있다. 기판은 탄화규소(SiC)로 이루어지고, {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 주요면을 가지며, 제1 도전형으로 되어 있다. 내압 유지층은 SiC로 이루어지고, 기판의 상기 주요면상에 형성되며, 제1 도전형으로 되어 있다. 웰 영역은, 내압 유지층에서, 기판측 주요면인 제1 주요면으로부터 떨어져 형성되고, 제1 도전형과는 도전형이 상이한 제2 도전형으로 되어 있다.
산화막은, 웰 영역상에 형성되고, 산화물로 이루어져 있다. 제1 도전형 콘택트 영역은, 웰 영역과 산화막 사이에 배치되고, 내압 유지층보다 고농도의 제1 도전형의 불순물을 포함하는 것에 의해, 제1 도전형으로 되어 있다. 채널 영역은, 웰 영역과 산화막 사이에, 웰 영역 및 산화막에 접촉하도록 배치되고, 제1 도전형 콘택트 영역과 내압 유지층을 접속하며, 제1 도전형 콘택트 영역보다 저농도의 제1 도전형의 불순물을 포함하는 것에 의해 제1 도전형으로 되어 있다. 전극은 산화막상에 배치되어 있다. 그리고, 채널 영역과 산화막의 계면을 포함하는 영역에는, 채널 영역 및 산화막보다 질소 농도가 높은 고질소 농도 영역이 형성되어 있다.
본 발명자는, 게이트 전압이 높은 경우에서의 축적형 MOSFET의 채널 이동도를 향상시키는 방책에 대해서 검토를 행하였다. 그 결과, 이하의 지견을 얻어, 본 발명에 상도하였다.
즉, SiC를 재료로서 채용한 축적형 MOSFET에서 이용되는 SiC 기판은, 면방위 {0001}에 대한 오프각이 8˚ 정도인 주요면을 갖고 있는 것이 일반적이다. 그리고 상기 주요면상에 내압 유지층, 웰 영역, 채널 영역, 산화막, 전극 등이 형성되어, 축적형 MOSFET가 얻어진다. 그러나, 이러한 구조를 갖는 축적형 MOSFET에서는, 기판 주요면의 면방위 {0001}에 대한 오프각이 8˚ 정도인 것에 기인하여, 채널 영역과 산화막의 계면 부근에서 많은 계면 준위가 형성되어, 전자 주행의 방해가 된다. 저게이트 전압하에서는 계면 준위의 영향이 작기 때문에, 높은 채널 이동도가 얻어지지만, 고게이트 전압하에서는 계면 준위의 영향을 받아, 채널 이동도가 저하되어 있었다.
이것에 대하여, 본 발명의 MOSFET에서는, 면방위 {0001}에 대한 오프각이 50˚이상 65˚이하인 주요면을 갖는 SiC 기판이 채용되기 때문에, 상기 계면 준위의 형성이 저감되어, 고게이트 전압하에서의 채널 이동도가 향상한다.
또한 채널 영역과 산화막의 계면을 포함하는 영역에 고질소 농도 영역을 형성함으로써, 고게이트 전압하에서의 채널 이동도가 향상하는 것이 명백해졌다. 이 때문에 본 발명의 MOSFET에서는, 채널 이동도가 한층 더 향상한다.
이상과 같이, 본 발명의 MOSFET에 의하면, 게이트 전압이 높은 경우라도, 채널 이동도를 향상시키는 것에 의해 온 저항을 저감할 수 있는 MOSFET를 제공할 수 있다.
여기서, 오프각의 하한을 50˚로 한 것은, 오프각과, 축적형 MOSFET에서의 고게이트 전압하에서의 채널 이동도를 결정하는 반전형 MOSFET의 채널 이동도와의 관계를 검토한 결과, 오프각이 43.3˚인 (01-14)면으로부터 오프각이 51.5˚인 (01-13)면에 걸쳐 오프각의 증대와 함께 채널 이동도의 현저한 증대가 보인 것, 및 상기 (01-14)면으로부터 (01-13)면 사이의 오프각의 범위에는 자연면이 존재하지 않는 것에 기초하고 있다. 또한 오프각의 상한을 65˚로 한 것은, 오프각이 62.1˚인 (01-12)면으로부터 오프각이 90˚인 (01-10)면에 걸쳐 오프각의 증대와 함께 캐리어 이동도의 현저한 감소가 보인 것, 및 상기 (01-12)면으로부터 (01-10)면 사이의 오프각의 범위에는 자연면이 존재하지 않는 것에 기초하고 있다.
상기 MOSFET에서 바람직하게는, 상기 채널 영역과 산화막의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 1×1021 ㎝-3 이상이다.
본 발명자에 의한 검토의 결과, 축적형 MOSFET의 고게이트 전압하에서의 채널 이동도의 향상에는, 반전형 MOSFET의 채널 이동도의 향상이 필요하고, 반전형 MOSFET의 채널 이동도의 향상에는, 웰 영역과 산화막의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 중요한 것이 명백해졌다. 그리고, 상기 영역에서의 질소 농도의 최대값을 1×1021 ㎝-3 이상으로 하는 것에 의해, 채널 이동도의 현저한 향상이 얻어지는 것을 알 수 있었다. 따라서, 상기 구성에 의해, 채널 이동도를 한층 더 향상시킬 수 있다.
상기 MOSFET에서는, 상기 기판 주요면의 오프 방위가 <11-20> 방향 ±5˚이하의 범위여도 좋다.
<11-20> 방향은, SiC 기판에서의 대표적인 오프 방위이다. 그리고 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5˚로 하는 것에 의해, SiC 기판상에의 에피택셜층의 형성 등을 용이하게 하여, MOSFET의 제조를 용이하게 실시할 수 있다.
상기 MOSFET에서는, 상기 기판의 주요면의 오프 방위가 <01-10> 방향 ±5˚이하의 범위여도 좋다.
<01-10> 방향은, 상기 <11-20> 방향과 마찬가지로, SiC 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5˚로 하는 것에 의해, SiC 기판상에의 에피택셜층의 형성 등을 용이하게 하여, MOSFET의 제조를 용이하게 실시할 수 있다.
상기 MOSFET에서는, 기판의 상기 주요면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3˚ 이상 +5˚ 이하로 할 수 있다.
이것에 의해, 채널 이동도를 한층 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3˚이상 +5˚이하로 한 것은, 채널 이동도와 상기 오프각의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도가 얻어진 것에 기초하고 있다.
여기서, 「면방위 {03-38}에 대하여 오프각이 -3˚이상 +5˚이하인」상태란, <0001> 방향 및 오프 방위의 기준으로서의 <01-10> 방향으로 규정되는 평면에의 상기 주요면의 법선의 정사영(正射影)과, {03-38}면의 법선과 이루는 각도가 -3˚이상 +5˚이하인 상태를 의미하며, 그 부호는 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 정이고, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 부이다.
또한, 상기 주요면의 면방위는, 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 주요면의 면방위는 {03-38}인 것이 더 바람직하다. 여기서, 주요면의 면방위가 실질적으로 {03-38}이면, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위를 {03-38}로 간주할 수 있는 오프각의 범위에 기판의 주요면의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위로서는, 예컨대 {03-38}에 대하여 오프각이 ±2˚의 범위이다. 이것에 의해, 전술한 채널 이동도를 한층 더 향상시킬 수 있다.
상기 MOSFET에서는, 기판의 상기 주요면은 <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3˚이상 +5˚이하여도 좋다.
{03-38}면 중에서도 특히 C(카본)면측의 면인 (0-33-8)면에 가까운 면상에 반도체층 및 절연막을 형성하는 구조를 채용하는 것에 의해, 캐리어 이동도가 대폭 향상한다.
여기서, 본원에서, 육방정의 단결정 탄화규소의 (0001)면은 실리콘면, (000-1)면은 카본면으로 정의된다. 또한 「<01-10> 방향에서의 (0-33-8)면에 대한 오프각」이란, <000-1> 방향 및 오프 방위의 기준으로서의 <01-10> 방향으로 규정되는 평면에의 상기 주요면의 법선의 정사영과, (0-33-8)면의 법선과 이루는 각도이며, 그 부호는 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 정이고, 상기 정사영이 <000-1> 방향에 대하여 평행하게 근접하는 경우가 부이다. 그리고, 상기 <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3˚이상 +5˚이하인 주요면이란, 상기 주요면이 탄화규소 결정에서 상기 조건을 만족시키는 카본면측의 면인 것을 의미한다. 또한 본원에서 (0-33-8)면은, 결정면을 규정하기 위한 축의 설정에 의해 표현이 상이한 등가의 카본면측의 면을 포함하고, 실리콘면측의 면을 포함하지 않는다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 MOSFET에 의하면, 게이트 전압이 높은 경우라도, 채널 이동도를 향상시키는 것에 의해 온 저항을 저감할 수 있는 MOSFET를 제공할 수 있다.
도 1은 MOSFET의 구조를 도시하는 개략 단면도이다.
도 2는 MOSFET의 제조방법의 개략을 도시하는 흐름도이다.
도 3은 MOSFET의 제조방법을 설명하기 위한 개략 단면도이다.
도 4는 MOSFET의 제조방법을 설명하기 위한 개략 단면도이다.
도 5는 MOSFET의 제조방법을 설명하기 위한 개략 단면도이다.
도 6은 MOSFET의 제조방법을 설명하기 위한 개략 단면도이다.
도 7은 MOSFET의 제조방법을 설명하기 위한 개략 단면도이다.
도 8은 MOSFET의 제조방법을 설명하기 위한 개략 단면도이다.
도 9는 TEG-MOSFET의 구조를 도시하는 개략 단면도이다.
도 10은 게이트 전압과 채널 이동도의 관계를 도시하는 도면이다.
도 11은 실험의 시료로서 이용한 반전형 MOSFET의 구조를 도시하는 개략 단면도이다.
도 12는 질소의 피크 농도와 반전형 MOS 채널 이동도의 관계를 도시하는 도면이다.
도 13은 기판 주요면의 면방위 {0001}에 대한 오프각과 반전형 MOS 채널 이동도의 관계를 도시하는 도면이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
우선, 본 발명의 일 실시형태에서의 MOSFET의 구조에 대해서 설명한다. 도 1을 참조하여, 본 실시형태에서의 MOSFET(1)는 기판(11)과, 버퍼층(12)과, 내압 유지층(13)과, 웰 영역(14)과, n형 콘택트 영역(15)과, p형 콘택트 영역(16)과, 채널 영역(17)과, 게이트 산화막(18)을 구비하고 있다.
기판(11)은, 육방정 SiC, 예컨대 4H-SiC로 이루어지고, 면방위 {0001}에 대한 오프각이 50˚이상 65˚이하, 예컨대 면방위(03-38)인 주요면(11A)을 가지며, n형 불순물을 함유함으로써, 도전형이 n형(제1 도전형)으로 되어 있다. 또한 기판(11)의 저항율은, 예컨대 0.02 Ω㎝ 정도이다.
버퍼층(12)은, 예컨대 기판(11)의 주요면(11A)상에 에픽택셜 성장에 의해 형성된 두께 0.5 ㎛ 정도의 SiC층이고, n형 불순물을 5×1017 ㎝-3 정도의 농도로 포함하는 것에 의해, 도전형이 n형(제1 도전형)으로 되어 있다.
내압 유지층(13)은, SiC로 이루어지고, 기판(11)의 주요면(11A)상에 버퍼층(12)을 사이에 두고 형성되며, n형 불순물을 5×1015 ㎝-3 정도의 농도로 포함하는 것에 의해 도전형이 n형으로 되어 있다. 또한 내압 유지층(13)의 두께는, 예컨대 10 ㎛ 정도이다.
웰 영역(14)은, 내압 유지층(13)에서, 기판(11)측의 주요면인 제1 주요면(13A)으로부터 떨어져 한 쌍 형성되고, p형 불순물을 포함하는 것에 의해, 도전형이 p형(제2 도전형)으로 되어 있다.
게이트 산화막(18)은, 웰 영역(14)상[내압 유지층(13)상]에 형성되고, 산화물인 이산화규소(SiO2)로 이루어져 있다. 게이트 산화막(18)의 두께는, 예컨대 40 ㎚ 정도이다.
제1 도전형 콘택트 영역으로서의 n형 콘택트 영역(15)은, 웰 영역(14)과 게이트 산화막(18) 사이에, 웰 영역(14) 및 게이트 산화막(18)에 접촉하도록 한 쌍 배치되고, 내압 유지층(13)보다 고농도의 n형 불순물을 포함하는 것에 의해, 도전형이 n형으로 되어 있다. 이 n형 콘택트 영역(15)은 평면적으로 봤을 때, 웰 영역(14)에 포함되도록 배치되어 있다. 즉, 기판(11)의 주요면(11A)에 수직으로 상측[게이트 산화막(18)측]에서 본 경우, n형 콘택트 영역(15)은 웰 영역(14)에 포함되어 있다.
제2 도전형 콘택트 영역으로서의 p형 콘택트 영역(16)은, n형 콘택트 영역(15)에 인접하여 배치되고, 웰 영역(14)보다 고농도의 p형 불순물을 포함하는 것에 의해 도전형이 p형으로 되어 있다. 보다 구체적으로는, p형 콘택트 영역(16)은 한 쌍의 n형 콘택트 영역(15) 중 한쪽의 n형 콘택트 영역(15)에서 봤을 때 다른쪽의 n형 콘택트 영역(15)과는 반대측 각각에 인접하여 한 쌍 배치되어 있다. 또한 p형 콘택트 영역(16)은, 웰 영역(14)과 오믹 콘택트 전극(19)(후술함) 사이에, 웰 영역(14) 및 오믹 콘택트 전극(19)에 접촉되어 배치되어 있다.
채널 영역(17)은, 웰 영역(14)과 게이트 산화막(18) 사이에, 웰 영역(14) 및 게이트 산화막(18)에 접촉하도록 배치되고, n형 콘택트 영역(15)과 내압 유지층(13)을 접속하고 있다. 또한, 채널 영역(17)은 n형 콘택트 영역(15)보다 저농도의 n형 불순물을 포함하는 것에 의해, 도전형이 n형으로 되어 있다. 다른 관점에서 설명하면, 채널 영역(17)은, 게이트 산화막(18)에 따라서, n형 콘택트 영역(15)으로부터, 상기 n형 콘택트 영역(15)에 인접하는 p형 콘택트 영역(16)과는 반대측으로 연장되도록 배치되어, n형 콘택트 영역(15)과 내압 유지층(13)을 접속하고 있다.
또한, 본 실시형태에서의 MOSFET(1)는, 게이트 전극(20)과, 오믹 콘택트 전극(19)과, 소스 전극(21)과, 드레인 전극(22)을 구비하고 있다.
게이트 전극(20)은, 게이트 산화막(18)상에 접촉되어 배치되고, n형 콘택트 영역(15)상의 영역으로부터, n형 콘택트 영역(15)에서 봤을 때 p형 콘택트 영역(16)과는 반대측으로 연장되는 것에 의해, 게이트 산화막(18)을 사이에 두고 채널 영역(17)에 대향하고 있다. 게이트 전극(20)은, 예컨대 Al(알루미늄)이나 폴리실리콘 등의 도전체로 이루어져 있다.
오믹 콘택트 전극(19)은, n형 콘택트 영역(15)에 접촉하는 영역으로부터 p형 콘택트 영역(16)에 접촉하는 영역까지 연장되도록, n형 콘택트 영역(15) 및 p형 콘택트 영역(16)상에 배치되어 있다. 또한, 오믹 콘택트 전극(19)은, 예컨대 Ni(니켈) 등, 적어도 그 일부가 실리사이드화하는 것에 의해 n형 콘택트 영역(15)과의 사이에서 오믹 콘택트를 확보할 수 있는 도전체로 이루어져 있다.
소스 전극(21)은, 오믹 콘택트 전극(19)상에 접촉되어 배치되고, 예컨대 Al 등의 도전체로 이루어져 있다. 또한, 드레인 전극(22)은 기판(11)에서 내압 유지층(13)이 형성되는 측과는 반대측의 주요면상에 접촉되어 배치되고, 예컨대 Ni(니켈) 등, 적어도 그 일부가 실리사이드화하는 것에 의해 기판(11)과의 사이에서 오믹 콘택트를 확보할 수 있는 도전체로 이루어져 있다.
그리고, 채널 영역(17)과 게이트 산화막(18)의 계면을 포함하는 영역에는, 채널 영역(17) 및 게이트 산화막(18)보다 질소 농도가 높은 고질소 농도 영역(23)이 형성되어 있다.
다음에, 본 실시형태에서의 MOSFET(1)의 동작에 대해서 설명한다. 도 1을 참조하여, 게이트 전극(20)에 인가되는 전압이 임계값 미만의 상태에서는, 웰 영역(14)과 게이트 전극(20) 사이에 있는 채널 영역(17)에는 공핍층이 형성된다. 그 결과, n형 콘택트 영역(15)과 내압 유지층(13) 사이가 전기적으로 접속되지 않아, MOSFET(1)는 오프 상태가 된다. 한편, 게이트 전극(20)에 인가되는 전압이 임계값 이상이 되면, 게이트 산화막(18)하의 채널 영역(17)에서의 공핍층이 축소되어 n형 콘택트 영역(15)과 내압 유지층(13) 사이가 전기적으로 접속된다. 그 결과, MOSFET(1)는 온 상태가 되고, 소스 전극(21)과 드레인 전극(22) 사이에 전류가 흐른다.
여기서, 본 실시형태에서의 MOSFET(1)에서는, 면방위 {0001}에 대한 오프각이 50˚이상 65˚이하인 주요면(11A)을 갖는 기판(11)이 채용되어 있다. 그리고 버퍼층(12), 내압 유지층(13) 및 채널 영역(17)은, 상기 주요면(11A)상에 에픽택셜 성장에 의해 형성되어 있다. 이 때문에 게이트 산화막(18)과 채널 영역(17)의 계면 부근에서의 계면 준위의 형성이 저감되어, 고게이트 전압하에서의 채널 이동도가 향상하고 있다. 또한 주요면(11A)의 면방위를 (0-33-8)로 함으로써, 채널 이동도를 한층 더 향상시킬 수 있다.
또한, 채널 영역(17)과 게이트 산화막(18)의 계면을 포함하는 영역에 고질소 농도 영역(23)이 형성되어 있는 것에 의해, 고게이트 전압하에서의 채널 이동도가 한층 더 향상하고 있다. 이것은 이하와 같은 이유에 의한 것으로 생각된다. 즉, 게이트 산화막(18)을 열산화 등에 의해 형성한 경우, 게이트 산화막(18)과 채널 영역(17)의 계면 부근에는, 계면 준위가 많이 형성된다. 그리고, 이 상태로는, 고게이트 전압하에서 문제가 되는 상기 계면 부근에서의 채널 이동도는, 이론값에 비해 대폭 저하된다. 이것에 대하여, 전술한 바와 같이 게이트 산화막(18)과 채널 영역(17)의 계면을 포함하는 영역에 질소를 도입하는 것에 의해, 전술한 계면 준위의 영향이 저감된다.
이상과 같이, 본 실시형태에서의 MOSFET(1)는, 게이트 전압이 높은 경우에서도, 채널 이동도를 향상시키는 것에 의해 온 저항을 저감한 MOSFET로 되어 있다.
여기서, 상기 본 실시형태에서의 MOSFET에서는, 채널 영역(17)과 게이트 산화막(18)의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 1×1021 ㎝-3 이상인 것이 바람직하다. 이것에 의해, 채널 이동도를 한층 더 향상시킬 수 있다.
또한, 상기 실시형태에서는, 주요면의 면방위가 (03-38)인 기판(11) 대신에, 주요면의 오프 방위가 <11-20> 방향 ±5˚이하의 범위인 기판을 채용하여도 좋다. 이것에 의해, SiC 기판상에의 에피택셜층의 형성 등을 용이하게 하여, MOSFET의 제조를 용이하게 실시할 수 있다.
또한, 상기 실시형태에서는, 기판(11)의 주요면(11A)의 오프 방위가 <01-10> 방향 ±5˚이하의 범위여도 좋다. 이것에 의해, SiC 기판상에의 에피택셜층의 형성 등을 용이하게 하여, MOSFET의 제조를 용이하게 실시할 수 있다. 그리고, 기판(11)의 주요면(11A)의 면방위를, 면방위 {03-38}에 대하여 오프각이 -3˚이상 +5˚이하로 하는 것에 의해, 채널 이동도를 한층 더 향상시킬 수 있다. 또한 기판(11)의 주요면(11A)의 면방위를, 면방위 {03-38}로 하는 것이 가장 바람직하다.
다음에, 도 2∼도 8을 참조하여, 본 실시형태에서의 MOSFET(1)의 제조방법에 대해서 설명한다. 도 2를 참조하여, 본 실시형태에서의 MOSFET(1)의 제조방법에서는, 우선 공정(S10)으로서 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 도 3을 참조하여, 예컨대 4H-SiC로 이루어지고, 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚이하, 예컨대 면방위(03-38)인 주요면(11A)을 가지며, n형 불순물을 함유함으로써, 도전형이 n형으로 되어 있는 기판(11)이 준비된다. 또한 제조되는 MOSFET(1)의 채널 이동도를 한층 더 향상시키는 관점에서, 면방위가 (0-33-8)인 주요면(11A)을 갖는 기판(11)이 준비되어도 좋다.
다음에, 도 2를 참조하여, 공정(S20)으로서 제1 에픽택셜 성장 공정이 실시된다. 이 공정(S20)에서는, 도 3을 참조하여, 공정(S10)에서 준비된 기판(11)의 주요면(11A)상에, 에픽택셜 성장에 의해 버퍼층(12) 및 내압 유지층(13)이 형성된다. 에픽택셜 성장은, 예컨대 원료 가스로서 SiH4(실란)과 C3H8(프로판)의 혼합 가스를 채용하고, n형 불순물을 도입하면서 실시할 수 있다. 이 때, 우선, 예컨대 n형 불순물을 5×1017 ㎝-3 정도의 농도로 도입한 SiC층을 0.5 ㎛ 정도의 두께로 형성하여 버퍼층(12)으로 하고, 그 후 도입하는 n형 불순물의 농도를 5×1015 ㎝-3 정도로 변경하여 SiC층을 10 ㎛ 정도의 두께로 형성하여 내압 유지층(13)으로 할 수 있다.
다음에, 도 2를 참조하여, 공정(S30)으로서 웰 영역 형성 공정이 실시된다. 이 공정(S30)에서는, 도 3 및 도 4를 참조하여, 공정(S20)에서 형성된 내압 유지층(13)에서, 기판(11)측의 주요면인 제1 주요면(13A)과는 반대측 주요면인 제2 주요면(13B)을 포함하는 영역에, 한 쌍의 웰 영역(14)이 이온 주입에 의해 형성된다.
구체적으로는, 우선 제2 주요면(13B)상에, 예컨대 CVD에 의해 SiO2로 이루어지는 산화막이 형성된다. 그리고, 산화막 위에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 웰 영역(14)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 상기 레지스트막을 마스크로서 이용하여, 예컨대 RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해 산화막이 부분적으로 제거되는 것에 의해, 원하는 웰 영역(14)의 형상에 따른 개구 패턴을 갖는 산화막으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막을 제거한 후에, 이 마스크층을 마스크로서 이용하여 p형 불순물이 이온 주입되어, 웰 영역(14)이 형성된다.
다음에, 도 2를 참조하여, 공정(S40)으로서 제1 활성화 어닐링 공정이 실시된다. 이 공정(S40)에서는, 도 4를 참조하여, 공정(S30)에서 이온 주입이 실시된 내압 유지층(13)을 가열하는 것에 의해, 상기 이온 주입에 의해 도입된 불순물을 활성화시키는 열처리인 활성화 어닐링이 실시된다. 활성화 어닐링은, 예컨대 아르곤 가스 분위기중에서, 1700℃로 30분간 유지하는 열처리를 실시함으로써 행할 수 있다.
다음에, 도 2를 참조하여, 공정(S50)으로서 제2 에픽택셜 성장 공정이 실시된다. 이 공정(S50)에서는, 도 4 및 도 5를 참조하여, 내압 유지층(13)의 제2 주요면(13B)상에, 에픽택셜 성장에 의해 채널 영역(17)(도 1 참조)이 되어야 하는 n형 SiC층(17A)이 형성된다. 에픽택셜 성장은, 예컨대 공정(S20)과 같은 원료 가스를 이용하여, n형 불순물을 도입하면서 실시할 수 있다.
다음에, 공정 (S60) 및 (S70)으로서, n형 콘택트 영역 형성 공정 및 p형 콘택트 영역 형성 공정이 실시된다. 구체적으로는, 도 5 및 도 6를 참조하여, 우선 공정(S60)에서, 공정(S30)과 같은 절차에 의해 원하는 n형 콘택트 영역(15)의 형상에 따른 개구 패턴을 갖는 마스크층이 형성되고, n형 불순물이 이온 주입되는 것에 의해, n형 콘택트 영역(15)이 형성된다. 또한 공정(S70)에서는, 상기 마스크층이 제거된 후에, 같은 절차에 의해 원하는 p형 콘택트 영역(16)의 형상에 따른 개구 패턴을 갖는 마스크층이 형성되고, p형 불순물이 이온 주입되는 것에 의해, p형 콘택트 영역(16)이 형성된다. 이 때, 이온 주입이 실시되지 않고 잔존한 n형 SiC층(17A), 즉 한 쌍의 n형 콘택트 영역(15) 사이에 있는 영역에 위치하는 n형 SiC층(17A)이, 채널 영역(17)이 된다.
다음에, 도 2를 참조하여, 공정(S80)으로서 제2 활성화 어닐링 공정이 실시된다. 이 공정(S80)에서는, 도 6을 참조하여, 공정 (S60) 및 (S70)에서 이온 주입이 실시된 내압 유지층(13)을 가열하는 것에 의해, 활성화 어닐링이 실시된다. 활성화 어닐링은, 예컨대 공정(S40)과 마찬가지로 실시할 수 있다.
다음에, 도 2를 참조하여, 공정(S90)으로서 게이트 산화막 형성 공정이 실시된다. 이 공정(S90)에서는, 도 6 및 도 7을 참조하여, 공정 (S10)∼(S80)까지가 실시되어 원하는 이온 주입층을 포함하는 내압 유지층(13) 및 채널 영역(17)이 형성된 기판(11)이, 예컨대 산화 분위기중에서 1200℃로 가열되어 30분간 유지되는 것에 의해 드라이 산화된다. 이것에 의해, 게이트 산화막(18)(도 1 참조)이 되어야 하는 열산화막(18A)이, 채널 영역(17)상, n형 콘택트 영역(15)상 및 p형 콘택트 영역(16)상에 연장되도록 형성된다. 열산화막(18A)의 두께는, 예컨대 40 ㎚ 정도이다.
다음에, 도 2를 참조하여, 공정(S100)으로서 고질소 농도 영역 형성 공정이 실시된다. 이 공정(S100)에서는, 도 7을 참조하여, 예컨대 일산화질소(NO) 가스 분위기중에서 1200℃로 가열하고, 120분간 유지하는 열처리가 실시된다. 이것에 의해, 채널 영역(17), n형 콘택트 영역(15) 및 p형 콘택트 영역(16)과 열산화막(18A)과의 계면을 포함하는 영역에, 상기 영역에 인접하는 영역에 비해 질소 농도가 높은 고질소 농도 영역(23)이 형성된다.
다음에, 도 2를 참조하여, 공정(S110)으로서 비활성 가스 어닐링 공정이 실시된다. 이 공정(S110)에서는, 예컨대 Ar(아르곤) 등의 비활성 가스 분위기중에서 1200℃로 가열하고, 60분간 유지하는 열처리가 실시된다.
다음에, 공정(S120)으로서, 오믹 전극 형성 공정이 실시된다. 이 공정(S120)에서는, 도 7 및 도 8을 참조하여, 우선, 포토리소그래피법에 의해, 열산화막(18A)상에, 원하는 오믹 콘택트 전극(19)의 형상에 따른 개구를 갖는 레지스트막을 형성한다. 다음에, 이 레지스트막을 마스크로서 이용하여, 상기 개구로부터 노출되는 열산화막(18A) 및 기판(11)에서 내압 유지층(13)과는 반대측 주요면상에 형성된 열산화막(18A)이 제거된다. 또한 예컨대 증착법에 의해 니켈(Ni)막을 열산화막(18A)상, 열산화막(18A)으로부터 노출되는 n형 콘택트 영역(15) 및 p형 콘택트 영역(16)상, 및 기판(11)에서 내압 유지층(13)과는 반대측 주요면상에, 상기 레지스트막을 제거하지 않고 형성한다. 그리고, 레지스트막을 상기 레지스트막상의 Ni막과 함께 제거(리프트 오프)하는 것에 의해, 오믹 콘택트 전극(19) 및 드레인 전극(22)을 형성해야 하는 영역에 Ni막이 형성된다. 그 후, 예컨대 Ar 분위기중에서 950℃로 가열하고 2분간 유지하는 열처리를 실시함으로써, Ni막 중 적어도 일부가 실리사이드화되고, 오믹 콘택트 전극(19) 및 드레인 전극(22)이 완성된다. 또한 이 때 채널 영역(17)상 및 n형 콘택트 영역(15)상에 잔존한 열산화막(18A)이, 게이트 산화막(18)이 된다.
그리고, 도 2를 참조하여, 공정(S130)으로서 전극 형성 공정이 실시된다. 이 공정(S130)에서는, 도 8 및 도 1을 참조하여, 게이트 산화막(18)상에, 예컨대 도전체인 Al, 폴리실리콘 등으로 이루어지는 게이트 전극(20)이 형성되고, 오믹 콘택트 전극(19)상에, 예컨대 도전체인 Al으로 이루어지는 소스 전극(21)이 형성된다. 이상의 공정에 의해, 본 실시형태에서의 MOSFET(1)가 완성된다.
(실시예)
(실시예 1)
이하, 본 발명의 실시예 1에 대해서 설명한다. 본 발명의 MOSFET에서의 채널 이동도의 향상 및 온 저항의 저감을 확인하는 실험을 행하였다. 실험의 절차는 이하와 같다.
우선, 실험 방법에 대해서 설명한다. 온 저항은, 상기 실시형태에서 설명한 제조방법을 이용하여 MOSFET를 실제로 제작하여, 측정하였다. 구체적으로는, 도 1∼도 8을 참조하여, 우선 면방위가 (03-38)인 주요면(11A)을 갖는 4H-SiC로 이루어지는 기판(11)(n형, 저항율 0.02 Ω㎝)을 준비하고, 상기 기판상에 버퍼층(12)(n형, 불순물 농도 5×1017 ㎝-3, 두께 0.5 ㎛) 및 내압 유지층(13)(n형, 불순물 농도 5×1015 ㎝-3, 두께 10 ㎛)을 에픽택셜 성장시켰다. 그 후, 웰 영역(14)을 이온 주입에 의해 형성한 후, Ar 분위기중에서 1700℃로 30분간 유지함으로써 활성화 어닐링을 실시하였다.
또한 n형 SiC층(17A)을 에픽택셜 성장시킨 후, n형 콘택트 영역(15) 및 p형 콘택트 영역(16)을 이온 주입에 의해 형성하고, 그 후 Ar 분위기중에서 1700℃로 30분간 유지하는 것에 의해 활성화 어닐링을 실시하였다.
다음에, 산화 분위기중에서 1200℃로 30분간 유지하는 드라이 산화를 실시하는 것에 의해 두께 40 ㎚의 게이트 산화막(18)이 되어야 하는 열산화막(18A)을 형성한 후, NO 가스 분위기중에서 1200℃로 120분간 유지하는 것에 의해, 고질소 농도 영역(23)을 형성하였다. 그리고, Ar 가스 분위기중에서 1200℃로 60분간 유지하는 열처리를 행한 후, 오믹 콘택트 전극(19), 드레인 전극(22), 게이트 전극(20) 및 소스 전극(21)을 형성하는 것에 의해 MOSFET(1)를 완성시켰다(실시예). 여기서 셀 피치[도 1에서, 주요면(11A)을 따른 방향에서의 기판(11)의 폭]는 20 ㎛, 채널 길이[도 1에서, 게이트 산화막(18)과 웰 영역(14) 사이에 있는 영역에서의 채널 영역(17)의 게이트 산화막(18)을 따른 길이]는 2 ㎛로 하였다.
또한, 비교를 위해, 면방위(0001)에 대한 오프각이 8˚인 주요면(11A)을 갖는 4H-SiC로 이루어지는 기판(11)(n형, 저항율 0.02 Ω㎝)을 준비하여, 이하 상기 제작방법과 같은 조건으로 다른 MOSFET(1)를 제작하였다(비교예).
그리고, 상기 실시예 및 비교예의 MOSFET를 실제로 동작시켜, 게이트 전압 15 V에서의 온 저항을 측정하였다.
한편, 채널 이동도는 TEG(Test Element Group)-MOSFET를 제작하여 측정하였다. 구체적으로는, 도 9를 참조하여, 상기 온 저항 측정용 MOSFET의 제작에 이용한 면방위 (03-38)의 기판 및 면방위 (0001) 오프각 8˚의 기판과 같은 기판(31)을 준비하여, 상기 MOSFET와 동시에 불순물 농도, 두께 등이 상기 MOSFET와 동일한 축적형 TEG-MOSFET(3)를 제작하였다. 즉, 불순물 농도, 두께 등이 상기 MOSFET와 동일하고 버퍼층(12)에 대응하는 버퍼층(32), 내압 유지층(13)에 대응하는 n형층(33)을 기판(31)상에 에픽택셜 성장시킨 후, 웰 영역(14)에 대응하는 p형층(34)을 마찬가지로 형성하였다.
또한 p형층(34)상에 n형 SiC층을 형성한 후에, 이온 주입을 실시하는 것에 의해 n형 콘택트 영역(15)에 대응하는 소스 영역(35A) 및 드레인 영역(35B)과, p형 콘택트 영역(16)에 대응하는 p형 콘택트 영역(36)과, 채널 영역(17)에 대응하는 채널 영역(37)을 마찬가지로 형성하였다. 또한 게이트 산화막(18)에 대응하는 게이트 산화막(38), 오믹 콘택트 전극(19)에 대응하는 오믹 콘택트 전극(39), 게이트 전극(20)에 대응하는 게이트 전극(40), 소스 전극(21)에 대응하는 소스 전극(41A) 및 드레인 전극(41B)을 형성하였다[축적형 MOSFET on (03-38) 및 축적형 MOSFET on (0001)]. 여기서, 도 9를 참조하여, 채널 길이(L)는 100 ㎛, 채널 폭(도 9에서, 지면에 수직인 방향에서의 채널의 폭)은 150 ㎛로 하였다.
또한, 비교를 위해, 상기 면방위(03-38)의 기판(31) 및 면방위(0001) 오프각 8˚의 기판(31)과 같은 기판(31)을 준비하여, 반전형 TEG-MOSFET도 제작하였다. 즉, 도 9의 TEG-MOSFET에서, 채널 영역(37)의 영역이 생략되고, 상기 영역이 p형층(34)으로 매립된 TEG-MOSFET도 제작하였다[반전형 MOSFET on (03-38) 및 반전형 MOSFET on (0001)].
그리고, 상기 4종류의 TEG-MOSFET를 동작시켜, 게이트 전압과 채널 이동도의 관계를 조사하였다.
다음에, 실험결과에 대해서 설명한다. 상기 온 저항의 측정 결과를 표 1에 나타낸다. 또한 게이트 전압과 채널 이동도의 관계를 도 10에 도시한다. 도 10에서, 횡축은 게이트 전압, 종축은 채널 이동도를 나타내고 있다. 또한 도 10에서, 굵은 파선, 굵은 실선 및 가는 파선은 각각 (0001)면 8˚오프인 기판을 이용한 축적형 MOSFET, (0001)면 8˚오프인 기판을 이용한 반전형 MOSFET 및 (03-38)면의 기판을 이용한 반전형 MOSFET(모두 본 발명의 범위 외인 비교예)에 관한 측정 결과, 가는 실선은 (03-38)면의 기판을 이용한 축적형 MOSFET(본 발명의 실시예)의 측정 결과를 도시하고 있다. 또한 온 저항의 측정에 이용한 실시예 및 비교예에서의 MOSFET의 내압을 측정한 바, 모두 1.2 kV 이상이라는 충분한 내압을 갖고 있는 것이 확인되었다.
도 10을 참조하여, 동일한 기판을 이용한 MOSFET끼리를 비교하면, 축적형은 반전형에 비해 게이트 전압을 상승시켜 갔을 때의 채널 이동도의 상승이 크고, 저게이트 전압하에서의 채널 이동도에서 우수한 것이 확인된다. 그리고, 축적형끼리를 비교하면, 비교예인 (0001)면 8˚오프인 기판을 이용한 축적형 MOSFET의 채널 이동도는, 예컨대 게이트 전압 20 V에서의 채널 이동도가 30 ㎝2/Vs 정도인 데 대하여, 본 발명의 실시예인 (03-38)면의 기판을 이용한 축적형 MOSFET의 채널 이동도는 100 ㎝2/Vs 정도로 되어 있다. 이것은 실시예의 MOSFET에서는, (03-38)면의 기판이 채용된 것에 의해, 채널 영역과 게이트 산화막의 계면 부근에서의 계면 준위의 형성이 저감되어 있는 것에 기인하는 것으로 생각된다.
기판 온저항(mΩcm2)
비교예 4H-SiC(001)8도 오프 기판 5
실시예 4H-SiC(03-38) 기판 2
또한 표 1을 참조하여, 본 발명의 실시예인 (03-38)면의 기판을 이용한 축적형 MOSFET의 온 저항은, 비교예인 (0001)면 8˚오프인 기판을 이용한 축적형 MOSFET의 40%까지 억제되어 있다.
이상의 실험 결과로부터, 본 발명의 MOSFET에 의하면, 게이트 전압이 높은 경우라도, 채널 이동도를 향상시키는 것에 의해 온 저항을 저감할 수 있는 MOSFET를 제공할 수 있는 것이 확인되었다.
(실시예 2)
다음에, 본 발명의 실시예 2에 대해서 설명한다. 채널 영역과 산화막의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값(질소의 피크 농도)과 반전형 MOSFET 채널 이동도의 관계를 조사하는 실험을 행하였다. 실험의 절차는 이하와 같다.
우선, 시료로서 도 11에 도시하는 횡형의 반전형 MOSFET(71)를 제작하였다. 보다 구체적으로는, 두께가 400 ㎛인 n형 탄화규소 기판(72)상에, 두께가 10 ㎛인 에피택셜층(73)을 형성하고, 상기 에피택셜층(73)상에 두께가 1 ㎛인 p형층(74)을 형성하였다. 그리고 p형층(74)에 n형 불순물로서 인(P)을 주입하고, n형 불순물 농도 1×1020 ㎝-3의 n+ 영역(75, 76)을 형성하였다. 이 n+ 영역(75, 76) 사이의 거리인 게이트 길이[채널 길이(Lg)]는 100 ㎛로 하였다. 또한 게이트 폭(채널 폭)은 200 ㎛로 하였다.
그리고, 드라이 산화 처리에 의해 산화막을 형성한 후, NO 가스 분위기중에서 가열하는 것에 의해 질소 어닐링을 행하였다. 이 때, 가열 시간을 변화시키는 것에 의해, 도입되는 질소량을 변화시켰다. 그 후, 상기 산화막을 에칭하는 것에 의해 상기 산화막의 형상을 산화막(77, 78)에 맞춘 형상으로 하고, 소스 전극(81), 드레인 전극(82) 및 게이트 산화막인 산화막(78)상의 게이트 전극(80)을 형성하였다. 소스 전극(81) 및 드레인 전극(82)의 재료는 니켈(Ni)이고, 그 두께는 0.1 ㎛로 하였다. 또한 게이트 전극(80)의 재료로서는 알루미늄(Al)을 이용하여, 그 두께는 1 ㎛로 하였다. 이상의 절차에 의해, 시료로서의 횡형의 반전형 MOSFET(71)를 완성시켰다. 또한, 비교를 위해, 상기 절차로부터 질소 어닐링을 생략한 시료도 제작하였다.
다음에, 채널 이동도의 측정 방법을 설명한다. 소스-드레인간 전압(VDS)=0.1 V로 하고, 게이트 전압(VG)을 인가하여 소스-드레인간 전류(IDS)를 측정하였다(게이트 전압 의존성을 측정하였다). 그리고 gm=(δIDS)/(δVG)로서,
채널 이동도(μ)=gm×(L×d)/(W×ε×VDS)
(여기서, L: 게이트 길이, d: 산화막 두께, W: 게이트 폭, ε: 산화막의 유전율)
이라는 식으로부터 채널 이동도의 게이트 전압에 대한 최대값을 구하였다.
또한, 상기 각 시료에 대해서, 산화막(78)과 p형층(74)과의 계면 근방(계면으로부터 10 ㎚ 이내의 영역)에서의 질소 농도의 깊이 방향에서의 분포를 측정하였다. 측정은 SIMS(2차 이온 질량 분석)에 의해 실시하였다.
다음에, 실험 결과에 대해서 도 12를 참조하여 설명한다. 도 12에서, 횡축은, 각 시료에서 측정된 질소 농도의 피크값(질소의 피크 농도)을 나타내고 있고, 종축은, 측정된 반전형 MOSFET의 채널 이동도를 나타내고 있다.
도 12를 참조하여, 산화막(78)과 p형층(74)의 계면으로부터 10 ㎚ 이내의 영역에서의 질소의 피크 농도가 높아짐에 따라, 채널 이동도가 높아져 있다.
여기서, 소재로서 규소를 이용한 종래의 MOSFET보다 온 저항을 저감하기 위해서는, 채널 이동도를 50 ㎝2/Vs 이상으로 하는 것이 바람직하다. 따라서, 도 12를 참조하여, 제조 프로세스의 변동 등을 고려하면, 반전형 MOSFET의 채널 이동도를 50 ㎝2/Vs 이상으로 하기 위해서는, 질소의 피크 농도를 1×1021 ㎝-3 이상으로 하는 것이 바람직하다고 할 수 있다. 그리고, 반전형 MOSFET의 채널 이동도를 전술과 같이 향상시키는 것에 의해, 축적형 MOSFET의 고게이트 전압하에서의 채널 이동도를 충분히 향상시킬 수 있다. 따라서, 축적형 MOSFET의 고게이트 전압하에서의 채널 이동도를 충분히 향상시키기 위해서는, 채널 영역과 산화막의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값을 1×1021 ㎝-3 이상으로 하는 것이 바람직하다고 할 수 있다.
(실시예 3)
다음에, 본 발명의 실시예 3에 대해서 설명한다. 기판의 오프각과 반전형 MOSFET 채널 이동도의 관계를 조사하는 실험을 행하였다. 실험의 절차는 이하와 같다.
우선, 전술한 실시예 2에서 가장 채널 이동도가 높았던 시료의 제조방법과 같은 제조 방법을 이용하여, 시료를 제작하였다. 구체적으로는, 주표면의 면방위가 상이한 기판을 이용하여, 비교예로서의 시료를 4종류, 본 발명의 실시예로서의 시료를 3종류 제작하였다. 즉, 비교예 A로서, 면방위(0001)에 대하여 오프각이 8˚로 되어 있는 주표면을 갖는 탄화규소 기판[(0001)의 8˚ 오프 기판]을 이용한 것, 비교예 B로서 기판 주표면의 면방위가 (01-15)로 나타나는 기판을 이용한 것, 비교예 C로서 기판 주표면의 면방위가 (01-14)로 나타나는 기판을 이용한 것, 비교예 D로서, 면방위(0001)에 대하여 오프각이 70˚로 되어 있는 주표면을 갖는 기판을 이용한 것을 준비하였다. 또한 본 발명의 실시예로서는, 실시예 A로서 기판 주표면의 면방위가 (01-13)로 나타나는 기판을 이용한 것, 실시예 B로서 기판 주표면의 면방위가 (03-38)로 나타나는 기판을 이용한 것, 실시예 C로서 기판 주표면의 면방위가 (01-12)로 나타나는 기판을 이용한 것을 준비하였다.
그리고, 상기 각 시료에 대해서, 채널 이동도를 측정하였다. 채널 이동도의 측정 방법은, 상기 실시예 2에서의 채널 이동도의 측정 방법과 같은 방법을 이용하였다.
다음에, 실험결과에 대해서 도 13을 참조하여 설명한다. 여기서, 도 13에서, 횡축은 각 시료를 구성하는 기판 주표면의, 면방위 {0001}에 대한 오프 각도를 나타내고 있고, 종축은 반전형 MOSFET 채널 이동도를 나타내고 있다.
도 13을 참조하여, 본 발명의 실시예에 대응하는 오프 각도(50˚이상 65˚이하) 범위의 실시예 A∼C의 시료에서는, 반전형 MOSFET의 채널 이동도의 값이 비교예에 비해 크게 향상되어 있는 것을 알 수 있다.
여기서, 반전형 MOSFET의 채널 이동도를 전술한 바와 같이 향상시키는 것에 의해, 축적형 MOSFET의 고게이트 전압하에서의 채널 이동도를 충분히 향상시킬 수 있다. 따라서, 축적형 MOSFET의 고게이트 전압하에서의 채널 이동도를 충분히 향상시키기 위해서는, 면방위 {0001}에 대한 오프각이 50˚이상 65˚이하인 주요면(주표면)을 갖는 기판을 채용하는 것이 유효하다고 할 수 있다.
또한, 상기 실시예에서는, 실리콘면측의 주요면상에 반도체층 및 절연막을 형성하는 구조를 채용한 실험을 행하여, (03-38)면에 가까운 주요면의 채용에 의해 캐리어 이동도(채널 이동도)가 향상하는 결과가 얻어진 것에 대해서 설명하였다. 한편 발명자는 카본면측의 주요면상에 반도체층 및 절연막을 형성하는 구조를 채용한 실험도 행하여, (0-33-8)면에 가까운 주요면의 채용에 의해 캐리어 이동도(채널 이동도)가 한층 더 향상한다는 지견을 갖고 있다.
이번 개시된 실시형태 및 실시예는 모든 점에서 예시로서, 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니고 청구범위에 의해 나타나고, 청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 절연 게이트형 전계 효과 트랜지스터는, 온 저항의 저감이 요구되는 절연 게이트형 전계 효과 트랜지스터에, 특히 유리하게 적용될 수 있다.
1: MOSFET, 3: TEG-MOSFET, 11: 기판, 11A: 주요면, 12: 버퍼층, 13: 내압 유지층, 13A: 제1 주요면, 13B: 제2 주요면, 14: 웰 영역, 15: n형 콘택트 영역, 16: p형 콘택트 영역, 17: 채널 영역, 17A: n형 SiC층, 18: 게이트 산화막, 18A: 열산화막, 19: 오믹 콘택트 전극, 20: 게이트 전극, 21: 소스 전극, 22: 드레인 전극, 23: 고질소 농도 영역, 31: 기판, 32: 버퍼층, 33: n형층, 34: p형층, 35A: 소스 영역, 35B: 드레인 영역, 36: p형 콘택트 영역, 37: 채널 영역, 38: 게이트 산화막, 39: 오믹 콘택트 전극, 40: 게이트 전극, 41A: 소스 전극, 41B: 드레인 전극, 71: 반전형 MOSFET, 72: n형 탄화규소 기판, 73: 에피택셜층, 74: p형층, 75, 76: n+ 영역, 77, 78: 산화막, 80: 게이트 전극, 81: 소스 전극, 82: 드레인 전극.

Claims (6)

  1. 탄화규소로 이루어지고, {0001}면에 대한 오프각이 50˚이상 65˚이하인 주요면(11A)을 갖는 제1 도전형의 기판(11)과,
    탄화규소로 이루어지고, 상기 기판(11)의 상기 주요면(11A)상에 형성된 상기 제1 도전형의 내압 유지층(13)과,
    상기 내압 유지층(13)에 있어서, 상기 기판(11)측 주요면인 제1 주요면(13 A)으로부터 떨어져 형성된, 상기 제1 도전형과는 도전형이 상이한 제2 도전형의 웰 영역(14)과,
    상기 웰 영역(14)상에 형성되고, 산화물로 이루어지는 산화막(18)과,
    상기 웰 영역(14)과 상기 산화막(18) 사이에 배치되고, 상기 내압 유지층(13)보다 고농도의 상기 제1 도전형의 불순물을 포함하는 제1 도전형 콘택트 영역(15)과,
    상기 웰 영역(14)과 상기 산화막(18) 사이에, 상기 웰 영역(14) 및 상기 산화막(18)에 접촉하도록 배치되고, 상기 제1 도전형 콘택트 영역(15)과 상기 내압 유지층(13)을 접속하며, 상기 제1 도전형 콘택트 영역(15)보다 저농도의 상기 제1 도전형 불순물을 포함하는 것에 의해, 상기 제1 도전형으로 되어 있는 채널 영역(17)과,
    상기 산화막(18)상에 배치된 전극(20)
    을 포함하고,
    상기 채널 영역(17)과 상기 산화막(18)의 계면을 포함하는 영역에는, 상기 채널 영역(17) 및 상기 산화막(18)보다 질소 농도가 높은 고질소 농도 영역(23)이 형성되어 있는 것인 절연 게이트형 전계 효과 트랜지스터(1).
  2. 제1항에 있어서, 상기 채널 영역(17)과 상기 산화막(18)의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값은 1×1021 ㎝-3 이상인 것인 절연 게이트형 전계 효과 트랜지스터(1).
  3. 제1항에 있어서, 상기 기판(11)의 상기 주요면(11A)의 오프 방위는 <11-20> 방향 ±5˚이하의 범위인 것인 절연 게이트형 전계 효과 트랜지스터(1).
  4. 제1항에 있어서, 상기 기판(11)의 상기 주요면(11A)의 오프 방위는 <01-10> 방향 ±5˚이하의 범위인 것인 절연 게이트형 전계 효과 트랜지스터(1).
  5. 제4항에 있어서, 상기 기판(11)의 상기 주요면(11A)의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3˚이상 +5˚이하인 것인 절연 게이트형 전계 효과 트랜지스터(1).
  6. 제4항에 있어서, 상기 기판(11)의 상기 주요면(11A)은 <01-10> 방향에서의 (0-33-8)면에 대한 오프각은 -3˚이상 +5˚이하인 것인 절연 게이트형 전계 효과 트랜지스터(1).
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