CN107017300A - 金属氧化物半导体场效应晶体管 - Google Patents

金属氧化物半导体场效应晶体管 Download PDF

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Abstract

在利用GaN形成了金属氧化物半导体场效应晶体管的沟道形成区的情况下，存在阈值电压(Vth)变得比设计值低的情况。此外，在此情况下，存在导通状态下的载流子的迁移率变得比设计值低的情况。变得比设计值低的原因不明。本发明提供一种金属氧化物半导体场效应晶体管，其具备：氮化镓衬底；设置于氮化镓衬底上的氮化镓的外延层、以与外延层直接接触的方式设置的栅极绝缘膜；以及以与栅极绝缘膜接触的方式设置的栅极，氮化镓衬底具有1E+6cm‑2以下的位错密度，外延层包括具有5E+17cm‑3以下的p型杂质的浓度的区域。

Description

金属氧化物半导体场效应晶体管
技术领域
本发明涉及一种金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
以往，通过使氮化镓(GaN)在蓝宝石衬底上外延生长来形成晶体管(例如，参照专利文献1和非专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2008-243927号公报
非专利文献
非专利文献1：Semiconductor Science and Technology 25(2010)125006(14pp)
非专利文献2：1.8mΩ·cm2vertical GaN-based trench metal-oxide-semiconductor field-effect-transistors on a free-standing GaN substratefor1.2-kV-class operation，Applied Physics Express 8 054101(2015)
发明内容
技术问题
在利用GaN形成MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)的沟道形成区的情况下，存在阈值电压(Vth)变得比设计值低的现象。此外，在利用GaN形成沟道形成区的情况下，存在导通状态下的载流子的迁移率(μ)变得比设计值低的情况。阈值电压(Vth)和载流子的迁移率(μ)变得比设计值低的原因不明。
技术方案
在本发明的第一形态中，提供一种具备氮化镓衬底、外延层、栅极绝缘膜以及栅极的MOSFET。外延层可以是氮化镓的外延层。外延层可以设置在氮化镓衬底上。栅极绝缘膜可以以与外延层直接接触的方式设置。栅极可以以与栅极绝缘膜接触的方式设置。氮化镓衬底可以具有1E+6cm-2以下的位错密度。外延层可以包括具有5E+17cm-3以下的p型杂质的浓度的区域。
外延层的区域可以具有5E+16cm-3以下的p型杂质的浓度。
p型杂质可以具有镁。
栅极绝缘膜可以具有二氧化硅和氧化铝中的任一个、或二氧化硅和氧化铝的层叠膜。
外延层的区域可以为阱区。
MOSFET可以为平面栅型MOSFET，在所述平面栅型MOSFET中栅极绝缘膜以直接接触的方式设置在外延层的区域上。
外延层可以具有沟槽部。可以在沟槽部设置栅极绝缘膜和栅极。MOSFET可以为沟槽栅型MOSFET，在所述沟槽栅型MOSFET中，与沟槽部的侧壁接触而设置的栅极绝缘膜以直接接触外延层的区域的方式设置。
应予说明，上述的发明的概要并未列举本发明的必要特征的全部。此外，这些特征组的重新组合也可构成发明。
技术效果
根据本发明的MOSFET，能够防止阈值电压和载流子的迁移率变得比设计值低。
附图说明
图1是示出第一实施方式中的MOSFET 100的剖面概略图。
图2是示出第二实施方式中的MOSFET 200的剖面概略图。
图3是示出相对于Mg浓度的迁移率μ和阈值电压Vth的图。
图4是示出第三实施方式中的MOSFET 300的剖面概略图。
图5是示出制造MOSFET 300的第一制法的图。
图6是示出制造MOSFET 300的第二制法的图。
图7是示出第四实施方式中的MOSFET 400的剖面概略图。
图8是示出制造MOSFET 400的第一制法的图。
图9是示出制造MOSFET 400的第二制法的图。
图10是示出第五实施方式中的MOSFET 500的剖面概略图。
图11是示出制造MOSFET 500的第一制法的图。
图12是示出制造MOSFET 500的第二制法的图。
图13是示出第六实施方式中的MOSFET 600的剖面概略图。
图14是示出制造MOSFET 600的第一制法的图。
图15是示出制造MOSFET 600的第二制法的图。
符号说明
10：衬底，15：衬底，20：外延层，22：p型区，23：漂移区、24：源区，25：漏区，26：接触区，28：p型区，32：栅极绝缘膜，34：栅极，36：源极，38：漏极，40：沟槽部，42：侧壁，44：底部，100：MOSFET，200：MOSFET，300：MOSFET，400：MOSFET，500：MOSFET，600：MOSFET
具体实施方式
以下，通过本发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。此外，在实施方式中说明的特征的组合未必全部都是解决本发明的技术问题所必须的。
图1是示出第一实施方式中的MOSFET 100的剖面概略图。MOSFET 100具备：衬底10、外延层20、栅极绝缘膜32、栅极34、源极36和漏极38。本例的MOSFET 100为将平坦的栅极34和栅极绝缘膜32以接触的方式设置在外延层20的p型区22上的平面栅型MOSFET。应予说明，栅极绝缘膜32以直接接触的方式设置在外延层20的p型区22上。
在本例中，“上”和“上方”是指从衬底10朝向外延层20的方向，表示垂直于衬底10的主表面的方向。在图1中将“上”和“上方”表示为Z方向。此外，“下”和“下方”是指“上”和“上方”的反方向。
本例的衬底10为氮化镓(以下，GaN)的单晶衬底。在其他例中，衬底10可以为具有n+型杂质的衬底，即n+型GaN衬底。在本例中，n或p分别表示电子或空穴为多数载流子。此外，对于标记在n或p的右上方的+或-，+表示与未标记+的情况相比载流子浓度高，-表示与未标记-的情况相比载流子浓度低。
本例的外延层20为设置在衬底10上的GaN的外延层。本例的外延层20为p型的外延层。本例的外延层20具有5E+17[cm-3]以下的p型杂质。应予说明，E表示10的指数，例如，1E+16表示1×1016。外延层20的Z方向的面方向优选为除了作为极性面的c面之外的面。在本例中，外延层20的Z方向的面方向可以为m面或a面。
外延层20可以使用金属有机化合物化学气相沉积法(MOCVD)、卤化物气相外延法(HVPE)或分子束外延法(MBE)来形成。GaN中的p型杂质可以是镁(Mg)和铍(Be)中的一种以上的元素。此外，GaN中的n型杂质可以是氧(O)和硅(Si)中的一种以上的元素。
在本例中，使用金属有机化合物化学气相沉积法(MOCVD)。在此情况下，将包括TMGa(Trimethylgallium：三甲基镓)气体、氨(NH3)气和CpMg(CyclopentadienylMagnesium：环戊二烯镁)在内的混合气体导入腔室内。可以将腔室内设置为800℃～1200℃的温度，以及将环境气压设置为大气压(1013hPa)以下，从而形成外延层20。应予说明，在其他例中，可以使用Be作为p型杂质来代替Mg。在此情况下，可以使用DMBe(Dimethylberyllium：二甲基铍)、DEBe(Diethylberyllium：二乙基铍)和(MeCp)2Be(Bismethyl Cyclopentadienyl Beryllium：双(甲基环戊二烯基)铍)中的任一个来代替CpMg。
本例的外延层20中的p型杂质为镁(Mg)。外延层20中的p型杂质的浓度可通过向腔室内的CpMg的导入量来控制。与Be相比，Mg的掺杂浓度的控制方法已确立，因此，通过使用Mg作为p型杂质能够进行精密的浓度控制。
在本例中，通过利用N2气使液体的CpMg产生气泡来将气体的CpMg导入腔室内。此时，可根据液体CpMg的温度来控制外延层20中的Mg的浓度。具体说来，如果降低液体CpMg的温度，则能够降低外延层20中的Mg的浓度，如果提高液体CpMg的温度，则能够提高外延层20中的Mg的浓度。此外，通过控制使得产生气泡的N2气的流量，还能够控制Mg的浓度。在本例中，将液体CpMg的温度控制在-20℃以上且-10℃以下的范围。由此，将外延层20中的p型杂质浓度控制在5E+17[cm-3]以下。
外延层20具有n+型的源区24和n+型的漏区25。源区24和漏区25使得外延层20的一部分从最上表面露出。源区24和漏区25分开地设置。源区24和漏区25的n型的杂质浓度可以为1E+19[cm-3]以上且5E+20[cm-3]以下。源区24和漏区25可通过在将外延层20的一部分蚀刻去除之后，使n+型GaN选择性再生来形成。此外，源区24和漏区25可通过将n型杂质离子注入到外延层20的一部分来形成。
在源区24和漏区25上以直接接触的方式分别设置有源极36和漏极38。源极36和漏极38可以是钛(Ti)膜和铝(Al)膜的层叠金属膜。在本例中，在作为半导体区的源区24和漏区25上以直接接触的方式设置有Ti膜。此外，在Ti膜上设置有Al膜。源极36和漏极38分别电连接于MOSFET 100的源极端子和漏极端子。
p型的外延层20具有p型区22。p型区22具有5E+17[cm-3]以下的p型杂质的浓度。外延层20在源区24和漏区25之间具有p型区22。位于栅极34的正下方且源区24和漏区25之间的p型区22作为沟道形成区而发挥功能。栅极绝缘膜32无需以直接接触的方式设置于整个p型区22上。栅极绝缘膜32可以以直接接触的方式设置在成为沟道形成区的p型区22的至少一部分上。
栅极绝缘膜32可以具有二氧化硅(SiO2)和氧化铝(Al2O3)中的任一个。代替二氧化硅(SiO2)或氧化铝(Al2O3)，栅极绝缘膜32也可以采用二氧化硅和氧化铝的层叠膜。作为栅极绝缘膜32的层叠膜可以为在二氧化硅上设置氧化铝的双层，也可以为在氧化铝上设置二氧化硅的双层。此外，作为栅极绝缘膜32的层叠膜，也可以为在二氧化硅上设置氧化铝，并进一步地在该氧化铝上设置二氧化硅的三层。此外，作为栅极绝缘膜32的层叠膜，还可以为在氧化铝上设置二氧化硅，并进一步地在该二氧化硅上设置氧化铝的三层。二氧化硅和氧化铝与氮化硅(Si3N4)相比带隙(band gap)宽，因此比氮化硅更适于栅极绝缘膜。栅极绝缘膜32可以通过等离子体CVD和ALD等沉积法来形成。
在栅极绝缘膜32上以直接接触的方式设置有栅极34。栅极34可以为多晶硅。栅极34与MOSFET100的栅极端子电连接。如果对栅极34施加预定的正向偏压，则在p型区22的沟道形成区形成电荷反转层。此时，如果在源极36和漏极38之间形成有预定的电位差，则在源极36、源区24、沟道形成区、漏区25和漏极38的路径中会有电流流通。与此相对，如果对栅极34施加零偏压或预定的负向偏压，则沟道形成区的电荷反转层消失。由此，源极36和漏极38之间的电流被切断。
本例的衬底10为具有1E+6[cm-2]以下的位错密度的GaN单晶衬底。外延层20以同质外延生长的方式形成在衬底10上。由此，外延层20具有与衬底10的位错密度大致相等的位错密度。因此，本例的外延层20具有与衬底10相等的1E+6[cm-2]以下的位错密度。由此，能够将本例的外延层20的位错密度设置得比直接异质外延生长在蓝宝石衬底上的情况，或隔着缓冲层而异质外延生长在蓝宝石衬底上的情况低。
在衬底10的位错密度大于1E+6[cm-2]的情况下，在外延层20中位错密度也变高。可以想到在外延层20的位错产生位置有p型杂质原子凝聚。本发明的发明人发现了如下现象：阈值电压(Vth)和载流子的迁移率由于凝聚在位错产生位置的p型杂质原子而变得比设计值低。进一步地，发现在使用了位错密度为1E+6[cm-2]以下的GaN衬底的情况下，变成与理论上求出的阈值大致相同程度的阈值。此外，可以想到p型杂质浓度变得越高，则p型杂质原子的凝聚越容易产生。
以往，为人所知的是在设置于蓝宝石衬底上或Si衬底上的位错密度大的GaN晶体内，GaN晶体中的Mg原子在1000℃以上的高温热处理下发生热扩散。与此相对，在我们的实验中，确认了存在于位错密度小(1E+6[cm-2]以下)的GaN衬底上的外延层中的Mg原子即使在1200℃以上的热处理下也不扩散。作为Mg原子的热扩散的机理，认为在位错处Mg原子发生凝聚，然后Mg原子沿着位错进行扩散。因此，在本例中，将p型杂质的浓度设置为5E+17[cm-3]以下。为了控制阈值，需要同时满足位错密度为1E+6[cm-2]和p型杂质的浓度为5E+17[cm-3]。这一情况还可从如下例子得到证实，即，尽管使用了GaN晶体衬底，在p型杂质的浓度高的情况下，MOSFET的阈值也下降(非专利文献2)。
由此，因为能够在外延层20中防止p型杂质的凝聚，所以能够控制MOSFET的特性。具体而言，能够将阈值电压(Vth)控制在3[V]以上且18[V]以下的范围，且能够将载流子的迁移率(μ)控制在10[cm2/Vs]以上且2000[cm2/Vs]以下的范围。由此，能够防止阈值电压(Vth)和载流子的迁移率(μ)变得比设计值低。
图2是示出第二实施方式中的MOSFET 200的剖面概略图。在本例中，外延层20的p型区22特别地具有5E+16[cm-3]以下的p型的杂质浓度。P型区22可以具有作为SIMS(Secondary Ion Mass Spectroscopy：二次离子质谱)分析的检测限的1E+16[cm-3]以下的p型杂质浓度。例如，p型区22具有5E+15[cm-3]的p型杂质浓度。在这一点上与第一实施方式不同。成为沟道形成区的p型区22的p型杂质浓度越低，则能够将阈值电压(Vth)设置得越低，并且，能够将载流子的迁移率(μ)设置得越高。
图3是示出相对于Mg浓度的迁移率μ和阈值电压Vth的图。横轴表示外延层20中的Mg的浓度。左侧的纵轴表示载流子的迁移率μ，右侧的纵轴表示阈值电压Vth。在本例中，准备了在具有1E+6[cm-2]以下的位错密度的衬底10上分别具有Mg浓度不同的外延层20的四个MOSFET。外延层20的除了Mg浓度以外的条件，即结构和杂质浓度等在四个MOSFET中设置为相同。应予说明，使用了二氧化硅(SiO2)作为栅极绝缘膜32的材料。并且，对四个MOSFET分别测定了迁移率μ和阈值电压Vth。
应予说明，阈值电压Vth可根据栅极绝缘膜32的厚度进行控制。栅极绝缘膜32越厚，则阈值电压Vth变得越高，栅极绝缘膜32越薄，则阈值电压Vth变得越低。在本例中，栅极绝缘膜32的厚度在四个MOSFET中均设置为100[nm]。
Mg浓度可以通过对外延层20进行SIMS分析来测定。在当前的SIMS分析中，Mg的检测限为1E+16[cm-3]。在本例中，四个MOSFET中的一个MOSFET的外延层20的Mg浓度比1E+16[cm-3]低。例如，所述比1E+16[cm-3]低的Mg浓度为5E+15[cm-3]。该5E+15[cm-3]的Mg浓度是根据SIMS分析为检测限以下而确认的。除此之外，通过作为电气测定的Hall测定的温度依赖性确认了受主浓度。由此，确认了Mg浓度为5E+15[cm-3]。
在Mg浓度为5E+15[cm-3]时，迁移率μ为2000[cm2/Vs]，阈值电压Vth为3[V]。在Mg浓度为5E+16[cm-3]时，迁移率μ为300[cm2/Vs]，阈值电压Vth为6[V]。在Mg浓度为1E+17[cm-3]时，迁移率μ为100[cm2/Vs]，阈值电压Vth为9[V]。在Mg浓度为5E+17[cm-3]时，迁移率μ为10[cm2/Vs]，阈值电压Vth为18[V]。如上所述，测定得到的阈值电压Vth与理论求出的阈值电压值几乎一致。
本发明的申请人发现：随着提高Mg浓度，迁移率μ减小，且阈值电压Vth增大。这样，能够根据Mg浓度来控制迁移率μ和阈值电压Vth。结果，给出了在使用了GaN的半导体装置中进行特性控制的方针。
应予说明，如果考虑使MOSFET导通/关断的驱动器的输出电压，则阈值电压Vth优选为5[V]左右。由此，p型区22的Mg浓度优选为1E+16[cm-3]以上且5E+16[cm-3]以下。
图4是示出第三实施方式中的MOSFET300的剖面概略图。本例的MOSFET300为所谓的纵向型的MOSFET。此外，MOSFET300具有：n+型的衬底15、n型的漂移区23和p+型的接触区26。进一步地，漏极38以与衬底15的-Z方向的主表面直接接触的方式设置。除此之外，外延层20的p型区22为阱区。在这一点上与第一实施方式不同。但是，在本例中，n+型的GaN衬底15和p型区22也具有1E+6[cm-2]以下的位错密度，p型区22也具有5E+17[cm-3]以下的p型杂质的浓度。
在阱形状的p型区22设置有n+型的源区24和p+型的接触区26。源区24和接触区26设置在阱形状的p型区22的比下方的底部靠上的位置。p+型的接触区26的杂质浓度可以为1E+19[cm-3]以上且5E+20[cm-3]以下。在外延层20的最上表面，源区24和接触区26可以露出于外部。至少在接触区26上设置有源极36。源极36和漏极38可以是具有与GaN半导体区接触的钛膜、和与该钛膜接触地设置的铝膜的金属层叠膜。
一对p型区22将在栅极34的正下方的漂移区23的台面部分夹住。应予说明，在本例中“夹住”是指在垂直于Z方向的平面的一个方向上，将构成要素的至少一部分的两端夹住。将台面部分夹住的p型区22中的栅极34的正下方成为沟道形成区。一对源区24和一对接触区26也将栅极34的正下方的台面部分夹住。并且，以台面部分为中心朝向外侧依次配置p型区22的沟道形成区、源区24和接触区26。
在本例中，也能够在外延层20中防止p型杂质的凝聚。由此，能够控制MOSFET的特性。具体而言，在将外延层20中的Mg的浓度设置为5E+15[cm-3]以上且5E+17[cm-3]以下的情况下，能够将阈值电压(Vth)控制在3[V]以上且18[V]以下的范围，并能够将载流子的迁移率控制在10[cm2/Vs]以上且2000[cm2/Vs]以下的范围。由此，能够防止阈值电压(Vth)和载流子的迁移率(μ)变得比设计值低。
进一步地，本例的p型区22的位错密度低至1E+6[cm-2]，因此虽然通过实施热处理使掺入的杂质活化，但难以扩散。由此，与p型区22的位错密度比1E+6[cm-2]高的情况相比，能够将n+型的源区24和p+型的接触区26靠近地设置。因此，能够使元件结构更加微细化。应予说明，可以通过在外延层20中掺入p型杂质来形成p型区22。在此情况下，能够将p型区22、n+型的源区24和p+型的接触区26靠近地设置，因此能够使元件结构进一步微细化。
图5是示出制造MOSFET 300的第一制法的图。在第一制法中，通过选择性再生来形成p型区22。应予说明，再生是指外延生长层或区域。图5(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。图5(b)是图5(a)之后的阶段。图5(b)是示出将n型的漂移区23的一部分去除的阶段的图。漂移区23的一部分的去除可以通过已知的蚀刻方法来进行。例如，通过RIE(Reactive Ion Etching：反应离子蚀刻)蚀刻来去除漂移区23的一部分。
图5(c)是图5(b)之后的阶段。图5(c)是示出将p型区22在去除了漂移区23的一部分的位置选择性再生的阶段的图。例如，在漂移区23的台面部的上部选择性地设置掩模之后，使p型GaN的外延层再生。由此，能够使p型区22在去除了漂移区23的一部分的位置选择性再生。应予说明，在通过离子注入来形成p型区22的情况下，需要在离子注入后进行在1200℃～1400℃左右的温度下的热处理。在选择性再生的情况下，不需要在这样的高温下的热处理。在1200℃～1400℃左右的温度下对GaN的外延层20进行热处理的情况下，存在氮(N)从表面处的GaN晶体结构脱离的情况。在本例中，在p型区22形成时不需要进行在1200℃～1400℃左右的温度下的热处理，因此，能够防止氮(N)从外延层20的表面脱离。
图5(d)是图5(c)之后的阶段。图5(d)是示出将n型和p型的杂质离子注入到p型区22，之后实施热处理的阶段的图。由此，形成n+型的源区24和p+型的接触区26。然后，形成栅极绝缘膜32、栅极34、源极36和漏极38而完成MOSFET 300。
图6是示出制造MOSFET 300的第二制法的图。在第二制法中，不通过选择性再生来形成p型区22。在第二制法中，通过将p型杂质离子注入到n型的漂移区23的一部分来形成p型区22。这一点与第一制法不同。
图6(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。图6(b)是图6(a)之后的阶段。图6(b)是示出将p型杂质离子注入到n型的漂移区23的一部分，之后实施热处理的阶段的图。由此，形成p型区22。应予说明，可以在离子注入后在外延层20上设置防止氮脱离的覆盖层，然后实施热处理。图6(c)是图6(b)之后的阶段。图6(c)是示出将n型和p型的杂质离子注入到p型区22，之后实施热处理的阶段的图。由此，形成n+型的源区24和p+型的接触区26。然后，形成栅极绝缘膜32、栅极34、源极36和漏极38而完成MOSFET 300。
图7是示出第四实施方式中的MOSFET 400的剖面概略图。本例中，在n型的漂移区23的台面部分的最上部具备具有1E+6[cm-2]以下的位错密度，且具有5E+16[cm-3]以下的p型杂质浓度的p型区28。在这一点上与第三实施方式不同。应予说明，本例的p型区22具有1E+6[cm-2]以下的位错密度。p型区22的p型杂质可以与p型区28相同，也可以具有比p型区28高的5E+17[cm-3]以下的p型杂质浓度。
本例的p型区28位于栅极绝缘膜32和栅极34的正下方，且一对源区24之间。p型区28作为沟道形成区发挥功能。p型区28可以具有作为SIMS分析的检测限的1E+16[cm-3]以下的p型杂质浓度。例如，p型区28具有5E+15[cm-3]的p型杂质浓度。p型区28的p型杂质浓度越低，则能够将阈值电压(Vth)设置得越低，且能够将载流子的迁移率(μ)设置得越高。
图8是示出制造MOSFET 400的第一制法的图。在本例中，通过选择性再生来形成p型区22、n+型的源区24、p+型的接触区26和p型区28。图8(a)是示出在n+型衬底15上外延生长n型的漂移区23的阶段的图。图8(b)是图8(a)之后的阶段。图8(b)是示出将n型的漂移区23的一部分去除的阶段的图。漂移区23的一部分的去除可以通过已知的蚀刻来进行。
图8(c)是图8(b)之后的阶段。图8(c)是示出将p型区22在去除了漂移区23的一部分的位置选择性再生，之后将p型区28再生的阶段的图。例如，在漂移区23的上表面选择性地设置掩模之后，使p型GaN的外延层再生。由此形成p型区22。然后再生p型区28。
图8(d)是图8(c)之后的阶段。图8(d)是示出将n型和p型的杂质离子注入到p型区22和p型区28，之后实施热处理的阶段的图。由此，形成n+型的源区24和p+型的接触区26。然后，形成栅极绝缘膜32、栅极34、源极36和漏极38而完成MOSFET 400。
图9是示出制造MOSFET 400的第二制法的图。图9(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。图9(b)是图9(a)之后的阶段。图9(b)是示出将n型和p型的杂质离子注入到n型的漂移区23，之后实施热处理的阶段的图。由此，形成p型区22、n+型的源区24、p+型的接触区26和p型区28。然后，形成栅极绝缘膜32、栅极34、源极36和漏极38而完成MOSFET 400。
图10是示出第五实施方式中的MOSFET 500的剖面概略图。本例的MOSFET 500为沟槽栅型MOSFET。本例的MOSFET 500在外延层20具有沟槽部40。此外，外延层20的p型区22为与沟槽部40的侧壁42接触地设置的阱区。在这一点上与第三实施方式不同。其他与第三实施方式相同。
沟槽部40具有侧壁42和底部44。例如，沟槽部40为在纸面朝里的方向上具有长边部的沟槽形状。底部44为沟槽部40的下表面。本例的底部40可以是与垂直于Z方向的平面平行的面。在其他例子中，底部44也可以是向-Z方向凸起的形状的曲面。
在沟槽部40中，除了底部44以外的面为侧壁42。在本例中，侧壁42为与+Z方向平行的面。与沟槽部40的侧壁42和底部44接触地设置有栅极绝缘膜32。与栅极绝缘膜32直接接触地设置有栅极34。与侧壁42接触地设置的栅极绝缘膜32与外延层20的p型区22直接接触。p型区22中的与栅极绝缘膜32接触的区域成为对栅极34施加了预定的电压时的沟道形成区。
图11是示出制造MOSFET 500的第一制法的图。在第一制法中，通过选择性再生来形成p型区22。图11(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。图11(b)是图11(a)之后的阶段。图11(b)是示出将p型区22选择性再生的阶段的图。在漂移区23上的区域中的除了形成沟槽部40的区域以外的部分，将p型区22选择性再生。
图11(c)是图11(b)之后的阶段。图11(c)是示出在沟槽部40形成栅极绝缘膜32和栅极34的阶段的图。图11(d)是图11(c)之后的阶段。图11(d)是示出将n型和p型的杂质离子注入到p型区22，之后实施热处理的阶段的图。由此，形成n+型的源区24和p+型的接触区26。然后，形成源极36和漏极38而完成MOSFET 500。
图12是示出制造MOSFET 500的第二制法的图。在第二制法中，通过蚀刻来形成沟槽部40。此外，通过将p型杂质离子注入到n型的漂移区23的一部分来形成p型区22。这一点与第一制法不同。
图12(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。图12(b)是图12(a)之后的阶段。图12(b)是示出将形成沟槽部40的位置处的漂移区23去除的阶段的图。图12(c)是示出图12(b)之后的阶段的图。图12(c)是示出在沟槽部40形成栅极绝缘膜32和栅极34的阶段的图。
图12(d)是图12(c)之后的阶段。图12(d)是示出将p型杂质离子注入到n型的漂移区23的一部分，之后实施热处理的阶段的图。由此，形成p型区22、n+型的源区24和p+型的接触区26。然后，形成源极36和漏极38而完成MOSFET 500。
图13是示出第六实施方式中的MOSFET 600的剖面概略图。本例中在沟槽部40的侧壁42与p型区22之间具备p型区28，所述p型区28具有1E+6[cm-2]以下的位错密度，且具有5E+16[cm-3]以下的p型杂质浓度。在这一点上与第五实施方式不同。应予说明，本例的p型区22具有1E+6[cm-2]以下的位错密度。p型区22的p型杂质可以与p型区28相同，也可以具有比p型区28高的5E+17[cm-3]以下的p型杂质浓度。
图14是示出制造MOSFET 600的第一制法的图。在第一制法中，通过选择性再生来形成p型区22和p型区28。图14(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。
图14(b)是图14(a)之后的阶段。图14(b)是示出将p型区22和p型区28选择性再生的阶段的图。在漂移区23上，以夹着形成沟槽部40的区域的方式将p型区22和p型区28选择性再生。应予说明，为了使p型区22的底部比沟槽部40的底部44高，可以选择性再生漂移区23。此外，应予说明，在p型区22和p型区28的p型杂质浓度相同的情况下，可以将p型区22和p型区28统一进行选择性再生。与此相对，在p型区22具有比p型区28高的p型杂质浓度的情况下，可以在将p型区22和p型区28统一进行选择性再生之后，对p型区22追加注入p型杂质。
图14(c)是图14(b)之后的阶段。图14(c)是示出在沟槽部40形成栅极绝缘膜32和栅极34的阶段的图。图14(d)是图14(c)之后的阶段。图14(d)是将n型和p型的杂质离子注入到p型区22，之后实施热处理的阶段的图。由此，形成n+型的源区24和p+型的接触区26。然后，形成源极36和漏极38而完成MOSFET 600。
图15是示出制造MOSFET 600的第二制法的图。在第二制法中，通过蚀刻来形成沟槽部40。此外，通过将p型杂质离子注入到n型的漂移区23的一部分来形成p型区22和p型区28。这一点与第一制法不同。
图15(a)是示出在n+型的衬底15上外延生长n型的漂移区23的阶段的图。图15(b)是图15(a)之后的阶段。图15(b)是示出将形成沟槽部40的位置处的漂移区23去除的阶段的图。图15(c)是示出图15(b)之后的阶段的图。图15(c)是示出在沟槽部40形成栅极绝缘膜32和栅极34的阶段的图。
图15(d)是图15(c)之后的阶段。图15(d)是示出将n型和p型杂质离子注入到n型的漂移区23的一部分，之后实施热处理的阶段的图。由此，形成p型区22、n+型的源区24、p+型的接触区26和p型区28。然后，形成源极36和漏极38而完成MOSFET 600。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。可以对上述实施方式进行各种变更或改进对本领域技术人员来说是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
权利要求书、说明书及附图中示出的装置、***、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序并未特别明示“早于”、“预先”等，此外，应注意，只要不是在后的处理中需要使用之前的处理的结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (7)

1.一种金属氧化物半导体场效应晶体管，其特征在于，具备：
氮化镓衬底；
氮化镓的外延层，设置于所述氮化镓衬底上；
栅极绝缘膜，以与所述外延层直接接触的方式设置；以及
栅极，以与所述栅极绝缘膜接触的方式设置，
所述氮化镓衬底具有1E+6cm-2以下的位错密度，
所述外延层包括具有5E+17cm-3以下的p型杂质的浓度的区域。
2.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于，
所述外延层的所述区域具有5E+16cm-3以下的所述p型杂质的浓度。
3.根据权利要求1或2所述的金属氧化物半导体场效应晶体管，其特征在于，
所述p型杂质具有镁。
4.根据权利要求1～3中任一项所述的金属氧化物半导体场效应晶体管，其特征在于，
所述栅极绝缘膜具有二氧化硅和氧化铝中的任一个、或二氧化硅和氧化铝的层叠膜。
5.根据权利要求1～4中任一项所述的金属氧化物半导体场效应晶体管，其特征在于，
所述外延层的所述区域为阱区。
6.根据权利要求1～5中任一项所述的金属氧化物半导体场效应晶体管，其特征在于，
所述金属氧化物半导体场效应晶体管为平面栅型金属氧化物半导体场效应晶体管，在所述平面栅型金属氧化物半导体场效应晶体管中所述栅极绝缘膜以直接接触的方式设置在所述外延层的所述区域上。
7.根据权利要求1～5中任一项所述的金属氧化物半导体场效应晶体管，其特征在于，
所述外延层具有设有所述栅极绝缘膜和所述栅极的沟槽部，
所述金属氧化物半导体场效应晶体管为沟槽栅型金属氧化物半导体场效应晶体管，在所述沟槽栅型金属氧化物半导体场效应晶体管中，与所述沟槽部的侧壁接触而设置的所述栅极绝缘膜以直接接触所述外延层的所述区域的方式设置。
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