CN106783851A - 集成肖特基二极管的SiCJFET器件及其制作方法 - Google Patents

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Abstract

本发明公开了集成肖特基二极管的SiC JFET(结型场效应晶体管)器件，其有源区的原胞结构从下至上依次为漏极、SiC衬底、buffer层、n‑漂移层、左右对称设置的两个p+阱层、n沟道层、n沟道层两侧左右对称设置的两个p+区、从左至右依次对称设置的p+区，n++区，p+区，p+区，n++区和p+区、从左至右依次对称设置的源极，栅极，肖特基接触，栅极和源极；源极设置在的原胞结构左右两侧相邻的p+区和n++区上方，栅极设置在原胞结构左右两侧的中部p+区上方，肖特基接触设置在有源区中原胞结构的部分中部n区上方，在原胞结构中其他部分n区上方无肖特基接触。本申请提出了集LJFET与VJFET于一体的，并且集成了肖特基二极管的SiC JFET器件，并提供了制作方法。

Description

集成肖特基二极管的SiCJFET器件及其制作方法
技术领域
本发明属于半导体领域，具体涉及一种集成肖特基二极管的SiC JFET器件及其制作方法。
背景技术
相比于SiC MOSFET受栅介质性能和可靠性的影响，SiC JFET因无MOS栅结构，具有更高的鲁棒性。已经有报道显示SiC JFET在500℃的结温下能够正常工作10000小时。这是目前SiC甚至是宽禁带半导体功率器件在高温应用方面的最高报道，体现了SiC器件极其优越的耐高温性能。相比之下，MOSFET的高温应用目前还没有超过250℃。
目前，比较常见的JFET有两种，横向沟道的LJFET和垂直沟道的VJFET。LJFET因是横向沟道器件，不适用于高压大功率应用，一般用于SiC IC电路。而VJFET是纵向器件，适合于高压大电流的应用场景。当前的功率JFET器件多为沟槽结构VJFET，如专利US7763506，CN200580023029.0，CN201310187771.1等中公开的VJFET。现有技术中的VJFET基本原胞结构如图1所示，通过控制栅电极电压，调节台面两侧pn结耗尽区宽度，夹断沟道，实现对器件的开关操作。台面宽度的大小根据阈值电压设计。沟槽结构JFET的工艺难度比较大，特别是沟槽的刻蚀，沟道宽度的控制以及由此带来的阈值电压的一致性控制等都非常困难。
另外，在很多的应用情况，如在全桥应用中，晶体管需要反并联一个续流二极管一起工作，如目前常用的硅IGBT模块，都反并联了快恢复二极管作为续流二极管。如果在一个器件中集成了续流二极管，那么不仅提高了芯片的集成度，同时也有效的降低了芯片成本。
发明内容
针对现有技术中存在的问题，本发明的目的在于提供一种集成肖特基二极管的SiC JFET器件，其有效解决了现有技术中存在的问题。本发明的另一目的在于提供一种制作集成肖特基二极管的SiC JFET器件的方法。
为实现上述目的，本发明采用以下技术方案：
集成肖特基二极管的SiC JFET器件，所述SiC JFET器件有源区的原胞结构从下至上依次为漏极、SiC衬底、buffer层、n-漂移层、左右对称设置的两个p+阱层、n沟道层、从左至右依次对称设置的p+区，n++区，p+区，p+区，n++区和p+区、从左至右依次对称设置的源极，栅极，肖特基接触，栅极和源极；其中，所述源极设置在的原胞结构左右两侧相邻的p+区和n++区上方，所述栅极设置在原胞结构左右两侧的中部p+区上方，所述肖特基接触设置在有源区中原胞结构的部分中部n区上方，在原胞结构中其他部分n区上方是介质和栅极互联金属。
进一步，所述源极与所述p+阱层电连接。
进一步，所述源极与所述肖特基二极管电连接。
进一步，所述SiC JFET器件有源区中部分原胞结构的部分中间n区上部无肖特基接触，而是介质，在介质上方淀积金属形成原胞之间栅极互联金属。
进一步，原胞的平面结构是矩形、条形或六角形，肖特基二极管分布在源区周围的所有边上或部分边上。
进一步，所述SiC JFET器件集成的肖特基二极管是不带场板结构或部分金属在介质上部的场板结构。
一种制作集成肖特基二极管的SiC JFET器件的方法，所述方法包括如下步骤：
1)在外延材料上做上掩膜，然后进行离子注射直至形成左右对称的两个p+阱层，之后去除掩膜；
2)利用二次外延的方式形成LJFET的沟道；
3)分别制作掩膜，用离子注入的方式分别形成源极n++和p+区、栅极p+区；
4)再进行离子注入，形成源极与p+阱层互联的p+区，同时也形成场限环形式的p+环结终端结构；然后进行高温退火，激活注入的离子；
5)进行牺牲氧化，去掉表面的一层SiC层；再进行热氧化，表面生长一层SiO2层进行钝化保护；在源电极窗口和栅电极窗口分别腐蚀掉SiO2层，淀积欧姆接触金属，进行退火，形成欧姆接触；
6)使用光刻、腐蚀工艺去除肖特基接触窗口上的介质；淀积金属，并用光刻、腐蚀工艺去除肖特基接触窗口和栅互联窗口区域以外的金属，并且这两个窗口不连通；然后进行快速退火，在肖特基窗口上与SiC形成肖特基接触，在栅互联窗口形成原胞之间栅极的互联；
7)淀积厚钝化层，并在源极、肖特基电极区域、栅电极压块区域开窗口；
8)做上厚的电极金属，肖特基电极和源极互联在一起为同一块压块金属，形成所有原胞的肖特基电极和源极的互联，并与栅电压块隔离；便于器件应用时的封装。
进一步，步骤1)中的在外延材料上做的掩膜为SiO2掩膜。
进一步，步骤3)中制作掩膜的为光刻胶或介质，n++区注入的为N或P离子，p+区注入的为Al离子。
进一步，步骤4)中高温退火前在器件表面淀积一层碳层进行保护，退火后用等离子体刻蚀或热氧化的方式去除该碳层。
进一步，步骤5)中热氧化生长的SiO2层的厚度为10-100nm。
进一步，步骤6)中肖特基接触窗口上沉积的金属为Ti、或Ti/Al，Ti/Ni两层金属或多层金属，最下层金属为Ti。
本发明具有以下有益技术效果：
本申请针对当前SiC VJFET器件的问题，和使用时需要反并联二极管的不足；提出了集LJFET与VJFET与一体的，并且集成了具有高浪涌能力的肖特基二极管的SiC JFET器件，并提供了制作方法。本申请的原胞结构可以是矩形、条形或六角形等多种结构，肖特基二极管可以是分布在源区周围的所有边上，如图3a所示；也可以是部分边上，如图3b所示。原胞的部分区域截面图AA'如图2a、2b所示，中间区域有肖特基接触；原胞的其他部分区域截面图BB'如图2c所示，中间区域无肖特基接触，而是介质，在介质上方淀积金属形成原胞之间栅极互联金属。结终端结构可以是场限环结构、JTE结构或其他结构。集成了LJFET结构与VJFET结构，利用LJFET结构的栅电极控制横向沟道的导通和耗尽，再通过纵向JFET区进行导电。
源极与P+阱电学相连，在器件高反向偏置电压下可以有效耗尽纵向导电JFET区，改善器件的耐压能力。同时也降低了肖特基区域的电场强度，增加了肖特基二极管的耐压性能。
原胞中集成了一个肖特基二极管，肖特基二极管与源电极电学相连，同时肖特基二极管的P+区也部分的直接与P+阱电学相连。在浪涌条件下，P+区及P+阱的空穴大量注入到漂移区，大大减少了导通电阻，因此能够极大地提高肖特基二极管的浪涌能力。
JFET与肖特基二极管构成反并联的电路结构，实现了在一个芯片内的集成。可以有效增加器件的功率密度和可靠性，减少封装的模块或***的体积和费用。
附图说明
图1为现有技术中SiC VJFET结构；
图2a为本发明的JFET器件的原胞平面结构示意图；
图2b为本发明的JFET器件的另一实施例的原胞平面结构示意图；
图2c为本发明的JFET器件的电路图；
图3a为本发明的JFET器件的原胞结构(中间n区有肖特基接触，即图2a或2b中截面AA’部分)的结构示意图；
图3b为本发明的JFET器件的另一实施例的原胞结构(中间n区有肖特基接触带场板，即图2a或2b中截面AA’部分)的结构示意图；
图3c为本发明的JFET器件的原胞结构(中间n区无肖特基接触，即图2a或2b中截面BB’部分)的结构示意图；
图4为本发明的JFET器件制作过程中形成p+阱层后的结构示意图；
图5为本发明的JFET器件制作过程中形成LJFET沟道后的结构示意图；
图6为本发明的JFET器件制作过程中形成源极n++和p+区、栅极p+区后的结构示意图；
图7为本发明的JFET器件制作过程中形成源极及与p+阱层互联的p+区，同时也形成场限环形式的p+环结终端结构后的结构示意图；
图8为本发明的JFET器件制作过程中形成欧姆接触后的结构示意图；
图9a为本发明的JFET器件制作过程中形成肖特基接触(中间n区有肖特基接触)后的结构示意图；
图9b为本发明的JFET器件制作过程中形成肖特基接触(中间n区无肖特基接触)后的结构示意图；
图10a为本发明的JFET器件制作过程中形成电极窗口(中间n区有肖特基接触)后的结构示意图；
图10b为本发明的JFET器件制作过程中形成电极窗口(中间n区无肖特基接触)后的结构示意图；
图11a为本发明的JFET器件制作完成(中间n区有肖特基接触)后的原胞结构示意图；
图11b为本发明的JFET器件制作完成(中间n区无肖特基接触)后的原胞结构示意图。
具体实施方式
下面，参考附图，对本发明进行更全面的说明，附图中示出了本发明的示例性实施例。然而，本发明可以体现为多种不同形式，并不应理解为局限于这里叙述的示例性实施例。而是，提供这些实施例，从而使本发明全面和完整，并将本发明的范围完全地传达给本领域的普通技术人员。
如图2a、2b、2c、3a、3b和3c所示，本发明了提供了一种集成肖特基二极管的SiCJFET器件，该SiC JFET器件有源区的原胞结构从下至上依次为漏极、SiC衬底、buffer层、n-漂移层、左右对称设置的两个p+阱层、n沟道层、从左至右依次对称设置的p+区，n++区，p+区，p+区，n++区和p+区、从左至右依次对称设置的源极，栅极，肖特基接触，栅极和源极；其中，源极设置在的原胞结构左右两侧相邻的p+区和n++区上方，栅极设置在原胞结构左右两侧的中部p+区上方，肖特基接触设置在有源区中部分原胞结构的中部n区上方，在其他部分原胞结构的中部n区上方是介质和栅极互联金属。本申请的原胞平面结构可以是矩形、条形或六角形等多种结构，肖特基二极管可以是分布在源区周围的所有边上，如图2a所示；也可以是部分边上，如图2b所示。原胞的部分区域截面图AA'如图3a或3b所示，中间区域有肖特基接触；原胞的其他部分区域截面图BB'如图3c所示，中间区域无肖特基接触，而是介质，在介质上方淀积金属形成原胞之间栅极互联金属。原胞的简单并联排列即形成一个器件的有源区。同时，器件结构上还有相应的电极、结终端区和划片槽区。结终端结构可以是场限环结构、JTE结构或其他结构。这个为本行业工程师所熟知，在此不再赘述。
优选地，本申请的n-漂移层的厚度可以为6-500μm，浓度可以为1E14-1E17cm-3；n沟道层浓度可以为1E14-1E17cm-3，厚度可以为0.7-4μm；p+阱区中心深度可以为0.5-5μm，层厚度可以为0.2-2μm，浓度可以为1E18-5E19cm-3，p+阱之间的间隔可以为1.5-8μm，；源极p+浓度可以为1E19-5E20cm-3,并且表面浓度可以比内部浓度更高，以利于形成好的欧姆接触；源极n++区浓度可以为1E19-5E20cm-3，同样表面浓度可以比内部浓度更高，深度可以为0.2-1μm；栅极p+区浓度可以为1E19-5E20cm-3,同样的道理表面浓度可以比内部浓度更高，深度可以为0.2-1μm；栅极p+区与p+阱区有一定的间隔，间隔根据掺杂浓度和阈值电压的设计而定，使得在关断情况下沟道耗尽，开启情况下形成导电沟道；栅极p+区与肖特基接触和源极n++区都有一定的间隔，约0.5-1.5μm之间，使得在最大栅电压下不与源极和肖特基电极发生击穿。
本申请中的源极与p+阱层电连接。在器件高反向偏置电压下可以有效耗尽纵向导电JFET区，改善器件的耐压能力。同时也降低了肖特基区域的电场强度，增加了肖特基二极管的耐压性能。
优选的，栅极p+区之间的间隔比p+阱之间的间隔稍大。
源极与肖特基二极管电连接。在浪涌条件下，p+阱的空穴大量注入到漂移区，大大减少了导通电阻，因此能够极大地提高肖特基二极管的浪涌能力。
SiC JFET器件有源区中原胞结构的部分中间n区上部无肖特基接触，而是介质，在介质上方淀积金属形成原胞之间栅极互联金属。
本发明器件结构的半导体材料可以是SiC，也可以是Si、GaN、GaO等其他半导体材料。
本发明还提供了一种制作集成肖特基二极管的SiC JFET器件的方法，该方法包括如下步骤：
1)在外延材料上做上掩膜，然后进行离子注射直至形成左右对称的两个p+阱层，之后去除掩膜；在外延材料上做的掩膜为SiO2掩膜。
2)利用二次外延的方式形成LJFET的沟道。
3)分别制作掩膜，用离子注入的方式分别形成源极n++和p+区、栅极p+区；制作掩膜的为光刻胶或介质，n++区注入的为N或P离子，p+区注入的为Al离子。
4)再进行离子注入，形成源极与p+阱层互联的p+区，同时也形成场限环形式的p+环结终端结构；然后进行高温退火，激活注入的离子；高温退火前在器件表面淀积一层碳层进行保护，退火后用等离子体刻蚀或热氧化的方式去除该碳层。
5)进行牺牲氧化，去掉表面的一层SiC层；再进行热氧化，表面生长一层SiO2层进行钝化保护；在源电极窗口和栅电极窗口分别腐蚀掉SiO2层，淀积欧姆接触金属，进行退火，形成欧姆接触；热氧化生长的SiO2层的厚度为10-100nm。同时也可以在热生长SiO2层上再用CVD方法生长一层介质层，如SiO2。
6)使用光刻、腐蚀工艺去除肖特基接触窗口上的介质；淀积金属，并用光刻、腐蚀工艺去除肖特基接触窗口和栅互联窗口区域以外的金属，并且这两个窗口不连通；然后进行快速退火，在肖特基窗口上与SiC形成肖特基接触，在栅互联窗口形成原胞之间栅极的互联；肖特基接触窗口上沉积的金属为Ti、或Ti/Al，Ti/Ni两层金属或多层金属，最下层金属为Ti，厚度约200nm。
7)淀积厚钝化层，并在源极、肖特基电极区域、栅电极压块区域开窗口；
8)做上厚的电极金属，肖特基电极和源极互联在一起为同一块压块金属，形成所有原胞的肖特基电极和源极的互联，并与栅电压块隔离；便于器件应用时的封装。
下面结合具体实施例对本发明的制作方法作进一步说明：
如图4所示，在外延材料上，做上掩膜，如SiO2掩膜，然后进行离子注入形成p+阱层，再去除掩膜。
如图5所示，再用二次外延的方式形成LJFET的沟道。二次外延方式形成的沟道宽度可以精确控制，同时沟道迁移率高，无离子注入带来的缺陷。
如图6所示，分别制作掩膜，用离子注入的方式分别形成源n++和p+区、栅p+区。注入的掩膜可以用光刻胶或介质。n++区可以注入N或P离子，p+区注入Al离子。
如图7所示，再进行离子注入，形成源与p+阱互联的p+区，同时也形成场限环形式的p+环结终端结构。然后进行高温退火，激活注入的离子。高温退火前需要在表面淀积一薄层碳层进行保护，退火后用等离子体刻蚀或热氧化的方式去除碳层。
如图8所示，进行牺牲氧化，去掉表面非常薄的一层SiC层。再进行热氧化，表面生长一层大约10-100nm厚的SiO2进行钝化保护。在源电极窗口和栅电极窗口分别腐蚀掉SiO2，淀积欧姆接触金属，进行退火，形成欧姆接触。源、栅的欧姆接触金属可以用同一种金属材料，如NiTiAl，同步进行淀积、退火形成p+、n+欧姆接触，减少工艺流程。
如图9a和9b所示，使用光刻、腐蚀工艺去除肖特基接触窗口上的介质；淀积金属，并用光刻、腐蚀工艺去除肖特基接触窗口和栅互联窗口区域以外的金属，并且这两个窗口不连通；然后进行快速退火，在肖特基窗口上与SiC形成肖特基接触，在栅互联窗口形成原胞之间栅极的互联；肖特基接触窗口上沉积的金属为Ti、或Ti/Al，Ti/Ni两层金属或多层金属，最下层金属为Ti，厚度约200nm。
如图10a和10b所所示，淀积厚钝化层，并在源极、肖特基电极区域、栅电极压块区域开窗口。
如图11a和11b所所示，做上厚的电极金属，便于器件应用时的封装。源与肖特基形成互联，压块电极金属在原胞上方，通过钝化层进行隔离。栅电极压块金属在另一端引出。背面做上厚的电极金属。最后做上第三钝化层，并开窗口。原胞结构如图11a和11b所示，整个器件结构由原胞并列得到，包括有源区和结终端区，为行业内工程师所熟知，示意图不再包含。
上面所述只是为了说明本发明，应该理解为本发明并不局限于以上实施例，符合本发明思想的各种变通形式均在本发明的保护范围之内。

Claims (10)

1.集成肖特基二极管的SiC JFET器件，其特征在于，所述SiC JFET器件有源区的原胞结构从下至上依次为漏极、SiC衬底、buffer层、n-漂移层、左右对称设置的两个p+阱层、n沟道层、从左至右依次对称设置的p+区，n++区，p+区，p+区，n++区和p+区、从左至右依次对称设置的源极，栅极，肖特基接触，栅极和源极；其中，所述源极设置在的原胞结构左右两侧相邻的p+区和n++区上方，所述栅极设置在原胞结构左右两侧的中部p+区上方，所述肖特基接触设置在有源区中原胞结构的部分中部n区上方，在原胞结构中其他部分n区上方是介质和栅极互联金属。
2.根据权利要求1所述的集成肖特基二极管的SiC JFET器件，其特征在于，所述源极与所述p+阱层电连接。
3.根据权利要求1所述的集成肖特基二极管的SiC JFET器件，其特征在于，所述源极与所述肖特基二极管电连接。
4.根据权利要求1所述的集成肖特基二极管的SiC JFET器件，其特征在于，所述SiCJFET器件有源区中部分原胞结构的部分中间n区上部无肖特基接触，而是介质，在介质上方淀积金属形成原胞之间栅极互联金属。
5.根据权利要求1所述的集成肖特基二极管的SiC JFET器件，其特征在于，原胞的平面结构是矩形、条形或六角形，肖特基二极管分布在源区周围的所有边上或部分边上。
6.根据权利要求1所述的集成肖特基二极管的SiC JFET器件，其特征在于，所述SiCJFET器件集成的肖特基二极管是不带场板结构或部分金属在介质上部的场板结构。
7.一种制作权利要求1-6任一所述的集成肖特基二极管的SiC JFET器件的方法，其特征在于，所述方法包括如下步骤：
1)在外延材料上做上掩膜，然后进行离子注射直至形成左右对称的两个p+阱层，之后去除掩膜；
2)利用二次外延的方式形成LJFET的沟道；
3)分别制作掩膜，用离子注入的方式分别形成源极n++和p+区、栅极p+区；
4)再进行离子注入，形成源极与p+阱层互联的p+区，同时也形成场限环形式的p+环结终端结构；然后进行高温退火，激活注入的离子；
5)进行牺牲氧化，去掉表面的一层SiC层；再进行热氧化，表面生长一层SiO2层进行钝化保护；在源电极窗口和栅电极窗口分别腐蚀掉SiO2层，淀积欧姆接触金属，进行退火，形成欧姆接触；
6)使用光刻、腐蚀工艺去除肖特基接触窗口上的介质；淀积金属，并用光刻、腐蚀工艺去除肖特基接触窗口和栅互联窗口区域以外的金属，并且这两个窗口不连通；然后进行快速退火，在肖特基窗口上与SiC形成肖特基接触，在栅互联窗口形成原胞之间栅极的互联；
7)淀积厚钝化层，并在源极、肖特基电极区域、栅电极压块区域开窗口；
8)做上厚的电极金属，肖特基电极和源极互联在一起为同一块压块金属，形成所有原胞的肖特基电极和源极的互联，并与栅电压块隔离；便于器件应用时的封装。
8.根据权利要求5所述的集成肖特基二极管的SiC JFET器件的制作方法，其特征在于，步骤1)中的在外延材料上做的掩膜为SiO2掩膜。
9.根据权利要求5所述的集成肖特基二极管的SiC JFET器件的制作方法，其特征在于，步骤3)中制作掩膜的为光刻胶或介质，n++区注入的为N或P离子，p+区注入的为Al离子。
10.根据权利要求5所述的集成肖特基二极管的SiC JFET器件的制作方法，其特征在于，步骤4)中高温退火前在器件表面淀积一层碳层进行保护，退火后用等离子体刻蚀或热氧化的方式去除该碳层。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108795708A (zh) * 2018-09-19 2018-11-13 珠海彩晶光谱科技有限公司 一种基于微电极阵列进行细胞聚集的微流控芯片
CN110444587A (zh) * 2019-08-21 2019-11-12 江苏中科君芯科技有限公司 具有埋层的终端结构
CN110739349A (zh) * 2019-10-22 2020-01-31 深圳第三代半导体研究院 一种碳化硅横向jfet器件及其制备方法
CN111341850A (zh) * 2020-03-16 2020-06-26 电子科技大学 一种GaN纵向逆导结场效应管
CN111799172A (zh) * 2019-04-08 2020-10-20 上海先进半导体制造股份有限公司 利用肖特基二极管作场板制作的ldmos及其制作方法
CN111799336A (zh) * 2020-07-27 2020-10-20 西安电子科技大学 一种SiC MPS二极管器件及其制备方法
WO2021128748A1 (zh) * 2019-12-26 2021-07-01 株洲中车时代半导体有限公司 一种碳化硅mosfet器件的元胞结构及功率半导体器件
CN113725077A (zh) * 2021-08-31 2021-11-30 江苏东海半导体科技有限公司 肖特基势垒器件及其形成方法
CN113851521A (zh) * 2021-08-20 2021-12-28 上海华虹宏力半导体制造有限公司 一种改善导通电阻特性的高压场效应管结构及制造方法
WO2022083216A1 (zh) * 2020-10-19 2022-04-28 珠海格力电器股份有限公司 碳化硅金属氧化物半导体场效应晶体管及其制造方法
CN115020479A (zh) * 2022-08-10 2022-09-06 深圳平创半导体有限公司 一种耗尽型碳化硅双极器件结构及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110306181A1 (en) * 2010-01-26 2011-12-15 Sumitomo Electric Industries ,Ltd. Method of manufacturing silicon carbide substrate
CN102437201A (zh) * 2011-11-25 2012-05-02 中国科学院微电子研究所 SiC结势垒肖特基二极管及其制作方法
CN103579375A (zh) * 2013-11-18 2014-02-12 中国科学院微电子研究所 一种SiC肖特基二极管及其制作方法
CN105633168A (zh) * 2015-12-31 2016-06-01 国网智能电网研究院 一种集成肖特基二极管的SiC沟槽型MOSFET器件及其制造方法
US20160254808A1 (en) * 2015-02-27 2016-09-01 Renesas Electronics America Inc. Cascode connected sic-jfet with sic-sbd and enhancement device
CN206672934U (zh) * 2017-01-19 2017-11-24 北京世纪金光半导体有限公司 集成肖特基二极管的SiCJFET器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110306181A1 (en) * 2010-01-26 2011-12-15 Sumitomo Electric Industries ,Ltd. Method of manufacturing silicon carbide substrate
CN102437201A (zh) * 2011-11-25 2012-05-02 中国科学院微电子研究所 SiC结势垒肖特基二极管及其制作方法
CN103579375A (zh) * 2013-11-18 2014-02-12 中国科学院微电子研究所 一种SiC肖特基二极管及其制作方法
US20160254808A1 (en) * 2015-02-27 2016-09-01 Renesas Electronics America Inc. Cascode connected sic-jfet with sic-sbd and enhancement device
CN105633168A (zh) * 2015-12-31 2016-06-01 国网智能电网研究院 一种集成肖特基二极管的SiC沟槽型MOSFET器件及其制造方法
CN206672934U (zh) * 2017-01-19 2017-11-24 北京世纪金光半导体有限公司 集成肖特基二极管的SiCJFET器件

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108795708A (zh) * 2018-09-19 2018-11-13 珠海彩晶光谱科技有限公司 一种基于微电极阵列进行细胞聚集的微流控芯片
CN111799172A (zh) * 2019-04-08 2020-10-20 上海先进半导体制造股份有限公司 利用肖特基二极管作场板制作的ldmos及其制作方法
CN110444587A (zh) * 2019-08-21 2019-11-12 江苏中科君芯科技有限公司 具有埋层的终端结构
CN110444587B (zh) * 2019-08-21 2023-01-03 江苏中科君芯科技有限公司 具有埋层的终端结构
CN110739349A (zh) * 2019-10-22 2020-01-31 深圳第三代半导体研究院 一种碳化硅横向jfet器件及其制备方法
WO2021128748A1 (zh) * 2019-12-26 2021-07-01 株洲中车时代半导体有限公司 一种碳化硅mosfet器件的元胞结构及功率半导体器件
CN111341850A (zh) * 2020-03-16 2020-06-26 电子科技大学 一种GaN纵向逆导结场效应管
CN111799336A (zh) * 2020-07-27 2020-10-20 西安电子科技大学 一种SiC MPS二极管器件及其制备方法
WO2022083216A1 (zh) * 2020-10-19 2022-04-28 珠海格力电器股份有限公司 碳化硅金属氧化物半导体场效应晶体管及其制造方法
CN113851521A (zh) * 2021-08-20 2021-12-28 上海华虹宏力半导体制造有限公司 一种改善导通电阻特性的高压场效应管结构及制造方法
CN113851521B (zh) * 2021-08-20 2023-08-18 上海华虹宏力半导体制造有限公司 一种改善导通电阻特性的高压场效应管结构及制造方法
CN113725077A (zh) * 2021-08-31 2021-11-30 江苏东海半导体科技有限公司 肖特基势垒器件及其形成方法
CN113725077B (zh) * 2021-08-31 2022-08-05 江苏东海半导体股份有限公司 肖特基势垒器件及其形成方法
CN115020479A (zh) * 2022-08-10 2022-09-06 深圳平创半导体有限公司 一种耗尽型碳化硅双极器件结构及制作方法
CN115020479B (zh) * 2022-08-10 2022-11-11 深圳平创半导体有限公司 一种耗尽型碳化硅双极器件结构及制作方法

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