CN107680917B - 一种板级架构及其制备方法、移动终端 - Google Patents

一种板级架构及其制备方法、移动终端 Download PDF

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Abstract

本申请提供了一种板级架构，该板级架构包括：第一电路板、***级封装模块、至少一个导电端子和至少一个第一器件，***级封装模块被固定在第一电路板的上表面；导电端子位于***级封装模块的下表面和第一电路板的上表面之间，且导电端子分别与***级封装模块及第一电路板电连接；第一器件被固定在第一电路板的上表面，且第一器件位于***级封装模块的下表面和第一电路板的上表面之间的区域。在上述技术方案中，在将***级封装模块与第一电路板连接时，在***级封装模块与第一电路板之间形成容纳空间，可以将较小的第一器件放置在该容纳空间内，减少器件占用的第一电路板的面积，进而可以减少板级架构的大小，便于板级架构小型化发展。

Description

一种板级架构及其制备方法、移动终端
技术领域
本申请涉及到移动终端技术领域，尤其涉及到一种板级架构及其制备方法、移动终端。
背景技术
目前的手机主板采用将各种不同尺寸的器件焊接布局在电路板表面，采用表面组装技术(Surface Mount Technology，SMT)进行组装实现。而消费电子产品的小型化需求非常迫切，降低电路板的面积/体积为发展方向。
小型化技术中模块化是其中一条技术发展方向，将具有某个特定功能的电路集成为一个***级封装(System In a Package，SIP)模块，SIP模块技术可有效降低产品尺寸及厚度，尤其在终端产品小型化需求迫切场景应用空间非常大。
当前SIP模块的封装形式多为焊球阵列封装(Ball Grid Array，BGA)或栅格阵列封装(land grid array，LGA)封装形式等，可实现模块在单板的SMT组装。
如图1所示，在产品实现时，可以将多个器件集成为一个SIP模块。在图1中，器件1～器件5采用平行布局设置在电路板6上，单板布局面积无法缩减，而部分器件高度较小，低矮器件上方空间存在浪费，造成板级架构无法小型化。
发明内容
本申请提供了一种板级架构，用于提高板级架构的小型化发展。
本申请提供了一种板级架构，该板级架构包括：第一电路板、***级封装模块、至少一个导电端子和至少一个第一器件，所述***级封装模块被固定在所述第一电路板的上表面，且所述***级封装模块的下表面和所述第一电路板的上表面相对，且沿所述第一电路板的厚度方向，所述***级封装模块在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内；
所述导电端子位于所述***级封装模块的下表面和所述第一电路板的上表面之间，且所述导电端子的一端与所述***级封装模块的下表面电连接，另一端与所述第一电路板的上表面电连接；
所述第一器件被固定在所述第一电路板的上表面，且所述第一器件位于所述***级封装模块的下表面和所述第一电路板的上表面之间的区域，其中，所述第一器件与所述导电端子相隔离。
在上述技术方案中，导电端子用于将所述***级封装模块固定在所述第一电路板的上表面、支撑所述***级封装模块，以及用于实现所述***级封装模块和所述第一电路板之间的信号传输。通过采用***级封装模块将多个器件封装起来与第一电路板连接从而，可以有效地整合器件占用的空间，并且，在将***级封装模块与第一电路板连接时，在使得***级封装模块与第一电路板之间形成容纳空间，可以将较小的第一器件放置在该容纳空间内，从而以将现有技术中平铺在第一电路板的器件层叠设置在第一电路板上，减少器件占用的第一电路板的面积，进而可以减少板级架构的大小，便于板级架构小型化发展。
在一个具体的实施方案中，所述板级架构还包括第三器件，该第三器件设置在第一电路板上，且位于所述容纳空间外，且第三器件的高度高于第一器件的高度；从而能够合理的利用板级架构上的空间，便于板级架构的小型化发展。
在一个具体的实施方案中，所述***级封装模块包括第二电路板、塑封体和至少两个第二器件，每一所述第二器件被固定在所述第二电路板的上表面，每两个所述第二器件之间相隔离，且至少每一所述第二器件的侧表面被所述塑封体所包裹，其中，沿所述第一电路板的厚度方向，所述第二电路板在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内。
可选的，每一所述器件的侧表面和远离所述第二电路板的上表面均被所述塑封体所包裹。需要说明的是，所述第二器件中与所述第二电路板的上表面接触的表面为所述第二器件的下表面，所述第二器件的下表面与所述第二器件的上表面相背离。
在一个具体的实施方案中，所述导电端子的一端与所述第二电路板的下表面电连接，所述第二电路板的下表面与所述第二电路板的上表面相背离。从而实现导电端子分别与第一电路板及***级封装模块的电连接。
在一个具体的实施方案中，所述导电端子的另一端通过第一焊球与所述第一电路板的上表面电连接。
在一个具体的实施方案中，所述导电端子为导电柱或第二焊球。通过不同的导电结构形成导电端子。
在一个具体的实施方案中，所述导电端子的侧表面包裹有塑封层。相对于没有包裹有塑封层的导电端子来说，包裹有塑封层的导电端子的截面周长更长，截面面积更大，因此，包裹有塑封层的导电端子能够更好的支撑该***级封装模块。需要说明的是，所述导电端子的截面所在的平面平行于所述第一电路板的上表面。
在一个具体的实施方案中，还包括第三电路板，所述第三电路板位于所述第一电路板和所述第二电路板之间，其中，沿所述第三电路板的厚度方向，所述第三电路板在所述第二电路板的下表面的垂直投影位于所述第二电路板的下表面内；所述第三电路板具有通孔，所述导电端子从所述通孔穿过。且在具体设置时，第三电路板在第二电路板的下表面所在的平面的垂直投影位于第二电路板在该平面上的垂直投影，从而使得设置的第三电路板不会额外的占用第一电路板的上表面的面积。并且能够通过第三电路板保护导电端子，提高导电端子的支撑效果。
在一个具体的实施方案中，至少一个所述导电端子的数量为两个及其以上，两个及其以上所述导电端子中至少一个所述导电端子与所述第二电路板的下表面的第一边沿电连接，至少一个所述导电端子与所述第二电路板的下表面的第二边沿电连接，所述第一边沿和所述第二边沿是相对的或相邻的。从而保证导电端子可以稳定的支撑***级封装模块。
在一个具体的实施方案中，所述***级封装模块还包括包裹所述塑封体的金属屏蔽罩，所述金属屏蔽罩与所述第二电路板的接地线连接。提高了***级封装模块内的第二器件的电磁隔离效果，进而提高了第二器件的工作效果。
在一个具体的实施方案中，所述塑封体内插设有至少一个隔离层，且至少一个所述隔离层将所述金属屏蔽罩分割成至少两个金属屏蔽空间，所述隔离层为导体，所述隔离层的上表面以及侧表面均与所述金属屏蔽罩电连接，下表面与所述第二电路板的接地线电连接，所述隔离层的上表面和下表面是相对的；至少两个所述第二器件的数量为多个，则每一金属屏蔽空间内具有至少一个所述第二器件。在具体设置时，所述隔离层的上表面以及侧表面均与所述金属屏蔽罩相接触，下表面与所述第二电路板的接地线相接触。提高了***级封装模块内的第二器件的电磁隔离效果，进而提高了第二器件的工作效果。
在一个具体的实施方案中，所述隔离层为金属片，且所述金属片的一端与所述金属屏蔽罩电连接，另一端与所述第二电路板上与所述接地线连接的焊盘电连接。采用金属片作为隔离层，且金属片在与接地线连接的焊盘焊接时，能够与焊盘内残留的焊锡良好的焊接在一起，保证隔离层的接地效果。
在一个具体的实施方案中，所述隔离层包括金属片以及在金属片上固化后的导电材料；其中，该金属片的下表面与第二电路板的上表面相接触，且该金属片的下表面与位于第二电路板的上表面的接地线电连接；所述导电材料与所述金属屏蔽罩电连接。具体的，在所述金属片的上表面与金属屏蔽罩的内表面之间存在间隙的情况下，可以在所述金属片的上表面填充银浆等导电材料，以使所述金属片的上表面和所述金属屏蔽罩的内表面之间的间隙被填充满，该导电材料固化后即形成所述导电材料，从而使得所述金属片的上表面和所述金属屏蔽罩的内表面能够通过所述固化后的导电材料电连接。采用金属片在与接地线连接的焊盘焊接时，能够与焊盘内残留的焊锡良好的焊接在一起，保证隔离层的接地效果。
第二方面，提供了一种板级架构的制备方法，该板级架构为上述描述中的板级架构，且该方法包括以下步骤：
在第一电路板的上表面设置至少一个第一器件；
在***级封装模块上连接导电端子，导电端子与***级封装模块的下表面电连接；
将导电端子与第一电路板的上表面电连接，且在连接时，至少一个所述第一器件与导电端子相隔离；并且在导电端子与第一电路板连接时，沿所述第一电路板的厚度方向，所述***级封装模块在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内，设置在第一电路板的上表面的所述第一器件位于所述***级封装模块的下表面和所述第一电路板的上表面之间的区域。
在上述技术方案中，通过采用***级封装模块将多个器件封装起来与第一电路板连接，可以有效地整合器件占用的空间，并且，在将***级封装模块与第一电路板连接时，在***级封装模块与第一电路板之间形成容纳空间，可以将较小的第一器件放置在该容纳空间内，从而将现有技术中平铺在第一电路板的器件层叠设置在第一板级架构上，从而减少器件占用的第一电路板的面积，进而可以减少板级架构的大小，便于板级架构小型化发展。
在一个具体的实施方案中，还包括制备***级封装模块，所述制备***级封装模块包括以下步骤：
在第二电路板上设置至少两个第二器件，其中，每两个第二器件之间相隔离，且沿所述第一电路板的厚度方向，所述第二电路板在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内；
在至少每一个所述第二器件的侧表面封装塑封体。
在一个具体的实施方案中，还包括：在所述导电端子的侧表面包裹塑封层；或，
在第一电路板的上表面设置第三电路板，该第三电路板具有通孔，设置的导电端子从所述通孔穿过；其中，设置的第三电路板在所述第二电路板的下表面的垂直投影位于所述第二电路板的下表面内。
在一个具体的实施方案中，所述制备***级封装模块还包括以下步骤：
在形成的塑封体上包裹金属屏蔽罩，该金属屏蔽罩与第二电路板的接地线电连接。
在一个具体的实施方案中，所述制备***级封装模块还包括以下步骤：
形成插设在所述塑封体内的至少一个隔离层，且至少一个所述隔离层将所述金属屏蔽罩分割成至少两个金属屏蔽空间，所述隔离层为导体，所述隔离层的上表面以及侧表面均与所述金属屏蔽罩电连接，下表面与所述第二电路板的接地线电连接，其中，所述隔离层的上表面和下表面是相对的，且至少两个所述第二器件的数量为多个，则每一金属屏蔽空间内具有至少一个所述第二器件。
在具体制备隔离层时，包括以下步骤：
在第二电路板的接地线连接的焊盘焊接金属片；
形成塑封体，且塑封体包裹所述金属片；
在塑封体开设槽使得所述金属片外露；
在开设的槽中浇灌银浆，形成与金属片连接的导电材料；所述金属片及所述导电材料形成所述隔离层。更进一步的提高隔离层的隔离接地效果，进而提高电磁隔离效果。
附图说明
图1为现有技术中板级架构的结构示意图；
图2为本申请实施例提供的板级架构的结构示意图；
图3为本申请实施例提供的另一种板级架构的结构示意图；
图4为图3中所示的板级架构的***级封装模块的结构示意图；
图5为图4所示的***级封装模块的导电端子的结构示意图；
图6为本申请提供的另一种导电端子的结构示意图；
图7为本申请实施例提供的另一种板级架构的结构示意图；
图8为图7中所示的板级架构的***级封装模块的结构示意图；
图9为图8所示的***级封装模块的导电端子的结构示意图；
图10为本申请实施例提供的一种***级封装模块的剖视图；
图11为本申请实施例提供的另一种***级封装模块的剖视图；
图12为本申请实施例提供的***级封装模块的俯视图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
首先介绍一下现有技术中的板级架构的结构，如图1所示，现有技术中的板级架构采用多个器件平铺在电路板的两侧，例如器件1、器件2、器件3、器件4及器件5与其他的器件均采用平铺的方式设置在电路板上，造成整个板级架构的尺寸比较大。为了更进一步的减少板级架构占用的面积，本申请提供了一种板级架构，采用将SIP模块与其他器件层叠的方式设置，以减少板级架构的面积。下面结合附图详细对本申请实施例提供的板级架构进行说明。
如图2及图3所示，图2示出了本申请实施例提供的板级架构的结构示意图，图3为本申请实施例提供的另一种板级架构的结构示意图。参考图2可以看出，本申请提供的板级架构包括：第一电路板10、***级封装模块20、至少一个导电端子24和至少一个第一器件40等部件；为了方便描述几个部件的相对位置关系，下面对图2所示的板级架构的放置方向为参考方向限定了上表面以及下表面的含义，其中，上表面为部件上朝向上方的表面；下表面为部件上朝向下方的表面；在两个部件沿竖直方向层叠时，位于上方的部件的下表面与位于下方的部件的上表面为两个相对的表面。
在具体设置时，该***级封装模块20被固定在第一电路板10的上表面，***级封装模块20与第一电路板10沿竖直方向层叠，***级封装模块20的下表面和第一电路板10的上表面相对，且沿第一电路板10的厚度方向，即图2中的竖直方向上，***级封装模块20在第一电路板10的上表面的垂直投影位于第一电路板10的上表面内；在***级封装模块20具体设置时，导电端子24位于***级封装模块20的下表面和第一电路板10的上表面之间，且导电端子24的一端与***级封装模块20的下表面电连接，另一端与第一电路板10的上表面电连接；即***级封装模块20通过导电端子24固定在第一电路板10上，具体的，该导电端子24即作为***级封装模块20固定在第一电路板10上的结构连接件，以支撑***级封装模块20，又作为***级封装莫与第一电路板10信号传输的连接件，以实现***级封装模块20与第一电路板10之间的信号传输。并且在设置时，导电端子24与第一电路板10以及***级封装模块20之间围成一个容纳空间50。
其中的第一器件40被固定在第一电路板10的上表面，且第一器件40位于***级封装模块20的下表面和第一电路板10的上表面之间的区域，即上述的容纳空间50。为了保证第一器件40能够设置在第一电路板10以及***级封装模块20之间，在高度方向上，***级封装模块20的下表面和第一电路板10的上表面之间的间距大于或等于第一器件40的高度。该高度方向为垂直于第一电路板10的上表面所在平面的直线的延伸方向。
并且在具体设置时，第一器件40与导电端子24相隔离，所谓的相隔离是指第一器件40与导电端子24不接触，且第一器件40与导电端子24之间没有信号传输。从而保证第一器件40与***系封装模块20之间具有良好的隔离效果，保证各器件能够稳定的工作。
此外，本申请实施例提供的板级架构还可以包括第三器件30，该第三器件30设置在第一电路板10上，且位于容纳空间50外。如图2所示，第三器件30的高度高于第一器件40的高度。在具体设置时，第一器件40与第三器件30设置在第一电路板10上，***级封装模块20也设置在第一电路板10上，并且***级封装模块20设置在第一器件40的上方，从而合理的利用第一器件40上方的空间，以减少板级架构的尺寸，降低其占用的面积，便于板级架构的小型化发展。
需要说明的是，前述的厚度是指的第一电路板在竖直方向上的厚度，即可以理解为在图2中所示的第一电路板放置方向时，第一电路板的高度。
应当理解的是，虽然图2中仅示出了一个第一器件40以及一个第三器件30；且第一器件40及第三器件30位于第一电路板10的同一侧，且在该侧，***级封装模块20与第一器件40叠放在一起。由图2可以看出，由于该第一器件40的高度较低，在***级封装模块20叠放后，整体上增加的高度有限，并且由于***级封装模块20和第一器件40在高度方向上重叠放置，且在具体设置时采用***级封装模块在第一电路板的上表面的垂直投影位于第一电路板的上表面内，即***级封装模块在设置时不会外凸到第一电路板外侧(水平方向上的外侧)，因此，相对于***级封装模块20和第一器件40均平铺在第一电路板10的表面来说，本申请提供的方案减少了设置在第一电路板10上的多个器件在第一电路板10表面所占用的面积。此外，为了合理的利用第一电路板10的空间，在第一电路板10上背离第三器件30的一侧还可以设置其他的器件(图中未标号)，从而合理的利用第一电路板10的空间，以减少第一电路板10的面积。
在具体设置时，本申请实施例提供的***级封装模块20可以采用不同的方案，但无论采用那个方案，其均包括：第二电路板21、塑封体22和至少两个第二器件23等几个部件，在具体设置时，每一第二器件23被固定在第二电路板21的上表面，即图2中所示的第二电路板21上背离第一电路板10的一面，并且在具体设置时，每两个第二器件23之间相隔离，以保证各个第二器件23能够稳定的工作。此外，为了提高第二器件23的安全性，至少每一第二器件23的侧表面被塑封体22所包裹，其中，沿第一电路板10的厚度方向，第二电路板21在第一电路板10的上表面的垂直投影位于第一电路板10的上表面内，即第二电路板21在第一电路板10的上表面的垂直投影位于第一电路板10的上表面内，以达到上述中描述的***级封装模块不外凸到第一电路板10的水平方向上的外侧。从而避免设置的***级封装模块增大第一电路板10占用的面积。
为了方便理解本实施例提供的***级封装模块与第一电路板10之间的连接方式，列举了三种不同方案的***级封装模块20与第一电路板10的连接方式，下面详细说明一下本申请实施例提供的三种不同的***级封装模块20的方案。
首先，先介绍几个基本概念：
注塑成型(Injection Molding)：是指把已经组装好器件及/或板级架构的印刷电路板(Printed Circuit Board,PCB)或载板放到注塑机里，用热固塑料材料(主要成分为环氧树脂)将整个PCB及上的器件包裹，在高温真空环境下初步固化成型，然后取出后高温烘烤后完全固化，形成电子行业常见的黑色的元器件。注射成型过程大致可分为以下几个阶段：合模、射胶、保压、冷却、开模、制品取出、烘烤。
模块的下表面(又称为“Bottom面”)：模块与后续组装的PCB连接的面，该面上设置输入/输出(Input/Output,I/O)端子，实现与PCB的焊接。在本申请中，如图3所示，Bottom面为第二电路板21上设置导电端子24的一面。
模块的上表面(又称为“Top面”)：模块PCB或载板上与模块的Bottom面相对的面。在本申请中，如图4所示，Top面为第二电路板21上设置第二器件23的一面。
底部填充(Underfill)：目前比较流行的底部填充的方式，主要通过“非接触喷射式”点胶。非接触喷射点胶技术是在电路板上对芯片级封装(CSP)或球栅阵列(BGA)进行底部填充的最佳方法。当使用底部填充为焊点提供密封之后，CSP器件在用于便携式电子设备时具备了更好的可靠性。
焊球阵列封装(Ball Grid Array，BGA)：它是在封装体基板的底部制作阵列焊球作为电路的I/O端与PCB互接。采用该项技术封装的器件是一种表面贴装器件。
栅格阵列封装(Land Grid Array，LGA)：其封装体本体与BGA封装一样，差别就在于BGA封装在焊盘211上会预制锡球用于SMT的焊接，而LGA则是底部焊盘211直接保留，直接在PCB板上实现组装。该封装底部为PCB载板，底部焊盘211与器件封装体基本平齐。
方案1：模块的Top面和Bottom面局部封装，从而在第二电路板21上形成封装第二器件23的塑封体22，以及封装导电柱241的塑封层243，其中，该导电柱241与第二电路板21上的I/O端子一一对应连接，并延伸到塑封层243外。该导电柱241与第一电路板10连接，实现类LGA封装，或者再在导电柱241上焊接第一焊球242，第一焊球242与第一电路板10连接，实现类BGA封装。导电柱241材料可以为金属或非金属，例如铜柱等金属，还可以为表面有可焊镀层的非导电材料或金属材料。导电柱241可以是分立的，也可以是一体式的。在一体式时，例如PCB等。此外，在封装时，Bottom面非I/O端子位置的区域不封装，从而使得塑封层243之间围成上述的容纳空间50，实现模块的Bottom面局部凹腔，以容纳第一器件40。
方案2：模块Top面和Bottom面局部封装，Bottom面非I/O端子位置的区域不封装实现Bottom面局部凹腔，该封装方式与模块方案1相同，在此不再详细赘述。在本方案中，Bottom面封装覆盖区域内的第一电路板10上I/O端子上通过第二焊球245延伸到Bottom面封装表面，并与第一电路板10连接，实现类LGA封装；或者再在第二焊球245位置植入第一焊球242，通过第一焊球242与第一电路板10连接，实现类BGA封装。
方案3：模块Top面焊接第二器件23，Bottom面上I/O端子(第二电路板21的I/O端子)上通过焊接可导通的导电柱241，且I/O端子区域内采用封装类或底部填充类材料覆盖包裹该导电柱241部分及导电柱241与PCB背面的焊点，包裹材料高度端子于导电柱241高度，实现导电柱241局部外露，并实现Bottom面局部凹腔。将导电柱241与第一电路板10连接，实现类QFN封装；或者再在导电柱241位置植入第一焊球242，通过第一焊球242与第一电路板10连接，实现类BGA封装。导电柱241导体端子材料可以为金属或非金属，例如铜柱等金属，还可以为表面有可焊镀层的非导电材料或金属材料。导体端子可以是分立的或者一体式，在采用一体式时，例如PCB等。
通过上述模块方案1、模块方案2以及模块方案3可以看出，本申请中提供的导电端子24包括与第二电路板21电连接的多个导电端子，该导电端子用于与第二电路板21上的I/O端子连接。每个导电端子还与第一电路板10电连接。在具体连接时，既可以采用导电端子与第一电路板10直接电连接，也可以采用在每个导电端子上植入第一焊球242。每个导电端子通过对应的第一焊球242与第一电路板10电连接。并且在具体设置时，该导电端子可以为导电柱241(模块方案1及模块方案3)或者第二焊球245(模块方案2)。此外，为了提高支撑的效果，以保证***级封装模块20的稳定性，在本申请中，该导电端子24还包括塑封层243。该塑封层243用于包裹导电端子(导电柱241或第二焊球245)以保护该导电端子，以及用于提高导电端子24的支撑能力。此外，除了上述中示出的采用塑封层243的方式外，还可以选择用电路板的方式，如导电端子24还包括第三电路板244，第三电路板244上设置有容纳导电端子的通孔。该第三电路板244用于保护导电端子，以及提高导电端子24的支撑能力。
在形成导电端子24时，该导电端子24应可以稳定的支撑第二电路板21及设置在第二电路板21上的第二器件23。在具体设置时，至少一个导电端子24的数量为两个及其以上，两个及其以上导电端子24中至少一个导电端子24与第二电路板的下表面的第一边沿电连接，至少一个导电端子24与第二电路板的下表面的第二边沿电连接，第一边沿和第二边沿是相对的或相邻的。如：导电端子24至少支撑第二电路板21的两个边沿。此外，为了更进一步的提高导电端子24的支撑效果，如导电端子24的侧表面包裹有塑封层243。相对于没有包裹有塑封层243的导电端子24来说，包裹有塑封层243的导电端子24的截面周长更长，截面面积更大，因此，包裹有塑封层243的导电端子24能够更好的支撑该***级封装模块。需要说明的是，导电端子24的截面所在的平面平行于第一电路板10的上表面。或者通过第三电路板244支撑导电端子24，具体的，还包括第三电路板244，第三电路板244位于第一电路板1010和第二电路板21之间，其中，沿第三电路板244的厚度方向，第三电路板244在第二电路板21的下表面的垂直投影位于第二电路板21的下表面内；第三电路板244具有通孔，导电端子24从通孔穿过。且在具体设置时，第三电路板244在第二电路板21的下表面所在的平面的垂直投影位于第二电路板21在该平面上的垂直投影，从而使得设置的第三电路板244不会额外的占用第一电路板10的上表面的面积。并且能够通过第三电路板244保护导电端子24，提高导电端子24的支撑效果。
通过上述描述可以看出，在具体支撑时，导电端子24可以支撑第二电路板21的两个边、三个边或四个边。在支撑两个相邻的边沿时(第一边沿与第二边沿相邻)，导电端子24可以为“L”形，在支撑两个相对的边沿时(第一边沿与第二边沿相对)时，两个导电端子24为两个相对的条状。如图2所示，导电端子24支撑第二电路板21两个相对的边。在支撑三个边时，导电端子24为“U”形。在支撑四个边时，导电端子24为框形，具体的可以参考图5。
下面结合附图对三种不同方式的***级封装模块20与第一电路板10的连接方式进行详细的说明。
实施例1
首先需要说明的是，导电端子24是作为***级封装模块20的一部分结构出现在本实施例中的。且在本申请实施例中，第一电路板10、第二电路板21及第三电路板244均为印刷电路板。如图3～图6所示，其中，图3示出了本实施例提供的板级架构的结构示意图；图4示出了板级架构的***级封装模块20的结构示意图；图5为***级封装模块20的支撑层的结构示意图。图6为本申请提供的另一种导电端子24的结构示意图。
1)模块封装结构及实现
在第二电路板21的Top面组装上第二器件23，该第二器件23的个数可以根据需要而定，既可以为一个，也可以为两个及以上，具体的可以根据实际的情况而定。进一步地，在第二电路板21的Bottom面，也可以组装器件。通过在第二电路板21的两面设置器件，减少器件在第二电路板21表面的占板面积。
此外，对第二电路板21的Top面进行封装，从而形成包裹第二器件23的塑封体22。进一步地，对与第二电路板21上的I/O端子连接的导电柱241进行封装，形成包裹导电柱241的塑封层243。在形成塑封体22及塑封层243时，可以采用整体封装或者局部封装，只要能够将第二器件23及导电柱241包裹起来即可。此外，在具体设置时，第二电路板21的Bottom面的非I/O端子的区域不进行封装，使得相邻两个塑封层243和第二电路板21的Bottom面上位于该相邻两个塑封层243之间的区域围成容纳第一器件40的空间，即在形成***级封装模块20时，在模块的一面形成局部内凹(或“凹腔”)的结构。该凹腔相对于与第一电路板10的深度为0.8～3mm。
在具体设置导电柱241时，Bottom面封装覆盖区域内的I/O端子上通过焊接方式连接导电柱241，并且导电柱241延伸到Bottom面的封装表面(塑封层243表面)，实现M-LGA封装。此时，导电柱241直接与第一电路板10电连接。或者再在导电柱241的焊端位置植入第一焊球242实现M-BGA封装(如图4及图3)，此时，***级封装模块20通过第一焊球242与第一电路板10连接。
在具体设置时，导电柱241可以是分立的，材料可以为金属或非金属，例如铜柱等金属，也可以为表面有可焊镀层的非导电材料，例如LCP或金属材料如铝、镍、铁等。导电柱241的形状可以为圆柱体(底视图如图5)；或者，导电柱241的横截面为多边形的柱体，如四棱柱、五棱柱、六棱柱等或多棱面柱体。
在具体设置时，导电柱241可以为单排或多排，或随机排列。如图5所示，图5示出了采用单排的方式，并且导电端子24支撑第二电路板21的四个边沿。此时，形成一个凹腔。如图6所示，导电柱241为多排，且多排导电柱241形成的中间凹腔为四个。应当理解的是图6仅仅示出了一种可行成多个凹腔的示例，还可以形成五个凹腔、六个凹腔等不同的凹腔。
导电柱241可以为局部一体式，将第二电路板21的I/O端子分为几个部分。例如采用PCB、LCP或PI等材料为基体，在基体上进行电路的加工实现I/O端子的连接导通。一体式I/O端子采用局部一体化设计方案。PCB工艺加工完成后，切割为单个长条状，整体焊接在模块第二电路板21的Bottom面即可。
另外，导电柱241可以为一体式。此时，导电端子24还包括第三电路板244，第三电路板244上设置有容纳导电端子的通孔。将整体一体式导电柱241首先在第三电路板244上加工好，然后与拼板的第一电路板10的Bottom面整体焊接，然后再进行切割实现，如图6所示。
实现该模块加工工艺流程如下：
模块工艺流程1：Top面SMT焊接-Bottom面SMT-清洗-封装-固化-打磨(可选)-切割(分板)-Bottom面植球(M-CP和M-BGA模块)
2)***级封装模块20焊接在第一电路板10上结构及实现
***级封装模块20通过焊端焊接在单板第一电路板10时，***级封装模块20、第一器件40及周边器件(第三器件30)焊接在第一电路板10同一表面，实现第一电路板10单面两层器件的组装。
***级封装模块20组装在第一电路板10上时，***级封装模块20的凹腔区域距离第一电路板10的高度S范围为0.8mm～3mm。
第一电路板10背离***级封装模块20的一面可以组装器件，也可以不组装器件，组装器件即实现第一电路板10上三层器件组装，不组装即实现单面两层器件的组装。
该方案相比当前成熟***级封装模块20或器件封装可以实现***级封装模块20在第一电路板10上组装的standoff达到大于0.8mm以上，且组装工艺简单，可靠性高，可维修性好。
实施例2
首先需要说明的是，导电端子24是作为***级封装模块20的一部分结构出现在本实施例中的。在本申请实施例中，第一电路板10、第二电路板21及第三电路板244均采用印刷电路板。如图7～图9所示，图7为本申请实施例提供的另一种板级架构的结构示意图；图8为图7中所示的板级架构的***级封装模块20的结构示意图；图9为图8所示的***级封装模块20的导电端子24的结构示意图；
1)模块封装结构及实现
在第二电路板21的Top面组装上第二器件23，该第二器件23的个数可以根据需要而定，既可以为一个，也可以为两个及以上，具体的可以根据实际的情况而定，并且在第二电路板21的Bottom面，也可以组装器件，从而通过在两面设置器件，减少第二电路板21的面积。
此外，第二电路板21的Top面进行封装，从而形成包裹第二器件23的塑封体22，并且将与第二电路板21上的I/O端子连接的第二焊球245进行封装，形成包裹第二焊球245的塑封层243，在形成塑封体22及塑封层243时，可以采用整体封装或者局部封装，仅需能够将第二器件23及第二焊球245包裹起来即可。此外，在具体设置时，第二电路板21的Bottom面的非I/O端子的区域不进行封装，使得形成的塑封层243及第二电路板21的Bottom面围成容纳第一器件40的空间，即在形成***级封装模块20时，在模块的一面形成局部内凹的结构。该凹腔相对于第一电路板10的深度为0.8～3mm。
在具体设置第二焊球245时，Bottom面封装覆盖区域内的PCB上I/O端子上通过焊接连接第二焊球245，并且第二焊球245延伸到Bottom面封装表面(塑封层243表面)，实现S-LGA封装，此时，第二焊球245直接与第一电路板10电连接。或者再在第二焊球245的焊端位置植入第一焊球242实现S-BGA封装(如图7)，此时，***级封装模块20通过第一焊球242与第一电路板10连接。
第二电路板21的Bottom面也可以组装器件，该器件可以裸露或采用封装材料覆盖。
在具体设置时，第二焊球245成分可以为SnAgCu、SnAg、SnCu、SnBi、SnBiAg、纯Sn等所有焊球合金成分。
此外，第二焊球245可以为单排或多排，或随机排列。中间凹腔可以为一个或几个。如图9所示，其结构形式类似于实施例1中的导电柱241的设置方式，在此不再详细赘述。
实现该模块加工工艺流程如下：
工艺流程1：Top面SMT-Bottom面植球-清洗-封装-固化-打磨-切割分板-sputter(可选)-Bottom面植球(S-BGA时)
工艺流程2：Top面SMT-清洗-Top面封装-固化-Bottom面植球-清洗-Bottom面封装-固化-打磨-切割分板-Bottom面植球(S-BGA时)
2)***级封装模块20焊接在第一电路板10上结构及实现
***级封装模块20通过焊端焊接在单板第一电路板10时，***级封装模块20、第一器件40及周边器件焊接在第一电路板10同一表面，实现PCB第一电路板10单面两层器件的组装。
***级封装模块20组装在第一电路板10上时，***级封装模块20的凹腔区域距离第一电路板10的高度S范围为0.8mm～3mm。
第一电路板10背离***级封装模块20的一面可以组装器件，也可以不组装器件，组装器件即实现第一电路板10上三层器件组装，不组装即实现单面两层器件的组装。
该方案相比当前成熟***级封装模块20或器件封装可以实现***级封装模块20在第一电路板10上组装的standoff达到大于0.8mm以上，且组装工艺简单，可靠性高，可维修性好。
通过上述描述，可以看出，本实施例与实施例1相比，仅仅是导体端子的改变，在将实施例1中的导电柱241改成焊锡形成的第二焊球245。
实施例3
首先需要说明的是，导电端子24是作为***级封装模块20的一部分结构出现在本实施例中的。
1)模块封装结构及实现
第二电路板21的Top面组装第二器件23，且整体封装或局部封装以封装第二器件23，即形成塑封体22，或者可以不进行封装。或不封装，第二电路板21的Bottom面局部施加封装或underfill类材料，该材料完全覆盖导电柱241与第二电路板21模块的Bottom焊接的焊点，Bottom面非I/O端子位置的区域不施加封装或underfill类材料实现Bottom面局部凹腔，以形成容纳空间50，该凹腔的顶面与相对第一电路板10的高度为0.8～3mm。Bottom面施加封装或underfill类材料覆盖区域内的第二电路板21上I/O端子上通过焊接可导通的导体端子延伸出封装或underfill类材料，实现M-QFN封装或U-QFN；或者再在焊端位置植入第一焊球242实现M-CP封装和U-CP封装。
本实施例提供的***级封装模块20与实施例1相比仅仅是在***级封装模块20与第一电路板10进行连接时的封装结构不同，其他的结构均相同，因此不再详细赘述。
通过上述实施例1、实施例2及实施例3的描述可以看出，本实施例提供的板级架构可以通过采用不同方案的***级封装模块20与第一电路板10连接，组装工艺简单，可靠性高，可维修性好。并且可以有效的减少第一电路板10的面积，进而减少整个板级架构的面积，便于其小型化发展。
此外，为了提高第二器件23的工作环境，如图10～图12所示，本实施例提供的***级封装模块20还包括包裹塑封体22的金属屏蔽罩26，金属屏蔽罩26与第二电路板21的接地线连接。从而提高了***级封装模块20内的第二器件23的电磁隔离效果，进而提高了第二器件23的工作效果。在具体设置时，在第二器件23为两个及以上时，塑封体22内插设有至少一个隔离层25，且至少一个隔离层25将金属屏蔽罩26分割成至少两个金属屏蔽空间；隔离层25为导体，隔离层25的上表面以及侧表面均与金属屏蔽罩26电连接，下表面与第二电路板21的接地线电连接，隔离层25的上表面和下表面是相对的；至少两个第二器件23的数量为多个，则每一金属屏蔽空间内具有至少一个第二器件23。如图10及图11所示，图10及图11示出了采用两个第二器件23的结构示意图，分别为第二器件23a、第二器件23b，隔离层25将金属屏蔽罩26分割成两个电磁屏蔽空间，两个第二器件23a、23b分别设置在两个电磁屏蔽空间内。如图12所示，第二器件23的个数为三个，分别为第二器件23a、第二器件23b及第二器件23c，隔离层25将金属屏蔽罩26分割成三个电磁屏蔽空间，三个第二器件23a、23b、23c分别位于一个电磁屏蔽空间内。从而提高了***级封装模块20内的第二器件23的电磁隔离效果，进而提高了第二器件23的工作效果。
为了保证电磁屏蔽空间的电磁屏蔽效果，应保证金属屏蔽罩26及隔离层25与接地线的连接效果。在具体设置时，第二电路板21上的接地线连接的焊盘211上存在焊锡，通过该焊锡与隔离层25电连接，为了保证隔离层25与焊锡之间的电连接效果，避免焊锡与隔离层25由于固化温度不一致而造成焊锡与隔离层25脱离的情况，本申请实施例提供的隔离层25采用不同的结构以保证两者之间连接的稳定性。下面以具体的实施例进行详细的说明。
实施例4
如图10所示，隔离层25为金属片251，且金属片251的一端与金属屏蔽罩26电连接，另一端与第二电路板21上与接地线连接的焊盘211电连接。在具体设置时，隔离层25可以为一块金属片251。具体的，该金属片251的上表面以及侧表面均与金属屏蔽罩26相接触，下表面与第二电路板21的接地线相接触。
在上述方案中，金属片251通过焊料212与焊盘211连接，在焊接时，金属片251不会融化，因此，可以保证金属片251与焊料212之间可以稳定的连接，金属片251外露在塑封体22的顶面，并与金属屏蔽罩26电连接，通过金属片251、金属屏蔽罩26分别与接地线连接形成接地回路，从而可以形成多个电磁屏蔽空间。
焊盘211与第二电路板21侧面露出的接地铜线路均为同一电路，同封装表面的金属层(金属屏蔽罩26)形成整体同一电路，实现局部电磁屏蔽。
在具体设置时，实现局部电磁屏蔽的腔体最少为2个，如图10所示。或者为多个，如图12所示。
金属片251材料可以为铜合金等可导电金属或表面覆盖导电镀层的非导电基材；
金属片251上可能会设计开槽或空洞，该开槽或开口尺寸根据需要屏蔽电磁波波长确定，确保电磁屏蔽效果。
实施例5
如图11所示，隔离层25还可以包括金属片251和固化后的导电材料252。具体的，该金属片251的下表面与第二电路板21的上表面相接触，且该金属片251的下表面与位于第二电路板21的上表面的接地线电连接；
在金属片251的上表面与金属屏蔽罩26的内表面之间存在间隙的情况下，可以在金属片251的上表面填充银浆等导电材料252，以使金属片251的上表面和金属屏蔽罩26的内表面之间的间隙被填充满，该导电材料252固化后即形成导电材料252，从而使得金属片251的上表面和金属屏蔽罩26的内表面能够通过固化后的导电材料252电连接。
在导电材料采用银浆时，金属片251通过焊料212与焊盘211连接，在焊接时，金属片251不会融化，因此，可以保证金属片251与焊料212之间可以稳定的连接，金属片251上方浇灌银浆，形成银浆层，该银浆层外露在塑封体22的顶面，并与金属屏蔽罩26电连接，此时，金属片251及银浆层共同组成隔离层25。通过金属片251、银浆层、金属屏蔽罩26分别与接地线连接形成接地回路，从而可以形成多个电磁屏蔽空间。
焊盘211与第二电路板21侧面露出的接地铜线路均为同一电路，同封装表面的金属层形成整体同一电路，实现局部电磁屏蔽。
在具体设置时，实现局部电磁屏蔽的腔体最少为2个，如图11所示，或者多个，如图12所示。
金属片251材料可以为铜合金等可导电金属或表面覆盖导电镀层的非导电基材；
金属片251上可能会设计开槽或空洞，该开槽或开口尺寸根据需要屏蔽电磁波波长确定，确保电磁屏蔽效果。
通过上述实施例3及实施例4的描述可以看出，本实施例提供的屏蔽结构，通过采用焊料212与金属片251焊接，从而保证了隔离层25与焊料212连接的稳定性。进而保证了形成的电磁屏蔽空间的电磁屏蔽效果。
此外，通过上述在描述板材架构的结构时，可以看出，本申请实施例还提供了其制备方法，该制备方法包括：
在第一电路板10的上表面设置至少一个第一器件40；
在***级封装模块20上连接导电端子24，导电端子24与***级封装模块20的下表面电连接；
将导电端子24与第一电路板10的上表面电连接，且在连接时，至少一个第一器件40与导电端子24相隔离，且导电端子24与第一电路板10的上表面电连接；并且在导电端子24与第一电路板10连接时，沿第一电路板10的厚度方向，***级封装模块20在第一电路板10的上表面的垂直投影位于第一电路板10的上表面内，设置在第一电路板10的上表面的第一器件40位于***级封装模块20的下表面和第一电路板10的上表面之间的区域。
在上述技术方案中，通过采用***级封装模块20将多个器件封装起来与第一电路板10连接，可以有效地整合器件占用的空间，并且，在将***级封装模块20与第一电路板10连接时，在***级封装模块20与第一电路板10之间形成容纳空间50，可以将较小的第一器件40放置在该容纳空间50内，从而将现有技术中平铺在第一电路板10的器件层叠设置在第一板级架构上，从而减少器件占用的第一电路板10的面积，进而可以减少板级架构的大小，便于板级架构小型化发展。
在具体制备时，
步骤一：制备***级封装模块20；
在第二电路板21上设置至少两个第二器件23，其中，每两个第二器件23之间相隔离，且沿第一电路板10的厚度方向，第二电路板21在第一电路板10的上表面的垂直投影位于第一电路板10的上表面内；
在至少每一个第二器件23的侧表面封装塑封体22。
在一个具体的实施方案中，还包括：在导电端子的侧表面包裹塑封层243；或，
在第一电路板10的上表面设置第三电路板244，该第三电路板244具有通孔，设置的导电端子从通孔穿过；其中，设置的第三电路板244在第二电路板21的下表面的垂直投影位于第二电路板21的下表面内。
在形成的塑封体22上包裹金属屏蔽罩26，该金属屏蔽罩26与第二电路板21的接地线电连接。
在一个具体的实施方案中，制备***级封装模块还包括以下步骤：
形成插设在塑封体22内的至少一个隔离层25，且至少一个隔离层25将金属屏蔽罩26分割成至少两个金属屏蔽空间，隔离层25为导体，隔离层25的上表面以及侧表面均与金属屏蔽罩26电连接，下表面与第二电路板21的接地线电连接，其中，隔离层25的上表面和下表面是相对的，且至少两个第二器件23的数量为多个，则每一金属屏蔽空间内具有至少一个第二器件23。
在具体制备隔离层25时，包括以下步骤：
在第二电路板21的接地线连接的焊盘焊接金属片251；
形成塑封体22，且塑封体22包裹金属片251；
在塑封体22开设槽使得金属片251外露；
在开设的槽中浇灌银浆，形成与金属片251连接的导电材料252；金属片251及导电材料252形成隔离层25。更进一步的提高隔离层25的隔离接地效果，进而提高电磁隔离效果。
步骤二：在***级封装模块20上连接导电端子24，导电端子24与***级封装模块20的下表面电连接；将导电端子24与第一电路板10的上表面电连接，且在连接时，至少一个第一器件40与导电端子24相隔离，且导电端子24与第一电路板10的上表面电连接；并且在导电端子24与第一电路板10连接时，沿第一电路板10的厚度方向，***级封装模块20在第一电路板10的上表面的垂直投影位于第一电路板10的上表面内，设置在第一电路板10的上表面的第一器件40位于***级封装模块20的下表面和第一电路板10的上表面之间的区域。
具体的，将导电端子24与第一电路板10通过第一焊球242焊接连接。
通过上述描述可以看出，通过采用***级封装模块将多个器件封装起来与第一电路板连接，可以有效地整合器件占用的空间，并且，在将***级封装模块与第一电路板连接时，在***级封装模块与第一电路板之间形成容纳空间，可以将较小的第一器件放置在该容纳空间内，从而将现有技术中平铺在第一电路板的器件层叠设置在第一板级架构上，从而减少器件占用的第一电路板的面积，进而可以减少板级架构的大小，便于板级架构小型化发展。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (13)

1.一种板级架构，其特征在于，包括：第一电路板、***级封装模块、至少一个导电端子和至少一个第一器件，所述***级封装模块被固定在所述第一电路板的上表面，且所述***级封装模块的下表面和所述第一电路板的上表面相对，且沿所述第一电路板的厚度方向，所述***级封装模块在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内；
所述导电端子位于所述***级封装模块的下表面和所述第一电路板的上表面之间，且所述导电端子的一端与所述***级封装模块的下表面电连接，另一端与所述第一电路板的上表面电连接；
所述第一器件被固定在所述第一电路板的上表面，且所述第一器件位于所述***级封装模块的下表面和所述第一电路板的上表面之间的区域，其中，所述第一器件与所述导电端子相隔离；
其中，所述***级封装模块包括第二电路板、塑封体和至少两个第二器件，每一所述第二器件被固定在所述第二电路板的上表面，每两个所述第二器件之间相隔离，且至少每一所述第二器件的侧表面被所述塑封体所包裹，其中，沿所述第一电路板的厚度方向，所述第二电路板在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内。
2.根据权利要求1所述的板级架构，其特征在于，所述导电端子的一端与所述第二电路板的下表面电连接，所述第二电路板的下表面与所述第二电路板的上表面相背离。
3.根据权利要求2所述的板级架构，其特征在于，所述导电端子的另一端通过第一焊球与所述第一电路板的上表面电连接。
4.根据权利要求1至3任一项所述的板级架构，其特征在于，所述导电端子为导电柱或第二焊球。
5.根据权利要求2所述的板级架构，其特征在于，所述导电端子的侧表面包裹有塑封层。
6.根据权利要求2所述的板级架构，其特征在于，还包括第三电路板，所述第三电路板位于所述第一电路板和所述第二电路板之间，其中，沿所述第三电路板的厚度方向，所述第三电路板在所述第二电路板的下表面的垂直投影位于所述第二电路板的下表面内；
所述第三电路板具有通孔，所述导电端子从所述通孔穿过。
7.根据权利要求1所述的板级架构，其特征在于，至少一个所述导电端子的数量为两个以上两个及其以上，两个以上两个及其以上所述导电端子中至少一个所述导电端子与所述第二电路板的下表面的第一边沿电连接，至少一个所述导电端子与所述第二电路板的下表面的第二边沿电连接，所述第一边沿和所述第二边沿是相对或相邻的。
8.根据权利要求1所述的板级架构，其特征在于，所述***级封装模块还包括包裹所述塑封体的金属屏蔽罩，所述金属屏蔽罩与所述第二电路板的接地线连接。
9.根据权利要求8所述的板级架构，其特征在于，所述塑封体内插设有至少一个隔离层，且至少一个所述隔离层将所述金属屏蔽罩分割成至少两个金属屏蔽空间，所述隔离层为导体，所述隔离层的上表面以及侧表面均与所述金属屏蔽罩电连接，下表面与所述第二电路板的接地线电连接，所述隔离层的上表面和下表面是相对的；
至少两个所述第二器件的数量为多个，则每一金属屏蔽空间内具有至少一个所述第二器件。
10.一种板级架构的制备方法，其特征在于，包括以下步骤：
在第一电路板的上表面设置至少一个第一器件；
在***级封装模块上连接导电端子，导电端子与***级封装模块的下表面电连接；
将导电端子与第一电路板的上表面电连接，且在连接时，至少一个所述第一器件与导电端子相隔离；并且在导电端子与第一电路板连接时，沿所述第一电路板的厚度方向，所述***级封装模块在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内，设置在第一电路板的上表面的所述第一器件位于所述***级封装模块的下表面和所述第一电路板的上表面之间的区域；
还包括制备***级封装模块，所述制备***级封装模块包括以下步骤：
在第二电路板上设置至少两个第二器件，其中，每两个第二器件之间相隔离，且沿所述第一电路板的厚度方向，所述第二电路板在所述第一电路板的上表面的垂直投影位于所述第一电路板的上表面内；
在至少每一个所述第二器件的侧表面封装塑封体。
11.根据权利要求10所述的板级架构的制备方法，其特征在于，还包括：在所述导电端子的侧表面包裹塑封层；或，
在第一电路板的上表面设置第三电路板，该第三电路板具有通孔，设置的导电端子从所述通孔穿过；其中，设置的第三电路板在所述第二电路板的下表面的垂直投影位于所述第二电路板的下表面内。
12.根据权利要求10或11所述的板级架构的制备方法，其特征在于，所述制备***级封装模块还包括以下步骤：
在形成的塑封体上包裹金属屏蔽罩，该金属屏蔽罩与第二电路板的接地线电连接。
13.根据权利要求12所述的板级架构的制备方法，其特征在于，所述制备***级封装模块还包括以下步骤：
形成插设在所述塑封体内的至少一个隔离层，且至少一个所述隔离层将所述金属屏蔽罩分割成至少两个金属屏蔽空间，所述隔离层为导体，所述隔离层的上表面以及侧表面均与所述金属屏蔽罩电连接，下表面与所述第二电路板的接地线电连接，其中，所述隔离层的上表面和下表面是相对的，且至少两个所述第二器件的数量为多个，则每一金属屏蔽空间内具有至少一个所述第二器件。
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