KR101653563B1 - 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 캐비티를 갖는 인터포저를 이용하여 전체적인 두께를 줄일 수 있도록 한 패키지 온 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 인터포저의 저면에 하부 반도체 패키지의 반도체 칩이 삽입될 수 있는 캐비티를 형성하여, 인터포저와 하부 반도체 패키지 간의 상하 적층 간격을 최소화시킬 수 있고, 인터포저와 기판 간에 연결되는 적층용 입출력단자의 크기를 최소화시킬 수 있도록 함으로써, 전체 패키지 온 패키지의 두께 및 사이즈를 줄일 수 있도록 한 적층형 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

적층형 반도체 패키지 및 이의 제조 방법{STACK TYPE SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 캐비티를 갖는 인터포저를 이용하여 전체적인 두께를 줄일 수 있도록 한 패키지 온 패키지 및 이의 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지, 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지(POP, Package On Package) 등 다양한 구조의 반도체 패키지가 개발되고 있다.
여기서, 종래의 패키지 온 패키지의 구성 및 그 제조 과정을 살펴보면 다음과 같다.
첨부한 도 5는 종래의 패키지 온 패키지를 나타낸 단면도이다.
도 5에서, 도면부호 100은 하부 반도체 패키지를 나타내고, 도면부호 300은 상부 반도체 패키지를 나타내며, 도면부호 200은 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 도전 가능하게 연결하는 인터포저를 나타낸다.
먼저, 상기 하부 반도체 패키지(100)의 기판(102 : PCB, Printed Circuit Board)에 반도체 칩(104)이 부착된다.
상기 반도체 칩(104)의 전기적 신호 입출력통로인 각 본딩패드에는 도전성 범프(106)가 통상의 범핑 공정에 의하여 형성된 상태이고, 이 도전성 범프(106)가 기판(102)의 상면 중앙영역에 노출된 각 전도성패턴들에 도전 가능하게 융착됨으로써, 기판(102)에 대한 반도체 칩(104) 부착이 이루어진다.
이때, 상기 기판(102)의 상면 테두리 영역에는 인터포저 적층을 위한 적층용 볼패드(108)가 노출된다.
다음으로, 상기 하부 반도체 패키지(100)에 인터포저(200)가 도전 가능하게 적층된다.
상기 인터포저(200)는 일반 회로기판(PCB)를 사용하거나, 반도체 칩과 동일한 실리콘 재질에 도전성의 비아홀 및 재배선 등이 형성된 구조로 구비되어, 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 전기적 신호 교환 가능하게 연결하는 매개체 역할을 한다.
이를 위해, 상기 인터포저(200)의 저면에 노출된 하부 볼패드(202)에는 솔더볼과 같은 적층용 입출력단자(204)가 융착되고, 인터포저(200)의 상면에는 상부 반도체 패키지(300)를 적층하기 위한 상부 볼패드(206)가 재배선(미도시됨) 등에 의하여 원하는 위치에 형성되며, 하부 볼패드(202) 및 상부 볼패드(206)는 인터포저를 상하로 관통하는 도전성의 비아홀(미도시됨)을 매개로 도전 가능하게 연결된 상태가 된다.
이때, 상기 인터포저(200)의 하부 볼패드(202)에 융착된 적층용 입출력단자(204)는 반도체 칩(104)의 두께에 비하여 더 큰 직경의 것으로 채택되어야 하며, 적층용 입출력단자(204)의 직경이 작으면 인터포저(200)의 저면에 반도체 칩에 닿아 손상을 입힐 수 있기 때문이다.
따라서, 반도체 칩(104)의 두께에 비하여 더 큰 직경의 것으로 채택된 적층용 입출력단자(204)를 기판(102)의 적층용 볼패드(108)에 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 적층 부착이 이루어진다.
이어서, 상기 인터포저(200)의 상부 볼패드(206) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 상부 반도체 패키지(300)의 적층이 이루어진다.
참고로, 상기 인터포저(200)의 상부 볼패드(206) 위에 상부 반도체 패키지(300)가 적층되지 않고, 복수의 반도체 칩이 적층 부착되기도 한다.
최종적으로, 상기 하부 반도체 패키지(100)의 기판(102) 저면에 노출된 볼랜드에 전자기기의 마더보드 등에 연결되는 솔더볼(109)을 융착시킴으로써, 인터포저(200)를 매개로 하부 및 상부 반도체 패키지(100,300)가 적층된 패키지 온 패키지가 완성된다.
그러나, 상기한 종래의 패키지 온 패키지는 다음과 같은 문제점이 있다.
첫째, 인터포저(200)의 하부 볼패드(202)에 융착된 적층용 입출력단자(204)를 반도체 칩(104)의 두께에 비하여 더 큰 직경의 것으로 채택함에 따라, 인터포저(200)와 하부 반도체 패키지(100) 간의 상하 간격이 커지게 되고, 결국 반도체 패키지의 경박단소화에 역행하여 패키지 온 패키지의 전체 두께 및 사이즈가 과도하게 커지는 문제점이 있다.
둘째, 기판(102)의 적층용 볼패드(108)들은 서로 파인피치를 이루는 상태에서 반도체 칩(104)의 두께에 비하여 더 큰 직경의 것으로 채택된 인터포저(200)의 적층용 입출력단자(204)를 적층용 볼패드(108)에 원활하게 대응 부착하는데 어려움이 있고, 이에 적층용 입출력단자(204)가 두 개 이상의 적층용 볼패드(108)에 동시에 닿아서 전기적 쇼트 현상이 발생하는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 인터포저의 저면에 하부 반도체 패키지의 반도체 칩이 삽입될 수 있는 캐비티를 형성하여, 인터포저와 하부 반도체 패키지 간의 상하 적층 간격을 최소화시킬 수 있고, 인터포저와 기판 간에 연결되는 적층용 입출력단자의 크기를 최소화시킬 수 있도록 함으로써, 전체 패키지 온 패키지의 두께 및 사이즈를 줄일 수 있도록 한 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 상부 반도체 패키지와 하부 반도체 패키지가 인터포저를 사이에 두고 전기적 신호 교환 가능하게 적층된 적층형 반도체 패키지에 있어서, 상기 인터포저의 저면에 하부 반도체 패키지의 반도체 칩이 삽입되는 캐비티가 형성된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 인터포저는 상면에 상부 반도체 패키지의 적층을 위한 상부 볼패드가 형성되고, 저면에는 하부 반도체 패키지와의 전기적 연결을 위한 하부 볼패드가 형성되며, 상부 볼패드와 하부 볼패드가 비아홀에 의하여 도전 가능하게 연결된 구조의 회로기판으로 채택된 것임을 특징으로 한다.
또는, 상기 인터포저는: 복수의 제1전도성필러와; 제1전도성필러의 일면 및 상부 볼패드가 되는 타면을 노출시키는 동시에 측부를 감싸며 몰딩되는 제1수지층과; 제1전도성필러의 일면에서 제1수지층의 원하는 위치까지 연장되는 재배선층과; 재배선층 위에 도전 가능하게 적층되어, 그 표면이 하부 볼패드가 되는 제2전도성필러와; 제2전도성필러의 하부 볼패드가 되는 표면을 노출시키는 동시에 측부를 감싸면서 제1수지층 위에 적층되는 제2수지층; 으로 구성되고, 상기 제2수지층은 제1수지층의 중앙영역을 벗어난 테두리 부분에 형성되어, 제1수지층의 중앙영역과 제2수지층 간에 캐비티가 형성된 구조로 구비된 것임을 특징으로 한다.
바람직하게는, 상기 인터포저의 하부 볼패드에 솔더가 솔더링되어, 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에 융착되는 것을 특징으로 한다.
더욱 바람직하게는, 상기 인터포저의 하부 볼패드에 솔더가 솔더링되고, 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에도 솔더가 솔더링되어, 하부 볼패드 및 적층용 볼패드가 더블 솔더에 의하여 상호 융착되는 것을 특징으로 한다.
특히, 상기 인터포저의 저면에 형성된 캐비티의 바로 인접 위치에 하부 반도체 패키지의 수동소자가 삽입되는 보조캐비티가 더 형성될 수 있다.
또한, 상기 인터포저의 캐비티와 보조캐비티 사이에는 하부 반도체 패키지의 기판상에 지지 가능한 격벽이 돌출 형성된 것을 특징으로 한다.
바람직하게는, 상기 캐비티 및 보조캐비티의 내표면에는 전자파 차폐용 쉴드층이 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 저면에 캐비티가 형성된 구조의 인터포저 구비 단계와; 상기 인터포저를 하부 반도체 패키지 위에 전기적 신호 교환 가능하게 적층하되, 인터포저의 캐비티내에 하부 반도체 패키지의 반도체 칩이 삽입되게 적층하는 단계와; 상기 인터포저의 상면에 상부 반도체 패키지를 전기적 신호 교환 가능하게 적층하는 단계; 를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 인터포저 구비 단계는: 캐리어 위에 복수의 제1전도성필러를 형성하는 단계와; 제1전도성필러를 제1수지층으로 봉지시키는 몰딩 단계와; 제1전도성필러의 일면이 노출되도록 제1수지층을 그라인딩하는 단계와; 제1전도성필러의 일면에서 제1수지층의 원하는 위치까지 재배선층을 형성하는 단계와; 재배선층 위에 제2전도성필러를 도전 가능하게 적층 형성하는 단계와; 제1수지층의 중앙영역을 벗어난 테두리 부분에 걸쳐 제2수지층을 몰딩하여 제2전도성필러를 봉지시키는 동시에 제1수지층의 중앙영역과 제2수지층 간에 캐비티가 형성되도록 한 단계와; 제2전도성필러의 일면이 하부 볼패드로서 노출되도록 제2수지층을 그라인딩하는 단계와; 제1전도성필러의 타면이 상부 볼패드로서 노출되도록 캐리어를 분리하는 단계; 로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제1수지층의 중앙영역을 벗어난 테두리 부분에 걸쳐 제2수지층을 몰딩할 때, 제1수지층의 중앙영역 중 일부 영역에 제2수지층을 더 몰딩하는 단계를 진행하여, 캐비티 외에 수동소자 삽입을 위한 보조캐비티가 형성되는 것을 특징으로 한다.
더욱 바람직하게는, 상기 캐비티 및 보조캐비티가 형성된 후, 그 내표면에 전자파 차폐용 쉴드층을 형성하는 과정이 더 진행되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 인터포저 구비 단계는: 회로기판의 제조 공정 중, 회로기판의 수지층 저면 중앙영역에 레이저 가공에 의하여 오목한 캐비티를 형성하거나, 또는 금형을 이용하여 캐비티를 오목하게 형성하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 인터포저를 하부 반도체 패키지 위에 적층 부착할 때, 상기 인터포저의 하부 볼패드에 솔더가 솔더링되어 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에 융착되는 것을 특징으로 한다.
더욱 바람직하게는, 상기 인터포저를 하부 반도체 패키지 위에 적층 부착할 때, 상기 인터포저의 하부 볼패드에 솔더가 솔더링됨과 함께 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에도 솔더가 솔더링되어, 하부 볼패드 및 적층용 볼패드의 솔더가 상호 융착되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 인터포저의 저면에 하부 반도체 패키지의 반도체 칩이 삽입될 수 있는 캐비티를 형성하여, 인터포저와 하부 반도체 패키지 간의 상하 적층 간격을 최소화시킬 수 있고, 전체 패키지 온 패키지의 두께 및 사이즈를 줄일 수 있다.
둘째, 인터포저와 하부 반도체 패키지 간의 상하 적층 간격을 최소화시킴에 따라, 하부 반도체 패키지의 기판에 연결되는 인터포저의 적층용 입출력단자(예를 들어, 솔더볼)의 크기를 최소화시킬 수 있다.
셋째, 인터포저의 적층용 입출력단자의 크기를 최소화시킴으로써, 각 적층용 입출력단자들이 서로 파인피치를 이루는 기판의 적층용 볼패드들에 원활하게 대응 부착될 수 있으므로, 기존에 큰 크기의 적층용 입출력단자로 인한 전기적 쇼트 현상이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 제1실시예에 따른 패키지 온 패키지 및 그 제조 과정을 도시한 단면도,
도 2a 내지 도 2i는 본 발명의 제2실시예에 따른 패키지 온 패키지 및 그 제조 과정을 도시한 단면도,
도 3은 본 발명의 제3실시예에 따른 패키지 온 패키지 및 그 제조 과정을 도시한 단면도,
도 4는 본 발명의 각 실시예에 따른 패키지 온 패키지의 인터포저와 하부 반도체 패키지 간의 연결부를 확대 도시한 단면도,
도 5는 종래의 패키지 온 패키지를 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 상부 반도체 패키지와 하부 반도체 패키지가 인터포저를 사이에 두고 전기적 신호 교환 가능하게 적층된 패키지 온 패키지를 제공하고자 한 것으로서, 인터포저의 저면에 하부 반도체 패키지의 반도체 칩이 삽입되는 캐비티를 형성하여, 인터포저와 하부 반도체 패키지 간의 상하 적층 간격을 최소화시킬 수 있고, 전체 패키지 온 패키지의 두께 및 사이즈를 줄일 수 있도록 한 점에 주안점이 있다.
제1실시예
첨부한 도 1은 본 발명의 제1실시예에 따른 패키지 온 패키지 및 그 제조 과정을 도시한 단면도이다.
도 1에서, 도면부호 200은 상부 반도체 패키지(300)와 하부 반도체 패키지(100)를 전기적 신호 교환 가능하게 연결하는 인터포저를 지시한다.
본 발명의 제1실시예에 따르면, 상기 인터포저(200)는 골격을 이루는 수지층(201)의 상면에 상부 반도체 패키지(300)의 적층을 위한 상부 볼패드(206)가 형성되고, 수지층(201)의 저면에는 하부 반도체 패키지(100)와의 전기적 연결을 위한 하부 볼패드(202)가 형성되며, 상부 볼패드(206)와 하부 볼패드(202)가 도전성 비아홀(208)에 의하여 도전 가능하게 연결된 구조의 회로기판으로 채택된다.
특히, 상기 인터포저(200)의 수지층(201) 저면 중앙영역에는 하부 반도체 패키지(100)의 반도체 칩(104)이 삽입되는 캐비티(210)가 오목하게 형성되며, 이 캐비티(210)는 기판을 제조하는 공정 중 레이저 가공에 의하여 오목하게 파내어져 형성되거나, 또는 금형 혹은 마스크 등을 이용하여 형성될 수 있으며, 그 밖에 캐비티를 형성하는 어떠한 방법도 적용 가능하다.
이때, 상기 하부 반도체 패키지(100)는 기판(102 : Circuit Board)에 반도체 칩(104)이 부착되고, 기판(102)의 상면 테두리 영역에는 인터포저 적층을 위한 적층용 볼패드(108)가 노출된 구조로 구비된다.
즉, 상기 하부 반도체 패키지(100)는 반도체 칩(104)의 본딩패드에 통상의 범핑 공정에 의하여 형성된 도전성 범프(106)가 기판(102)의 상면 중앙영역에 노출된 각 전도성패턴에 도전 가능하게 융착되고, 기판(102)의 상면 테두리 영역에 인터포저(200)의 적층을 위한 적층용 볼패드(108)가 노출된 구조로 구비된다.
또는, 상기 하부 반도체 패키지(100)는 반도체 칩(104)과 기판(102)이 도전성 와이어로 연결된 구조로 구비될 수 있다.
따라서, 위와 같이 구비된 인터포저(200)가 하부 반도체 패키지(100) 위에 도전 가능하게 적층된다.
이때, 상기 인터포저(200)를 하부 반도체 패키지(100) 위에 적층하면, 하부 반도체 패키지(100)의 반도체 칩(104)이 인터포저(200)의 캐비티(210)내에 삽입되는 상태가 되어, 인터포저(200)와 하부 반도체 패키지(100)의 적층 높이를 반도체 칩의 두께 만큼 줄일 수 있고, 결국 패키지 온 패키지의 전체 두께를 줄여서 경박단소화를 실현할 수 있다.
바람직하게는, 첨부한 도 4에 도시된 바와 같이 상기 인터포저(200)의 하부 볼패드(200)에 솔더(216)를 솔더링한 후, 솔더(216)를 하부 반도체 패키지(100)의 기판(102)에 형성된 적층용 볼패드(108)에 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 적층 연결이 이루어진다.
더욱 바람직하게는, 첨부한 도 4에 도시된 바와 같이 상기 인터포저(200)와 하부 반도체 패키지(100) 간의 전기적 연결을 보다 확실하게 보장하기 위하여, 상기 인터포저(200)의 하부 볼패드(202)에 솔더(216)를 솔더링하고, 상기 하부 반도체 패키지(100)의 기판(102)에 형성된 적층용 볼패드(108)에도 솔더(216)를 솔더링한 다음, 하부 볼패드(202) 및 적층용 볼패드(108)가 솔더(216)에 의하여 상호 융착되도록 함으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 적층 연결이 보다 견고하게 이루어진다.
이와 같이, 상기 인터포저(200)와 하부 반도체 패키지(100)의 적층 높이를 반도체 칩의 두께 만큼 감소시킴에 따라, 인터포저(200)의 하부 볼패드(202)와 하부 반도체 패키지(200)의 기판(102)에 형성된 적층용 볼패드(108)의 상하 간격도 감소된 상태가 되므로, 상기 기판(102)에 형성된 적층용 볼패드(108)들이 서로 파인피치를 이루는 상태라 하더라도, 하부 볼패드(202)와 적층용 볼패드(108)를 솔더(216)를 이용하여 용이하게 연결시킬 수 있다.
이에, 기존에 반도체 칩(104)의 두께에 비하여 더 큰 직경의 것으로 채택된 인터포저(200)의 적층용 입출력단자(204)를 파인 피치를 이루는 기판(102)의 적층용 볼패드(108)에 부착할 때, 적층용 입출력단자(204)가 두 개 이상의 적층용 볼패드(108)에 동시에 닿아서 전기적 쇼트 현상이 발생하는 문제점을 용이하게 해결할 수 있다.
이어서, 상기 인터포저(200)의 상부 볼패드(206) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시켜서, 인터포저(200)에 대한 상부 반도체 패키지(300)의 적층이 이루어지고, 최종적으로 상기 하부 반도체 패키지(100)의 기판(102) 저면에 노출된 볼랜드에 전자기기의 마더보드 등에 연결되는 솔더볼을 융착시킴으로써, 인터포저(200)를 매개로 하부 및 상부 반도체 패키지(100,300)가 적층된 제1실시예에 따른 패키지 온 패키지가 완성된다.
제2실시예
첨부한 도 2a 내지 도 2h는 본 발명의 제2실시예에 따른 패키지 온 패키지 및 그 제조 과정을 도시한 단면도이다.
본 발명의 제2실시예는 상기한 제1실시예와 같이 인터포저(200)에 캐비티(210)가 형성된 점에서 동일하지만, 인터포저(200)를 도전성 패턴들 사이에는 프리몰딩체가 절연 가능하게 채워져 접합된 라우터블 몰디드 리드프레임(Routable Molded Lead Frame) 타입으로 구비한 점에 특징이 있다.
여기서, 본 발명의 제2실시예에 따른 인터포저의 제조 방법을 살펴보면 다음과 같다.
먼저, 일정 면적의 캐리어(220) 위에 복수의 제1전도성필러(221)를 도금 공정을 이용하여 형성한다(도 2a 참조).
이어서, 상기 캐리어(220) 위에 제1수지층(222)을 오버몰딩하여, 제1전도성필러(221)가 제1수지층(222)에 의하여 봉지되는 상태가 되도록 한다(도 2b 참조).
바람직하게는, 상기 제1수지층(222)을 몰딩하는 방법은 몰딩 컴파운드 수지를 오버 몰딩하거나, 또는 절연물질을 고르게 도포하는 인캡슐레이션 방법 및 스크린 프린팅 방법을 이용할 수 있다.
연이어, 상기 제1전도성필러(221)의 일면이 노출되도록 제1수지층(222)의 상면을 그라인딩하는 단계(도 2c 참조)가 진행되며, 이에 제1전도성필러(221)의 일면과 제1수지층(222)이 동일 평면을 이루게 되고, 캐리어(220)에 접한 제1전도성필러(221)의 타면은 상부 볼패드(223)가 된다.
다음으로, 상기 제1전도성필러(221)의 저면에서 제1수지층의 원하는 위치까지 재배선층(224)을 형성하는 단계가 진행된다(도 2d 참조).
상기 재배선층(224)은 소정의 패턴을 이루면서 도금 공정에 의하여 형성될 수 있다.
다음으로, 상기 재배선층(224) 위에 도금 공정을 이용하여 제2전도성필러(225)를 도전 가능하게 적층 형성한다(도 2e 참조).
이어서, 상기 제1수지층(222)의 중앙영역을 벗어난 테두리 부분에 걸쳐 제2수지층(226)을 몰딩하여 제2전도성필러(225)를 봉지시키는 단계가 진행된다(도 2f 참조).
이때, 상기 제2수지층(226)을 제1수지층(222)의 중앙영역을 벗어난 테두리 부분에만 몰딩함으로써, 제2전도성필러(225)가 봉지되는 동시에 제1수지층(222)의 중앙영역과 제2수지층(226) 간에 오목한 캐비티(210)가 형성된다.
보다 상세하게는, 상기 제1수지층(222)의 중앙영역에 마스크(미도시됨)를 덧대어 준 다음, 제2수지층(226)을 제1수지층(222)의 테두리 부분에만 몰딩한 후, 마스크를 제거해줌으로써, 제1수지층(222)의 중앙영역과 제2수지층(226) 간에 오목한 캐비티(210)가 용이하게 형성될 수 있다.
또는, 상기 캐비티(210)를 형성하기 위하여 스크린 프린팅 방법을 이용하여 제1수지층(222)의 중앙영역을 제외한 그 테두리 영역에만 제2수지층(226)을 형성함으로써, 제1수지층(222)의 중앙영역과 제2수지층(226) 간에 오목한 캐비티(210)가 형성될 수 있다.
다음으로, 상기 제2전도성필러(225)의 일면이 하부 볼패드(227)로서 노출되도록 제2수지층(226)의 표면을 그라인딩하는 단계(도 2g 참조)가 진행되고, 연이어 제1전도성필러(221)의 타면이 상부 볼패드(223)로서 노출되도록 캐리어(220)를 분리하는 단계(도 2h 참조)가 차례로 진행된다.
이와 같이, 캐리어(220)를 매개로 제1전도성필러(221), 제1수지층(222), 제2전도성필러(225), 제2수지층(226) 등을 차례로 형성하는 공정을 이용함으로써, 캐비티(210)를 갖는 인터포저(200)를 제작할 수 있다.
다음으로, 위와 같이 제조된 본 발명의 제2실시예에 따른 인터포저(200)를 하부 반도체 패키지(100)에 도전 가능하게 적층한다(도 2i 참조).
이때, 상기 인터포저(200)를 하부 반도체 패키지(100) 위에 적층하면, 하부 반도체 패키지(100)의 반도체 칩(104)이 인터포저(200)의 캐비티(210)내에 삽입되는 상태가 되어, 인터포저(200)와 하부 반도체 패키지(100)의 적층 높이를 반도체 칩의 두께 만큼 줄일 수 있고, 결국 패키지 온 패키지의 전체 두께를 줄여서 경박단소화를 실현할 수 있다.
바람직하게는, 상기 인터포저(200)의 제1전도성필러(221)의 하부 볼패드(227)에 솔더(216)를 솔더링한 후, 솔더(216)를 하부 반도체 패키지(100)의 기판(102)에 형성된 적층용 볼패드(108)에 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 적층 연결이 이루어진다.
더욱 바람직하게는, 상기 인터포저(200)와 하부 반도체 패키지(100) 간의 전기적 연결을 보다 확실하게 보장하기 위하여, 상기 인터포저(200)의 제2전도성필러(225)의 하부 볼패드(227)에 솔더(216)를 솔더링하고, 상기 하부 반도체 패키지(100)의 기판(102)에 형성된 적층용 볼패드(108)에도 솔더(216)를 솔더링한 다음, 하부 볼패드(227) 및 적층용 볼패드(108)가 더블 솔더(216)에 의하여 상호 융착되도록 함으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 적층 연결이 보다 견고하게 이루어진다.
이와 같이, 상기 인터포저(200)와 하부 반도체 패키지(100)의 적층 높이를 캐비티(210)에 의거 반도체 칩의 두께 만큼 감소시킴에 따라, 인터포저(200)의 하부 볼패드(227)와 하부 반도체 패키지(200)의 기판(102)에 형성된 적층용 볼패드(108)의 상하 간격도 감소된 상태가 되므로, 상기 기판(102)에 형성된 적층용 볼패드(108)들이 서로 파인피치를 이루는 상태라 하더라도, 하부 볼패드(227)와 적층용 볼패드(108)를 솔더(216)를 이용하여 용이하게 연결시킬 수 있다.
이에, 종래기술에서 설명한 바와 같이 반도체 칩(104)의 두께에 비하여 더 큰 직경의 것으로 채택된 인터포저(200)의 적층용 입출력단자(204)를 파인 피치를 이루는 기판(102)의 적층용 볼패드(108)에 부착할 때, 적층용 입출력단자(204)가 두 개 이상의 적층용 볼패드(108)에 동시에 닿아서 전기적 쇼트 현상이 발생하는 문제점을 용이하게 해결할 수 있다.
한편, 상기 인터포저(200)의 제1전도성필러(221)의 상부 볼패드(223) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시켜서, 인터포저(200)에 대한 상부 반도체 패키지(300)의 적층이 이루어지고, 최종적으로 상기 하부 반도체 패키지(100)의 기판(102) 저면에 노출된 볼랜드에 전자기기의 마더보드 등에 연결되는 솔더볼(109)을 융착시킴으로써, 인터포저(200)를 매개로 하부 및 상부 반도체 패키지(100,300)가 적층된 제2실시예에 따른 패키지 온 패키지가 완성된다.
제3실시예
첨부한 도 3은 본 발명의 제3실시예에 따른 패키지 온 패키지 및 그 제조 과정을 도시한 단면도이다.
본 발명의 제3실시예는 상기한 제1 및 2실시예의 인터포저에 캐비티 외에 보조 캐비티를 더 형성시킨 점에 특징이 있다.
상기한 제1실시예의 인터포저를 제조할 때, 기판을 제조하는 공정 중 캐비티(210) 외에 그 인접 위치에 레이저 가공 또는 금형, 혹은 마스크 등을 이용하여 보조캐비티(212)를 더 형성함으로써, 본 발명의 제3실시예에 따른 인터포저(200)가 구비될 수 있다.
상기한 제2실시예의 인터포저를 제조할 때, 상기 제1수지층(222)의 중앙영역에 마스크(미도시됨)를 덧대어 주는 동시에 그 주변에도 마스크를 이격시켜 덧대어 준 다음, 제2수지층(226)을 마스크를 제외한 영역에 몰딩한 후, 마스크를 제거해줌으로써, 제1수지층(222)의 중앙영역과 제2수지층(226) 간에 오목한 캐비티(210)가 형성되는 동시에 캐비티(210) 주변에 보조캐비티(212)가 더 형성된 본 발명의 제3실시예에 따른 인터포저(200)가 구비될 수 있다.
이때, 상기 인터포저(200)의 캐비티(210)와 보조캐비티(212) 사이에는 하부 반도체 패키지(100)의 기판(102)상에 지지 가능한 격벽(213)이 돌출 형성되는 상태가 되고, 격벽(213)이 기판(102)에 닿지 않으면 솔더링을 통해 지지시킬 수 있다.
상기 보조캐비티(212)를 인터포저(200)에 더 형성시킨 이유는 하부 반도체 패키지(100)의 기판(102)에 반도체 칩(104) 외에 복수의 수동소자(105)가 탑재되는 경우, 반도체 칩(104)과 수동소자(105)의 구동시 발생하는 전자파가 서로에게 영향을 미치는 것을 최소화하기 위함에 있다.
이에, 상기 인터포저(200)를 하부 반도체 패키지(100) 위에 적층하면, 하부 반도체 패키지(100)의 반도체 칩(104)이 인터포저(200)의 캐비티(210)내에 삽입되는 동시에 보조 캐비티(212)내에 수동소자(105)가 삽입되는 상태가 된다.
이렇게 상기 반도체 칩(104)와 수동소자(105)가 서로 독립된 공간에 배치되도록 함으로써, 반도체 칩(104)과 수동소자(105) 상호 간에 전자파가 미치는 것을 최소화시킬 수 있다.
바람직하게는, 상기 캐비티(210) 및 보조 캐비티(212)의 내표면에 전자파 차폐용 쉴드층(214)을 더 형성해줌으로써, 반도체 칩(104)과 수동소자(105) 상호 간에 전자파가 미치는 것을 보다 용이하게 차단시킬 수 있다.
100 : 하부 반도체 패키지
102 : 기판
104 : 반도체 칩
105 : 수동소자
106 : 도전성 범프
108 : 적층용 볼패드
109 : 솔더볼
200 : 인터포저
202 : 하부 볼패드
204 : 적층용 입출력단자
206 : 상부 볼패드
208 : 도전성 비아홀
210 : 캐비티
212 : 보조 캐비티
213 : 격벽
214 : 전자파 차폐용 쉴드층
216 : 솔더
220 : 캐리어
221 : 제1전도성필러
222 : 제1수지층
223 : 상부 볼패드
224 : 재배선층
225 : 제2전도성필러
226 : 제2수지층
227 : 하부 볼패드
300 : 상부 반도체 패키지
302 : 입출력단자

Claims (15)

  1. 상부 반도체 패키지와 하부 반도체 패키지가 인터포저를 사이에 두고 전기적 신호 교환 가능하게 적층된 적층형 반도체 패키지에 있어서,
    상기 인터포저의 저면에 하부 반도체 패키지의 반도체 칩이 삽입되는 캐비티가 형성되되,
    상기 인터포저는:
    복수의 제1전도성필러와;
    제1전도성필러의 일면 및 상부 볼패드가 되는 타면을 노출시키는 동시에 측부를 감싸며 몰딩되는 제1수지층과;
    제1전도성필러의 일면에서 제1수지층의 원하는 위치까지 연장되는 재배선층과;
    재배선층 위에 도전 가능하게 적층되어, 그 표면이 하부 볼패드가 되는 제2전도성필러와;
    제2전도성필러의 하부 볼패드가 되는 표면을 노출시키는 동시에 측부를 감싸면서 제1수지층 위에 적층되는 제2수지층;
    으로 구성되고,
    상기 제2수지층은 제1수지층의 중앙영역을 벗어난 테두리 부분에 형성되어, 제1수지층의 중앙영역과 제2수지층 간에 캐비티가 형성된 구조로 구비된 것임을 특징으로 하는 적층형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 인터포저는 상면에 상부 반도체 패키지의 적층을 위한 상부 볼패드가 형성되고, 저면에는 하부 반도체 패키지와의 전기적 연결을 위한 하부 볼패드가 형성되며, 상부 볼패드와 하부 볼패드가 비아홀에 의하여 도전 가능하게 연결된 구조의 회로기판으로 채택된 것임을 특징으로 하는 적층형 반도체 패키지.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 인터포저의 하부 볼패드에 솔더가 솔더링되어, 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에 융착되는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 인터포저의 하부 볼패드에 솔더가 솔더링되고, 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에도 솔더가 솔더링되어, 하부 볼패드 및 적층용 볼패드의 솔더가 더블 솔더에 의하여 상호 융착되는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 인터포저의 저면에 형성된 캐비티의 바로 인접 위치에 하부 반도체 패키지의 수동소자가 삽입되는 보조캐비티가 더 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 인터포저의 캐비티와 보조캐비티 사이에는 하부 반도체 패키지의 기판상에 지지 가능한 격벽이 돌출 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  8. 청구항 6에 있어서,
    상기 캐비티 및 보조캐비티의 내표면에는 전자파 차폐용 쉴드층이 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  9. 저면에 캐비티가 형성된 구조의 인터포저 구비 단계와;
    상기 인터포저를 하부 반도체 패키지 위에 전기적 신호 교환 가능하게 적층하되, 인터포저의 캐비티내에 하부 반도체 패키지의 반도체 칩이 삽입되게 적층하는 단계와;
    상기 인터포저의 상면에 상부 반도체 패키지를 전기적 신호 교환 가능하게 적층하는 단계;
    를 포함하되,
    상기 인터포저 구비 단계는:
    캐리어 위에 복수의 제1전도성필러를 형성하는 단계와;
    제1전도성필러를 제1수지층으로 봉지시키는 몰딩 단계와;
    제1전도성필러의 일면이 노출되도록 제1수지층을 그라인딩하는 단계와;
    제1전도성필러의 일면에서 제1수지층의 원하는 위치까지 재배선층을 형성하는 단계와;
    재배선층 위에 제2전도성필러를 도전 가능하게 적층 형성하는 단계와;
    제1수지층의 중앙영역을 벗어난 테두리 부분에 걸쳐 제2수지층을 몰딩하여 제2전도성필러를 봉지시키는 동시에 제1수지층의 중앙영역과 제2수지층 간에 캐비티가 형성되도록 한 단계와;
    제2전도성필러의 일면이 하부 볼패드로서 노출되도록 제2수지층을 그라인딩하는 단계와;
    제1전도성필러의 타면이 상부 볼패드로서 노출되도록 캐리어를 분리하는 단계;
    로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
  10. 삭제
  11. 청구항 9에 있어서,
    상기 제1수지층의 중앙영역을 벗어난 테두리 부분에 걸쳐 제2수지층을 몰딩할 때, 제1수지층의 중앙영역 중 일부 영역에 제2수지층을 더 몰딩하는 단계를 진행하여, 캐비티 외에 수동소자 삽입을 위한 보조캐비티가 형성되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
  12. 청구항 11에 있어서,
    상기 캐비티 및 보조캐비티가 형성된 후, 그 내표면에 전자파 차폐용 쉴드층을 형성하는 과정이 더 진행되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
  13. 청구항 9에 있어서,
    상기 인터포저 구비 단계는:
    회로기판의 제조 공정 중, 회로기판의 수지층 저면 중앙영역에 레이저 가공에 의하여 오목한 캐비티를 형성하거나, 또는 금형을 이용하여 캐비티를 오목하게 형성하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
  14. 청구항 9에 있어서,
    상기 인터포저를 하부 반도체 패키지 위에 적층 부착할 때, 상기 인터포저의 하부 볼패드에 솔더가 솔더링되어 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에 융착되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
  15. 청구항 9에 있어서,
    상기 인터포저를 하부 반도체 패키지 위에 적층 부착할 때, 상기 인터포저의 하부 볼패드에 솔더가 솔더링됨과 함께 상기 하부 반도체 패키지의 기판에 형성된 적층용 볼패드에도 솔더가 솔더링되어, 하부 볼패드 및 적층용 볼패드가 더블 솔더에 의하여 상호 융착되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
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