CN107068703B - 图像传感器 - Google Patents

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Abstract

一种图像传感器包括包含逻辑电路的下部基板和包含像素的上部基板。提供在上部基板上的晶体管具有相同导电类型。晶体管的每个包括：提供在上部基板中的源/漏区域；提供在上部基板上的上部栅电极；以及设置在上部基板和上部栅电极之间的硅氧化物层。硅氧化物层与上部基板和上部栅电极物理接触。

Description

图像传感器
技术领域
本公开涉及图像传感器，例如，涉及具有堆叠结构的图像传感器。
背景技术
图像传感器是将光学图像转换为电信号的半导体器件。图像传感器可以是电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器中的一种。CMOS图像传感器(CIS)可以包括多个二维布置的像素。像素的每个可以包括光电二极管(PD)。光电二极管可以将入射光转换为电信号。由于半导体器件已经被高度集成，所以日益需要高度集成的图像传感器。
发明内容
本发明构思的实施方式可以提供能够简化制造工艺的图像传感器。
本发明构思的实施方式还可以提供高度集成的图像传感器。
在一方面，一种图像传感器可以包括：下部基板，其包括逻辑电路；互连层，其被提供在下部基板上并且被电连接到逻辑电路；以及上部基板，其被提供在互连层上，上部基板具有像素。上部基板可以具有彼此相反的第一表面和第二表面，第一表面被如此配置使得光通过第一表面进入图像传感器。提供在上部基板上的所有晶体管是相同导电类型的晶体管。晶体管的每个可以包括提供在上部基板中的源/漏区域、提供在上部基板上的上部栅电极以及设置在上部基板和上部栅电极之间并且与上部基板和上部栅电极接触的硅氧化物层。
在一方面，一种图像传感器可以包括：下部基板；提供在下部基板中的源/漏部分；提供在下部基板上的下部栅电极；设置在下部基板和下部栅电极之间的硅氧化物图案；设置在硅氧化物图案和下部栅电极之间的硅氮化物图案；覆盖下部基板的互连层；提供在互连层上的上部基板，上部基板包括像素和提供在像素中的光电转换区域；提供在上部基板中的源/漏区域；设置在上部基板上的上部栅电极；以及设置在上部基板和上部栅电极之间并且与上部基板和上部栅电极接触的硅氧化物层。
在一方面，一种图像传感器可以包括：下部基板，其包括P型下部晶体管和N型下部晶体管；上部基板，其被堆叠在下部基板上，上部基板包括多个像素；以及互连层，其被提供在下部基板和上部基板之间。上部基板中包括的上部晶体管的每个可以是NMOS晶体管。上部晶体管的每个可以包括在上部基板中的源/漏区域、在上部基板的一个表面上的栅电极以及提供在栅电极和上部基板之间的硅氧化物层。硅氧化物层可以与栅电极和上部基板接触。
附图说明
考虑附图和伴随的详细描述，本发明构思的方面将变得更加明显。
图1是示出根据本发明构思的一些实施方式的图像传感器的示意框图。
图2是示出根据本发明构思的一些实施方式的图像传感器的像素的电路图。
图3A是示出根据本发明构思的一些实施方式的图像传感器的平面图。
图3B是图3A的区域‘I’的放大视图，以示出根据本发明构思的一些实施方式的图像传感器。
图3C是沿图3B的线II-III截取的示范性剖面图。
图4A是图3A的区域‘I’的放大视图，以示出根据本发明构思的一些实施方式的图像传感器。
图4B是沿图4A的线IV-V截取的示范性剖面图。
图5是示出根据本发明构思的一些实施方式的图像传感器的剖面图。
图6是示出根据本发明构思的一些实施方式的图像传感器的剖面图。
图7A到7I是沿图4A的线IV-V截取的剖面图，以示出根据本发明构思的一些实施方式的制造图像传感器的方法。
图8是示出根据本发明构思的一些实施方式的图像传感器的剖面图。
图9A到9E是示出根据本发明构思的一些实施方式的制造图像传感器的方法的剖面图。
图10是示出根据本发明构思的一些实施方式的图像传感器的剖面图。
具体实施方式
图1是示出根据本发明构思的一些实施方式的图像传感器的示意框图。
参考图1，图像传感器1可以包括下部基板100和堆叠在下部基板100上的上部基板300。互连层200可以被设置在下部基板100和上部基板300之间。
上部基板300可以包括像素传感器阵列10并且可以感测图像。像素传感器阵列10可以包括多个二维布置的像素PX并且可以将光信号转换为电信号。上部基板300可以包括上部晶体管Tx、Sx、Rx和Ax，其可以相应于图像感测晶体管。上部晶体管Tx、Sx、Rx和Ax可以具有相同导电类型。具有相同导电类型的晶体管可以有具有相同导电类型的沟道或者可以有具有相同导电类型的源极/漏极。例如，某些晶体管可以是相同导电类型的晶体管(例如所有都是NMOS，或者，所有都是PMOS)。在一些实施方式中，上部晶体管Tx、Sx、Rx和Ax可以是NMOS晶体管。在某些实施方式中，上部晶体管Tx、Sx、Rx和Ax可以是PMOS晶体管。在一些实施方式中，上部基板300可以不包括逻辑晶体管或CMOS晶体管。
下部基板100可以包括行译码器20、行驱动器30、列译码器40、时序发生器50、相关双采样器(CDS)60、模数转换器(ADC)70和输入/输出(I/O)缓冲器80。图1是示出下部基板100的逻辑电路(例如行译码器20、行驱动器30、列译码器40、时序发生器50、相关双采样器(CDS)60、模数转换器(ADC)70和I/O缓冲器80)的功能框图。然而，发明构思的实施方式不限于图1所示的下部基板100的逻辑电路的布置。
行驱动器30可以响应于行译码器20中译码的信号通过互连层200将用于驱动像素PX的多个驱动信号提供到上部基板300的像素传感器阵列10。驱动信号可以包括选择信号、复位信号和/或电荷传输(charge transfer)信号。当像素PX被布置为矩阵形式时，驱动信号可以被提供到矩阵的每行。时序发生器50可以将时序信号和控制信号提供到行译码器20和列译码器40。
相关双采样器60可以接收从像素传感器阵列10产生的电信号并且可以保持和采样接收到的电信号。相关双采样器60可以采样电信号的信号电平和具体噪声电平以输出与噪声电平和信号电平之间的差异相应的电平。例如，相关双采样器60可以输出对于其噪声被去除的信号。从上部基板300产生的电信号可以通过互连层200被提供到下部基板100的相关双采样器60。
模数转换器70可以将相应于从相关双采样器60输出的电平的模拟信号转换为数字信号。I/O缓冲器80可以锁存数字信号并且可以响应于在列译码器40中译码的信号将锁存的数字信号顺序输出到图像信号处理部分(未示出)。下部基板100可以包括用于实现功能的下部晶体管(未示出)，并且下部晶体管可以是逻辑晶体管。下部晶体管可以包括其导电类型彼此不同的晶体管。例如，下部晶体管可以包括CMOS晶体管。
图2是示出根据本发明构思的一些实施方式的图像传感器的像素的电路图。
参考图2，图像传感器1的像素PX的每个可以包括光电转换区域PD、传输晶体管Tx、源极跟随器晶体管Sx、复位晶体管Rx和选择晶体管Ax。传输晶体管Tx、源极跟随器晶体管Sx、复位晶体管Rx和选择晶体管Ax可以分别包括传输栅电极TG、源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG。光电转换区域PD可以是包括N型掺杂区域和P型掺杂区域的光电二极管。传输晶体管Tx的漏极可以是浮置扩散区域FD。浮置扩散区域FD也可以是复位晶体管Rx的源极。浮置扩散区域FD可以被电连接到源极跟随器晶体管Sx的源极跟随器栅电极SG。源极跟随器晶体管Sx可以被连接到选择晶体管Ax。复位晶体管Rx、源极跟随器晶体管Sx和选择晶体管Ax可以被相邻像素PX共用，因此图像传感器1的集成密度可以被提高。
操作图像传感器1的方法将在下文中被描述。首先，在暗状态下电源电压VDD可以被施加到复位晶体管Rx和源极跟随器晶体管Sx的漏极，从而放电电荷留在浮置扩散区域FD中。在此之后，复位晶体管Rx可以被关断并且光可以被入射到光电转换区域PD上以在光电转换区域PD中产生电子空穴对。空穴可以被移动到P型掺杂区域中，电子可以被移动到N型掺杂区域中并且在N型掺杂区域中被积累。传输晶体管Tx可以被导通，因此电荷(例如电子)可以被传输到浮置扩散区域FD中。被传输的电荷可以在浮置扩散区域FD中被积累。源极跟随器晶体管Sx的栅偏压可以与浮置扩散区域FD中积累的电荷的量成比例地被改变，从而导致源极跟随器晶体管Sx的源极的电势变化。此时，选择晶体管Ax可以被导通，因此由电荷产生的信号可以通过列线被感测。
图3A是示出根据本发明构思的一些实施方式的图像传感器的平面图。图3B是图3A的区域‘I’的放大视图，以示出根据本发明构思的一些实施方式的图像传感器。图3C是沿图3B的线II-III截取的剖面图。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图1、2和3A到3C，图像传感器1可以包括下部基板100、互连层200和上部基板300。下部基板100可以包括半导体基板或绝缘体上硅(SOI)基板。基板100可以是具有第一导电类型的基板。
下部基板100可以包括多个下部晶体管X1和X2。下部晶体管X1和X2可以是逻辑晶体管。如参考图1描述的，下部晶体管X1和X2可以执行行译码器20、行驱动器30、列译码器40、时序发生器50、相关双采样器60、模数转换器70和I/O缓冲器80的功能中的至少一种。
下部晶体管X1和X2可以包括其导电类型彼此不同的晶体管。例如，下部晶体管X1和X2可以包括CMOS晶体管。下部晶体管X1和X2可以包括第一导电类型的第一下部晶体管X1和第二导电类型的第二下部晶体管X2。例如，第一和第二晶体管X1和X2中的一个可以是N型晶体管(即N沟道晶体管)，并且第一和第二晶体管X1和X2中的另一个可以是P型晶体管(即P沟道晶体管)。第一下部晶体管X1可以包括第一下部栅电极G1和设置在下部基板100中的第一源/漏部分110。第一沟道区域111可以被限定在下部基板100中的第一源/漏部分110之间。第一下部栅电极G1可以被提供在下部基板100的第一沟道区域111上。第一下部栅电极G1和第一源/漏部分110可以包括第一导电类型的掺杂剂。掺杂阱区域115可以被提供在下部基板100中。掺杂阱区域115可以由其导电类型(例如第二导电类型)不同于下部基板100的导电类型的掺杂剂掺杂。第一下部晶体管X1的第一源/漏部分110可以被提供在掺杂阱区域115中。第二下部晶体管X2可以包括第二下部栅电极G2和设置在下部基板100中的第二源/漏部分120。第二沟道区域121可以被限定在下部基板100中的第二源/漏部分120之间。第二下部栅电极G2可以被提供在下部基板100的第二沟道区域121上。第二下部栅电极G2和第二源/漏部分120可以包括第二导电类型的掺杂剂。栅绝缘图案130可以分别被提供在第一下部栅电极G1和下部基板100之间以及在第二下部栅电极G2和下部基板100之间。栅绝缘图案130可以包括硅氧化物图案131和硅氮化物图案132。硅氮化物图案132可以被设置在硅氧化物图案131与第一下部栅电极G1和第二下部栅电极G2的每个之间。
第一下部栅电极G1和第二下部栅电极G2中的一个可以包括P型掺杂剂(例如硼(B))。在下文中，P型晶体管的第一下部晶体管X1将作为一示例被描述。然而，本发明构思的实施方式不限于此。当掺杂剂的原子尺寸小时，掺杂剂可以容易地迁移。例如，如果硅氮化物图案132被省略，在图像传感器1的操作中，第一下部栅电极G1中包括的硼(B)可以穿透硅氧化物图案131以迁移到第一沟道区域111中。根据本发明构思的一些实施方式，硅氮化物图案132可以减小或防止硼(B)的迁移，因此下部晶体管X1和X2的阈值电压可以不被减小(例如晶体管的阈值电压可以被保持在适当范围内或预定范围内)。在第一下部栅电极G1下方的栅绝缘图案130和在第二下部栅电极G2下方的栅绝缘图案130可以由相同工艺形成。因此，硅氮化物图案132也可以被布置在第二下部栅电极G2和下部基板100之间。
互连层200可以被设置在下部基板100上。互连层200可以包括至少一个绝缘图案201和导电图案202。导电图案202可以被连接到第一源/漏部分110和/或第二源/漏部分120。即使图中未示出，导电图案202的一个或一些也可以被连接到第一下部栅电极G1和/或第二下部栅电极G2。
上部基板300可以被设置在互连层200上。上部基板300可以包括半导体基板或绝缘体上硅(SOI)基板。上部基板300可以包括其导电类型(例如第一导电类型)与下部基板100的导电类型相同的掺杂剂。
上部基板300可以包括多个像素PX。像素PX的每个可以包括上部晶体管Tx、Sx、Rx和Ax。上部晶体管Tx、Sx、Rx和Ax的每个可以是图像感测晶体管。例如，上部晶体管Tx、Sx、Rx和Ax可以是参考图2描述的传输晶体管Tx、源极跟随器晶体管Sx、复位晶体管Rx和选择晶体管Ax。由于下部基板100包括逻辑晶体管，所以逻辑晶体管可以不被提供在上部基板300上。上部晶体管Tx、Sx、Rx和Ax可以具有相同导电类型。例如，上部晶体管Tx、Sx、Rx和Ax可以是第二导电类型的晶体管，并且第一导电类型的晶体管可以不被形成在上部基板300上。由于在某些实施方式中第一导电类型的晶体管不被形成在上部基板300上，所以形成上部晶体管Tx、Sx、Rx和Ax的工艺可以被简化。
如图3C所示，上部基板300可以具有彼此相反的第一表面300a和第二表面300b。上部基板300的第一表面300a可以是后表面，并且上部基板300的第二表面300b可以是前表面。例如，大部分器件和/或电路可以被形成在上部基板300的前表面300b上。
第一器件隔离图案310可以被提供在上部基板300中。第一器件隔离图案310可以是深沟槽隔离图案。例如，第一器件隔离图案310可以包括绝缘材料并且可以被提供在从上部基板300的第二表面300b被凹进的沟槽311中。第一器件隔离图案310可以包括其折射率低于上部基板300的折射率的材料。例如，第一器件隔离图案310可以包括绝缘体图案。例如，器件隔离图案310可以包括硅氧化物、硅氮化物或硅氮氧化物的至少一种。第一器件隔离图案310可以穿透上部基板300。通过第一器件隔离图案310可以改善或防止像素PX之间的串扰。
掺杂隔离层315可以被提供在第一器件隔离图案310的侧壁上。掺杂隔离层315可以包括第一导电类型的掺杂剂。例如，掺杂隔离层315可以包括P型掺杂剂。然而，本发明构思的实施方式不限于此。在某些实施方式中，掺杂隔离层315可以被省略。
第二器件隔离图案320可以被提供在上部基板300中并且可以邻近于上部基板300的第二表面300b。如图3B所示，关于平面图，第二器件隔离图案320可以与第一器件隔离图案310交叠。第二器件隔离图案320可以被连接到第一器件隔离图案310。第二器件隔离图案320可以是浅沟槽隔离图案，第二器件隔离图案320的深度可以比第一器件隔离图案310的深度更浅。第二器件隔离图案320可以包括与第一器件隔离图案310相同的材料。然而，本发明构思的实施方式不限于此。第二器件隔离图案320可以沿上部基板300的第二表面300b横向延伸。第二器件隔离图案320的侧壁可以从第一器件隔离图案310的侧壁横向偏移。例如，在平面图中第二器件隔离图案320可以比第一器件隔离图案310更宽。第二器件隔离图案320的顶表面320a可以与上部基板300的第一表面300a间隔开。第二器件隔离图案320的顶表面320a与上部基板300的第二表面300b之间的距离可以小于第一器件隔离图案310的顶表面310a与上部基板300的第二表面300b之间的距离。例如，第一器件隔离图案310和第二器件隔离图案320之间的界面表面比靠近上部基板300的第一表面300a可以更靠近第二表面300b。如图3B所示，第二器件隔离图案320可以限定有源区域。传输晶体管Tx、源极跟随器晶体管Sx、复位晶体管Rx和选择晶体管Ax可以被形成在有源区域的每个上。如图3C所示，有源区域的每个可以包括浮置扩散区域FD和源/漏区域SDR。浮置扩散区域FD和源/漏区域SDR可以被设置在上部基板300中并且可以邻近于上部基板300的第二表面300b。浮置扩散区域FD和源/漏区域SDR可以由第二导电类型的掺杂剂掺杂。在一些实施方式中，浮置扩散区域FD和源/漏区域SDR可以由N型掺杂剂掺杂。
光电转换区域PD可以被提供在像素PX的每个的上部基板300中。光电转换区域PD可以起参考图2描述的光电转换区域PD的功能和作用。光电转换区域PD可以包括由第一导电类型的掺杂剂掺杂的第一掺杂区域PD1和由第二导电类型的掺杂剂掺杂的第二掺杂区域PD2。
传输栅电极TG可以被设置在每个像素PX的上部基板300上。源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG可以被设置在每个像素PX的上部基板300上的传输栅电极TG的一侧处。例如，如图3C所示，像素的源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG可以被设置在传输栅电极TG的一侧处，并且像素的光电转换区域PD可以被设置在传输栅电极TG的另一侧处。传输栅电极TG、源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG可以被设置在上部基板300的第二表面300b上并且可以具有平坦型结构。例如，传输栅电极TG、源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG的每个在其整个宽度上可以具有相同厚度(例如在垂直方向上)并且在剖面图中可以具有矩形形状。传输栅电极TG、源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG的每个可以具有彼此相同的厚度(例如在垂直方向上)并且可以被设置在彼此相同的高度处。在一个实施方式中，栅极TG、SG、RG和AG的顶表面(例如邻近于上部基板300的表面)可以被设置在比上部基板300的第二表面300b更低的高度处并且可以基本平行于上部基板300的第二表面300b。例如，栅极TG、SG、RG和AG可以向下朝互连层200延伸。例如，如图3C所示，栅极TG、SG、RG和AG可以被嵌在互连层200中。栅极TG、SG、RG和AG可以包括多晶硅。栅极TG、SG、RG和AG可以包括掺杂剂。栅极TG、SG、RG和AG中包括的掺杂剂可以具有与源/漏区域SDR中包括的掺杂剂相同的导电类型。栅极TG、SG、RG和AG中包括的掺杂剂可以具有与第一下部栅电极G1和第二下部栅电极G2的一个(例如第二下部栅电极G2)中包括的掺杂剂相同的导电类型。栅极TG、SG、RG和AG中包括的掺杂剂的平均原子尺寸可以大于第一下部栅电极G1和第二下部栅电极G2的另一个(例如第一下部栅电极G1)的掺杂剂的平均原子尺寸。栅绝缘层GIL可以被设置在上部基板300与栅极TG、SG、RG和AG的每个之间。栅绝缘层GIL可以包括硅氧化物但是可以不包括氮。在本说明书中，当其被描述为“部件不包括某一元素/材料”时，所述部件基本不包括所述某一元素/材料。例如，“部件不包括某一元素/材料”可以意思是包括工艺的容许范围，并且可以意思是不执行故意将所述某一元素/材料提供到所述部件中的工艺。附加的硅氮化物层(未示出)可以或可以不被设置在上部基板300与栅电极TG、SG、RG和AG的每个之间。例如，栅绝缘层GIL可以与上部基板300以及栅电极TG、SG、RG和AG接触(例如物理接触)。当栅电极TG、SG、RG和AG的任一个包括具有优良迁移率的掺杂剂时，附加硅氮化物层可以被形成在上部基板300和所述栅电极TG、SG、RG和AG的任一个之间。在这种情况下，硅氮化物层(未示出)可以被设置在上部基板300与栅极TG、SG、RG和AG的每个之间。在一些实施方式中，栅电极TG、SG、RG和AG可以包括其迁移率相对低的掺杂剂。例如，栅电极TG、SG、RG和AG可以包括砷(As)或磷(P)(例如砷(As))，并且上部晶体管Tx、Sx、Rx和Ax可以是NMOS晶体管。在附加硅氮化物层不被形成在上部基板300与栅电极TG、SG、RG和AG之间的情况下，制造图像传感器1的工艺可以是简单的。然而，栅电极TG、SG、RG和AG中包括的掺杂剂可以不限于砷(As)或磷(P)。在某些实施方式中，栅电极TG、SG、RG和AG可以包括其迁移率低的P型掺杂剂。
缓冲层330、滤色器332和微透镜333可以被设置在上部基板300的第一表面300a上。网格图案331可以被提供在缓冲层330上。在某些实施方式中，网格图案331可以被省略。滤色器332和微透镜333可以被提供在各像素PX上。
在图像传感器1中，光可以入射到上部基板300的第一表面300a上。例如，光可以穿过第一表面300a，并且可以进入像素PX的光电转换区域PD中。互连层200可以被设置在上部基板300的第二表面300b上，从而图像传感器1的光电效率可以被提高。例如，因为形成有导电图案202的互连层200被设置在上部基板300的第二表面300b上并且因为光穿过第一表面300a进入光电转换区域PD，所以图像传感器1的光电效率可以被提高。例如，导电图案202可以不阻挡穿过第一表面300a并且进入光电转换区域PD中的光。导电图案202的一些可以被电连接到浮置扩散区域FD和源/漏区域SDR。即使图中未示出，另外的导电图案202可以被连接到栅电极TG、SG、RG和AG。
图4A是相应于图3A的‘I’的区域的放大视图，以示出根据本发明构思的一些实施方式的图像传感器2。图4B是沿图4A的线IV-V截取的剖面图。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图1、2、4A和4B，图像传感器2可以包括下部基板100、互连层200和上部基板300。下部基板100可以包括第一导电类型的掺杂剂。下部基板100可以包括第一导电类型的第一下部晶体管X1和第二导电类型的第二下部晶体管X2。栅绝缘图案130可以分别被提供在第一下部晶体管X1的第一下部栅电极G1和下部基板100之间以及在第二下部晶体管X2的第二下部栅电极G2和下部基板100之间。栅绝缘图案130可以包括硅氧化物图案131和硅氮化物图案132。互连层200可以被设置在下部基板100上从而被连接到第一晶体管X1和第二晶体管X2的源/漏部分110和120以及下部栅电极G1和G2。例如，互连层200的导电图案202可以被电联接到源/漏部分110和120和/或下部栅电极G1和G2。
上部基板300可以被设置在互连层200上。上部基板300可以包括其导电类型(例如第一导电类型)与下部基板100的导电类型相同的掺杂剂。上部基板300可以包括上部晶体管Tx和X。由于下部晶体管X1和X2可以起逻辑晶体管的功能，上部晶体管Tx和X可以包括传输晶体管Tx和感测晶体管X。例如，传感器2的传输晶体管Tx可以与参考图2和3A到3C描述的传输晶体管Tx相同，并且感测晶体管X可以相应于参考图2描述的源极跟随器晶体管Sx、复位晶体管Rx和选择晶体管Ax的任一个。相邻像素PX可以通过互连层200共用感测晶体管X。因此，图像传感器2的集成密度可以被改善。由于下部基板100包括逻辑晶体管，所以上部晶体管Tx和X可以不起逻辑晶体管的功能。例如，上部晶体管Tx和X可以起图像感测晶体管的功能。上部晶体管Tx和X可以具有相同导电类型。例如，上部晶体管Tx和X可以是第二导电类型的晶体管，并且第一导电类型的晶体管可以不被提供在上部基板300上。
第一器件隔离图案310、掺杂隔离层315、第二器件隔离图案320以及光电转换区域PD1和PD2可以被提供在像素PX的每个的上部基板300中。第一器件隔离图案310的顶表面310a的宽度W1可以小于第一器件隔离图案310的底表面的宽度W2。此时，第一器件隔离图案310的顶表面310a可以邻近于上部基板300的第一表面300a，并且第一器件隔离图案310的底表面可以邻近于第二器件隔离图案320。第一器件隔离图案310的宽度可以从第一器件隔离图案310的底表面向顶表面310a不断减小。例如，在剖面图中第一器件隔离图案310可以具有梯形形状。在一些实施方式中，在剖面图中第一器件隔离图案310可以具有等腰梯形形状。如图4A所示，关于平面图，第二器件隔离图案320可以与第一器件隔离图案310交叠。如图4B所示，第二器件隔离图案320的至少一部分可以被连接到第一器件隔离图案310。第二器件隔离图案320可以被提供在上部基板300中以限定在其中形成浮置扩散区域FD和源/漏区域SDR的有源区域。光电转换区域PD1和PD2可以起参考图2描述的光电转换区域PD的功能和作用。第一掺杂区域PD1可以是由第一导电类型的掺杂剂掺杂的区域。第二掺杂区域PD2可以是由第二导电类型的掺杂剂掺杂的区域。第一掺杂区域PD1和上部基板300的第二表面300b之间的距离可以小于第二掺杂区域PD2和上部基板300的第二表面300b之间的距离。例如，第一掺杂区域PD1可以比第二掺杂区域PD2更靠近互连层200。浮置扩散区域FD和源/漏区域SDR可以是由第二导电类型的掺杂剂掺杂的区域。浮置扩散区域FD和源/漏区域SDR可以被提供在第一掺杂区域PD1中，并且第二掺杂区域PD2可以被设置在第一掺杂区域PD1和上部基板300的第一表面300a之间。
传输栅电极TG和感测栅电极G可以被提供在像素PX的每个的上部基板300上。传输栅电极TG可以与以上描述的这些传输栅电极TG相同。感测栅电极G可以相应于参考图2和3A到3C描述的源极跟随器栅电极SG、复位栅电极RG和选择栅电极AG的任一个。相邻像素PX可以通过互连层200共用感测栅电极G。然而，本发明构思的实施方式不限于图4A和4B中示出的像素PX的感测栅电极G的数目和位置。例如，像素PX的感测栅电极G的数目和位置可以被不同地修改。例如，像素PX的每个可以具有类似于三晶体管结构、四晶体管结构或五晶体管结构的光电门结构。
栅绝缘层GIL可以被设置在上部基板300与栅电极TG和G的每个之间。栅绝缘层GIL可以包括硅氧化物但是可以不包括氮。附加硅氮化物层(未示出)可以不被设置在上部基板300与栅电极TG和G的每个之间。栅绝缘层GIL可以与上部基板300以及栅电极TG和G接触(例如物理接触)。
缓冲层330、网格图案331、滤色器332和微透镜333可以被设置在上部基板300的第一表面300a上。互连层200可以被电连接到栅极TG和G、浮置扩散区域FD和源/漏区域SDR。例如，互连层200的导电图案202可以被电联接到栅电极TG和G、浮置扩散区域FD和/或源/漏区域SDR。
图5是相应于沿图4A的线IV-V截取的视图的剖面图，以示出根据本发明构思的一些实施方式的图像传感器3。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图4A和5，图像传感器3可以包括下部基板100、互连层200和上部基板300。下部基板100和互连层200可以与参考图4A和4B描述的这些相同。例如，下部基板100可以是具有第一导电类型的基板。下部基板100的下部晶体管X1和X2可以包括第一导电类型的第一下部晶体管X1和第二导电类型的第二下部晶体管X2。栅绝缘图案130可以包括硅氧化物图案131和硅氮化物图案132。
上部基板300可以是具有第一导电类型的基板。上部基板300的上部晶体管Tx和X可以包括传输晶体管Tx和感测晶体管X。逻辑晶体管可以不被提供在上部基板300上。上部晶体管Tx和X可以是第二导电类型的晶体管，并且第一导电类型的晶体管可以不被提供在上部基板300上。
上部基板300可以包括第一器件隔离图案310、掺杂隔离层315、第二器件隔离图案320、光电转换区域PD1和PD2、浮置扩散区域FD、源/漏区域SDR、传输栅电极TG和感测栅电极G。传输栅电极TG的顶表面TGa(例如邻近于上部基板300的表面)可以被设置在上部基板300中。例如，传输栅电极TG的顶表面TGa可以被设置在包括第一掺杂区域PD1和第二掺杂区域PD2的光电转换区域的第一掺杂区域PD1中。传输栅电极TG可以包括延伸到上部基板300中的第一部分TG1以及设置在上部基板300的第二表面300b上的第二部分TG2。第二部分TG2可以由互连层200覆盖或者可以被嵌到互连层200中。第二部分TG2可以被连接到第一部分TG1。感测栅电极G可以具有设置在上部基板300的第二表面300b上的平坦型结构。例如，感测栅电极G在其整个宽度上可以具有基本相同的厚度，并且在剖面图中可以具有矩形形状。例如，感测栅电极G的顶表面(例如邻近于上部基板300的表面)可以被设置在比上部基板300的第二表面300b更低的高度处并且可以基本平行于上部基板300的第二表面300b。
栅绝缘层GIL可以被设置在上部基板300与栅极TG和G的每个之间。在上部基板300和传输栅电极TG之间的栅绝缘层GIL可以沿传输栅电极TG的第一部分TG1的表面从第二表面300b延伸到上部基板300中。栅绝缘层GIL可以被设置在上部基板300与传输栅电极TG的第二部分TG2之间以及在上部基板300与感测栅电极G之间。栅绝缘层GIL可以包括硅氧化物但是可以不包括氮。附加硅氮化物层(未示出)可以不被设置在上部基板300与栅电极TG和G的每个之间。例如，形成栅绝缘层GIL的硅氧化物层的每个可以与上部基板300以及栅电极TG和G接触。
图6是相应于沿图4A的线IV-V截取的视图的剖面图，以示出根据本发明构思的一些实施方式的图像传感器4。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图4A和6，图像传感器4可以包括下部基板100、互连层200和上部基板300。下部基板100可以包括第一导电类型的掺杂剂。下部基板100可以包括下部晶体管X1和X2。
上部基板300可以被设置在互连层200上。上部基板300可以包括其导电类型(例如第二导电类型)不同于下部基板100的导电类型的掺杂剂。上部基板300的上部晶体管Tx和X可以具有相同导电类型。例如，上部晶体管Tx和X可以是第二导电类型的晶体管，并且第一导电类型的晶体管可以不被提供在上部基板300上。传输栅电极TG和感测栅电极G可以被提供在像素PX的每个的上部基板300上。传输栅电极TG和感测栅电极G可以与以上描述的这些相同。上部基板300可以包括第一器件隔离图案310、掺杂隔离层315和第二器件隔离图案320。
阱区域340可以被提供在上部基板300中。阱区域340可以包括其导电类型(例如第一导电类型)不同于上部基板300的导电类型的掺杂剂。光电转换区域PD1和PD2和浮置扩散区域FD，以及源/漏区域SDR可以被提供在阱区域340中。浮置扩散区域FD和源/漏区域SDR可以被提供在第一掺杂区域PD1中，并且第二掺杂区域PD2可以被设置在第一掺杂区域PD1和上部基板300的第一表面300a之间。光电转换区域PD1和PD2、浮置扩散区域FD以及源/漏区域SDR可以包括与参考图4A和4B描述的相同的导电类型的掺杂剂。例如，第一掺杂区域PD1可以是由第一导电类型的掺杂剂掺杂的区域。第二掺杂区域PD2、浮置扩散区域FD和源/漏区域SDR可以是由第二导电类型的掺杂剂掺杂的区域。
栅绝缘层GIL可以被设置在上部基板300与栅电极TG和G的每个之间。栅绝缘层GIL可以包括硅氧化物但是可以不包括氮。栅绝缘层GIL可以与上部基板300以及栅电极TG和G接触(例如物理接触)。
图7A到7I是沿图4A的线IV-V截取的剖面图，以示出根据本发明构思的一些实施方式的制造图像传感器的方法。在下文中，为了解释的容易和方便，对于与以上提到的相同的技术特征的描述将被省略或被简要提及。在图7A到7I中，术语“顶表面”和“底表面”可以基于图4B被描述而不考虑取向。在以下描述中的一些取向可以不同于图4B中的取向。然而，描述将参考相应的图在上下文中被合理地理解。
参考图7A，下部互连层210可以被形成在下部基板100上。下部基板100可以与参考图4A和4B描述的下部基板100相同。基板100可以是具有第一导电类型的基板。第二导电类型的掺杂剂可以被注入到下部基板100中以形成掺杂阱区域115。氧化物层(未示出)可以通过氧化工艺在下部基板100的顶表面上被生长。氧化物层可以包括硅氧化物。使用氮的离子注入工艺和热处理工艺可以在氧化物层上被执行。注入到氧化物层中的氮可以通过热处理工艺退火，因此氮化物层(未示出)可以被形成在氧化物层上。硅氧化物图案131和硅氮化物图案132可以通过图案化该氮化物层和氧化物层被形成。硅氧化物图案131和硅氮化物图案132可以构成栅绝缘图案130。第一下部栅电极G1、第一源/漏部分110、第二下部栅电极G2和第二源/漏部分120可以分别被形成以制造第一下部晶体管X1和第二下部晶体管X2。例如，第一下部晶体管X1可以是P型晶体管(即P沟道晶体管)并且第二下部晶体管X2可以是N型晶体管(即N沟道晶体管)。然而，本发明构思的实施方式不限于此。第一下部栅电极G1可以包括具有与第一源/漏部分110相同导电类型的掺杂剂，并且第二下部栅电极G2可以包括具有与第二源/漏部分120相同导电类型的掺杂剂。例如，第一下部栅电极G1可以包括硼(B)并且第二下部栅电极G2可以包括砷(As)或磷(P)。
下部互连层210可以被形成在下部基板100上并且可以覆盖第一下部栅电极G1和第二下部栅电极G2。下部互连层210可以包括至少一个绝缘图案201和导电图案202。至少一些导电图案202可以被连接到第一下部栅电极G1、第一源/漏部分110、第二下部栅电极G2和第二源/漏部分120。至少一个第一垫211可以被形成在下部互连层210的顶表面上。
参考图7B，第一导电类型的上部基板300可以被提供。上部基板300可以具有彼此相反的第一表面300a和第二表面300b。多个掺杂剂注入工艺可以被提供到上部基板300上以形成光电转换区域PD1和PD2。光电转换区域PD1和PD2可以包括第一掺杂区域PD1和第二掺杂区域PD2。第一掺杂区域PD1与上部基板300的第二表面300b之间的距离可以小于第二掺杂区域PD2与上部基板300的第二表面300b之间的距离。例如，第二掺杂区域PD2可以被形成在第一掺杂区域PD1下方。第一掩模图案410可以被形成在上部基板300的第二表面300b上。第一掩模图案410可以暴露上部基板300的第二表面300b的一部分。第一沟槽321可以通过使用第一掩模图案410作为蚀刻掩模的蚀刻工艺被形成在上部基板300中。
参考图7C，第二沟槽311可以被形成在上部基板300中。例如，第二掩模图案420可以被形成在上部基板300的第二表面300b上以暴露第一沟槽321的底表面的一部分。上部基板300可以使用第二掩模图案420作为蚀刻掩模被蚀刻。第二沟槽311可以通过使用第二掩模图案420作为蚀刻掩模的蚀刻工艺被形成在上部基板300中。第二沟槽311的深度可以比第一沟槽321的深度更深。关于平面图，第二沟槽311可以与第一沟槽321交叠。第二沟槽311的宽度朝上部基板300的第一表面300a可以不断减小。掺杂剂可以通过第二沟槽311被注入到上部基板300中以形成沿第二沟槽311的内表面延伸的掺杂隔离层315。掺杂隔离层315可以包括第一导电类型的掺杂剂。第一掩模图案410和第二掩模图案420可以被去除。在一些实施方式中，第一沟槽321和第二沟槽311的形成顺序可以不限于此，而是可以被不同地修改。例如，第一沟槽321可以在第二沟槽311的形成之后被形成。
参考图7D，器件隔离图案310和320可以被形成在沟槽321和311中，并且绝缘层GILa和栅层Ga可以被形成在上部基板300上。在一些实施方式中，绝缘材料可以被提供到第一沟槽321和第二沟槽311中以形成第一器件隔离图案310和第二器件隔离图案320。第一器件隔离图案310可以包括与第二器件隔离图案320相同的材料。第一器件隔离图案310的顶表面310a的宽度W1可以小于第一器件隔离图案310的底表面的宽度W2。第一器件隔离图案310的顶表面310a可以邻近于上部基板300的第一表面300a。像素PX可以由第一器件隔离图案310限定。
绝缘层GILa可以被形成在上部基板300的第二表面300b上。例如，绝缘层GILa可以包括硅氧化物层。氮离子注入工艺和热处理工艺(例如退火工艺)可以不被执行，因此绝缘层GILa可以不包括硅氮化物。绝缘层GILa可以同时被形成在像素PX上。栅层Ga可以被形成在绝缘层GILa上。栅层Ga可以包括多晶硅。
参考图7E，栅绝缘层GIL、栅电极TG和G、浮置扩散区域FD和源/漏区域SDR可以被形成在上部基板300中。例如，栅层Ga和绝缘层GILa可以被图案化以形成栅绝缘层GIL以及栅电极TG和G。
覆盖第二器件隔离图案320的掩模层430可以被形成在上部基板300的第二表面300b上。第二导电类型的掺杂剂可以被注入到上部基板300的被掩模层430暴露的第二表面300b中，从而形成浮置扩散区域FD和源/漏区域SDR。第二导电类型的掺杂剂也可以被注入到栅电极TG和G中。因此，形成在上部基板300上的栅电极TG和G以及源/漏区域SDR可以包括第二导电类型的掺杂剂。第一导电类型的源/漏区域可以不被形成在上部基板300中，因此制造图像传感器2的工艺可以被简化。例如，该实施方式可以省略形成覆盖第二导电类型的源/漏区域SDR的掩模(未示出)的工艺以及注入第一导电类型的掺杂剂的工艺。用于源/漏区域SDR的形成的掺杂剂注入工艺可以使用具有相对低迁移率的掺杂剂，例如砷(As)或磷(P)。因此，该实施方式可以省略形成硅氮化物层(未示出)的工艺，硅氮化物层可以被形成用于最小化或防止掺杂剂的迁移。因此，制造图像传感器2的工艺可以被简化。掩模层430可以被去除。
参考图7F，上部互连层220可以被形成在上部基板300的第二表面300b上以覆盖栅电极TG和G。上部互连层220可以包括至少一个绝缘图案201和导电图案202。导电图案202的一些可以分别被电连接到浮置扩散区域FD、源/漏区域SDR以及栅电极TG和G。至少一个第二垫221可以被形成在上部互连层220的表面上。
参考图7G，上部基板300可以被堆叠在下部基板100上。例如，图7A的下部基板100和下部互连层210可以被提供。上部基板300可以如以上参考图7B到7F描述地被制造。上部基板300可以被翻转使得上部基板300的第一表面300a面向上。上部互连层220的第二垫221可以被连接到下部互连层210的第一垫211，从而上部互连层220可以被电连接到下部互连层210。互连层200可以包括下部互连层210和上部互连层220并且可以被设置在下部基板100和上部基板300之间。上部基板300可以通过互连层200被电连接到下部基板100。
参考图7H，化学机械抛光(CMP)工艺或研磨工艺可以在上部基板300的第一表面300a上被执行，因此上部基板300的一部分可以被去除。例如，如图7H示出的从第一表面300a的虚线部分可以通过CMP工艺被去除。上部基板300的去除可以被执行直到第一器件隔离图案310顶表面310a被暴露(或者到第一器件隔离图案310顶表面310a被暴露之后为止)。
参考图7I，缓冲层330、网格图案331、滤色器332和微透镜333可以被形成在被抛光或被研磨的上部基板300的第一表面300a上。图4A和4B的图像传感器2可以通过以上描述的制造工艺被制造。制造工艺可以被应用于制造以上描述的实施方式的其他图像传感器(例如图像传感器3和/或4)。
图8是相应于沿图4A的线IV-V截取的视图的剖面图，以示出根据本发明构思的一些实施方式的图像传感器5。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图1、2、4A和8，图像传感器5可以包括下部基板100、互连层200和上部基板300。下部基板100、互连层200和上部基板300可以与参考图1、2、4A和4B描述的那些相同。图像传感器5可以使用与参考图7A到7I描述的相同的方法被制造。第一器件隔离图案310的顶表面310a的宽度W1可以小于第一器件隔离图案310的底表面的宽度W2。然而，抛光或研磨图7G的上部基板300的工艺可以被执行直到第一器件隔离图案310的顶表面310a不被暴露。因此，第一器件隔离图案310的顶表面310a可以与上部基板300的第一表面300a间隔开。
图9A到9E是相应于沿图4A的线IV-V截取的视图的剖面图，以示出根据本发明构思的一些实施方式的制造图像传感器的方法。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图9A，第二器件隔离图案320、光电转换区域PD1和PD2、浮置扩散区域FD以及源/漏区域SDR可以被形成在上部基板300中。栅绝缘层GIL、栅电极TG和G以及上部互连层220可以被形成在上部基板300的第二表面300b上。第二器件隔离图案320、光电转换区域PD1和PD2、浮置扩散区域FD、源/漏区域SDR、栅绝缘层GIL、栅电极TG和G以及上部互连层220可以通过与参考图7B到7F描述的相同的工艺被形成。然而，参考图7B和7C描述的第一器件隔离图案310可以不被形成。
参考图9B，上部基板300可以以上部互连层220面向下部基板100的这样的方式被提供在下部基板100上。在这里，下部基板100和下部互连层210可以通过参考图7A描述的方法被制造。上部基板300和上部互连层220可以如参考图9A描述地被制造。上部互连层220的第二垫221可以被连接到下部互连层210的第一垫211，因此上部互连层220可以被连接到下部互连层210。例如，下部互连层210和上部互连层220的导电图案202可以被彼此电联接。下部互连层210和上部互连层220可以构成互连层200，互连层200可以被提供在下部基板100和上部基板300之间。
参考图9C，CMP工艺或研磨工艺可以在上部基板300的第一表面300a上被执行，从而上部基板300的一部分可以被去除。例如，如图9C示出的从第一表面300a的虚线部分可以通过CMP工艺去除。
参考图9D，第一器件隔离图案310可以被形成在上部基板300中以限定像素PX。例如，第二掩模图案421可以被形成在上部基板300的第一表面300a上以暴露上部基板300的第一表面300a的一部分。上部基板300可以使用第二掩模图案421作为蚀刻掩模被蚀刻以在上部基板300中形成第二沟槽311。此时，第二器件隔离图案320可以起蚀刻停止层的作用，因此第二沟槽311可以暴露第二器件隔离图案320。第二沟槽311的宽度可以朝上部基板300的第二表面300b不断减小。在某些实施方式中，与图9D不同地，第二沟槽311还可以延伸到第二器件隔离图案320中。第一器件隔离图案310可以通过将绝缘材料提供到第二沟槽311中被形成。第一器件隔离图案310的顶表面310a的宽度W3可以大于第一器件隔离图案310的底表面310b的宽度W4。与图7C不同地，掺杂隔离层315可以不被形成。此后，第二掩模图案421可以被去除。
参考图9E，缓冲层330、网格图案331、滤色器332和微透镜333可以被形成在上部基板300的第一表面300a上。图像传感器6可以由以上描述的制造工艺被制造。
图10是相应于沿图4A的线IV-V截取的视图的剖面图，以示出根据本发明构思的一些实施方式的图像传感器7。在下文中，为了解释的容易和方便，对于与以上提到的相同的元件的描述将被省略或被简要提及。
参考图1、2、4A和10，图像传感器7可以包括下部基板100、互连层200和上部基板300。下部基板100、互连层200和上部基板300可以与参考图1、4A和4B描述的这些相同。图像传感器7可以使用与参考图9A到9E描述的相同的方法被制造。例如，第一器件隔离图案310可以使用参考图9D描述的工艺被形成。第一器件隔离图案310的顶表面310a的宽度W3可以大于第一器件隔离图案310的底表面310b的宽度W4。然而，第一器件隔离图案310的底表面310b可以与第二器件隔离图案320间隔开。
根据本发明构思的实施方式的图像传感器可以包括下部基板和堆叠在下部基板上的上部基板。下部基板可以包括逻辑晶体管。逻辑区域可以不被设置在上部基板中，因此图像传感器的尺寸(例如平面面积)可以被减小或最小化。上部基板的上部晶体管可以具有第二导电类型。例如，第一导电类型的晶体管可以不被提供到上部基板。因此，制造图像传感器的工艺可以被简化。上部晶体管的栅绝缘层可以不包括氮。例如，形成附加氮化物层的工艺或氮注入工艺能被省略以简化制造图像传感器的工艺。
尽管本发明构思已经参考示例实施方式被描述，但是对本领域技术人员来说将是明显地，可以进行各种改变和变型而不背离本发明构思的精神和范围。因此，应当理解，以上实施方式不是限制，而是说明性的。因此，本发明构思的范围应当由所附权利要求及其等价物的最广泛容许的解释确定，而不应由前述描述约束或限制。
本发明要求享有2016年1月12日在韩国知识产权局提交的韩国专利申请第10-2016-0003639号的优先权，其公开通过引用全文合并于此。

Claims (24)

1.一种图像传感器，包括：
包括逻辑电路的下部基板；
提供在所述下部基板上的互连层，所述互连层被电连接到所述逻辑电路；
提供在所述互连层上的上部基板，所述上部基板具有多个像素和提供在每个所述像素中的光电转换区域；
第一器件隔离图案，提供在所述上部基板中并限定所述多个像素；以及
第二器件隔离图案，提供在所述上部基板中，
其中所述上部基板具有彼此相反的第一表面和第二表面，所述第一表面被如此配置使得光穿过所述第一表面到所述图像传感器中，其中提供在所述上部基板上的所有晶体管是相同导电类型的晶体管，
其中所述晶体管的每个包括：
提供在所述上部基板中的源/漏区域；
提供在所述上部基板上的上部栅电极；以及
设置在所述上部基板和所述上部栅电极之间的硅氧化物层，所述硅氧化物层与所述上部基板和所述上部栅电极接触，
其中所述第二器件隔离图案限定在其中形成所述源/漏区域的有源区域，
其中所述第二器件隔离图案包括在平面图中与所述第一器件隔离图案重叠的第一部分，
其中所述第二器件隔离图案还包括在平面图中设置在两个晶体管之间的第二部分，所述两个晶体管设置在所述多个像素中的一个像素中，
其中所述第二器件隔离图案的所述第一部分和所述第二部分在关于所述上部基板的所述第一表面和所述第二表面的垂直方向上的深度是相同的，
其中所述光电转换区域在所述垂直方向上与所述两个晶体管和所述第二部分重叠，以及
其中所述第二器件隔离图案的所述第一部分和所述第二部分包括相同的材料。
2.如权利要求1所述的图像传感器，其中所述硅氧化物层不包括氮。
3.如权利要求1所述的图像传感器，其中所述源/漏区域包括N型掺杂剂。
4.如权利要求1所述的图像传感器，其中所述下部基板包括：
提供在所述下部基板中的源/漏部分；
关于平面图提供在所述源/漏部分之间的沟道区域上的下部栅电极；
设置在所述下部基板和所述下部栅电极之间的硅氧化物图案；以及
提供在所述硅氧化物图案和所述下部栅电极之间的硅氮化物图案。
5.如权利要求4所述的图像传感器，其中所述上部栅电极中包括的掺杂剂的导电类型与所述下部栅电极中包括的掺杂剂的导电类型相同，以及
其中硅氮化物层不被提供在所述上部基板和所述上部栅电极之间。
6.如权利要求1所述的图像传感器，其中所述晶体管的所述上部栅电极包括传输栅电极、源极跟随器栅电极、选择栅电极和复位栅电极。
7.如权利要求6所述的图像传感器，其中所述传输栅电极包括：
延伸到所述上部基板中的第一部分；以及
设置在所述上部基板的所述第二表面上并且被连接到所述传输栅电极的所述第一部分的第二部分。
8.如权利要求7所述的图像传感器，其中所述源极跟随器栅电极、所述选择栅电极和所述复位栅电极被设置在所述上部基板的所述第二表面上并且平行于所述第二表面。
9.如权利要求1所述的图像传感器，其中所述第二器件隔离图案被提供在所述第一器件隔离图案与所述上部基板的所述第二表面之间，其中所述第二器件隔离图案的侧壁从所述第一器件隔离图案的侧壁横向偏移。
10.如权利要求1所述的图像传感器，其中所述第一器件隔离图案具有邻近于所述上部基板的所述第一表面的顶表面和邻近于所述上部基板的所述第二表面的底表面，以及
其中所述第一器件隔离图案的所述顶表面的宽度小于所述第一器件隔离图案的所述底表面的宽度。
11.如权利要求10所述的图像传感器，还包括：
提供在所述第一器件隔离图案的侧壁上的掺杂隔离层。
12.如权利要求1所述的图像传感器，还包括：
设置在所述像素的每个的所述上部基板中的浮置扩散区域，所述浮置扩散区域邻近于所述上部基板的所述第二表面设置；
设置在所述上部基板的所述第一表面上的滤色器；以及
设置在所述滤色器上的微透镜。
13.如权利要求1所述的图像传感器，其中所述上部栅电极包括掺杂剂，并且其中所述掺杂剂包括砷（As）但是不包括硼（B）。
14.一种图像传感器，包括：
下部基板；
提供在所述下部基板中的源/漏部分；
提供在所述下部基板上的下部栅电极；
设置在所述下部基板和所述下部栅电极之间的硅氧化物图案；
设置在所述硅氧化物图案和所述下部栅电极之间的硅氮化物图案；
覆盖所述下部基板的互连层；
提供在所述互连层上的上部基板，所述上部基板包括多个像素和提供在每个所述像素中的光电转换区域；
提供在所述上部基板中的源/漏区域；
提供在所述上部基板上的上部栅电极；
设置在所述上部基板和所述上部栅电极之间的硅氧化物层，所述硅氧化物层与所述上部基板和所述上部栅电极接触；
第一器件隔离图案，提供在所述上部基板中并限定所述多个像素；以及
第二器件隔离图案，提供在所述上部基板中并限定在其中形成所述源/漏区域的有源区域，
其中所述上部基板具有彼此相反的第一表面和第二表面，所述第一表面被如此配置使得光穿过所述第一表面到所述图像传感器中，
其中所述第二器件隔离图案包括在平面图中与所述第一器件隔离图案重叠的第一部分，
其中所述第二器件隔离图案还包括在平面图中设置在两个晶体管之间的第二部分，所述两个晶体管设置在所述多个像素中的一个像素中，
其中所述第二器件隔离图案的所述第一部分和所述第二部分在关于所述上部基板的所述第一表面和所述第二表面的垂直方向上的深度是相同的，
其中所述光电转换区域在所述垂直方向上与所述两个晶体管和所述第二部分重叠，以及
其中所述第二器件隔离图案的所述第一部分和所述第二部分包括相同的材料。
15.如权利要求14所述的图像传感器，其中所述源/漏区域具有彼此相同的导电类型。
16.如权利要求14所述的图像传感器，其中所述上部栅电极中包括的掺杂剂的导电类型与所述下部栅电极中包括的掺杂剂的导电类型相同，以及
其中硅氮化物层不被提供在所述上部基板和所述上部栅电极之间。
17.如权利要求14所述的图像传感器，其中所述源/漏部分包括N型源/漏部分和P型源/漏部分，
其中所述下部栅电极包括提供在所述N型源/漏部分之间的第一沟道区域上的第一栅电极和提供在所述P型源/漏部分之间的第二沟道区域上的第二栅电极。
18.如权利要求14所述的图像传感器，其中所述上部栅电极中包括的掺杂剂的原子尺寸大于所述下部栅电极中包括的掺杂剂的原子尺寸。
19.如权利要求14所述的图像传感器，其中所述硅氧化物层不包括氮。
20.一种图像传感器，包括：
包括P型下部晶体管和N型下部晶体管的下部基板；
堆叠在所述下部基板上的上部基板，所述上部基板包括多个像素和提供在每个所述像素中的光电转换区域；
第一器件隔离图案，提供在所述上部基板中并限定所述多个像素；以及
第二器件隔离图案，提供在所述上部基板中；以及
提供在所述下部基板和所述上部基板之间的互连层，
其中所述上部基板中包括的上部晶体管的每个是NMOS晶体管，
其中所述上部基板具有彼此相反的第一表面和第二表面，所述第一表面被如此配置使得光穿过所述第一表面到所述图像传感器中，
其中所述上部晶体管的每个包括：在所述上部基板中的源/漏区域；在所述上部基板的所述第二表面上的栅电极；以及提供在所述栅电极和所述上部基板之间的硅氧化物层，以及
其中所述硅氧化物层与所述栅电极和所述上部基板接触，
其中所述第二器件隔离图案限定在其中形成所述源/漏区域的有源区域，
其中所述第二器件隔离图案包括在平面图中与所述第一器件隔离图案重叠的第一部分，
其中所述第二器件隔离图案还包括在平面图中设置在两个上部晶体管之间的第二部分，所述两个上部晶体管设置在所述多个像素中的一个像素中，
其中所述第二器件隔离图案的所述第一部分和所述第二部分在关于所述上部基板的所述第一表面和所述第二表面的垂直方向上的深度是相同的，
其中所述光电转换区域在所述垂直方向上与所述两个上部晶体管和所述第二部分重叠，以及
其中所述第二器件隔离图案的所述第一部分和所述第二部分包括相同的材料。
21.如权利要求20所述的图像传感器，其中所述硅氧化物层不包括氮。
22.如权利要求20所述的图像传感器，其中所述上部晶体管包括传输晶体管、源极跟随器晶体管、选择晶体管和复位晶体管。
23.如权利要求20所述的图像传感器，其中所述上部基板是N型基板，
其中所述上部基板包括由P型掺杂剂掺杂的阱区域，以及
其中所述上部晶体管被提供在所述阱区域上。
24.如权利要求20所述的图像传感器，其中所述上部基板不包括PMOS晶体管。
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