KR101377063B1 - 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로 - Google Patents

기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로 Download PDF

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엄재원
사승훈
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Abstract

본 발명은, 기판 적층형 이미지 센서에서 센싱동작에 따른 전하를 전달하는 트랜지스터 간의 갭에 의해 노이즈가 발생되는 것을 방지하고, 포토다이오드의 리셋 트랜지스터를 생략할 수 있도록 한 기술에 관한 것이다.
이를 위해 본 발명은 광 센싱동작에 따른 전하를 출력하는 포토다이오드; 및 상기 포토다이오드를 리셋시키는 리셋 노드에 리셋용 전압을 공급하는 리셋 전원노드; 가 구비된 반도체 칩을 포함하고, 상기 반도체 칩은 다른 반도체 칩과 적층된 구조를 갖는 것을 특징으로 한다.

Description

기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로{PIXEL CIRCUIT FOR GLOBAL SHUTTER OF SUBSTRATE STACKED TYPE IMAGE SENSOR}
본 발명은 기판 적층형 이미지 센서의 글로벌 셔터에 관한 것으로, 특히 포토다이오드의 리셋 트랜지스터를 생략하고, 트랜지스터 간의 갭에 의해 노이즈가 발생되는 것을 방지하며, 기판 적층형의 3D 구조로 구현할 수 있도록 한 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로에 관한 것이다.
일반적으로, CIS(CMOS Image Sensor)가 적용되는 이미지 센서의 픽셀회로에는 롤링 셔터(rolling shutter) 동작과 글로벌 셔터(global shutter) 동작이 있다. 롤링 셔터 동작의 경우, 한 프레인 내의 각 행의 광소자(예: Photo Diode)들에 의해 광전 변환된 신호가 순차적으로 선택되는 한 행씩 부유확산(Floating Diffusion) 노드로 전달되어 해당 픽셀의 영상신호가 출력된다. 글로벌 셔터 동작의 경우, 한 프레임 내의 모든 광소자들에 의해 광전 변환된 전체 신호가 한번에 부유확산노드로 전달된 후 순차적으로 선택되는 행에서 해당 픽셀의 영상신호가 출력된다.
근래 들어, 이미지 센서의 집적도를 향상시키기 위한 일환으로써, 두 개의 반도체 칩과 해당 패드(노드)이 전기적으로 연결되도록 쌓아서 형성한 기판 적층형 이미지 센서가 개발되었다.
도 1은 종래기술에 의한 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로의 포토다이오드 및 트랜지스터들이 형성된 기판의 단면 구조를 나타낸 것으로, 포토다이오드(PD), 리셋 트랜지스터(Rx), 제1트랜스퍼 트랜지스터(Transfer Transistor)(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 포함한다.
포토다이오드(PD)의 광 센싱동작에 의해 생성되는 전하는 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 통해 부유확산 노드(FD)로 출력된다.
도 2는 상기 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 통해 전하(또는 전자)가 전달되는 것을 나타낸 것이다. 도 1 및 도 2를 참조하면, 상기 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2) 간에 갭(gap)(노이즈 발생 영역)이 존재한다. 도 2에서와 같이 상기 갭에서는 상기 전하의 흐름을 콘트롤할 수 없게 되는데, 이에 의해 전하의 전송효율이 저하된다. 그리고, 상기 갭에서 노이즈가 발생될 수 있다.
한편, 리셋 모드에서 리셋 트랜지스터(Rx)가 턴온되고, 이에 의해 상기 포토다이오드(PD)가 상기 리셋 트랜지스터(Rx)를 통해 전원단자(VDD)에 연결되어, 상기 전원노드 전압의 레벨로 리셋된다.
이와 같이 종래의 기판 적층형 이미지 센서를 사용한 글로벌 셔터 장치는, 포토다이오드를 리셋시키기 위해 별도의 리셋 트랜지스터를 사용하므로 그만큼 공간을 차지하게 되어 보다 작은 사이즈의 픽셀을 구현하는데 어려움이 있다.
또한, 제1트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제2트랜스퍼 트랜지스터 간에 갭이 존재하여 그 부분에서 전하의 흐름을 콘트롤할 수 없게 되고, 이에 의해 전하의 전송효율이 저하되는 문제점이 있으며, 그 갭에서 노이즈가 발생되는 문제점이 있다.
본 발명이 해결하고자 하는 제1과제는 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 포토다이오드의 리셋 트랜지스터를 생략할 수 있도록 하는데 있다.
본 발명이 해결하고자 하는 제2과제는 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 트랜지스터 간의 갭에 의해 노이즈가 발생되는 것을 방지하는데 있다.
본 발명이 해결하고자 하는 제3과제는 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 스몰 사이즈(Small Size)의 픽셀 구현을 위한 구조로 구현하는데 있다.
본 발명이 해결하고자 하는 제4과제는 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 스몰 사이즈(Small Size)의 픽셀 구현을 위한 구조로 구현하고, 포토다이오드로부터 넘쳐나는 전하가 인접된 픽셀로 흘러들어가는 것을 방지하는데 있다.
제1기술적 과제를 이루기 위한 본 발명의 실시예에 따른 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로는, 광 센싱동작에 따른 전하를 출력하는 포토다이오드; 및 리셋 전원노드로부터 리셋전원을 공급받아 상기 포토다이오드를 리셋시키는 리셋 노드;가 구비된 반도체 칩을 포함하고, 상기 반도체 칩은 다른 반도체 칩과 적층된 구조를 갖는 것을 특징으로 한다.
제2기술적 과제를 이루기 위한 본 발명의 실시예에 따른 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로는, 광 센싱동작에 따른 전하를 출력하는 포토다이오드; 제1트랜스퍼 트랜지스터; 메모리 트랜지스터; 및 제2트랜스퍼 트랜지스터;가 구비된 적어도 하나의 반도체 칩을 포함하고, 상기 반도체 칩은 다른 반도체 칩과 적층된 구조를 갖되, 상기 제1트랜스퍼 트랜지스터와 메모리 트랜지스터 간 및 상기 메모리 트랜지스터와 제2트랜스퍼 트랜지스터 간에 각각 갭이 생기지 않도록 상기 제1트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제2트랜스퍼 트랜지스터를 형성한 것을 특징으로 한다.
제3기술적 과제를 이루기 위한 본 발명의 실시예에 따른 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로는, 광 센싱동작에 따른 전하를 출력하는 포토다이오드, 상기 포토다이오드를 리셋시키기 위한 리셋노드 및 부유확산노드가 형성된 제1기판 및 제1트랜스퍼 트랜지스터, 제2트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제1메탈 레이어가 형성된 제1층간절연막을 포함하는 제1반도체 칩; 및 제2기판 및 리셋 트랜지스터, 드라이브 트랜지스터, 셀렉티브 트랜지스터 및 제2메탈 레이어를 구비하여 상기 포토다이오드를 통해 센싱된 광에 상응되는 출력전압을 출력하는 제2층간절연막을 포함하는 제2반도체칩;이 적층된 구조로 형성된 것을 특징으로 한다.
제4기술적 과제를 이루기 위한 본 발명의 실시예에 따른 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로는, 광 센싱동작에 따른 전하를 출력하는 포토다이오드 및 부유확산노드가 형성된 제1기판 및 상기 포토다이오드를 리셋노드에 연결하여 상기 포토다이오드를 리셋시키기 위한 제1리셋 트랜지스터, 제1트랜스퍼 트랜지스터, 제2트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제1메탈 레이어가 형성된 제1층간절연막을 포함하는 제1반도체 칩; 및 제2기판 및 제2리셋 트랜지스터, 드라이브 트랜지스터, 셀렉티브 트랜지스터 및 제2메탈 레이어를 구비하여 상기 포토다이오드를 통해 센싱된 광에 상응되는 출력전압을 전달하는 제2층간절연막을 포함하는 제2반도체칩;이 적층된 구조로 형성된 것을 특징으로 한다.
본 발명은 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 포토다이오드를 리셋시키기 위한 별도의 트랜지스터를 사용하지 않고 리셋 전원노드를 이용하여 리셋시킬 수 있도록 함으로써, 이미지 센서의 소형화에 기여할 수 있는 효과가 있다.
또한, 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 메모리 트랜지스터를 이용하여 트랜지스터 간의 갭이 발생되지 않도록 함으로써, 포토다이오드로부터 출력되는 전하를 트랜지스터들을 통해 전달할 때 트랜지스터 사이 까지 전하 전달을 콘트롤할 수 있게 되고, 이로 인하여 노이즈가 줄어드는 효과가 있다.
또한, 글로벌 셔터를 3D 구조로 구현함으로써, 스몰 사이즈 픽셀 구현에 기여할 수 있게 되고, 이에 의해 칩 사이즈가 최소화되는 효과가 있다.
또한, 리셋 전원노드를 이용하여, 백사이드로부터 메모리 트랜지스터 영역에 입사되는 광을 차단할 수 있도록 함으로써, 메모리 트랜지스터에 임시 저장되는 영상데이터가 입사광에 의해 손상되는 것을 방지할 수 있는 효과가 있다.
또한, 기판 적층형 이미지 센서의 글로벌 셔터를 구현할 때, 리셋 트랜지스터를 이용하여 포토다이오드로부터 넘쳐나는 전하가 인접된 픽셀로 흘러들어가 의사신호로 작용하는 것을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 의한 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로의 포토다이오드 및 트랜지스터들이 형성된 기판의 단면도이다.
도 2는 포토다이오드의 이미지 센싱에 따른 전하가 트랜지스터들을 통해 전달되는 것을 나타낸 설명도이다.
도 3은 본 발명에 의한 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로도이다.
도 4는 본 발명의 제1실시예 및 제2실시예에 의한 기판 적층형 이미지 센서의 단면 구조도이다.
도 5a는 갭이 생기지 않도록 형성된 트랜지스터들의 배치 구조도이다.
도 5b 리셋전원노드에 의해 메모리 트랜지스터로의 배면광이 차단되는 것을 나타낸 설명도이다.
도 6은 포토다이오드를 리셋시키고 센싱된 전하가 리드아웃되는 것을 나타낸 개념도이다.
도 7은 포토다이오드에 의해 이미지 센싱된 전하의 리드아웃 타이밍도이다.
도 8의 (a) 내지 (h)는 센싱된 전하가 리드아웃 타이밍에 대응하여 각 트랜지스터들을 통해 리드아웃되는 과정을 나타낸 설명도이다.
도 9는 본 발명의 다른 실시예에 의한 기판 적층형 이미지 센서의 단면 구조이다.
도 10a 내지 10c는 도 9에 적용되는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로의 다른 실시예이다.
도 11은 본 발명의 다른 실시예에 의한 기판 적층형 이미지 센서의 단면 구조이다.
도 12의 (a)-(c)는 본 발명의 다른 실시예에서 안티 블루밍 트랜지스터로 동작하는 리셋 트랜지스터의 동작원리를 나타낸 것이다.
도 13a 내지 13c는 도 11에 적용되는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로의 다른 실시예이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로도로서 제1반도체 회로부(310)와 제2반도체 회로부(320)를 포함한다.
제1반도체 회로부(310)는 리셋 전원노드(VDD_RST), 포토다이오드(PD), 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx), 제2트랜스퍼 트랜지스터(Tx2) 및 상부 부유확산노드(FDT)를 구비한다. 제2반도체 회로부(320)는 하부 부유확산노드(FDB), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉티브 트랜지스터(Sx)를 구비한다. 여기서, 상기 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉티브 트랜지스터(Sx)는 리드 아웃 회로(read out circuit)의 구성요소들이다.
다른 실시예로써, 상기 셀렉티브 트랜지스터(Sx)가 생략되고, 상기 제2반도체 회로부(320)는 하부 부유확산노드(FDB), 리셋 트랜지스터(Rx) 및 드라이브 트랜지스터(Dx)를 구비할 수 있다.
포토다이오드(PD)의 광 센싱동작에 의해 발생되는 전하는 상부 기판상에 형성된 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 순차적으로 통해 상부 부유확산노드(FDT)에 전달된다. 하부 기판에는 전원단자(VDD)와 출력단자(Vout)의 사이에 드라이브 트랜지스터(Dx) 및 셀렉티브 트랜지스터(Sx)가 직렬로 접속되어 있는데, 상기 상부 부유확산노드(FDT)를 통해 전달되는 전하가 하부 기판상에 형성된 하부 부유확산노드(FDB)에 전달된 후 상기 드라이브 트랜지스터(Dx)의 게이트에 전달된다. 상기 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)는 이미지 센서에서 화면을 한 번에 노출하고 한 번에 닫는 글로벌 셔터 동작을 위한 기본 구성요소이다.
따라서, 상기 포토다이오드(PD)를 통해 센싱된 광에 상응되는 출력전압이 상기 드라이브 트랜지스터(Dx) 및 셀렉티브 트랜지스터(Sx)를 통해 출력된다. 또한, 하부 기판에는 전원단자(VDD)와 상기 드라이브 트랜지스터(Dx)의 게이트 사이에 리셋 트랜지스터(Rx)가 접속되어 있는데, 상기 리셋 트랜지스터(Rx)는 리셋 모드에서 상기 드라이브 트랜지스터(Dx)의 게이트에 전원단자전압을 공급하여 상기 드라이브 트랜지스터(Dx)와 연결된 상기 하부 부유확산노드(FDB)를 리셋시키는 역할을 한다.
도 4는 본 발명의 제1실시예 및 제2실시예에 의한 기판 적층형 이미지 센서의 단면 구조를 나타낸 것이다.
도 4를 참조하면, 기판 적층형 이미지센서(400)는 포토다이오드(PD), 리셋 노드(RST), 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx), 제2트랜스퍼 트랜지스터(Tx2), 부유확산노드(FD) 및 외부로부터 전원을 공급받기 위한 서브노드(SUB)가 형성된 제1반도체 칩(310T)을 구비한다.
먼저, 본 발명의 제1실시예에 대하여 설명하면 다음과 같다.
포토다이오드(PD)는 상기 리셋 노드(RST)를 통해 백사이드에 연결된 리셋 전원노드(VDD_RST)와 연결된다. 따라서, 제어부(도면에 미표시)의 제어에 따라 상기 리셋 전원노드(VDD_RST)에 리셋 전원이 공급될 때 상기 리셋 전원이 상기 리셋 노드(RST)를 통해 상기 포토다이오드(PD)에 공급되어 상기 포토다이오드(PD)가 리셋된다. 이렇게 함으로써, 상기 포토 다이오드(PD)를 리셋시키기 위한 별도의 트랜지스터를 생략할 수 있다. 상기 리셋 전원노드(VDD_RST)의 위치는 특별히 한정되지 않지만 상기 제1반도체 칩(310T)의 외부 영역에 설치될 수 있다. 다른 예로써, 상기 리셋 전원노드(VDD_RST)는 제1반도체 칩(310T)의 내부에서 상기 포토 다이오드(PD)의 주변 예를 들어, 상기 포토 다이오드(PD)의 동일 수평라인 상에 설치될 수 있다.
백사이드로부터 메모리 트랜지스터(Mx) 영역에 입사되는 광을 차단할 수 있도록 하기 위하여, 상기 리셋 전원노드(VDD_RST)가 소정의 폭과 길이를 갖게 하였다. 따라서, 백사이드로부터 메모리 트랜지스터(Mx)로 향해 입사되는 광이 도 5b에서와 같이 상기 리셋 전원노드(VDD_RST)에 의해 차단된다. 이로 인하여, 상기 메모리 트랜지스터(Mx)에 임시 저장되는 데이터가 입사광에 의해 손상되는 것을 방지할 수 있다.
상기 제1반도체칩(310T)은 다른 반도체칩과 적층결합될 수 있는데, 상기 다른 반도체칩은 리드 아웃 회로(read out circuit)를 포함하고, 상기 리드아웃 회로는 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉티브 트랜지스터 중에서 하나 이상을 포함할 수 있다.
한편, 본 발명의 제2실시예에 대하여 설명하면 다음과 같다.
제1트랜스퍼 트랜지스터(Tx1) 및 제2트랜스퍼 트랜지스터(Tx2)의 사이에 메모리 트랜지스터(Mx)가 형성되는데, 도 4 및 도 5a에서와 같이 메모리 트랜지스터(Mx)가 상기 제1트랜스퍼 트랜지스터(Tx1) 및 제2트랜스퍼 트랜지스터(Tx2)에 각각 겹쳐지도록 형성하였다. 따라서, 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx), 제2트랜스퍼 트랜지스터(Tx2) 간에 갭이 형성되지 않는다.
이에 따라, 상기 포토다이오드(PD)의 광 센싱동작에 의해 발생되는 전하를 도 5a에서와 같이 상기 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 통해 상부 부유확산노드(FDT)에 전달할 때, 상기 메모리 트랜지스터(Mx)를 이용하여 상기 제1트랜스퍼 트랜지스터(Tx1) 및 제2트랜스퍼 트랜지스터(Tx2)의 사이 까지 전하 전달을 콘트롤할 수 있으므로 노이즈 발생을 줄일 수 있게 된다.
한편, 도 6은 본 발명에 따라 포토다이오드(PD)를 리셋시키고, 포토다이오드에 의해 센싱된 영상데이터를 리드아웃하는 것을 개념적으로 나타낸 것이고, 도 7은 상기 포토다이오드(PD)에 의해 센싱된 전하(영상 데이터)의 리드아웃 타이밍을 나타낸 것이고, 도 8의 (a) 내지 (h)는 상기 도 7의 타이밍에 대응하여 전하가 각 트랜지스터들을 통해 리드아웃되는 과정을 나타낸 설명도이다.
본 발명에 따른 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로에서의 센싱 동작을 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.
포토다이오드(PD)를 광에 노출시키기 전에 도 7의 ① 구간에서와 같이 리셋 전원노드(VDD_RST)에 전압을 공급하여, 상기 포토다이오드(PD)를 초기화 시킨다.
도 7의 ② 구간에서와 같이 포토다이오드(PD)를 일정 시간(integration time) 동안 광에 노출시키면, 도 8의 (b)에서와 같이 상기 포토다이오드(PD)에 광 센싱에 따른 전하가 발생된다.
도 7의 ③ 구간에서와 같이 제1트랜스퍼 트랜지스터(Tx1)를 턴온시키면, 도 8의 (c)에서와 같이 상기 포토다이오드(PD)의 전하가 제1트랜스퍼 트랜지스터(Tx1)로 이동된다.
도 7의 ④ 구간에서와 같이 상기 제1트랜스퍼 트랜지스터(Tx1)가 계속 턴온된 상태에서 상기 메모리 트랜지스터(Mx)를 턴온시키면, 도 8의 (d)에서와 같이 상기 제1트랜스퍼 트랜지스터(Tx1)의 전하가 상기 메모리 트랜지스터(Mx)로 이동된다.
도 7의 ⑤ 구간에서와 같이 상기 제1트랜스퍼 트랜지스터(Tx1)를 턴오프시키면, 도 8의 (e)에서와 같이 상기 제1트랜스퍼 트랜지스터(Tx1)로부터 전달된 전하가 상기 메모리 트랜지스터(Mx)에 축적된다. 이에 의해 리드 아웃(read out) 시 까지 해당 스텝의 상태가 유지되어 글로벌 셔터(global shutter)를 구현할 수 있게 된다.
도 7의 ⑥ 구간에서와 같이 상기 제2트랜스퍼 트랜지스터(Tx2)를 턴온시키면, 도 8의 (f)에서와 같이 상기 메모리 트랜지스터(Mx)에 축적되었던 전하가 제2트랜스퍼 트랜지스터(Tx2)로 이동된다.
도 7의 ⑦ 구간에서와 같이 상기 제2트랜스퍼 트랜지스터(Tx2)가 계속 턴온된 상태에서 상기 메모리 트랜지스터(Mx)를 턴오프시키면, 도 8의 (g)에서와 같이 상기 전하가 상기 제2트랜스퍼 트랜지스터(Tx2)로부터 부유확산노드(FD)로 이동된다.
도 7의 ⑧ 구간에서와 같이 상기 제2트랜스퍼 트랜지스터(Tx2)를 턴오프시키면, 도 8의 (h)에서와 같이 상기 전하가 상기 부유확산노드(FD)에 축적된다.
참고로, 상기 전하의 전달 효율을 높이기 위하여, 상기 메모리 트랜지스터(Mx)의 구동전압을 상기 제1트랜스퍼 트랜지스터(Tx1) 및 제2트랜스퍼 트랜지스터(Tx2)의 구동전압(예: 2~4V)에 비하여 높은 전압을 사용할 수 있다.
한편, 도 9는 본 발명의 제3실시예에 의한 기판 적층형 이미지 센서의 단면 구조를 나타낸 것이다.
도 9를 참조하면, 기판 적층형 이미지 센서(900)는 제1기판(311) 및 제1층간절연막(312)을 구비한 제1반도체 칩(310T); 제2기판(321) 및 제2층간절연막(322)을 구비한 제2반도체칩(320B); 상기 제1반도체 칩(310T)과 제2반도체 칩(320B)을 적층 결합하는 본딩메탈(330); 및 상기 제1반도체 칩(310T)에 순차 형성된 컬러필터(341) 및 마이크로렌즈(342)를 포함한다.
상기 제1반도체 칩(310T)의 제1기판(311)에는 포토다이오드(PD), 리셋노드(RST), 부유확산노드(FD) 및 서브노드(SUB)가 형성되고, 제1층간절연막(312)에는 제1,2트랜스퍼 트랜지스터(Tx1),(Tx2), 메모리 트랜지스터(Mx) 및 제1메탈 레이어(metal layer)(313)가 형성된다. 상기 제1,2트랜스퍼 트랜지스터(Tx1),(Tx2), 메모리 트랜지스터(Mx)는 상기 도 3의 설명에서와 같은 역할을 수행한다.
상기 제2반도체칩(320B)의 제2층간절연막(322)에는 리드아웃 회로(read out) 및 제2메탈 레이어(323)가 형성된다. 상기 리드아웃 회로는 리셋 트랜지스터(Rx) 및 드라이브 트랜지스터(Dx)를 포함하거나, 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉티브 트랜지스터(Sx)를 포함할 수 있다.
마찬가지로, 상기 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 셀렉티브 트랜지스터(Sx)는 상기 도 3의 설명에서와 같은 역할을 수행한다.
다른 실시예로써, 제2층간절연막(322)에서 셀렉티브 트랜지스터(Sx)를 생략하고, 상기 리셋 트랜지스터(Rx)를 생략하고, 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 메탈 레이어만 형성할 수 있다.
기판 적층형 이미지 센서(900)의 전기적인 특성을 좋게 하기 위하여, 해당 공정들이 끝난 웨이퍼(기판)의 밑면을 연마하여 두께를 얇게 하는데, 여기서 연마되는 면이 상기 제1반도체 칩(310T)의 상부가 된다.
상기 컬러필터(341)는 RGB 컬러필터로 고정되는 것이 아니라 여러 형태로 구현 가능하다. 예를 들어, YUV 필터, 화이트(white) 필터, 적외선(IR) 필터로 구현할 수 있다.
도 10a 내지 도 10c는 도 9의 기판 적층형 이미지 센서에 적용되는 픽셀회로의 예를 나타낸 것이다. 본 발명에 따른 픽셀회로는 제1반도체칩(310T)에 형성되는 제1반도체 회로부(1010)와 제2반도체칩(320B)에 형성되는 제2반도체 회로부(1020)를 포함한다.
도 10a는 도 9에서와 같이 하나의 부유확산노드(FDT)에 포토다이오드(PD), 제1트랜스퍼 트랜지스터(Tx1), 제2트랜스퍼 트랜지스터(Tx2) 및 메모리 트랜지스터(Mx)로 이루어지는 하나의 광센싱회로가 일대일로 연결된 예를 나타낸 것이다. 상기 포토다이오드(PD)의 애노드는 접지단자에 접속되고, 상기 포토다이오드(PD)의 캐소우드는 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 연속적으로 통해 부유확산노드(FDT)에 연결된다.
이에 비하여, 도 10b는 하나의 부유확산노드(FDT)에 포토다이오드(PD),제1트랜스퍼 트랜지스터(Tx1), 제2트랜스퍼 트랜지스터(Tx2) 및 메모리 트랜지스터(Mx)로 각기 이루어지는 두 개의 광센싱회로가 공유하는 구조로 연결된 예를 나타낸 것이다.
또한, 도 10c는 하나의 부유확산노드(FDT)에 포토다이오드(PD),제1트랜스퍼 트랜지스터(Tx1), 제2트랜스퍼 트랜지스터(Tx2) 및 메모리 트랜지스터(Mx)로 각기 이루어지는 네 개의 광센싱회로가 공유하는 구조로 연결된 예를 나타낸 것이다.
한편, 도 11은 본 발명의 제4실시예에 의한 기판 적층형 이미지 센서의 단면 구조를 나타낸 것이다.
도 11을 참조하면, 기판 적층형 이미지 센서(1100)는 제1기판(411) 및 제1층간절연막(412)을 구비한 제1반도체 칩(410T); 제2기판(421) 및 제2층간절연막(422)을 구비한 제2반도체칩(420B); 상기 제1반도체 칩(410T)과 제2반도체 칩(420B)을 적층 결합하는 본딩메탈(430); 및 상기 제1반도체 칩(310T)에 순차 형성된 컬러필터(441) 및 마이크로렌즈(442)를 포함한다.
상기 제1반도체 칩(410T)의 제1기판(411)에는 포토다이오드(PD), 부유확산노드(FD), 리셋노드(RST) 및 서브노드(SUB)가 형성되고, 제1층간절연막(412)에는 제1리셋트랜지스터(Rx1), 제1,2트랜스퍼 트랜지스터(Tx1),(Tx2), 메모리 트랜지스터(Mx) 및 제1메탈 레이어(metal layer)(413)가 형성된다. 상기 제1,2트랜스퍼 트랜지스터(Tx1),(Tx2), 메모리 트랜지스터(Mx)는 상기 도 3의 설명에서와 같은 역할을 수행한다.
상기 제2반도체칩(420B)의 제2층간절연막(422)에는 제2리셋 트랜지스터(Rx2), 드라이브 트랜지스터(Dx), 셀렉티브 트랜지스터(Sx) 및 제2메탈 레이어(423)가 형성된다.
마찬가지로, 상기 제2리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 셀렉티브 트랜지스터(Sx)는 상기 도 3의 설명에서와 같은 역할을 수행한다.
기판 적층형 이미지 센서(1100)의 전기적인 특성을 좋게 하기 위하여, 해당 공정들이 끝난 웨이퍼(기판)의 밑면을 연마하여 두께를 얇게 하는데, 여기서 연마되는 면이 상기 제1반도체 칩(410T)의 상부가 된다.
도 11을 도 9와 비교할 때 제1반도체 칩(410T)의 제1층간절연막(412)에 제1리셋트랜지스터(Rx1)를 추가하고, 상기 제1리셋트랜지스터(Rx1)를 통해 상기 포토다이오드(PD)를 상기 리셋노드(RST)에 선택적으로 연결시켜 상기 포토다이오드(PD)를 리셋시키는 것이 다른 점이다.
도 12의 (a)-(c)는 상기 안티 블루밍(anti-blooming) 트랜지스터로 동작하는 제1리셋 트랜지스터(Rx1)의 동작원리를 나타낸 것이다.
도 12의 (a)와 같이, 포토다이오드(PD)의 광 센싱동작에 의해 생성되는 전하량이 상기 포토다이오드(PD)의 용량을 초과할 수 있다.
이와 같은 경우 종래의 픽셀회로에 있어서는 도 10의 (b)와 같이 상기 포토다이오드(PD)로부터 넘쳐나는 전하가 인접된 픽셀로 흘러들어가 의사신호(false signal)로 작용할 수 있다.
하지만, 본 발명에서는 상기 상기 제1리셋트랜지스터(Rx1)를 통해 상기 포토다이오드(PD)를 상기 리셋노드(RST)에 선택적으로 연결시켜 상기 포토다이오드(PD)를 리셋시킨다. 이렇게 하면, 상기 상기 제1리셋트랜지스터(Rx1)가 안티 블루밍 패스(anti-blooming path)로 동작하여 상기 포토다이오드(PD)로부터 넘쳐나는 전하가 인접된 픽셀로 흘러들어가 의사신호(false signal)로 작용하는 것을 방지할 수 있다.
도 13a 내지 도 13c는 도 11의 기판 적층형 이미지 센서에 적용되는 픽셀회로의 예를 나타낸 것이다. 본 발명에 따른 픽셀회로는 제1반도체칩(410T)에 형성되는 제1반도체 회로부(1310)와 제2반도체칩(420B)에 형성되는 제2반도체 회로부(1320)를 포함한다.
도 13의 (a)는 도 9에서와 같이 하나의 부유확산노드(FDT)에 포토다이오드(PD), 제1리셋트랜지스터(Rx1), 제1트랜스퍼 트랜지스터(Tx1), 제2트랜스퍼 트랜지스터(Tx2) 및 메모리 트랜지스터(Mx)로 이루어지는 하나의 광센싱회로가 일대일로 연결된 예를 나타낸 것이다.
상기 포토다이오드(PD)의 애노드는 접지단자에 접속되고, 상기 포토다이오드(PD)의 캐소우드가 한편으로 상기 제1리셋트랜지스터(Rx1)를 통해 전원단자(VDD)에 연결되고, 다른 한편으로는 제1트랜스퍼 트랜지스터(Tx1), 메모리 트랜지스터(Mx) 및 제2트랜스퍼 트랜지스터(Tx2)를 연속적으로 통해 부유확산노드(FDT)에 연결된다.
이에 비하여, 도 13b는 하나의 부유확산노드(FDT)에 포토다이오드(PD), 제1리셋트랜지스터(Rx1), 제1트랜스퍼 트랜지스터(Tx1), 제2트랜스퍼 트랜지스터(Tx2) 및 메모리 트랜지스터(Mx)로 각기 이루어지는 두 개의 광센싱회로가 공유하는 구조로 연결된 예를 나타낸 것이다.
또한, 도 13c는 하나의 부유확산노드(FDT)에 포토다이오드(PD), 제1리셋트랜지스터(Rx1), 제1트랜스퍼 트랜지스터(Tx1), 제2트랜스퍼 트랜지스터(Tx2) 및 메모리 트랜지스터(Mx)로 각기 이루어지는 네 개의 광센싱회로가 공유하는 구조로 연결된 예를 나타낸 것이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
310 : 제1반도체 회로부 310T : 제1반도체 칩
311 : 제1기판 312 : 제1층간절연막
313 : 제1메탈 레이어 320 : 제2반도체 회로부
320B : 제2반도체 칩 321 : 제2기판
322 : 제2층간절연막 323 : 제2메탈 레이어
330 : 본딩메탈 341 : 컬러필터
342 : 마이크로렌즈 400 : 기판 적층형 이미지센서
Tx1 : 제1트랜스퍼 트랜지스터 Tx2 : 제2트랜스퍼 트랜지스터
Mx : 메모리 트랜지스터 Rx : 리셋 트랜지스터
Dx : 드라이브 트랜지스터 Sx : 셀렉티브 트랜지스터

Claims (26)

  1. 광 센싱동작에 따른 전하를 출력하는 포토다이오드; 및
    리셋 전원노드로부터 리셋전원을 공급받아 상기 포토다이오드를 리셋시키는 리셋 노드;
    가 구비된 반도체 칩을 포함하고,
    상기 반도체 칩은 다른 반도체 칩과 적층된 구조를 갖는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  2. 제1항에 있어서, 상기 리셋 전원노드는 입사되는 광을 차단할 수 있는 구조로 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  3. 제1항에 있어서, 상기 리셋 전원노드는 상기 반도체 칩의 외부에 설치된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  4. 제1항에 있어서, 상기 리셋 전원노드는 상기 포토 다이오드 주변에 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  5. 제1항에 있어서, 상기 다른 반도체 칩은 리드아웃 회로를 포함하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  6. 제5항에 있어서, 상기 리드아웃 회로는 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉티브 트랜지스터 중에서 적어도 하나 이상이 구비된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  7. 제1항에 있어서, 상기 포토다이오드에서 출력되는 전하를 전달하는 부유확산노드, 상기 포토다이오드 및 상기 리셋노드는 상기 반도체 칩의 기판상에 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  8. 광 센싱동작에 따른 전하를 출력하는 포토다이오드;
    제1트랜스퍼 트랜지스터;
    메모리 트랜지스터; 및
    제2트랜스퍼 트랜지스터;
    가 구비된 적어도 하나의 반도체 칩을 포함하고, 상기 반도체 칩은 다른 반도체 칩과 적층된 구조를 갖되,
    상기 제1트랜스퍼 트랜지스터와 메모리 트랜지스터 간 및 상기 메모리 트랜지스터와 제2트랜스퍼 트랜지스터 간에 각각 갭이 생기지 않도록 상기 제1트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제2트랜스퍼 트랜지스터를 형성한 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  9. 제8항에 있어서, 상기 메모리 트랜지스터의 일측면은 상기 제1트랜스퍼 트랜지스터의 일측면과 겹쳐지고, 상기 메모리 트랜지스터의 타측면은 상기 제2트랜스퍼 트랜지스터의 일측면과 겹쳐지도록 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  10. 제8항에 있어서, 상기 다른 반도체 칩은 리드아웃 회로를 더 포함하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  11. 제10항에 있어서, 상기 리드아웃 회로는 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉티브 트랜지스터 중에서 적어도 하나 이상이 구비된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  12. 제8항에 있어서, 상기 반도체 칩의 기판상에는 상기 포토다이오드를 리셋시키기 위한 리셋노드, 상기 포토다이오드 및 부유확산노드가 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  13. 제8항에 있어서, 상기 제1트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제2트랜스퍼 트랜지스터는 상기 반도체 칩의 층간 절연막에 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  14. 광 센싱동작에 따른 전하를 출력하는 포토다이오드, 상기 포토다이오드를 리셋시키기 위한 리셋노드 및 부유확산노드가 형성된 제1기판 및 제1트랜스퍼 트랜지스터, 제2트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제1메탈 레이어가 형성된 제1층간절연막을 포함하는 제1반도체 칩; 및
    제2기판 및 리드아웃 회로 및 제2메탈 레이어를 구비하여 상기 포토다이오드를 통해 센싱된 광에 상응되는 출력전압을 전달하는 제2층간절연막을 포함하는 제2반도체칩;
    이 적층된 구조로 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  15. 제14항에 있어서, 상기 제1반도체 칩과 제2반도체 칩은 본딩메탈에 의해 적층 결합되는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  16. 제14항에 있어서, 상기 리드아웃 회로는 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉티브 트랜지스터 중에서 하나 이상을 포함하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  17. 제16항에 있어서, 상기 리셋 트랜지스터는 전원단자전압으로 상기 드라이브 트랜지스터를 리셋시키는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  18. 제14항에 있어서, 상기 포토다이오드, 상기 제1트랜스퍼 트랜지스터, 상기 제2트랜스퍼 트랜지스터 및 상기 메모리 트랜지스터는 광센싱회로의 구성요소로 작용하고, 상기 광센싱회로는 하나의 부유확산 노드에 복수 개가 공유하는 구조로 연결된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  19. 제14항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩이 적층된 구조에 형성되는 컬러필터를 더 포함하되, 상기 컬러필터는 RGB 필터, YUV 필터, 화이트 필터, 적외선 필터 중에서 하나 이상을 포함하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  20. 광 센싱동작에 따른 전하를 출력하는 포토다이오드 및 부유확산노드가 형성된 제1기판 및 상기 포토다이오드를 리셋노드에 연결하여 상기 포토다이오드를 리셋시키기 위한 제1리셋 트랜지스터, 제1트랜스퍼 트랜지스터, 제2트랜스퍼 트랜지스터, 메모리 트랜지스터 및 제1메탈 레이어가 형성된 제1층간절연막을 포함하는 제1반도체 칩; 및
    제2기판 및 리드아웃 회로 및 제2메탈 레이어를 구비하여 상기 포토다이오드를 통해 센싱된 광에 상응되는 출력전압을 전달하는 제2층간절연막을 포함하는 제2반도체칩;
    이 적층된 구조로 형성된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  21. 제20항에 있어서, 상기 제1리셋 트랜지스터는 상기 포토다이오드로부터 전하가 넘쳐나는 경우 상기 포토다이오드를 상기 리셋 노드에 연결시켜 상기 전하가 인접된 픽셀로 흘러들어가지 않도록 안티 블루밍 패스로 동작하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  22. 제20항에 있어서, 상기 제1반도체 칩과 제2반도체 칩은 본딩메탈에 의해 적층 결합되는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  23. 제20항에 있어서, 상기 리드아웃 회로는 제2리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉티브 트랜지스터 중에서 하나 이상을 포함하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  24. 제23항에 있어서, 상기 제2리셋 트랜지스터는 상기 드라이브 트랜지스터를 전원단자전압으로 리셋시키는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  25. 제20항에 있어서, 상기 포토다이오드, 제1트랜스퍼 트랜지스터, 제2트랜스퍼 트랜지스터 및 메모리 트랜지스터는 광센싱회로의 구성요소로 작용하고, 상기 광센싱회로는 하나의 부유확산 노드에 복수 개가 공유하는 구조로 연결된 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
  26. 제20항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩이 적층된 구조에 형성되는 컬러필터를 더 포함하되, 상기 컬러필터는 RGB 필터, YUV 필터, 화이트 필터, 적외선 필터 중에서 하나 이상을 포함하는 것을 특징으로 하는 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로.
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