JP2016001709A - 固体撮像装置の製造方法 - Google Patents

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Abstract

【課題】画素部のゲート電極膜をパターニングする際にエッチング残渣が発生する可能性を低減する。【解決手段】画素部および周辺回路部を有する固体撮像装置の製造方法は、前記画素部の第１素子分離および第１活性領域を半導体基板に形成するとともに前記周辺回路部の第２素子分離および第２活性領域を前記半導体基板に形成する工程と、前記第１素子分離、前記第１活性領域、前記第２素子分離および前記第２活性領域を覆うようにゲート電極膜を形成する工程と、前記ゲート電極膜のうち前記画素部に対応する部分の少なくとも一部分に対して選択的にｎ型不純物を注入する工程と、前記ｎ型不純物を注入する前記工程の後に、前記ゲート電極膜のパターニングを行うことにより前記画素部の第１ゲート電極および前記周辺回路部の第２ゲート電極を形成する工程と、を含み、前記少なくとも一部分は、前記第１素子分離と前記第１活性領域との境界部分の上に位置する部分を含む。【選択図】図１

Description

本発明は、固体撮像装置の製造方法に関する。
固体撮像装置の画素数の増大に伴って、光電変換素子のみならず、画素部および周辺回路部に配置されたＭＯＳトランジスタの微細化も必要とされる。光電変換素子やＭＯＳトランジスタ等の素子が微細化されると、それに伴って素子を形成する活性領域、および活性領域を分離する素子分離にも微細化が要求される。微細な素子分離としては、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が有利である。
また、画素の微細化が進行した場合においても光電変換素子の感度を確保するために、光電変換素子の占める面積比率を高くするレイアウトが求められる。そのような要求の下で、多数の光電変換素子が周期的パターンとして配置される画素部においては、周辺回路部と比較して、活性領域の占める比率が高くなる傾向にある。画素部と周辺回路部とにおける活性領域の占有率の差異は、活性領域と素子分離との段差を解消する平坦化工程に影響を及ぼしうる。具体的には、素子分離が活性領域の基準面に対して上側に突き出る量は、周辺回路部よりも画素部の方が大きくなりうる。ここで、活性領域の基準面に対して素子分離が上側に突き出た量（高さ）を突き出し量と定義する。
画素部と周辺回路部との間の突き出し量の差を低減するために、素子分離のためのトレンチを埋めた絶縁膜を平坦化する前に活性領域の絶縁膜の一部をエッチングによって除去するプリエッチと呼ばれる手法が知られている。このプリエッチ工程を追加することで、活性領域と素子分離との面積占有率が異なるパターンが混在する場合においても、平坦化後の段差を低減することができる。
更に、活性領域上にプリエッチによって形成される開口の端と素子分離の端との距離を周辺回路部よりも画素部で小さくすることで、画素部と周辺回路部における平坦化後の突き出し量の差を低減する技術が提案されている（特許文献１参照）。
特開２００９−１１７６８１号公報
ところが、画素の微細化が進行するにつれて、画素部の活性領域の寸法も小さくなる。画素部の活性領域の寸法が小さくなると、活性領域上の絶縁膜のプリエッチによるパターニングが難しくなる。また、プリエッチによるパターニングが仮に可能であるとしても、プリエッチによって形成される開口の端と素子分離の端との距離を制御する手法には限界がある。例えば、プリエッチによって、素子分離として残すべき部分までもエッチングされると、素子分離において意図しないリークが発生する可能性がある。したがって、加工寸法のばらつきやパターン形成時の位置ずれなどの制約を考慮した上でプリエッチパターン（開口パターン）と活性領域との位置関係を定めるルールを決定する必要がある。このように、画素の微細化が進行すると、プリエッチパターンの配置に制約を受けることが多くなるため、平坦化後の画素部と周辺回路部の素子分離の突き出し量の差異を十分に低減することは難しくなる。
画素部での突き出し量が周辺回路部での突き出し量よりも大きくなった場合の問題点として、ゲート電極膜のエッチング工程におけるエッチング残渣が発生しうることが挙げられる。特にゲート電極膜の形成前に段差が大きい部分（すなわち画素部内の活性領域と素子分離との境界部分）においてエッチング残渣が発生する可能性がある。
本発明は、上記の課題認識を契機としてなされたものであり、画素部のゲート電極膜をパターニングする際にエッチング残渣が発生する可能性を低減するために有利な技術を提供することを目的とする。
本発明の１つの側面は、画素部および周辺回路部を有する固体撮像装置の製造方法に係り、前記製造方法は、前記画素部の第１素子分離および第１活性領域を半導体基板に形成するとともに前記周辺回路部の第２素子分離および第２活性領域を前記半導体基板に形成する工程と、前記第１素子分離、前記第１活性領域、前記第２素子分離および前記第２活性領域を覆うようにゲート電極膜を形成する工程と、前記ゲート電極膜のうち前記画素部に対応する部分の少なくとも一部分に対して選択的にｎ型不純物を注入する工程と、前記ｎ型不純物を注入する前記工程の後に、前記ゲート電極膜のパターニングを行うことにより前記画素部の第１ゲート電極および前記周辺回路部の第２ゲート電極を形成する工程と、を含み、前記少なくとも一部分は、前記第１素子分離と前記第１活性領域との境界部分の上に位置する部分を含む。
本発明によれば、画素部のゲート電極膜をパターニングする際にエッチング残渣が発生する可能性を低減するために有利な技術が提供される。
本発明の第１実施形態の固体撮像装置の製造方法を示す図。 本発明の第１実施形態の固体撮像装置の製造方法を示す図。 本発明の第２実施形態の固体撮像装置の製造方法を示す図。 本発明の第２実施形態の固体撮像装置の製造方法を示す図。 本発明の第３実施形態の固体撮像装置の製造方法を示す図。 本発明の第４実施形態の固体撮像装置の製造方法を示す図。 本発明の第５実施形態の固体撮像装置の製造方法を示す図。
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
図１、２を参照しながら本発明の第１実施形態の固体撮像装置の製造方法を説明する。固体撮像装置は、複数の画素が配列された画素部１０１と、画素部１０１の周辺に配置された周辺回路部１０２とを含む。各画素は、１又は複数の光電変換素子１、フローティングディフュージョンおよび１又は複数のＭＯＳトランジスタを含みうる。
各画素の１又は複数のＭＯＳトランジスタは、例えば、光電変換素子１で発生し蓄積された電荷をフローティングディフュージョンに転送する転送ＭＯＳトランジスタを含みうる。画素部において、複数の画素は、複数行および複数列を構成するように配列されうる。画素部１０１は、フローティングディフュージョンで電位に応じた信号、即ち、フローティングディフュージョンに転送された電荷の量に応じた信号を出力する増幅ＭＯＳトランジスタを含みうる。増幅ＭＯＳトランジスタは、各画素に備えられてもよいし、複数の画素によって共有されてもよい。
周辺回路部１０２は、例えば、画素部の各から信号を読み出すための読出回路を含みうる。読出回路は、例えば、画素部における行を選択する行選択部、画素部における列を選択する列選択部、画素部の画素からの信号を処理する処理部などを含みうる。
図１、２において、画素部１０１は、製造途中の固体撮像装置における画素部の一部を模式的に示す部分であり、周辺回路部１０２は、製造途中の固体撮像装置における周辺回路部の一部を模式的に示す部分である。なお、以降の説明において、「基板」は、半導体基板ＳＵＢを含む構造体、例えば、半導体基板ＳＵＢとその上に形成された膜とを含む構造体を意味する。
工程Ｓ１１０−Ｓ１１６では、画素部１０１の第１素子分離ＩＳＯ１および第１活性領域ＡＣＴ１が半導体基板ＳＵＢに形成されるとともに周辺回路部１０２の第２素子分離ＩＳＯ２および第２活性領域ＡＣＴ２が半導体基板ＳＵＢに形成される。
まず、工程Ｓ１１０では、ｎ型エピタキシャル層３８を表面に有する半導体基板ＳＵＢを準備し、ｎ型エピタキシャル層３８の表面に酸化シリコン膜１１と窒化シリコン膜１２とを形成する。ここで、酸化シリコン膜１１と窒化シリコン膜１２との間にバッファ層としてポリシリコン膜が形成されてもよい。その後、窒化シリコン膜１２の上にフォトレジストパターンを形成し、該フォトレジストパターンの開口を通して窒化シリコン膜１２、酸化シリコン膜１１およびｎ型エピタキシャル層３８をエッチングし、ｎ型エピタキシャル層３８にトレンチＴを形成する。
工程Ｓ１１２では、トレンチＴに露出しているｎ型エピタキシャル層３８の表面を酸化させた後、高密度プラズマＣＶＤ法などの方法によってトレンチＴを酸化シリコン５０で埋める。このとき、窒化シリコン膜１２の上にも酸化シリコン５０の膜が形成され、基板の表面には凹凸が形成される。トレンチＴを酸化シリコン５０で埋める前に、画素部１０１における暗電流を抑制するために、トレンチＴにボロンなどのｐ型不純物層を注入してもよい。
工程Ｓ１１４では、酸化シリコン５０のうち余分な部分を除去するとともに基板の表面を平坦化するために平坦化処理を実施する。これにより、画素部１０１には第１素子分離ＩＳＯ１が形成され、周辺回路部１０２には第２素子分離ＩＳＯ２が形成される。第１、第２素子分離ＩＳＯ１、ＩＳＯ２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）で構成されうる。ここで、平坦化処理は、ＣＭＰ工程を含みうるが、該ＣＭＰ工程の前に前述のプリエッチング工程（活性領域上の酸化シリコン５０をエッチングして開口を形成する工程）を含んでもよい。ただし、一般的な固体撮像装置は、画素部における活性領域密度は、周辺回路部における活性領域密度よりも大きく、仮にプリエッチング工程を適用したとしても画素部の平坦化処理にかかる負荷は、周辺回路部よりも大きくなる。これは、前述のように、プリエッチによって形成される開口の端と素子分離の端との間に十分な距離を確保する必要があるために、該開口を十分に大きくすることができないからである。
ＣＭＰ工程による平坦化処理は、活性領域に存在する窒化シリコン膜１２をストッパとして用いて停止されうる。平坦化処理により、画素部１０１よりも平坦化処理の負荷が小さい周辺回路部１０２の一部の領域における窒化シリコン膜１２ｂは、画素部１０１の窒化シリコン膜１２ａよりも薄くなりうる。図１において、ｔａは平坦化処理後に残存した画素部１０１における窒化シリコン膜１２ａの厚さ、ｔｂは平坦化処理後に残存した周辺回路部１０２の一部の領域における窒化シリコン膜１２ｂの厚さを示している。ここで、上述したようにｔａ＞ｔｂの関係が成り立ちうるが、周辺回路部１０２においても局所的に活性領域密度のばらつきがあるので、周辺回路部１０２の全域においてｔａ＞ｔｂが常に成立するわけではない。
工程Ｓ１１６では、活性領域に存在する窒化シリコン膜１２ａ、１２ｂをリン酸などの薬液によるウェットプロセスを用いて除去する。また、酸化シリコン膜１１もフッ化水素酸などの薬液を用いて除去してもよい。ここで、窒化シリコン膜１２ａ、１２ｂを除去するためのリン酸などの薬液は、酸化シリコンのエッチングレートが窒化シリコンのエッチングレートよりも小さい。よって、第１素子分離ＩＳＯ１および第２素子分離ＩＳＯ２は、第１活性領域ＡＣＴ１および第２活性領域ＡＣＴ２に対して上側に突き出すように形成される。画素部１０１における第１活性領域ＡＣＴ１に対する第１素子分離ＩＳＯ１の突き出し量をＴａ、周辺回路部１０２における第２活性領域ＡＣＴ２に対する第２素子分離ＩＳＯ２の突き出し量をＴｂとすると、Ｔａ＞Ｔｂの関係が成り立つ。これは、平坦化処理後に残存した窒化シリコン膜１２ａ、１２ｂの厚さが、素子分離ＩＳＯ１、ＩＳＯ２における酸化シリコン５０の突き出し量に影響を及ぼすためである。ここで、図１では、Ｔａ、Ｔｂとも正となるように図示されているが、どちらか一方が負となっても構わないし、両方が負の値となっても構わない。
また、上述したように、周辺回路部１０２においても局所的に活性領域の密度にばらつきがあるため、周辺回路部の全域においてＴａ＞Ｔｂの関係式が常に成立するわけではない。ただし、通常の固体撮像装置においては、活性領域に対する素子分離の平均的な突き出し量は、周辺回路部１０２よりも画素部１０１の方が大きくなる構成が一般的である。また、固体撮像装置の特性の観点においても、画素部１０１における突き出し量が小さい方向へシフトすると、白キズや暗電流が増加する傾向が見られる場合があり、周辺回路部１０２よりも画素部１０１の突き出し量を大きく制御することが好ましい。
工程Ｓ１１８では、画素部１０１のｐ型ウェル領域１４、周辺回路部１０２のｐ型ウェル領域１５、周辺回路部１０２のｎ型ウェル領域１６、および、画素部１０１の光電変換素子１を構成するｎ型の半導体領域（電荷蓄積領域）３１を形成する。工程Ｓ１１８ではまた、ゲート絶縁膜１７を形成して、その後にゲート電極膜１８を成膜する。ゲート電極膜１８は、ＭＯＳトランジスタのゲート電極の主成分を含む膜である。ゲート電極の主成分は、例えば、シリコンまたはゲルマニウムなどの半導体材料であり、ゲート電極膜１８は、当該半導体材料からなる膜、すなわち半導体膜である。あるいは、ゲート電極膜１８は、シリコンとゲルマニウムの双方を含むＳiＧｅであってもよい。なお、ゲート電極には半導体としての機能よりもむしろ導電体としての機能が求められるため、その母材となるゲート電極膜１８は、ゲート電極膜１８は絶縁体でなければ、半導体であってもよいし導電体であってもよい。つまり、ゲート電極膜１８は非絶縁体である。成膜直後のゲート電極膜１８は、例えば、不可避の不純物を除いては機能的な不純物を含まない、ノンドープの半導体膜でありうる。ただし、以下に説明するように、ゲート電極膜１８の加工時にゲート電極膜１８の部分に応じてエッチングレートを異ならせることが可能であれば、成膜直後のゲート電極膜１８は不純物を含んでいてもよい。また、ゲート電極膜１８は、多結晶膜または非晶質膜でありうる。より具体的には、ゲート電極膜１８は、ノンドープのポリシリコン膜、または、ノンドープのアモルファスシリコン膜でありうる。
工程Ｓ１２０では、フォトレジストパターンＰＲ１を形成する。フォトレジストパターンＰＲ１は、画素部１０１に対応する部分の少なくとも一部分に開口を有する。該少なくとも一部分は、第１素子分離ＩＳＯ１と第１活性領域ＡＣＴ１との境界部分の上に位置する部分、あるいは、第１素子分離ＩＳＯ１の全域およびその周辺をカバーする領域を含みうる。該少なくとも一部分は、画素部１０１の複数の第１ゲート電極のうち少なくとも１つの第１ゲート電極（例えば、増幅ＭＯＳトランジスタのゲート電極）となるべき部分の少なくとも一部を含んでもよい。
ここで、フォトレジストパターンＰＲ１は、周辺回路部１０２の全域をカバーする。即ち、フォトレジストパターンＰＲ１は、周辺回路部１０２には開口を有しない。なお、良く知られているように、フォトレジストパターンＰＲ１の形成工程は、フォトレジスト膜の形成工程、露光工程、現像工程を含みうる。
工程Ｓ１２０では、更に、フォトレジストパターンＰＲ１の開口を通してゲート電極膜１８にｎ型不純物を注入する。つまり、工程Ｓ１２０では、ゲート電極膜１８のうち画素部１０１に対応する部分の少なくとも一部分にｎ型不純物を注入する。工程Ｓ１２０でフォトレジストパターンＰＲ１の開口を通して注入するｎ型不純物は、例えば、リンまたはヒ素を含みうる。ここで、周辺回路部１０２は、抵抗素子を含んでもよく、工程Ｓ１２０におけるｎ型不純物の注入工程では、周辺回路部１０２の抵抗素子となるべき部分など、周辺回路部１０２の一部にもｎ型不純物が注入されてもよい。ｎ型不純物の注入工程の後に、フォトレジストパターンＰＲ１は除去される。
工程Ｓ１２２では、ゲート電極膜１８をパターニングするためのフォトレジストパターンＰＲ２を形成する。そして、フォトレジストパターンＰＲ２の開口を通してゲート電極膜１８をエッチングすることによってゲート電極膜１８をパターニングし、画素部の第１ゲート電極Ｇ１および周辺回路部の第２ゲート電極Ｇ２を形成する。図２に示された例では、画素部１０１の複数の第１ゲート電極Ｇ１のうち増幅ＭＯＳトランジスタのゲート電極の少なくとも一部にも、工程Ｓ１２０においてｎ型不純物が注入されている。
ゲート電極膜１８のパターニングによるゲート電極Ｇ１、Ｇ２の形成については、以下の（１）、（２）、（３）を満たすことが求められる。
（１）ゲート電極膜１８の下にあるゲート絶縁膜１７とのエッチング選択比を確保してゲート絶縁膜１７でエッチングをストップさせること。
（２）ゲート電極Ｇ１、Ｇ２を目標寸法範囲内に制御すること。
（３）ゲート電極膜１８のエッチング残渣が発生しやすい活性領域と素子分離の境界部分においてエッチング残渣が発生しないこと。
ここで、画素部１０１は素子分離の突き出し量が周辺回路と比較して大きくなる傾向にある。したがって、（１）、（２）、（３）の中でも、画素部１０１の活性領域と素子分離との境界部分２００においてゲート電極膜１８のパターニング（エッチング）時のエッチング残渣を抑制することは非常に重要である。また、固体撮像装置の中の面積比率として、通常は画素部１０１が周辺回路部１０２よりも大きいため、画素部１０１にゲート電極膜１８の残渣が発生すれば、歩留まりを低下させる可能性が高くなる。特に、量産時に安定的に高い歩留まりを確保する観点においては、素子分離の突き出し量が多少ばらついたとしても、ゲート電極膜のパターニング時のエッチング残渣マージンを確保する事は非常に重要である。
ポリシリコンのエッチングにおいては、ポリシリコンの伝導帯中の電子がエッチングを促進するために、ノンドープ（i型）ポリシリコンよりもｎ型ポリシリコンのエッチング速度が速い。また、ｎ型不純物の注入量を増加させることによってエッチングレートを高くすることができる。本実施形態では、工程Ｓ１２０において、ゲート電極膜１８のうち画素部の活性領域と素子分離との境界部分２００にｎ型不純物が注入される。これにより、エッチング残渣が発生しやすい境界部分２００のエッチングレートを画素部の全体の平均的なエッチングレートよりも高くすることができる。これによって境界部分２００におけるエッチング残渣の発生の可能性を低減することができる。
図３、図４を参照しながら本発明の第２実施形態の固体撮像装置の製造方法を説明する。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。まず、第１実施形態における工程Ｓ１１０〜１１６と同様の工程が実施され、その後に、工程Ｓ２１０が実施される。工程Ｓ２１０は、第１実施形態における工程Ｓ１１８と同様の構成である。
工程Ｓ２１２では、フォトレジストパターンＰＲ２１を形成する。フォトレジストパターンＰＲ２は、画素部１０１に対応する部分に開口を有し、周辺回路部１０２を覆う。工程Ｓ２１２では、更に、フォトレジストパターンＰＲ２１の開口を通してゲート電極膜１８にｎ型不純物を注入する。つまり、工程Ｓ２１２では、ゲート電極膜１８のうち画素部１０１に対応する部分の全域にｎ型不純物を注入する。
工程Ｓ２１４では、ゲート電極膜１８をパターニングするためのフォトレジストパターン（不図示）を形成する。そして、該フォトレジストパターンの開口を通してゲート電極膜１８をエッチングすることによってゲート電極膜１８をパターニングし、画素部１０１の第１ゲート電極Ｇ１および周辺回路部１０２の第２ゲート電極Ｇ２を形成する。ここで、ゲート電極膜１８のエッチング前にゲート電極膜１８のうち画素部１０１の全域にｎ型不純物を注入することにより、ゲート電極膜１８のパターニング時にエッチング残渣が発生する可能性を低減することができる。
本実施形態では、画素部１０１のｎ型の半導体領域３１は、電子を蓄積する電荷蓄積領域を構成する。つまり、画素部１０１の光電変換素子１は、電子蓄積型である。電子蓄積型の固体撮像装置では、画素部１０１のＭＯＳトランジスタとしてＮＭＯＳトランジスタが採用されうる。本実施形態では、ゲート電極膜１８のうち画素部１０１の全域にｎ型不純物を注入することにより、画素部１０１のＮＭＯＳトランジスタの第１ゲート電極Ｇ１をｎ型にすることができる。
工程Ｓ２１６では、光電変換素子１を埋め込み型とするために、ｎ型の半導体領域３１（半導体基板ＳＵＢ）の表面部分にｐ型の不純物を注入し、ｐ型の不純物層３２を形成する。また、工程Ｓ２１６では、画素部１０１のＭＯＳトランジスタのソースおよびドレインを形成するべき領域にｎ型の不純物を注入し、ｎ型の不純物領域３３を形成する。ｎ型の不純物領域３３は、シングルドレイン構造を有する。また、工程Ｓ２１６では、周辺回路部１０２のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＮＭＯＳトランジスタのソースおよびドレインのＬＤＤ領域としてｎ型の不純物拡散領域３４を形成する。また、工程Ｓ２１６では、周辺回路部のＬＤＤ構造を有するＰＭＯＳトランジスタのソースおよびドレインのＬＤＤ領域としてｐ型の不純物拡散領域３５を形成する。
工程Ｓ２１８では、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２が形成された半導体基板ＳＵＢを覆う絶縁膜１９を形成する。工程Ｓ２１８では、次いで、絶縁膜１９のうち画素部１０１に対応する部分、および、第２ゲート電極Ｇ２の側面にサイドスペーサを構成する部分が残るように絶縁膜１９をエッチングする。絶縁膜１９は、例えば、単層の酸化シリコン膜でありうる。あるいは、絶縁膜１９は、窒化シリコン層または酸窒化シリコン層と、酸化シリコン層と、の２層構造を有しうる。あるいは、絶縁膜１９は、酸化シリコン層と、窒化シリコン層または酸窒化シリコン層と、酸化シリコン層と、の３層構造を有しうる。絶縁膜１９を窒化シリコン層または酸窒化シリコン層を有する積層構造にすることで、絶縁膜１９を光電変換素子１上の反射防止膜として機能させることができる。
工程Ｓ２２０では、周辺回路部１０２のＰＭＯＳトランジスタ領域を覆い、周辺回路部１０２のＮＭＯＳトランジスタ領域および画素部１０１に開口を有するフォトレジストパターンＰＲ２２を形成する。そして、該開口を通してＮＭＯＳトランジスタ領域にリンまたはヒ素などのｎ型不純物を高濃度で注入することで、ｎ型のゲート電極２０（第２ゲート電極Ｇ２）と、ｎ型のソースおよびドレイン３６とを形成する。ここで、画素部１０１の半導体基板ＳＵＢおよび第１ゲート電極Ｇ１は絶縁膜１９によって覆われているので、画素部１０１の半導体基板ＳＵＢおよび第１ゲート電極Ｇ１には、ｎ型不純物が注入されない。
工程Ｓ２２２では、周辺回路部１０２のＮＭＯＳトランジスタ領域を覆い、周辺回路部１０２のＰＭＯＳトランジスタ領域および画素部１０１に開口を有するフォトレジストパターンＰＲ２３を形成する。そして、該開口を通してＰＭＯＳトランジスタ領域にボロンなどのｐ型不純物を高濃度で注入することで、ｐ型のゲート電極２１（第２ゲート電極Ｇ２）と、ｐ型のソースおよびドレイン３７を形成する。ここで、画素部１０１の半導体基板ＳＵＢおよび第１ゲート電極Ｇ１は絶縁膜１９によって覆われているので、画素部１０１の半導体基板ＳＵＢおよび第１ゲート電極Ｇ１には、ｐ型不純物が注入されない。
以上の方法により、ＮＭＯＳトランジスタはｎ型のゲート電極２０を有し、ＰＭＯＳトランジスタはｐ型のゲート電極２１を有する、いわゆるデュアルゲート電極が形成される。
本実施形態では、ｎ型不純物の注入の後にｐ型不純物の注入を行うが、この順番には制約はなく、入れ替え可能である。また、本実施形態では、周辺回路部のゲート電極に不純物を注入する工程と、ソースおよびドレインを形成すべき領域に不純物を注入する工程とを兼用しているが、これらの工程を別個に実施してもよい。この場合、別個の工程において、注入エネルギーおよびドーズ量を自由に決定することができる。
工程Ｓ２２２およびＳ２２４の後に、高濃度の不純物注入によって生じた結晶欠陥の回復と、注入した高濃度不純物の活性化のための熱処理工程が実施されうる。
本実施形態では、画素部のＭＯＳトランジスタはシングルドレイン構造を有し、周辺回路部のＭＯＳトランジスタはＬＤＤ構造を有するが、画素部のＭＯＳトランジスタおよび周辺回路部のＭＯＳトランジスタの双方がＬＤＤ構造を有してもよい。
図５を参照しながら本発明の第３実施形態の固体撮像装置の製造方法を説明する。第３実施形態では、第１、第２実施形態におけるゲート絶縁膜１７が第１ゲート絶縁膜１７ａおよび第２ゲート絶縁膜１７ｂによって置き換えられている。第１ゲート絶縁膜１７ａは画素部１０１のゲート絶縁膜であり、第２ゲート絶縁膜１７ｂは周辺回路部１０２のゲート絶縁膜である。第１ゲート絶縁膜１７ａの厚さＧａは、第２ゲート絶縁膜１７ｂの厚さＧｂより厚い。
このような構成は、例えば、半導体基板ＳＵＢの全域に厚さＧａを有するゲート絶縁膜を形成した後に、周辺回路部１０２のゲート絶縁膜をウェットエッチングによって選択的に除去し、その後に第２ゲート絶縁膜１７ｂを形成することによって得られる。
第３実施形態では、第１、第２実施形態と同様に、ゲート電極膜１８のパターニング前にゲート電極膜１８のうち画素部１０１に対応する部分の少なくとも一部分に対して選択的にｎ型不純物が注入される。これによって、周辺回路部１０２の少なくとも一部よりも突き出し量が大きい画素部１０１においてゲート電極膜１８のエッチング時にエッチング残渣が発生する可能性が低減される。一方で、ゲート電極膜１８のエッチング時には、ゲート電極膜１８の下地であるゲート絶縁膜１７ａでエッチングをストップさせる必要がある。画素部１０１では、周辺回路部１０２よりも早くゲート電極膜１８がエッチングされるため、下地となる第１ゲート絶縁膜１７ａが過剰にエッチングされてしまうという課題がある。ここで、第１ゲート絶縁膜１７ａの過剰エッチングと、ゲート電極膜１８のエッチング時に発生するエッチング残渣とは、トレードオフの関係となっている。このような問題に対して、Ｇａ＞Ｇｂの関係が成り立つことで、ゲート電極膜１８のエッチング時に第１ゲート絶縁膜１７ａが過剰にエッチングされることによって画素部１０１において半導体基板ＳＵＢの表面が露出する可能性を低減することができる。
また、画素部１０１と周辺回路部１０２とでゲート絶縁膜の厚さを互いに異ならせることで、画素部１０１の電源電圧と周辺回路部１０２の一部の回路に用いる電源電圧とを異ならせることが可能になる。
第３実施形態においても、画素部の少なくとも一部分（例えば、エッチング残渣が発生しやすい活性領域と素子分離との境界部分）におけるゲート電極膜のエッチングレートを周辺回路部におけるゲート電極膜のエッチングレートも高くすることができる。
図６を参照しながら本発明の第４実施形態の固体撮像装置の製造方法を説明する。なお、第４実施形態として言及しない事項は、第１乃至第３実施形態に従いうる。第４実施形態では、周辺回路部１０２の少なくとも一部のＭＯＳトランジスタが金属半導体化合物層（金属シリサイド層）を有している。一方、かつ画素部１０１のＭＯＳトランジスタは、周辺回路部１０２のＭＯＳトランジスタの金属半導体化合物層の金属成分と同じ金属成分を含む金属半導体化合物層を有していない。
画素部１０１における第１ゲート電極Ｇ１および半導体基板ＳＵＢを覆っている絶縁膜１９は、金属半導体化合物層の形成を防止する保護膜として機能しうる。周辺回路部１０２においては、サリサイド（セルフアラインシリサイド）と呼ばれる手法を用いて、ゲート電極２０、２１の上層に金属半導体化合物層２２が形成され、ソースおよびドレインの表層に金属半導体化合物層２３が形成される。金属半導体化合物層２２、２３は、例えば、コバルトシリサイドで構成されうる。ただし、金属半導体化合物層を構成する金属は、ニッケルなどの他の金属であってもよいし、半導体は、シリコン以外の半導体であってもよい。金属半導体化合物層２２、２３を構成する金属は、ＭＯＳトランジスタに接続される導電部材（コンタクトプラグあるいは配線）に含まれる金属ではない金属でありうる。金属半導体化合物層２２、２３は、例えば、導電部材に含まれる金属がタングステン、チタン、タンタル、銅またはアルミニウムであれば、これら以外の金属（コバルト、ニッケル等）と半導体との化合物層である。画素部１０１のＭＯＳトランジスタは、画素部１０１のＭＯＳトランジスタに接続する導電部材に含まれる金属成分以外の金属と半導体との化合物層を有していない。画素部１０１のＭＯＳトランジスタは、その一部が、画素部１０１のＭＯＳトランジスタに接続する導電部材に含まれるチタンまたはタングステンなどの金属と反応しうる。その結果、導電部材に含まれる金属とＭＯＳトランジスタの半導体との金属半導体化合物からなる部分を含うる。また、本実施形態では、絶縁膜１９が金属半導体化合物層の形成を防止するための保護膜として利用されるが、絶縁膜１９とは異なる膜を別工程で形成した後にパターニングして保護層を形成してもよい。
本実施形態によれば、画素部のゲート電極膜のエッチング残渣の低減に加えて、金属半導体化合物層の導入によってトランジスタの特性を向上させることができる。
図７を参照しながら本発明の第５実施形態の固体撮像装置の製造方法を説明する。なお、第５実施形態として言及しない事項は、第１乃至第４実施形態に従いうる。まず、第１実施形態における工程Ｓ１１０〜１１８と同様の工程が実施され、その後に、工程Ｓ３１０が実施される。
工程Ｓ３１０では、フォトレジストパターンＰＲ３１を形成する。フォトレジストパターンＰＲ３１は、画素部１０１に対応する部分の一部分に第１開口を有し、画素部１０１の他の一部分および周辺回路部１０２を覆っている。該少なくとも一部分は、第１素子分離ＩＳＯ１と第１活性領域ＡＣＴ１との境界部分の上に位置する部分、あるいは、第１素子分離ＩＳＯ１の全域およびその周辺をカバーする領域を含みうる。工程Ｓ３１０では、更に、フォトレジストパターンＰＲ３１の第１開口を通してゲート電極膜１８にｎ型不純物を注入する。つまり、工程Ｓ３１０では、ゲート電極膜１８のうち画素部１０１に対応する部分の少なくとも一部分にｎ型不純物を注入する。その後、フォトレジストパターンＰＲ３１を除去する。
工程Ｓ３１２では、フォトレジストパターンＰＲ３２を形成する。フォトレジストパターンＰＲ３２は、画素部１０１に対応する部分の一部分に第２開口を有し、画素部１０１の他の一部分および周辺回路部１０２を覆っている。ここで、第１開口の面積は、第２開口の面積よりも大きい。第１開口と第２開口は、相互に一部が重複してもよいし、重複する領域を有しなくてもよい。工程Ｓ３１２では、更に、フォトレジストパターンＰＲ１の第２開口を通してゲート電極膜１８にｐ型不純物を注入する。つまり、工程Ｓ３１２では、ゲート電極膜１８のうち画素部に対応する部分の少なくとも一部分にｐ型不純物を注入する。その後、フォトレジストパターンＰＲ３２を除去する。ここで、ゲート電極膜１８のうちｐ型不純物を注入する部分は、例えば、増幅ＭＯＳトランジスタのゲート電極２４となる部分でありうる。
工程Ｓ３１４では、ゲート電極膜１８をパターニングするためのフォトレジストパターン（不図示）を形成する。そして、該フォトレジストパターンの開口を通してゲート電極膜１８をエッチングすることによってゲート電極膜１８をパターニングし、画素部１０１の第１ゲート電極Ｇ１および周辺回路部１０２の第２ゲート電極Ｇ２を形成する。
ここで、前述したように、ｎ型ポリシリコンのエッチングレートはノンドープ（i型）ポリシリコンと比較して高く、また、ｎ型不純物の注入量の増加によってエッチングレートが高くなる。一方、ｐ型ポリシリコンのエッチングレートは、ノンドープ（i型）ポリシリコンのエッチングレートと比較してわずかに低くなるものの、ほぼ同等と考えてよい。このため、ｐ型ポリシリコンのエッチングレートを基準としてエッチングの条件を設定すれば、ｎ型またはノンドープのポリシリコンについては、ｐ型ポリシリコンよりも残渣が発生しにくいエッチオング条件とすることができる。しかも、ｎ型ポリシリコンについでは、エッチング残渣の発生に対するプロセスマージンが大幅に改善されたエッチング条件とすることができる。
ｎ型ポリシリコンとi型あるいはｐ型ポリシリコンとのエッチングレートに差が生じる一因を説明する。エッチングに用いられるプラズマ中で、エッチャントとして働くプラスイオンは、多数キャリアが電子であるｎ型の部分に、ｐ型やi型の部分よりも多く引き寄せられる。つまり、ｎ型の部分にはi型、ｐ型の部分よりもエッチングガスが多く供給される。そのため、ｎ型の部分は他の部分に比べてエッチングレートが高くなると考えられる。また、ゲート電極１８膜自体も、含有する不純物が多いほどエッチングレートが高くなりやすいことも一因として考えられる。このような理由から、ゲート電極膜１８において、ｎ型の部分がi型またはｐ型の部分に比べてエッチングレートを高くなる現象は、ゲート電極膜１８の膜質や主成分、不純物の種類によるものではないことが分かる。そのため、ゲート電極膜１８がポリシリコンあるいはアモルファスシリコンでなくとも、本実施形態を適用することができる。
以上の実施形態では、配線層、カラーフィルター、マイクロレンズなどの構造が省略されているが、固体撮像装置は、配線層、カラーフィルターおよび／またはマイクロレンズを備えうる。
１：光電変換素子、２：増幅用ＭＯＳトランジスタ、１１：酸化シリコン膜、１２：窒化シリコン膜、ＩＳＯ１：第１素子分離、ＡＣＴ１：第１活性領域、ＩＳＯ２：第１素子分離、ＡＣＴ：第２素子分離、２００：境界部分、１０１：画素部、１０２：周辺回路部

Claims (15)

  1. 画素部および周辺回路部を有する固体撮像装置の製造方法であって、
    前記画素部の第１素子分離および第１活性領域を半導体基板に形成するとともに前記周辺回路部の第２素子分離および第２活性領域を前記半導体基板に形成する工程と、
    前記第１素子分離、前記第１活性領域、前記第２素子分離および前記第２活性領域を覆うようにゲート電極膜を形成する工程と、
    前記ゲート電極膜のうち前記画素部に対応する部分の少なくとも一部分に対して選択的にｎ型不純物を注入する工程と、
    前記ｎ型不純物を注入する前記工程の後に、前記ゲート電極膜のパターニングを行うことにより前記画素部の第１ゲート電極および前記周辺回路部の第２ゲート電極を形成する工程と、を含み、
    前記少なくとも一部分は、前記第１素子分離と前記第１活性領域との境界部分の上に位置する部分を含む、
    ことを特徴とする固体撮像装置の製造方法。
  2. 前記第１ゲート電極および前記第２ゲート電極を形成する前記工程の後に、前記第２ゲート電極に不純物を注入する工程を更に含む、
    ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
  3. 前記第２ゲート電極に不純物を注入する前記工程において、前記第２ゲート電極を含むＭＯＳトランジスタのソースおよびドレインとなるべき領域にも不純物が注入される、
    ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
  4. 前記ｎ型不純物を注入する前記工程において、前記ゲート電極膜のうち前記画素部に対応する部分の全域に前記ｎ型不純物が注入される、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置の製造方法。
  5. 前記第１ゲート電極および前記第２ゲート電極を形成する前記工程の後に、前記第１ゲート電極および前記第２ゲート電極が形成された前記半導体基板を覆う絶縁膜を形成する工程と、
    前記絶縁膜のうち前記画素部に対応する部分、および、前記第２ゲート電極の側面にサイドスペーサを構成する部分が残るように前記絶縁膜をエッチングする工程と、
    前記絶縁膜をエッチングする前記工程の後に、前記第２ゲート電極を含むＭＯＳトランジスタのソースおよびドレインとなるべき領域に不純物を注入する工程と、
    を更に含むことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置の製造方法。
  6. 前記第２ゲート電極を含むＭＯＳトランジスタのソースおよびドレインとなるべき領域に不純物を注入する前記工程では、前記第１ゲート電極、および、前記半導体基板のうち前記画素部に対応する部分には不純物が注入されない、
    ことを特徴とする請求項５に記載の固体撮像装置の製造方法。
  7. 前記画素部は、複数の第１ゲート電極を有し、
    前記少なくとも一部分は、前記画素部の前記複数の第１ゲート電極の少なくとも１つの第１ゲート電極となるべき部分の少なくとも一部を更に含む、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置の製造方法。
  8. 前記少なくとも１つの第１ゲート電極は、増幅ＭＯＳトランジスタのゲート電極を含む、
    ことを特徴とする請求項７に記載の固体撮像装置の製造方法。
  9. 前記ゲート電極膜を形成する工程では、前記ゲート電極膜としてノンドープの半導体膜を形成する、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置の製造方法。
  10. 前記第１素子分離および前記第２素子分離は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の固体撮像装置の製造方法。
  11. 前記ゲート電極膜を形成する工程の前に、前記画素部の第１ゲート絶縁膜および前記周辺回路部の第２ゲート絶縁膜を形成する工程を含み、
    前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜より厚い、
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置の製造方法。
  12. 前記画素部のＭＯＳトランジスタは、シングルドレイン構造を有し、前記周辺回路部のＭＯＳトランジスタは、ＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する、
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の固体撮像装置の製造方法。
  13. 前記周辺回路部のＭＯＳトランジスタは、金属半導体化合物層を有し、前記画素部のＭＯＳトランジスタは、前記金属半導体化合物層と同じ金属成分を含む金属半導体化合物層を有しない、
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の固体撮像装置の製造方法。
  14. 前記周辺回路部は、抵抗素子を含み、
    前記ｎ型不純物を注入する前記工程において、前記抵抗素子となるべき部分にも前記ｎ型不純物が注入される、
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の固体撮像装置の製造方法。
  15. 前記ゲート電極膜のうち前記第１素子分離と前記第１活性領域との境界部分の上に位置する部分とは異なる部分にｐ型不純物を注入する工程を更に含む、
    ことを特徴とする請求項１乃至１４のいずれか１項に記載の固体撮像装置の製造方法。
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