CN106373920B - 形成导电特征的方法 - Google Patents

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Abstract

本发明是关于形成导电特征的方法。根据本发明一实施例的方法包含：在导电层上形成图案化屏蔽层；在图案化屏蔽层和导电层上形成第一电介质层；选择性地蚀刻第一电介质层，由此而暴露图案化屏蔽层的上表面，其中第一电介质层的上表面低于图案化屏蔽层的顶面；移除图案化屏蔽层；以及选择性地蚀刻导电层，以形成具有楔形形状的导电特征。

Description

形成导电特征的方法
技术领域
本发明涉及半导体领域技术，特别是涉及半导体领域中形成导电特征的方法。
背景技术
半导体集成电路(IC)工业已经历了指数式增长。IC材料和设计的技术发展已生产了很多代IC，其每一代都具有比前一代更小且更复杂的电路。在IC演变过程中，功能密度(即，每个芯片区域中相互连接的组件的数量)在普遍增大，同时，几何尺寸(即，用制造工艺能够制作的最小部件(或线路))则有所减小。这种按比例缩小的工艺通常带来了提高生产效率且降低相关成本的有益效果。按比例缩小已增加了IC工艺和制造的复杂性，并且，为实现这些改进，IC工艺和制造也需要类似的发展。然而，同样需要的是形成导电特征以连接IC组件中的特征。
发明内容
本发明的一实施例提供一方法，其包含：
在导电层上形成图案化屏蔽层；
在该图案化屏蔽层上形成第一电介质层；
移除该第一电介质层的一部分，以暴露该图案化屏蔽层的一部分；
移除该图案化屏蔽层的该部分；以及
移除该导电层的一部分，以形成具有楔形轮廓的导电特征。
在本发明的一实施例中，该导电特征具有顶部部分和底部部分，该顶部部分具有第一宽度，并且该底部部分具有大于该第一宽度的第二宽。该方法还包含在该已形成的导电特征上沉积第二电介质层；以及实施化学机械研磨CMP于该第二电介质层和该已形成的导电特征上。
根据本发明另一实施例的方法包含：
在导电层上形成图案化屏蔽层；
在该图案化屏蔽层上形成衬料层；
在该衬料层上形成第一电介质层；
移除该第一电介质层和该衬料层的一部分，以暴露该图案化屏蔽层的一部分；
移除该图案化屏蔽层的该部分；以及
移除该导电层的一部分，以形成具有楔形轮廓的导电特征。
在本发明的一实施例中，该方法还包含在该已形成的导电特征上沉积第二电介质层，其中第二电介质层由低电介质系数的电介质材料形成。其中选择性地蚀刻该第一电介质层包含移除该第一电介质层的一部分，从而使该蚀刻的第一电介质层的顶面低于该衬料层的顶面。
根据本发明的又一实施例的一方法包含：
在导电层上形成图案化屏蔽层；
在图案化屏蔽层和该导电层上形成第一电介质层；
选择性地蚀刻该第一电介质层，由此而暴露该图案化屏蔽层的上表面，其中该第一电介质层的上表面低于该图案化屏蔽层的顶面；
移除该图案化屏蔽层，以及
选择性地蚀刻该导电层，以形成具有楔形轮廓的导电特征。
在本发明的一实施例中，该方法还包含在该被蚀刻的导电层上沉积第二电介质层，由此而填充在该导电层中的孔。其中该第一电介质层由以下至少一种方式形成：旋涂式玻璃材料、旋涂式电介质材料、树脂材料、有机金属聚合材料、氮化硅SiN、二氧化硅SiO2、非晶硅、碳基材料、氮化钛TiN、氧化钛TiO和/或氮化钽TaN。基底包含蚀刻终止层ESL，该蚀刻终止层设置在该导电层下方。
附图说明
为协助读者达到最佳理解效果，建议在阅读本发明时同时应理解的是，根据工业中的常规标准，各种特征并未按比例示出。事实上，为更清楚地论述，各种特征尺寸可任意地增大或减小。
图1根据本发明实施例示出了半导体组件的失准的孔的示例。
图2根据本发明实施例示出了形成半导体组件的导电特征的流程图。
图3A、3B、3C、3D、3E、3F和3G根据图2中的方法示出了在不同制造阶段所形成的导电特征的截面图。
图4根据本揭露实施例示出了形成半导体组件的导电特征的流程图。
图5A、5B、5C、5D、5E、5F、5G、5H和5I根据图4中的方法示出了在不同制造阶段所形成的导电特征的截面图。
图6A和6B中的每一个根据本发明实施例提供了半导体组件的两种导电特征的比较示例，所述比较示例分别通过传统方法以及图2和图4中揭露的方法而形成。
具体实施方式
本说明书提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。以下所描述的组件和装置的具体示例用以简化本发明。当然，这些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，则包含了以直接接触的方式形成所述第一特征和第二特征的实施例，并且也包含了在所述第一和第二特征之间形成附加特征的实施例，而这样的所述第一特征和第二特征可以不是直接接触的。另外，本揭露在不同示例中可重复参考数字和/或参考字母。所述重复的目的在于简明及清楚，但其本身不决定所描述的实施例和/或构造之间的关系。
此外，空间上的相关术语，例如“在…的下面”、“在…的下方”、“低于”、“在…的上方”以及“上面”等，此处可用于简单地描述如图中所示的一个组件或特征相对于另一(多个)组件或另一(多个)特征的关系。所述空间上的相关术语旨在包含除了图中所描述的方向外，还包含在使用或操作中的组件的不同方向。另外，装置可被定向(旋转90度或以其它方向定向)，并且此处所用的空间上的相关描述符号可同样作相应地说明。
多层互连用于连接各种组件(晶体管、电阻器和电容等)以形成IC。图1示出了典型的多层互连结构100。在典型的多层互连结构中，如图1所示，导线102和104(例如，铜线)铺设在堆栈的电介质层108中，并且通过孔106从一层(例如，层103)连接到另一层(例如，层105)。铜线和孔通常采用单镶嵌或双镶嵌工艺制成。在这种工艺中，以版面图形的方式成型衬底电介质层以形成一种渠道，然后将铜填充并溢出所述渠道，并且采用化学机械研磨(CMP)的方式移除多余的铜，从而在渠道中形成铜线。随后，在所述衬底电介质层之上形成另一电介质层，并且重复上述工艺以形成孔和上层铜线。所述多层电介质层采用蚀刻微影技术(或黄光蚀刻微微影)工艺而形成板面图形。有时，蚀刻微影技术工艺之间的堆栈误差可导致孔与其需对准的铜线之间产生失准(例如，失准101)。失准的孔，例如孔106，可导致其与邻近的铜线发生意外的桥接(短路)，从而造成IC缺陷；或导致衬底电介质层过度蚀刻，从而形成IC可靠度问题。这种孔-线失准的问题随着IC持续小型化已变得更加难以解决。
本发明提出了一种新的方式，所述方式提供一种防止孔失准的导电特征。例如，图2示出了方法200，其用于在半导体衬底上制造一种有助于防止孔失准的导电特征。图3A、3B、3C、3D、3E、3F和3G是根据图2中方法200所制造的组件300的实施例的截面图。应理解的是图3A-3G和组件300只是典型的且示范性的。在一个实施例中，半导体组件300是互补金属氧化物半导体(CMOS)组件的互连部分(例如，导线)。
此外，应理解的是方法200包含了具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤，并且因此在此处只作简要描述。其它步骤可在方法200之前、之后和/或在方法200期间实施。还应理解的是，半导体组件300的一部分，如图3A-3G所示，可通过互补金属氧化物半导体(CMOS)技术工艺流程制造而成，并且因此一些工艺在此处只作简要描述。此外，半导体组件300可包含各种其它组件和特征，例如其它晶体管、双极性结型晶体管、电阻器、电容、二极管、熔断器等，但为了更好地理解本揭露的发明构思而简化了所述半导体组件300。所述半导体组件300包含多个可相互连接的半导体组件(例如，晶体管)。
例如，组件300可以是在操作集成电路期间制造的中间组件，或者可以是以下一部分：其可包含静态随机存取存储器(SRAM)和/或其它逻辑电路；例如电阻器、电容和电感器的无源零件；以及例如P型沟道场效晶体管(PFET)、N型沟道场效晶体管(NFET)、金属氧化物半导体场效晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压型晶体管、高频型晶体管以及其它存储单元的有源零件；和/或其组合。
方法200开始于方框202，即，提供包含导电层304和图案化屏蔽层310的衬底301。在图3A所示的实施例中，图案化屏蔽层310可包含位于导电层304上方的多个图案化特征。在一些特定的实施例中，衬底301还可包含位于导电层下方的蚀刻终止(ETS)层302，和/或位于图案化屏蔽层310和导电层304之间的抗反射涂膜(ARC)层306。
更具体来说，根据多个实施例，导电层304可由任意适合的金属材料(例如铜(Cu)、铝(Al)、钨(W)和/或钴(Co))制成。蚀刻终止层302包含具有密度高于导电层304材料的电介质材料。例如，蚀刻终止层302可包含以下材料：所述材料选自于由SiCN、SiCO、SiO2、SiN和/或AlON组成的组，同时，蚀刻终止层302也可使用其它适合的材料，并且其同样属于本发明的范围内。图案化屏蔽层310的图案化特征可包含光阻材料，或只包含阻剂材料。抗反射涂膜层306可由以下材料形成：所述材料选自于由氧化硅、氮化硅和/或氮氧化硅组成的组。
参考图2和3B，方法200继续到方框204，即，在图案化屏蔽层310和抗反射层306上沉积第一电介质层312。在一个实施例中，所述第一电介质层312可由以下材料形成：旋涂式玻璃(SOG)材料、旋涂式电介质(SOD)材料、树脂材料、有机金属聚合材料、氮化硅(SiN)、二氧化硅(SiO2)、非晶硅、碳基材料、氮化钛(TiN)、氧化钛(TiO)和/或氮化钽(TaN)。此外，沉积所述第一电介质层312还包含旋涂式涂膜方法、化学蒸镀(CVD)方法和/或原子层沉积(ALD)方法。
然后，方法200继续到方框206，即，选择性地蚀刻第一电介质层312以形成凹陷的第一电介质层312'。由此而暴露了图案化屏蔽层310的上表面。如图3C所示的实施例，图案化屏蔽层310的上表面与图案化屏蔽层310朝向导电层304的底面相对。在一些特定的实施例中，第一电介质层312所选择的蚀刻可采用反应离子蚀刻(RIE)工艺实施，其用于调整凹陷第一电介质层312，同时采用这样的RIE工艺使图案化屏蔽层310基本上保持未改变/基本上保持完整。
方法200继续到方框208，即，移除图案化屏蔽层310。如图3D所示，在移除图案化屏蔽层310之后，暴露了抗反射层306的顶面(例如，340)。抗反射层306的暴露表面340包含相反的图案化特征，其与图案化屏蔽层310提供的图案化特征相反。即，现在暴露了抗反射层306顶面由图案化特征覆盖的部分。因此，在一个实施例中，第一电介质层312/312'可称为“反向调整模式”材料。在一些特定的实施例中，移除图案化屏蔽层310可包含干蚀刻、湿蚀刻和本领域熟知的各种适合的蚀刻工艺。
方法200继续到方框210，即，如图3E所示，通过暴露表面340选择性地蚀刻抗反射层306、导电层304和/或蚀刻终止层302。在图3E所示的实施例中，被蚀刻的导电层形成了具有楔形轮廓的导电特征204'。在一个示例中，楔形轮廓可被实施为从底部(蚀刻终止层302)到顶部(抗反射层306)逐渐变小的导电特征304'。更具体来说，如图3E所示的实施例，导电特征304'包含具有宽度为“W1”的较低部分以及宽度为“W2”的较高部分，并且W1大于W2。蚀刻导电层304可包含干蚀刻、等离子体基干蚀刻和/或其它蚀刻工艺。在一个示例中，蚀刻导电层304可在流有化学制品的等离子体蚀刻腔室中实施，所述化学制品例如氟基气体材料、氯基气体材料和/或烷基气体材料。
结合图3F参考图2，方法200继续到方框212，即，在所形成的导电特征304'上沉积第二电介质层314。在一些特定的实施例中，所述第二电介质层314可以是低电介质系数(例如，k<3.0)的电介质材料，并且这种低电介质系数的电介质材料可采用旋涂式涂膜和/或CVD工艺沉积而成。第二电介质层314可构造为与每一个形成的导电特征隔离/绝缘。然后，方法200进入到方框214，即，实施化学机械研磨(CMP)工艺。所述CMP工艺通过移除多余的材料(例如，材料314)和导电材料(例如，导电材料304/304')使组件300的顶面平坦化，从而使导电特征304'的研磨表面和第二电介质层314的研磨表面二者共面，如图3G所示。
图4示出了方法400，所述方法400用于在半导体衬底上制造有助于防止孔失准的导电特征。图5A、5B、5C、5D、5E、5F、5G、5H和5I是根据图4中方法400所制造的组件400的实施例的截面图。应理解的是图5A-5I以及组件500只是典型的且示范性的。在一个实施例中，半导体组件500是互补性金属氧化物半导体(CMOS)组件的互连部分(例如，导线)。
此外，应理解的是方法400包含了以下步骤：所述步骤具有互补性金属氧化物半导体(CMOS)技术工艺流程的特征，且因此在此处只做简要描述。其它步骤可在方法400前、后和/或方法400期间实施。还应理解的是，如图5A-5I所示，半导体组件500的一部分可由互补性金属氧化物半导体(CMOS)技术工艺流程制造，因此一些工艺在此处只做简要描述。此外，半导体组件500可包含各种其它组件和特征，例如其它晶体管、双极面结型晶体管、电阻器、电容、二极管、熔断器等，但为了更好地理解本发明的发明内容而将其简化。半导体组件500包含了可互连的多个半导体组件(例如，晶体管)。
例如，组件500可以是在操作集成电路期间制造的中间组件，或者可以是以下一部分：其可包含静态随机存取存储器(SRAM)和/或其它逻辑电路；例如电阻器、电容和电感器的无源零件；以及例如P型沟道场效晶体管(PFET)、N型沟道场效晶体管(NFET)、金属氧化物半导体场效晶体管(MOSFET)、互补性金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压型晶体管、高频型晶体管以及其它存储单元的有源零件；和/或其组合。
方法400开始于方框402，即，提供包含导电层504和图案化屏蔽层508的衬底501。在图5A所示的实施例中，图案化屏蔽层508可包含位于导电层504上方的多个图案化特征。在一些特定的实施例中，衬底501还可包含位于导电层504下方的蚀刻终止层(ESL)502，和/或包含位于图案化屏蔽层508和导电层504之间的抗反射涂膜(ARC)层506。导电层504可由任意适合的金属材料(例如铜(Cu)、铝(Al)、钨(W)和/或钴(Co))制成。蚀刻终止层502包含具有密度高于导电层504材料的电介质材料。例如，蚀刻终止层502可包含以下材料：所述材料选自于由SiCN、SiCO、SiO2、SiN和/或AlON组成的组，同时，蚀刻终止层502也可使用其它适合的材料，并且其同样属于本发明的范围内。图案化屏蔽层508的图案化特征可包含光阻材料，或只包含阻剂材料。抗反射涂膜层506可由以下材料形成：所述材料选自于由氧化硅、氮化硅和/或氮氧化硅组成的组。
方法400继续到方框402，即，在图案化屏蔽层508和抗反射涂膜层506上沉积衬料层510。根据各种所示实施例，沉积衬料层510包含采用各种适合的沉积方法，例如CVD方法、ALD方法和/或旋涂式涂膜方法。更具体来说，衬料层510由以下材料制成：所述材料选自由定向自组装材料、氮化钛(TiN)、氧化钛(TiO)、氮化钽(TaN)、氮化硅(SiN)、二氧化硅(SiO2)和有机金属聚合材料组成的组。在一个特定的实施例中，衬料层的厚度范围可在约1/4跨距(pitch)至约1跨距之间。一般来说，跨距可以是定义为集成电路的两个特征(例如，互联线)之间的中心至中心的距离。
方法400继续到方框404，即，在衬料层510上沉积第一电介质层512。在一个实施例中，所述第一电介质层512可由以下材料形成：旋涂式玻璃(SOG)材料、旋涂式电介质(SOD)材料、树脂材料、有机金属聚合材料、氮化硅(SiN)、二氧化硅(SiO2)、非晶硅、碳基材料、氮化钛(TiN)、氧化钛(TiO)和/或氮化钽(TaN)。此外，沉积所述第一电介质层512还包含旋涂式涂膜方法、CVD方法和/或ALD方法。
然后，方法400继续到方框406，即，选择性地蚀刻第一电介质层512以形成凹陷的第一电介质层512'。由此而暴露了衬料层510的上表面。如图5D所示的实施例，凹陷的第一电介质层512'的上表面低于完整的衬料层510的上表面。在一些特定的实施例中，第一电介质层512所选择的蚀刻可采用反应离子蚀刻(RIE)工艺和/或等离子体蚀刻工艺实施，其用于调整凹陷第一电介质层512，同时采用这样的RIE工艺使衬料层510基本上保持未改变/基本上保持完整。
方法400继续到方框408，即，选择性地蚀刻衬料层510。如图5E所示，蚀刻完整的衬料层510的一部分(例如，顶部部分)，从而使被蚀刻的衬料层510'暴露图案化屏蔽层508的顶面。在一个实施例中，衬料层510所选择的蚀刻可采用反应离子蚀刻(RIE)工艺和/或等离子体蚀刻工艺实施，其用于调整凹陷/蚀刻衬料层510，同时采用这样的RIE工艺使图案化屏蔽层508基本上保持未改变/基本上保持完整。
方法400继续到方框410，即，移除图案化屏蔽层508并且移除凹陷的第一电介质层512'。如图5F所示，在移除图案化屏蔽层508和凹陷的第一电介质层512'之后，暴露了抗反射层506的顶面(例如，540)。抗反射层506的暴露表面540包含相反的图案化特征，其与图案化屏蔽层508提供的图案化特征相反。即，现在暴露了抗反射层506顶面由图案化特征覆盖的部分。因此，衬料层510'/510现可用作硬质屏蔽层或简单的屏蔽层，其用于将图案转移到耦合层(例如，导电层504)。在一些特定的实施例中，移除图案化屏蔽层508可包含干蚀刻、湿蚀刻和本领域熟知的各种适合的蚀刻工艺。
然后，方法400继续到方框412，即，如图5G所示，通过暴露表面540选择性地蚀刻抗反射层506、导电层504和/或蚀刻终止层502。在图5G所示的实施例中，被蚀刻的导电层形成了具有楔形轮廓的导电特征504'，所述楔形轮廓与图3E中所论述的楔形轮廓相类似。即，导电特征504'包含两个倾斜的侧壁，并且导电特征504'的较低部分宽于导电特征504'的较高部分。蚀刻导电层504可包含干蚀刻、等离子体基干蚀刻和本领域熟知的各种适合的金属蚀刻工艺。在一个示例中，蚀刻导电层504可在流有化学制品的等离子体蚀刻腔室中实施，所述化学制品例如氟基气体材料、氯基气体材料和/或烷基气体材料。在形成导电特征504'之后，方法400可包含方框414，即，移除衬料层510'/510。在一些实施例中，移除衬料层可包含干蚀刻、湿蚀刻和/或其它蚀刻工艺。
结合图5H参考图4，方法400继续到方框416，即，在所形成的导电特征504'上沉积第二电介质层514。在一些特定的实施例中，所述第二电介质层514可以是低电介质系数(例如，k<3.0)的电介质材料，并且这种低电介质系数的电介质材料可采用旋涂式涂膜和/或CVD工艺沉积而成。此外，第二电介质层514可构造为与每一个形成的导电特征隔离/绝缘。然后，方法400进入到方框418，即，实施化学机械研磨(CMP)工艺。所述CMP工艺通过移除多余的材料(例如，514)和导电材料(例如，504/504')使组件500的顶面平坦化，从而使导电特征504'的研磨表面和第二电介质层514的研磨表面二者共面，如图5I所示。
现参考图6A和6B，其示出了分别由传统方法(图6A)和本发明方法(图6B)所形成的两个导电特征之间的比较。在一些实施例中，由传统方法形成的每一个导电特征603之间，可沉积低电介质系数的电介质材料(例如，材料601)，从而使每一个导电特征隔离。一般来说，为了形成导电特征603，图案化屏蔽层(例如，硬质屏蔽层)用于通过蚀刻工艺将图案直接转移到耦合的导电层，从而形成了用于后续填充低电介质系数材料(例如，材料603)的蚀刻沟道或通道。如图6A和6B所示，通过采用传统方法，导电特征603包含一倾斜的侧壁，并且所述侧壁从顶部到底部逐渐减小(即，导电特征的较高部分宽于导电特征的较低部分)。换句话说，导电特征603包含了从顶部到底部逐渐减小的宽度。这种减小的宽度可造成多个问题。例如，多层互连用于连接各种组件(晶体管、电阻器、电容等)以形成IC。在一个典型的多层互连结构中，导线(例如，导电特征603)铺设在堆栈的电介质层(例如，低电介质系数的电介质材料601)中并且通过孔从一层连接到另一层。一般来说，在导线上形成孔之前可使用化学机械研磨(CMP)。如果导线包含如603所示的(从顶部到底部)逐渐减小的宽度，则可产生孔的失准。失准的孔可导致其与邻近的铜线发生意外的桥接(短路)，从而造成IC缺陷；或导致衬底电介质层过度蚀刻，从而形成IC可靠度问题。
因此，根据以上所论述的，本发明提供各种有益效果。然而，应理解的是，不是所有此处所描述的全部有益效果都是必要的，其它实施例可提供不同的有益效果，并且所有实施例不要求具有特殊的有益效果。
本发明的其中一个有益效果是：本发明提出了一种新的方式，所述方式提供一种从底部到顶部逐渐减小的导电特征。重新参考图6A和6B，由本发明方法形成的导电特征605(图6B)与由传统方法形成的导电特征(图6A)形成了鲜明的对比，导电特征605包含从顶部到底部逐渐增大的宽度。导电特征的这种(从顶部到底部)逐渐增大的宽度有效地提供了额外的灵活性，从而即使在发生孔失准的情况下也可形成孔。如上所述，CMP工艺通常用于研磨/磨平半导体特征的表面，并且通常在形成孔之前实施。如果一个半导体特征包含了从顶部到底部增大的宽度，那么即使在由CMP工艺研磨之后实施，这种半导体特征也能由此而提供用于形成孔的衬底面。本发明的另一个有益效果是提供了包含完整的低电介质系数的电介质材料，其构造为与每一个耦合的导电特征相隔离。通常，低电介质系数的电介质材料容易受到蚀刻步骤(例如，等离子体蚀刻)的损坏，因为在传统方法中，这种低电介质系数的电介质材料是在填充导电材料之前通过蚀刻步骤而形成，从而形成所希望的导电特征。受损的电介质材料可使所制造的IC性能受到不良的影响。然而，在本发明的实施例中，低电介质系数的电介质材料(例如，314、514、607)是在形成导电特征之后形成(沉积)。因此，通过本发明的方法而形成的低电介质系数的电介质材料不会受到蚀刻工艺而引起的损坏。
本发明提供一种用于形成导电特征的方法的实施例。所述方法包含在导电层上形成图案化的屏蔽层；在图案化屏蔽层上形成第一电介质层；移除第电介质层的一部分，以暴露图案化屏蔽层的一部分；移除图案化屏蔽层的所述部分；以及移除导电层的所述部分，以形成具有楔形轮廓的导电特征。
本发明提供一种用于形成导电特征的方法的另一实施例。所述方法包含在导电层上形成图案化屏蔽层；在图案化屏蔽层上形成衬料层；在衬料层上形成第一电介质层；移除第一电介质层和衬料层的所述部分，以暴露图案化屏蔽层的所述部分；移除图案化屏蔽层的所述部分；以及移除导电层的所述部分，以形成具有楔形轮廓的导电特征。
本发明还提供了形成导电特征的方法的另一实施例。所述方法包含在导电层上形成图案化屏蔽层；在图案化屏蔽层和导电层上形成第一电介质层；选择性地蚀刻第一电介质层，由此而暴露图案化屏蔽层的上表面，其中第一电介质层的上表面低于第一图案化屏蔽层的顶面；移除图案化屏蔽层；以及选择性地蚀刻导电层，以形成具有楔形轮廓的导电特征。
上述概括了几个实施例的特征，从而使本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应理解的是，其可容易地将本发明作为设计或修改其它工艺的基础，从而达到此处所引用的实施例的相同目的和/或实现相同的有益效果。本领域技术人员还应理解的是，这种等同的构造不能背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下可进行各种改变、替换和更改。

Claims (20)

1.一种形成导电特征的方法，其包含：
在导电层上形成抗反射层；
在所述抗反射层上形成图案化屏蔽层；
在所述图案化屏蔽层与所述抗反射层上形成衬料层，并且其中所述衬料层完全覆盖所述抗反射层的上表面；
在所述衬料层上形成第一电介质层，其中所述第一电介质层的上表面等高；
移除所述第一电介质层的一部分与所述衬料层的一部分，并暴露所述衬料层的上表面及侧表面的一部分；
移除所述图案化屏蔽层，移除所述图案化屏蔽层之后，所述衬料层具有与图案化屏蔽层相反的图案化特征，且从所述衬料层暴露出所述抗反射层的上表面；以及
移除所述导电层的一部分，以形成具有楔形轮廓的导电特征。
2.根据权利要求1所述的方法，其中所述导电特征具有顶部部分和底部部分，所述顶部部分具有第一宽度，并且所述底部部分具有大于所述第一宽度的第二宽度。
3.根据权利要求1所述的方法，还包含在已形成的所述导电特征上沉积第二电介质层。
4.根据权利要求3所述的方法，其还包含
实施化学机械研磨CMP于所述第二电介质层和已形成的所述导电特征上。
5.根据权利要求3所述的方法，其中所述第二电介质层包含低k值电介质材料层。
6.根据权利要求1所述的方法，其中所述第一电介质层由以下至少一种方式形成：旋涂式电介质材料、有机金属聚合材料、氮化硅SiN、二氧化硅SiO2、非晶硅、碳基材料、氮化钛TiN、氧化钛TiO和/或氮化钽TaN。
7.根据权利要求1所述的方法，还包含形成蚀刻终止层ESL，所述蚀刻终止层设置在所述导电层下方。
8.一种形成导电特征的方法，其包含：
在导电层上形成图案化屏蔽层；
在所述图案化屏蔽层上形成衬料层；
在所述衬料层上形成第一电介质层；
移除所述第一电介质层和所述衬料层的一部分，以暴露所述图案化屏蔽层的一部分以及所述衬料层的上表面及侧表面的一部分；
移除所述图案化屏蔽层；以及
使用该衬料层作为屏蔽层移除所述导电层的一部分，以形成具有楔形轮廓的导电特征。
9.根据权利要求8所述的方法，其中所述导电特征具有顶部部分和底部部分，所述顶部部分具有第一宽度，并且所述底部部分具有大于所述第一宽度的第二宽度。
10.根据权利要求8所述的方法，其还包含在已形成的所述导电特征上沉积第二电介质层，其中第二电介质层由低电介质系数的电介质材料形成。
11.根据权利要求10所述的方法，还包含实施化学机械研磨CMP于所述第二电介质层和已形成的所述导电特征上。
12.根据权利要求8所述的方法，其中所述衬料层由以下材料形成：所述材料选自由定向自组装材料、氮化钛TiN、氧化钛TiO、氮化钽TaN、氮化硅SiN、二氧化硅SiO2和有机金属聚合材料组成的组。
13.根据权利要求8所述的方法，其中所述第一电介质层由以下至少一种方式形成：旋涂式电介质材料、有机金属聚合材料、氮化硅SiN、二氧化硅SiO2、非晶硅、碳基材料、氮化钛TiN、氧化钛TiO和/或氮化钽TaN。
14.根据权利要求8所述的方法，其中选择性地蚀刻所述第一电介质层包含移除所述第一电介质层的一部分，从而使所述蚀刻的第一电介质层的顶面低于所述衬料层的顶面。
15.一种形成导电特征的方法，其包含：
在导电层上形成抗反射层；
在所述抗反射层上形成图案化屏蔽层；
在图案化屏蔽层和所述抗反射层上形成衬料层，并且其中所述衬料层完全覆盖所述抗反射层的上表面；
在所述衬料层上形成第一电介质层；
选择性地蚀刻所述第一电介质层与所述衬料层，由此而暴露所述图案化屏蔽层的上表面与所述衬料层的上表面及侧表面的一部分；
移除所述图案化屏蔽层，移除所述图案化屏蔽层之后，所述衬料层具有与图案化屏蔽层相反的图案化特征，且从所述衬料层暴露出所述抗反射层的上表面，以及选择性地蚀刻所述导电层，以形成具有楔形轮廓的导电特征。
16.根据权利要求15所述的方法，其中所述导电特征具有顶部部分和底部部分，所述顶部部分具有第一宽度，并且所述底部部分具有大于所述第一宽度的第二宽度。
17.根据权利要求15所述的方法，其还包含在被蚀刻的所述导电层上沉积第二电介质层，由此而填充在所述导电层中的孔。
18.根据权利要求17所述的方法，还包含实施化学机械研磨CMP于所述第二电介质层和所述被蚀刻的导电特征上。
19.根据权利要求15所述的方法，其中所述第一电介质层由以下至少一种方式形成：旋涂式电介质材料、有机金属聚合材料、氮化硅SiN、二氧化硅SiO2、非晶硅、碳基材料、氮化钛TiN、氧化钛TiO和/或氮化钽TaN。
20.根据权利要求15所述的方法，其中基底包含蚀刻终止层ESL，所述蚀刻终止层设置在所述导电层下方。
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