KR20080000817A - 반도체 메모리 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 금속 배선을 형성 후, 금속 배선으로 포함한 전체 구조 상에 층간 절연막을 형성할 시 금속 배선들 사이의 층간 절연막 내에 보이드를 형성함으로써, 금속 배선들 간의 캐패시턴스 값을 감소시키는 반도체 메모리 소자의 금속 배선 형성 방법을 개시한다.
금속배선, 캐패시턴스, Rs, 보이드

Description

반도체 메모리 소자의 금속 배선 형성 방법{Metal wiring method for semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
100 : 제1 층간 절연막 101 : 접착층 및 장벽금속층
102 : 금속 배선막 103 : 하드 마스크층
104 : 저유전체막 105 : 포토 레지스트 패턴
106 : 제2 층간 절연막 107 : 보이드
본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선간의 캐패시턴스 값을 감소시키는 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자를 이루는 단위 소자(예컨대, 트랜지스터, 캐패시터) 및 전도라인(예컨대, 비트라인, 워드라인) 등에 전원을 공급하기 위하여 금속배선을 사용하고 있다. 반도체 소자의 고집적화에 따라 금속배선의 선폭은 갈수록 축소되고 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판 상에 형성된 층간 절연막(10) 상에 배리어 메탈(12)이 형성된다. 그후 배리어 메탈(12) 상에 금속층을 형성한 후 마스크를 이용한 식각 공정을 진행하여 금속 배선(12)을 형성한다. 그 후, 금속 배선(12)을 포함한 전체 구조 상에 절연막을 증착하여 층간 절연막(13)을 형성한다.
반도체 메모리 소자의 디자인 룰이 감소함에 따라 금속 배선의 캐패시턴스 값의 증가로 RC 지연 시간이 증가하게 되었다. 이는 소자 동작의 에러를 유발하게 된다. 이를 개선하기 위하여 금속 배선의 높이를 낮추게 되면 면저항 값(Rs)이 낮아져 소자 동작의 에러를 유발한다.
본 발명이 이루고자 하는 기술적 과제는 금속 배선을 형성 후, 금속 배선으 로 포함한 전체 구조 상에 층간 절연막을 형성할 시 금속 배선들 사이의 층간 절연막 내에 보이드를 형성함으로써, 금속 배선들 간의 캐패시턴스 값을 감소시키는 반도체 메모리 소자의 금속 배선 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선 형성 방법은 소정의 하부층 공정을 마치고, 제1 층간 절연막이 형성된 반도체 기판 상에 금속 배리어막, 금속층을 형성하는 단계와, 하드 마스크를 이용한 식각 공정으로 상기 금속층을 식각하여 금속 배선 패턴들을 형성하는 단계, 및 상기 금속 배선 패턴들을 포함한 반도체 기판 전체 구조 상에 제2 층간 절연막을 형성하되, 상기 금속 배선 패턴들 사이에 증착되는 상기 제2 층간 절연막 내에 보이드가 형성되는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 소정의 하부층 공정을 마친 후, 제1 층간 절연막(100)이 형성된 전체 구조 상부에 접착층 및 장벽금속층(101)을 형성한다. 접착층 및 장벽금속층(101)은 Ti/TiN막으로 형성할 수 있다. 그 후, 접착층 및 장벽금속층(101) 상부에 금속 배선막(102)을 증착한다. 금속 배선막(102)은 1000∼3000Å 두께로 증착하는 것이 바람직하다. 또한 금속 배선막(102)은 텅스텐 또는 알루미늄으로 형성하는 것이 바람직하다. 계속하여, 금속 배선막(102) 상에 하드 마스크층(103)을 형성하고, 하드 마스크 상에 저유전체막(104) 및 포토 레지스트 패턴(105)을 형성한다. 하드 마스크층(103)은 α-카본층으로 형성하는 것이 바람직하며, 저유전체막(104)은 실리콘산화질화막(SiON)을 사용하여 형성할 수 있다.
도 3을 참조하면, 포토 레지스트 패턴(105)을 이용한 식각 공정으로 저유전체막(104) 및 하드 마스크층(103)을 순차적으로 식각하여 금속 배선 형성용 하드 마스크를 형성하고, 이를 식각 마스크로 이용한 식각 공정으로 금속 배선막을 식각하여 금속 배선 패턴(102)을 형성한다. 이때 식각 공정은 금속 배선 패턴(102)의 측벽의 기울기가 85°~ 90°가 되도록 형성하는 것이 바람직하다. 즉 금속 배선 패턴(102)이 역사다리꼴 모양이 되도록 형성하는 것이 바람직하다. 이는 후속 제2 층간 절연막 형성 공정시 오버행 프로파일(overhang profile)을 유도하기 위함이다.
도 4를 참조하면, 저유전체막(104) 및 하드 마스크층(103)을 제거하고, 금속 배선 패턴(102)을 포함한 전체 구조 상에 제2 층간 절연막(106)을 증착한다. 이때 금속 배선 패턴(102)들 사이에 증착되는 제2 층간 절연막(106) 내에 보이드(void; 107)가 존재하도록 제2 층간 절연막(106)을 형성하는데, 이때의 증착 공정은 다음 과 같다.
바이어스 파워를 100~1500W로 하여 스퍼터링 효과를 감소시켜 사이드 월 증착 속도를 증가시키고, 소스 파워를 3000W~6000W로 하여 레디컬 밀도를 증가시켜 증착 속도를 증가시킨다. 또한 반응 가스로 SiH4, O2 를 사용하며, SiH4, O2 의 비율은 1:1.5~ 1:2.5 로 하며, 전체 가스 플로우 비율을 100sccm ~300sccm으로 진행하는 것이 바람직하다. 금속 배선 패턴(102)들 사이에 형성된 보이드(107)로 인하여 금속 배선 패턴(102)들의 캐패시턴스 값이 작아지게되며, 이로 인하여 금속 배선의 높이를 증가시켜 형성하여도 소자의 스펙 이내로 형성 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 금속 배선을 형성 후, 금속 배선으로 포함한 전체 구조 상에 층간 절연막을 형성할 시 금속 배선들 사이의 층간 절연막 내에 보이드를 형성함으로써, 금속 배선들 간의 캐패시턴스 값을 감소시킬 수 있다.

Claims (10)

  1. 소정의 하부층 공정을 마치고, 제1 층간 절연막이 형성된 반도체 기판 상에 금속 배리어막, 금속배선막을 형성하는 단계;
    하드 마스크를 이용한 식각 공정으로 상기 금속배선막을 식각하여 금속 배선 패턴들을 형성하는 단계; 및
    상기 금속 배선 패턴들을 포함한 반도체 기판 전체 구조 상에 제2 층간 절연막을 형성하되, 상기 금속 배선 패턴들 사이에 증착되는 상기 제2 층간 절연막 내에 보이드가 형성되는 단계를 포함하는 반도체 메모리 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 하드 마스크를 이용한 식각 공정은
    상기 금속층 상에 하드 마스크층, 저유전체막을 순차적으로 형성하는 단계;
    포토 레지스트 패턴을 이용하여 상기 저유전체막 및 상기 하드 마스크층을 순차적으로 식각하여 상기 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크를 이용한 식각 공정으로 상기 금속층을 식각하여 상기 금속 패선 패턴들을 형성하되, 상기 금속 패선 패턴들이 역사다리꼴 모양을 갖도록 형성하는 반도체 메모리 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 금속 패선 패턴들의 측벽의 기울기가 85°~ 90°인 반도체 메모리 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 제2 층간 절연막 형성 방법은 바이어스 파워를 100~1500W로, 소스 파워를 3000W~6000W로 하여 진행하는 반도체 메모리 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상기 제2 층간 절연막 형성 방법은 반응 가스로 SiH4, O2 를 사용하여 진행하는 반도체 메모리 소자의 금속 배선 형성 방법.
  6. 제 5 항에 있어서, 상기 SiH4, O2 의 비율은 1:1.5~ 1:2.5 로 하여 진행하는 반도체 메모리 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서, 상기 제2 층간 절연막 형성 방법은 전체 가스 플로우 비율을 100sccm ~300sccm으로 하여 진행하는 반도체 메모리 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 금속 배선층은 텅스텐 또는 알루미늄으로 형성하는 반도체 메모리 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 제1 층간 절연막과 상기 금속 배선층 사이에 접착층 및 장벽금속층을 더 형성하는 반도체 메모리 소자의 금속 배선 형성 방법.
  10. 제 9 항에 있어서, 상기 접착층 및 장벽금속층은 Ti/TiN으로 형성하는 반도체 메모리 소자의 금속 배선 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR20180036680A (ko) * 2015-07-24 2018-04-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전도성 피쳐를 형성하는 방법
WO2023043505A1 (en) * 2021-09-20 2023-03-23 Sandisk Technologies Llc Semiconductor device containing bit lines separated by air gaps and methods for forming the same
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