KR20120059080A - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는 트랜지스터를 포함하는 기판, 기판 상에 트랜지스터의 일부를 노출시키는 콘택 홀을 포함하는 절연막, 콘택 홀의 내측벽에 배치되는 스페이서, 그리고, 콘택 홀 내에 배치되는 콘택을 포함한다. 스페이서에 의해 한정된 공간의 폭이 하부에서 상부로 갈수록 넓어지는 폭을 가질 수 있다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and Method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 리세스된 채널(recessed channel)을 갖는 트랜지스터를 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 메모리 소자의 집적도가 향상됨에 따라, 패턴들의 선폭(Critical Dimension)이 작아지고 있다. 디램(DRAM)을 예를 들어 설명하면, 워드 라인의 선폭이 감소하고, 워드 라인들 사이의 소스/드레인 영역의 크기도 감소하게 된다. 따라서, 소스/드레인 영역과 비트 라인을 연결하는 콘택이 인접한 워드 라인과 전기적으로 단락되거나 혼선(cross-talking)되는 등의 문제가 발생되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 신뢰성을 갖는 콘택을 포함하는 반도체 소자를 제공하는 데 있다.
본 발명의 이루고자 하는 일 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 트랜지스터를 포함하는 기판, 상기 기판 상에, 상기 트랜지스터의 일부를 노출시키는 콘택 홀을 포함하는 절연막, 상기 콘택 홀의 내측벽에 배치되는 스페이서, 그리고, 상기 콘택 홀 내에 배치되는 콘택을 포함한다. 상기 스페이서에 의해 한정된 공간의 폭이 하부에서 상부로 갈수록 넓어지는 폭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택은, 상기 스페이서와 접하는 하부, 그리고, 상기 스페이서와 이격된 상부를 포함할 수 있다. 상기 콘택의 상부는 위로 갈수록 좁은 폭을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 스페이서의 상부면은 상기 절연막의 상부면과 동일한 높이에 위치할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 콘택의 하부면이 상기 기판의 상부면보다 낮은 높이에 위치할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서의 하부면이 상기 기판의 상부면보다 낮은 높이에 위치할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 트랜지스터는 리세스된 채널을 가지며, 상기 기판의 상부면보다 낮은 상부면을 갖는 게이트 전극, 상기 기판 및 게이트 전극 사이에 개재되는 게이트 절연막, 그리고, 상기 게이트 전극의 양측에 인접한 기판에 형성된 제1 및 제2 불순물 영역들을 포함할 수 있다. 상기 제1 불순물 영역이 상기 콘택 홀에 의해 노출될 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자는, 상기 콘택에 전기적으로 연결되며, 일 방향으로 연장하는 도전 패턴을 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 제1 방향을 장축 방향으로 갖는 타원형의 액티브 영역을 한정하는 필드 영역을 포함하는 기판, 상기 기판의 상부면보다 낮은 상부면을 가지며, 상기 제1 방향과 상이한 제2 방향으로 연장하는 라인형의 게이트 전극, 상기 기판 및 게이트 전극 사이에 개재된 게이트 절연막, 상기 게이트 전극이 양측에 인접한 액티브 영역에 형성된 제1 및 제2 불순물 영역들, 상기 제1 불순물 영역의 상부면을 노출시키는 콘택 홀을 포함하는 제1 층간 절연막, 상기 콘택 홀의 내측벽에 배치되는 스페이서, 상기 콘택 홀 내에 배치되는 제1 콘택, 상기 제1 콘택에 전기적으로 연결되며, 상기 제2 방향과 수직인 제3 방향으로 연장하는 비트 라인, 상기 비트 라인을 덮는 제2 층간 절연막, 상기 제1 및 제2 층간 절연막을 관통하여 상기 제2 불순물 영역과 전기적으로 연결되는 제2 콘택, 그리고, 상기 제2 콘택과 전기적으로 연결되는 커패시터를 포함한다. 상기 스페이서에 의해 한정된 공간이 하부에서 상부로 갈수록 그 폭이 증가할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 콘택의 일 면은 상기 제2 불순물 영역과 접하며, 타 면은 스페이서의 일 면과 접할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판에 트랜지스터를 형성하고, 상기 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 식각하여, 상기 트랜지스터의 일부를 노출시키는 제1 콘택 홀을 형성하고, 상기 제1 콘택 홀의 내측벽에 스페이서를 형성하고, 그리고, 상기 스페이서가 형성된 제1 콘택 홀 내부를 도전물로 채워 제1 콘택을 형성하는 것을 포함한다.
본 발명의 개념에 따른 실시예들에 따르면, 스페이서 구조에 의해 게이트 전극 및 제1 콘택 사이의 단락 또는 혼선 문제를 억제할 수 있다. 더불어, 제1 콘택 및 제2 콘택 사이의 절연성도 증가할 수 있다. 또한, 제1 콘택의 구조적 특징에 의해 비트 라인을 형성하는 동안 제1 콘택의 디닝(thinning) 문제를 감소시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 반도체 소자를 확대한 평면도이다.
도 2a 내지 도 13b는 도 1a의 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14a는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 14b는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자의 제조 방법)
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하는 평면도이고, 도 1b는 도 1a의 반도체 소자를 확대한 평면도이다. 도 2a 내지 도 13b는 도 1a에 도시된 반도체 소자의 제조 방법을 설명하는 단면도들이다. 도 2a 내지 도 13a는 도 1a에 도시된 반도체 소자를 I-I'으로 절단한 단면도들이고, 도 2b 내지 도 13b는 도 1a에 도시된 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 액티브 영역(active area, A) 및 필드 영역(field area, F)을 포함하는 기판(100)에 리세스(recess, 104)를 형성할 수 있다.
필드 영역(F)은 STI(Shallow Trench Isolation) 공정을 통하여 형성할 수 있다. 상세하게 설명하면, 기판(100)에 트렌치(101)를 형성한 후, 트렌치(101) 내측벽을 따라 보호막(102)을 형성할 수 있다. 보호막(102)은 트렌치(101)가 형성되는 동안 식각 공정으로 손상된 기판(100)을 치유하는 기능과 함께, 전자 또는 정공이 필드 영역(F)으로 유입되는 것을 억제하는 기능을 수행할 수 있다. 트렌치(101)를 산화물 또는 질화물과 같은 절연물로 매립하여 필드 영역(F)을 형성할 수 있다. 필드 영역(F)은 액티브 영역(A)을 한정할 수 있다. 도 1a 및 도 1b를 참조하면, 액티브 영역(A)은 제1 방향을 장축으로 하는 타원 형상을 가질 수 있다.
액티브 영역(A) 및 필드 영역(F)이 형성된 기판(100)을 식각하여, 제1 방향과 상이한 제2 방향으로 연장하는 리세스(104)를 형성할 수 있다. 예컨대, 액티브 영역(A)들이 다수 개 일 경우, 다수의 액티브 영역(A)들은 제1 및 제2 방향으로 서로 이격되어 배열될 수 있다. 리세스(104)는 배열된 액티브 영역(A)들을 제2 방향으로 관통하며 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 리세스(104)가 형성된 기판(100)에, 매립된 채널(buried channel)을 갖는 트랜지스터(transistor, T)를 형성할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 리세스(104)가 형성된 기판(100)에 컨포멀(conformal)하게 게이트 절연막(106)을 형성할 수 있다. 게이트 절연막(106)은 리세스(104)를 매립하지 않도록 기판(100)의 표면 프로파일(profile)을 따라 연속적으로 형성될 수 있다. 게이트 절연막(106)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
게이트 절연막(106)이 형성된 리세스(104)의 하부에 도전물을 매립하여 제2 방향으로 연장하는 게이트 전극(108)을 형성할 수 있다. 도전물은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 게이트 전극(108)의 상부면이 기판(100)의 상부면보다 실질적으로 낮은 위치를 가질 수 있다. 리세스(104)의 상부는 마스크(110)에 의해 매립될 수 있다. 상기 마스크(110)는 질화물 또는 산화물과 같은 절연물을 포함할 수 있다.
게이트 전극(108) 양측에 인접한 기판(100)으로 불순물을 이온 주입 및 확산하여 제1 및 제2 불순물 영역들(112a, 112b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(112a, 112b)의 하부면은 게이트 전극(108)의 상부면보다 실질적으로 낮게 위치할 수 있다.
도 4a 및 도 4b를 참조하면, 마스크(110) 및 기판(100) 상에 제1 층간 절연막(114)을 형성할 수 있다.
제1 층간 절연막(114)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 또한, 제1 층간 절연막(114)은 제1 높이(H1)로 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 층간 절연막(114)을 식각하여 제1 불순물 영역(112a)을 노출시키는 제1 콘택 홀(116)을 형성할 수 있다.
제1 콘택 홀(116)은 제1 층간 절연막(114)을 이방성 식각하여 형성할 수 있다. 이방성 식각의 예로는 플라즈마 식각 또는 활성 이온 식각을 포함할 수 있다. 이방성 식각의 특성 상, 제1 콘택 홀(116)은 하부로 갈수록 좁아지는 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 제1 콘택 홀(116)은 제1 층간 절연막(114)뿐만 아니라, 마스크(110) 및 기판(100)을 부분적으로 더 식각하여 형성될 수 있다. 이때, 제1 콘택 홀(116)은 게이트 전극(108)의 상부면을 노출시키지 않도록 형성될 수 있다. 제1 콘택 홀(116)은 제1 불순물 영역(112a)의 폭보다 실질적으로 넓은 폭을 가질 수 있다.
도 6a 및 도 6b를 참조하면, 제1 콘택 홀(116)이 형성된 제1 층간 절연막(114) 상에 컨포멀하게 스페이서막(118)을 형성할 수 있다.
스페이서막(118)은 제1 콘택 홀(116)을 매립하지 않도록 제1 층간 절연막(114)의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 스페이서막(118)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 스페이서막(118)을 식각하여 제1 콘택 홀(116) 내측면에 스페이서(120)를 형성할 수 있다.
스페이서막(118)은 이방성 식각 공정에 의해 식각될 수 있다. 제1 층간 절연막(114)의 상부면 및 제1 콘택 홀(116)의 하부면에 형성된 스페이서막(118)이 선택적으로 식각되고, 제1 콘택 홀(116) 내측벽에 형성된 스페이서막(118)이 잔류하여 스페이서(120)를 형성할 수 있다.
스페이서(120)는 제1 콘택 홀(116)에 접하는 일 면과, 일 면과 마주하며 양의 경사(positive slop)를 가지는 타 면을 포함할 수 있다. 스페이서(120)의 상부면은 제1 층간 절연막(114)의 상부면보다 실질적으로 동일한 높이에 위치할 수 있다. 또한, 스페이서(120)의 하부면이 기판(100)의 상부면보다 실질적으로 낮은 높이에 위치할 수 있다.
본 발명의 실시예들에 따르면, 제1 층간 절연막(114)의 상부면에 형성된 스페이서막(118)이 제1 콘택 홀(116)의 하부면에 형성된 스페이서막(118)보다 실질적으로 빠르게 식각됨으로써, 스페이서(120)가 형성되는 동안 제1 층간 절연막(114) 상부가 부분적으로 식각될 수 있다. 이러한 공정 상의 특징으로 제1 층간 절연막(114)은 초기 제1 높이(H1)보다 실질적으로 낮은 제2 높이(H2)를 가질 수 있다. 따라서, 공정 특징을 염두하여 제1 층간 절연막(114)을 형성할 때, 제1 층간 절연막(114)이 충분한 높이, 가령 제1 높이(H1)를 가질 수 있다.
도 8a 및 도 8b를 참조하면, 스페이서(120)가 형성된 제1 콘택 홀(116)을 매립하는 제1 콘택(122)을 형성할 수 있다.
보다 상세하게 설명하면, 제1 콘택 홀(116)을 매립하도록 제1 층간 절연막(114) 및 스페이서(120) 상에 제1 도전막을 형성할 수 있다. 제1 도전막은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 제1 도전막을 식각하여 스페이서(120)가 형성된 제1 콘택 홀(116)을 매립하는 제1 콘택을 형성할 수 있다.
본 발명의 몇몇 실시예에 따르면, 식각 공정을 수행하여 제1 콘택(122)을 형성할 수 있다. 제1 콘택(122)의 하부는 스페이서(120)가 형성된 제1 콘택 홀(116)에 의해 그 형상이 한정될 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 제1 콘택 홀(116)이 아래로 갈수록 실질적으로 좁아지는 폭을 가짐으로써, 제1 콘택(122) 하부는 아래로 갈수록 실질적으로 좁아지는 폭을 가질 수 있다. 이렇게 제1 콘택(122)의 하부가 아래로 갈수록 좁아지는 폭을 가짐으로써, 아래에 배치된 게이트 전극(108)과 이격 거리를 증가시킬 수 있다. 따라서, 제1 콘택(122) 및 게이트 전극(108) 사이의 단락 문제 또는 혼선 문제 등을 억제시킬 수 있다.
제1 콘택(122)의 상부는 제1 도전막을 마스크를 이용하는 이방성 식각함으로써, 아래로 갈수록 실질적으로 넓어지는 폭을 가질 수 있다. 제1 콘택(122)의 상부는 양의 경사를 갖는 측벽을 가질 수 있다. 이러한 제1 콘택(122)의 상부 구조는 후속되는 비트 라인 형성 공정에서 제1 콘택(122)이 디닝(thinning)되는 형상을 억제할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 층간 절연막(114) 상에 제1 콘택(122)과 전기적으로 연결되는 비트 라인(bit line, 124)을 형성할 수 있다.
비트 라인(124)은 제3 방향으로 연장할 수 있다. 제3 방향은 제1 및 제2 방향과 실질적으로 상이한 방향일 수 있다. 예컨대, 제2 및 제3 방향은 수직일 수 있다. 제1 방향은 제2 및 제3 방향 사이를 가로지를 수 있다.
비트 라인(124)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 일 예로, 비트 라인(124)은 단층 구조일 수 있으며, 다른 예로 다층 구조일 수 있다.
본 발명의 실시예에 따르면, 비트 라인(124)이 다층 구조를 갖는 경우에, 제1 층간 절연막(114) 및 제1 콘택(122) 상에 불순물이 도핑된 실리콘층 및 텅스텐층을 순차적으로 형성하고 패터닝하여 비트 라인(124)을 형성할 수 있다. 패터닝 공정 중, 하부의 제1 콘택(122)이 얇아지는 경우가 발생될 수 있다. 그러나, 제1 콘택(122)의 상부가 아래로 갈수록 실질적으로 넓어지는 형상을 가짐으로써, 제1 콘택(122)의 디닝 현상을 억제할 수 있다.
본 발명의 실시예에 따르면, 비트 라인(124)을 형성하기 전에, 스페이서(120) 및 제1 콘택(122) 사이의 공간을 절연물로 매립할 수 있다. 더욱 상세하게 설명하면, 제1 콘택(122)이 양의 경사의 측벽을 가짐으로써, 스페이서(120)와 제1 콘택(122) 사이에 공간(121)이 발생할 수 있다. 이러한 공간(121)은 스페이서(120)에 포함된 물질과 실질적으로 동일한 물질로 매립할 수 있다. 예컨대, 공간(121)을 매립하는 물질은 질화물일 수 있다.
도 10a 및 도 10b를 참조하면, 비트 라인(124) 상에 제2 층간 절연막(126)을 형성할 수 있다. 제2 층간 절연막(126)은 제1 층간 절연막(114)과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 제2 층간 절연막(126)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 및 제2 층간 절연막(114, 126)을 식각하여 제2 불순물 영역(112b)을 노출시키는 제2 콘택 홀(128)을 형성할 수 있다.
제2 콘택 홀(128)은 제2 층간 절연막(126) 및 제1 층간 절연막(114)을 이방성 식각하여 형성할 수 있다. 이방성 식각의 예로는 플라즈마 식각 또는 활성 이온 식각을 포함할 수 있다. 이방성 식각의 특성 상, 제2 콘택 홀(128)은 하부로 갈수록 좁아지는 폭을 가질 수 있다. 또한, 제2 콘택 홀(128)의 하부면이 제1 콘택 홀(116)의 하부면보다 실질적으로 높을 수 있다. 제2 콘택 홀(128)의 폭은 제1 콘택 홀(116)의 폭보다 실질적으로 좁을 수 있다.
본 발명의 실시예들에 따르면, 제2 콘택 홀(128)은 설계상 제1 콘택(122)에 인접하게 형성될 수 있다. 또한, 제1 및 제2 층간 절연막(114, 126)은 산화물을 포함하며, 스페이서(120)는 질화물을 포함할 수 있다. 이 경우, 이방성 식각으로 제2 층간 절연막(126)을 식각하고, 제1 층간 절연막(114)을 식각하는 동안 스페이서(120)의 일부가 노출될 수 있다. 스페이서(120)는 제1 및 제2 층간 절연막(114, 126)과 상이한 물질을 포함하기 때문에 식각 속도가 상이할 수 있다. 따라서, 스페이서(120)가 식각 저지막으로 기능할 수 있다. 따라서, 제2 콘택 홀(128)은 스페이서(120)에 의해 보호된 제1 콘택(122)을 노출시키지 않을 수 있다.
도 12a 및 도 12b를 참조하면, 제2 콘택 홀(128)을 매립하는 제2 콘택(130)을 형성할 수 있다.
더욱 상세하게 설명하면, 제2 콘택 홀(128)을 매립하도록 제2 층간 절연막(126) 상에 제2 도전막을 형성할 수 있다. 제2 도전막은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 제2 층간 절연막(126)의 상부가 노출되도록 제2 도전막을 식각하여, 제2 콘택 홀(128)을 매립하는 제2 콘택(130)을 형성할 수 있다.
제2 콘택(130)의 하부면은 제1 콘택(122)의 하부면보다 실질적으로 높게 위치할 수 있다. 제2 콘택(130)의 일 면은 제2 불순물 영역(112b)과 접하며, 타 면은 스페이서(120)의 일 면과 접할 수 있다.
도 13a 및 도 13b를 참조하면, 제2 콘택(130)과 전기적으로 연결되는 커패시터(C)를 형성할 수 있다.
커패시터(C)는 하부 전극(132), 유전막(134) 및 상부 전극(136)을 포함할 수 있다. 본 발명의 실시예들에 따르면, 하부 전극(132)은 하부면이 폐쇄된 중공의 실린더 형상을 가질 수 있다. 실린더 형상의 하부 전극(132)을 갖는 커패시터(C)의 제조 방법을 상세하게 설명하면, 제2 층간 절연막(126) 상에 제2 콘택(130)을 노출시키는 개구를 갖는 제1 희생막을 형성할 수 있다. 제1 희생막 상에 컨포멀하게 제3 도전막을 형성할 수 있다. 제3 도전막은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 제3 도전막이 형성된 개구를 매립하는 제2 희생막을 형성할 수 있다. 제1 희생막의 상부가 노출되도록 제2 희생막 및 제3 도전막을 부분적으로 식각하여, 노드(node) 분리된 하부 전극(132)을 형성할 수 있다. 제1 및 제2 희생막을 제거한 후, 하부 전극(132) 상에 컨포멀하게 유전막(134)을 형성할 수 있다. 유전막(134)이 형성된 하부 전극(132)을 매립하는 상부 전극(136)을 형성할 수 있다. 상부 전극(136)은 하부 전극(132)에 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다.
( 응용예 )
도 14a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 14a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 반도체 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 반도체 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 반도체 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 반도체 메모리(210)가 본 발명의 실시예에 따른 반도체 소자를 포함함으로써, 게이트 전극 및 제1 콘택 사이의 단락 또는 혼선 문제를 억제할 수 있다. 더불어, 제1 콘택 및 제2 콘택 사이의 절연성도 증가할 수 있다. 또한, 제1 콘택의 구조적 특징에 의해 비트 라인을 형성하는 동안 제1 콘택의 디닝 문제를 감소시킬 수 있다.
도 14b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 14b를 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 14a를 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 106: 게이트 절연막
108: 게이트 전극 110: 마스크
122a: 제1 불순물 영역 112b: 제2 불순물 영역
114: 제1 층간 절연막 116: 제1 콘택 홀
120: 스페이서 122: 제1 콘택
124: 비트 라인 126: 제2 층간 절연막
128: 제2 콘택 홀 130: 제2 콘택
T: 트랜지스터 C: 커패시터

Claims (10)

  1. 트랜지스터(transistor)를 포함하는 기판;
    상기 기판 상에, 상기 트랜지스터의 일부를 노출시키는 콘택 홀(contact hole)을 포함하는 절연막;
    상기 콘택 홀의 내측벽에 배치되는 스페이서(spacer); 그리고,
    상기 콘택 홀 내에 배치되는 콘택(contact)을 포함하되,
    상기 스페이서에 의해 한정된 공간의 폭이 하부에서 상부로 갈수록 넓어지는 폭을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 콘택은,
    상기 스페이서와 접하는 하부; 그리고,
    상기 스페이서와 이격된 상부를 포함하되,
    상기 콘택의 상부는 위로 갈수록 좁은 폭을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 스페이서의 상부면은 상기 절연막의 상부면과 동일한 높이에 위치하는 반도체 소자.
  4. 제1항에 있어서,
    상기 콘택의 하부면이 상기 기판의 상부면보다 낮은 높이에 위치하는 반도체 소자.
  5. 제1항에 있어서,
    상기 스페이서의 하부면이 상기 기판의 상부면보다 낮은 높이에 위치하는 반도체 소자.
  6. 제1항에 있어서,
    상기 트랜지스터는 리세스된 채널(recessed channel)을 가지며,
    상기 기판의 상부면보다 낮은 상부면을 갖는 게이트 전극(gate electrode);
    상기 기판 및 게이트 전극 사이에 개재되는 게이트 절연막; 및
    상기 게이트 전극의 양측에 인접한 기판에 형성된 제1 및 제2 불순물 영역들을 포함하되,
    상기 제1 불순물 영역이 상기 콘택 홀에 의해 노출되는 반도체 소자.
  7. 제1항에 있어서,
    상기 콘택에 전기적으로 연결되며, 일 방향으로 연장하는 도전 패턴을 더 포함하는 반도체 소자.
  8. 제1 방향을 장축 방향으로 갖는 타원형의 액티브 영역(active area)을 한정하는 필드 영역(field area)을 포함하는 기판;
    상기 기판의 상부면보다 낮은 상부면을 가지며, 상기 제1 방향과 상이한 제2 방향으로 연장하는 라인형(line type)의 게이트 전극;
    상기 기판 및 게이트 전극 사이에 개재된 게이트 절연막;
    상기 게이트 전극이 양측에 인접한 액티브 영역에 형성된 제1 및 제2 불순물 영역들;
    상기 제1 불순물 영역의 상부면을 노출시키는 콘택 홀을 포함하는 제1 층간 절연막;
    상기 콘택 홀의 내측벽에 배치되는 스페이서;
    상기 콘택 홀 내에 배치되는 제1 콘택;
    상기 제1 콘택에 전기적으로 연결되며, 상기 제2 방향과 수직인 제3 방향으로 연장하는 비트 라인(bit line);
    상기 비트 라인을 덮는 제2 층간 절연막;
    상기 제1 및 제2 층간 절연막을 관통하여 상기 제2 불순물 영역과 전기적으로 연결되는 제2 콘택; 및
    상기 제2 콘택과 전기적으로 연결되는 커패시터(capacitor)를 포함하되,
    상기 스페이서에 의해 한정된 공간이 하부에서 상부로 갈수록 그 폭이 증가하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 콘택의 일 면은 상기 제2 불순물 영역과 접하며, 타 면은 스페이서의 일 면과 접하는 반도체 소자.
  10. 기판에 트랜지스터를 형성하고;
    상기 기판 상에 제1 층간 절연막을 형성하고;
    상기 제1 층간 절연막을 식각하여, 상기 트랜지스터의 일부를 노출시키는 제1 콘택 홀을 형성하고;
    상기 제1 콘택 홀의 내측벽에 스페이서를 형성하고; 및
    상기 스페이서가 형성된 제1 콘택 홀 내부를 도전물로 채워 제1 콘택을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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