CN106252325A - 用于多芯片封装件中管芯间互连的混合冗余方案 - Google Patents

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Abstract

本申请提供带有多个集成电路管芯的集成电路封装件。多芯片封装件可以包含主管芯，其经由管芯间封装互连耦合至一个或一个以上从管芯。可以实现混合(即，主动和被动)互连冗余方案以帮助修复潜在的故障互连以提高组件合格率。在必要时，通过将备用驱动器块选择性地切换至使用，运送正常用户信号的互连可以使用主动冗余方案来修复。另一方面，运送加电重置信号、初始化信号和用于同步在主管芯和从管芯之间的操作的其它关键控制信号的互连可以通过针对每个关键信号使用两条或两条以上复制导线利用被动冗余方案来支持。

Description

用于多芯片封装件中管芯间互连的混合冗余方案
相关申请的交叉引用
本申请要求在2015年6月11日提交的美国专利申请号14/737,246的优先权，其全部内容通过引用合并于此。
技术领域
本发明主要涉及集成电路封装件，并且更具体地，涉及带有不止一个集成电路管芯的集成电路封装件。
背景技术
集成电路封装件通常包含集成电路管芯和该管芯安装在其上的基板。该管芯往往通过键合线或焊接凸点来耦合至基板。来自集成电路管芯的信号随后可以通过键合线或焊接凸点行进通过基板。
由于集成电路技术存在不断超越甚至不断降低的器件尺寸带来的收益的需求，越来越多的应用需要比可能在一个硅片中有更多集成的封装件解决方案。在努力满足该需求时，不止一个管芯可被放置在单个集成电路封装件内(即，多芯片封装件)。由于不同类型的器件迎合不同类型的应用，在一些***中，可能需要更多的管芯来满足高性能应用的要求。因此，为获得更好的性能和更高的密度，集成电路封装件可以包含沿相同平面横向布置的多个管芯或可以包含一个叠在另一个上面的多个管芯。
在多芯片封装件内的多个管芯通过管芯间封装迹线或在该封装件中形成的其它导电路径彼此通信。由于制造缺陷，这些封装件互连往往表现出低的合格率(yield)，这降低封装件的最终组件合格率。用于增加最终组件合格率的若干方案已被提出，但是它们全部需要使用复杂的编码电路(其占用宝贵的管芯面积)并可能消耗过量的电力(这降低电路性能)。
正是在这种背景下，出现了本文所述的实施例。
发明内容
提供一种多芯片集成电路封装件，其具有用于保护该封装件以避免管芯间迹线缺陷的混合冗余方案。根据实施例，提供的集成电路封装件包含第一集成电路管芯(例如，主管芯)、第二集成电路管芯(例如，从管芯)、在第一管芯和第二管芯之间耦合并使用第一类型的冗余方案(例如，主动冗余方案)来修复的第一互连路径以及在第一管芯和第二管芯之间耦合并使用不同于第一类型冗余方案的第二类型冗余方案(例如，被动冗余方案)来支持的第二互连路径。第一和第二互连路径可以完全在集成电路封装件内形成。
主动冗余方案可以用于将第一互连路径中的有缺陷的互连路径切换至停止使用并将备用互连路径切换至使用。被动冗余方案可以在第一集成电路管芯和第二集成电路管芯之间使用至少一对复制导线来运送单端信号(例如，加电重置信号、初始化信号、模式同步信号或用于确保在第一管芯和第二管芯之间的恰当操作的其它控制信号)。针对差分信号，被动冗余可以使用四条导线。
第一和第二集成电路管芯可以包含用于实现主动冗余方案的联合测试行动组(JTAG)电路。具体地，在第一集成电路管芯中的每个管芯的JTAG边界扫描寄存器可以经配置广播并捕捉预定的测试图案。所捕捉的测试图案可以使用相关联的主动冗余控制电路来分析以识别出在第一互连路径中的有缺陷的互连路径。响应于识别出有缺陷的互连路径，在第一和第二集成电路管芯中的主动冗余复用器可以经配置绕过有缺陷的互连路径。
根据另一实施例，被动冗余方案可以使用双凸点方案来实现，在该方案中，至少一对复制导线用于运送在第一集成电路管芯和第二集成电路管芯之间的每个初始化信号。初始化信号、加电重置信号和用于同步在使用被动双凸点方案来支持的第一信号和第二信号之间的操作其它类型的控制信号可以用于在启用主动冗余方案之前，协调JTAG边界扫描寄存器和主动冗余复用器的使用。
根据附图和下面的具体实施方式，本发明的进一步特征、其本质和各种优点将更加显而易见。
附图说明
图1为根据实施例的说明性多芯片封装件的图示，该多芯片封装件具有连接至少两个集成电路管芯的多个导电路径。
图2为根据实施例的说明主集成电路管芯可以如何经由使用混合冗余方案来实现的互连路径耦合至从集成电路管芯的图示。
图3为根据实施例的示出在多芯片封装件中的每个集成电路可以如何具有多个驱动器块的图示，其中多个驱动器块包含用于实现主动冗余方案的备用驱动器块。
图4为根据实施例的示出主管芯可以如何包含多个驱动器块区域的图示，其中多个驱动器块区域中的每个驱动器块区域包含备用驱动器块并且能够用于和多个从管芯中的响应的一个从管芯通信。
图5为根据实施例的示出如图3所示类型的主动冗余布线方案可以如何被划分为多个区域的图示。
图6为根据实施例的涉及操作多芯片封装件内的集成电路管芯以支持主动互连冗余的说明性步骤的流程图。
图7为根据实施例的用于使用被动冗余方案来初始化图3中的至少一些驱动器块的说明性步骤的流程图。
图8为根据实施例的示出JTAG测试电路可以如何被用于支持多芯片封装件中的混合互连冗余方案的图示。
具体实施方式
本发明的实施例涉及集成电路，并且更具体地，涉及包含多个集成电路管芯的集成电路封装件。
由于集成电路制造技术向更小的工艺节点扩展，在单个集成电路管芯上设计整个***(有时被称为片上***)变得越来越有挑战性。设计模拟和数字电路以支持期望的性能水平同时最小化泄露和功耗可能是非常耗时和代价高的。
单管芯封装件的一种替代形式为多个管芯被放置在单个封装件内的布置。包含多个互连管芯的此类封装件有时候可被称为***级封装件(SiP)、多芯片模块(MCM)或多芯片封装件。将多个芯片(管芯)放入单个封装件中可以允许每个管芯使用最合适的技术工艺来实现(例如，存储器芯片可以使用28nm技术节点来实现，而射频模拟芯片可以使用45nm技术节点来实现)、可以增加管芯到管芯接口的性能(例如，将来自单个封装件内的一个管芯的信号驱动至另一个管芯基本上比将来自一个封装件的信号驱动至另一个封装件的更容易，从而降低相关联的输入-输出缓冲器的功耗)、可以释放输入-输出引脚(例如，与管芯到管芯连接相关联的输入-输出引脚比与封装件到板的连接相关联的引脚更小)并且可以帮助简化印刷电路板(PCB)设计(即，在正常的***操作期间，多芯片封装件被安装在其上的PCB的设计)。
一般来讲，能够对多芯片封装件内的一个或一个以上管芯执行测试以确保在多芯片封装件上的管芯能够恰当地彼此通信是期望的。图1为包含多个集成电路(IC)管芯的说明性多芯片封装件100的示意图，该多个IC管芯包含至少第一IC管芯102-1和第二IC管芯102-2。在封装件100上的集成电路管芯可以为任何合适的集成电路，诸如可编程逻辑器件、专用标准产品(ASSP)和专用集成电路(ASIC)。可编程逻辑器件的示例包含可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑器件(CPLD)以及现场可编程门阵列(FPGA)，仅举出几例。
如图1所示，封装件100可以包含连接管芯102-1和管芯102-2的多个互连路径104(例如，在多芯片封装件中的中间基板上形成的导电信号迹线)。通过以此方式来配置，管芯102-1和102-2可以通过经由路径104发送控制和数据信号来彼此通信。多芯片封装件100包含两个集成电路管芯的图1的示例仅为说明性的。通常，多芯片封装件100可以包含三个或更多个管芯、四个或更多个管芯或相对彼此横向堆叠或一个堆叠在另一个顶部的任何期望数量的芯片。
由于制造和组装缺陷，在多芯片封装件上的管芯间信号路径有时候遇到意外的故障，诸如开路连接或短路连接，这降低最终封装件组件的合格率(yield)。根据实施例，多芯片封装件100可以具备能够帮助增加封装件的最终组件合格率的电路。具体地，多芯片封装件100可以具备组合各种不同的冗余技术的混合或“混合式”冗余方案，其帮助提高潜在断开的管芯间连接的封装件的容限。
例如，互连路径的第一部分可以经由“被动”冗余方案来支持，该“被动”冗余方案利用双凸点连接来提供“总是起作用的”控制通道，而该互连路径的第二部分可以经由“主动”冗余方案来支持，该“主动”冗余方案利用可以被选择性地切换到使用以修复一个或一个以上有缺陷的连接的备用电路。与该第二部分相关联的主动冗余方案可以经由与第一部分相关联的控制通道来初始化。通过以此方式来配置，可以在基本上没有面积或连接数开销的情况下提供强健的管芯间连接。
图2为示出能够在多芯片封装件上的两个不同的集成电路管芯之间传送的不同类型的信号的图示。如图2所示，第一IC管芯200可以被耦合至第二IC管芯201。具体地，加电重置(POR)信号可以经由路径202从管芯200流至管芯201，以同时复位两个管芯，而初始化和其它***模式控制信号可以经由路径204在两个管芯之间传送以同步该两个管芯。负责生成POR信号并且负责向多芯片封装件中的其它管芯分配该POR信号的管芯200有时候可以被称为“主”管芯，而从主管芯接收该POR信号的管芯201在本文中可以被称为“从”管芯。如果需要，其它类型的监控信号也可以从主管芯传送至从管芯。
除了上述的复位/同步和其它监控信号以外，用户数据信号(或“任务模式”信号)也可以经由数据路径206在管芯200和管芯201之间传送。理想地，路径202、204和206全部完全起作用并且无故障地在主管芯和从管芯之间恰当地传送信号。然而，实际上，路径202、204和206中的至少一个连接可能是不可靠的，并可能由于意外的开路故障(作为示例)而被断开。根据实施例，控制路径202和204中的潜在故障可以经由被动冗余方案而减轻(例如，经由双凸点布线方案，其经由一对导线而不是仅一条导线传送相同信号)，而(多个)数据路径206中的潜在故障可以使用主动冗余方案(例如，响应于检测到断开的连接，将备用输入-输出驱动器块切换至使用)来固定。
主动冗余方案在图3中被说明。如图3所示，主管芯200和从管芯201中的每个管芯可以包含多个输入-输出(IO)驱动器块302，而每个驱动器块302可以用于驱动连接主管芯和从管芯的对应管芯间线路(lane)300。图3中的管芯间线路300中的每个可以包括多芯片封装件(诸如封装件100)中的一个或一个以上互连路径(例如，一个或一个以上互连路径104)。在图3的示例中，每个线路300包含两根导线，其可以用于沿主管芯和从管芯之间的任一方向在运送一个差分信号或两个单端信号。这仅是说明性的。每个IO驱动器块302可以经配置驱动线路300，该线路300包括仅一条导线、两条或两条以上导线、三条或三条以上导线、四条或四条以上导线、八条或八条以上导线、十六条或十六条以上导线等。
每个IO驱动器块302可以用作核心管芯上逻辑电路304和耦合至管芯间线路300的输入/输出引脚之间的接口。逻辑电路304可包含时序和/或组合逻辑，其可以经配置经由驱动器块302从IO引脚接收数据和向IO引脚输出数据。例如，逻辑电路304可以为可编程集成电路(诸如可编程逻辑器件(PLD))上的可编程“软”逻辑电路的一部分。作为另一示例，逻辑电路304可以为专用集成电路(ASIC)上的不可重新配置的“硬”逻辑电路的一部分。
主管芯200和从管芯201可以均包含多个IO驱动器块302(例如，驱动器块302-1、302-2、302-3、302-4等)，其包含备用驱动器块(或备用“行”)302*。正常的非备用驱动器块(或正常行)302中的每个可以被耦合至对应的线路300。备用块302*可以被耦合至备用线路300*。在所有的正常线路300起作用时，所有的正常驱动器块302可以被激活而备用块302*保持未使用(即，备用线路300*保持闲置)。然而，在正常线路300中的一个出现故障时，通过将在有缺陷的线路处及其下方的IO路由向下移位一个块并将备用块302*切换至使用以利用备用线路300*，正常驱动器块302中的该一个驱动器块可以被停用/绕过。
例如，考虑50个正常线路和一个备用线路被耦合在主管芯200和从管芯201之间的情况。如果全部50个正常线路正常工作，则顶部的50个对应的驱动器块302将简单地直接路由到达或来自逻辑电路304的信号。然而，如果第17条正常线路断开(例如，如果第17条线路的两条导线中的至少一条具有不良连接或处于开路)，则第1至16驱动器块302将仍然经配置直接路由信号，而第17-50个驱动器块中的每个驱动器块将路由下一个块上的信号，以便备用驱动器块302*将被切换至使用。通过以此方式来配置，第17条断开线路现在将闲置；第18条起作用的线路将有效替代第17条断开线路；第19条起作用的线路将有效替代第18条线路；以此类推。备用线路300*现在将经配置充当第50条最底端的起作用的线路。然而，不管备用驱动器块302*是否被切换至使用，逻辑电路304将只与顶部的50个正常驱动器块直接通信(例如，核心逻辑既不需要发送信号到备用驱动器块，也不接收来自备用驱动器块的信号)。
仍然参考图3，每个IC管芯200和201中的每个IO驱动器块302可以包含驱动器电路310、驱动器电路控制寄存器312、第一输入复用器(或多路复用器)324-1、第二输入复用器324-2、第一输出复用器326-1、第二输出复用器326-2、时钟信号路由复用器328以及第一和第二边界测试单元322-1和322-2。在图3的每个驱动器块驱动一对导线的示例中(例如，参看导线300-1和300-2)，驱动器电路310可以包含至少一对定向驱动器。作为示例，驱动器电路310可以包含两个单端接收器、差分接收器、两个单端输出驱动器和/或用于支持数据信号、时钟信号以及其它类型的单端或差分控制信号的传输的差分输出驱动器。驱动器电路控制寄存器312可以存储设置驱动器电路310的模式和方向性的控制位。
输入多路复用器324-1可以具有经耦合以从驱动器电路310接收信号的第一输入端、耦合至路径332以从后续的驱动器块接收信号的第二输入端以及耦合至第一测试单元322-1的输出端。同样，输入多路复用器324-2可以具有经耦合以从驱动器电路310接收信号的第一输入端、耦合至路径332以从后续的驱动器块接收信号的第二输入端以及耦合至第二测试单元322-2的输出端。在多路复用器324-1和324-2的第一输入端处接收的信号也可以经由路径332′被反馈至在前的驱动器块。
输出多路复用器326-1可以具有经耦合以从第一测试单元322-1接收信号的第一输入端、耦合至路径330以从在前的驱动器块接收信号的第二输入端以及耦合至驱动器电路310的输出端。同样，输出多路复用器326-2可以具有经耦合以从第二测试单元322-2接收信号的第一输入端、耦合至路径330以从在前的驱动器块接收信号的第二输入端以及耦合至驱动器电路310的输出端。在多路复用器326-1和326-2的第一输入端处接收的信号也可以经由路径330′被反馈至后续的驱动器块。
复用器328可以具有耦合至输入多路复用器324-1的输出端的第一输入端、耦合至多路复用器326-1的第一输入端的第二输入端，以及耦合至分配时钟树314的输出端，该分配时钟树314在所有的驱动器块302之间共享(例如，复用器328可以经配置向时钟树314路由传入或传出时钟信号)。时钟树314可以经配置向驱动器电路310中的一个或一个以上发送时钟信号以记时该接收器/驱动器电路。
以此方式布置，复用器324-1、324-2、326-1和326-2可以以第一模式(即，通过将来自第一多路复用器输入端的信号路由至该多路复用器输出端)来配置，以在测试单元和驱动器电路之间直接路由信号，或可以以第二模式(即，通过将来自第二多路复用器输入端的信号路由至该多路复用器输出端)来配置，以将信号路由至相邻的驱动器块(例如，路由至在前的驱动器块行或在后的驱动器块行)。
在驱动器块302的每个中的测试单元322可以充当联合测试行动组(JTAG)边界扫描链的一部分。在正常(非测试)操作期间，该边界扫描链可以被绕过。在测试期间，在主管芯中的JTAG边界扫描链可以被用于迫使测试图案在外部被发送至从管芯，而在从管芯中的JTAG边界扫描链可以被用于观察对应的收到的测试图案以测试由制造问题导致的某些故障，或反之亦然。使用边界扫描链来检测连接故障以及通过将备用驱动器块切换至使用来固定不良连接的后续响应在本文中可以被称为“主动”管芯间连接冗余。
因此，在图3的示例中，替换单位等于一个线路(即，一个冗余区域具有一个备用连接)。如上所述，每个线路可以包含任何合适数量的导线(例如，至少一条导线、至少两条导线、三条或三条以上导线、十条或十条以上导线等)。根据另一实施例，在主管芯200上的驱动器块可以被划分为多个区域或群组，每个区域或群组具有其自己的备用IO驱动器块。
图4示出一种合适的布置，其中主管芯200包含三个独立的主动冗余区域400，其服务不同的相应从管芯。具体地，具有i个正常行302和备用行302*的第一冗余区域400-1可以经由(i+1)个线路耦合至第一从管芯201-1中的对应冗余区域400-1。具有j个正常行302和备用行302*的第二冗余区域400-2可以经由(j+1)个线路耦合至第二从管芯201-2中的对应冗余区域400-2。具有k个正常行302和备用行302*的第三冗余区域400-3可以经由(k+1)个线路耦合至第三从管芯201-3中的对应冗余区域400-3。图4的主管芯包含用于支持与三个从管芯通信的三个冗余区域的示例仅是说明性的。通常，主管芯200可以包含用于支持与一个或一个以上从管芯、四个或四个以上从管芯、十个或十个以上从管芯等连接的任何数量的冗余区域。
图5示出另一种合适的布置，其中主管芯包含用于支持与从管芯通信的多个冗余区域，其中该从管芯包含与主管芯的冗余区域数量相同的冗余区域。具体地，具有m个正常行302和备用行302*的第一冗余区域500-1可以经由(m+1)个线路耦合至从管芯201中的对应冗余区域500-1。具有n个正常行302和备用行302*的第二冗余区域500-2可以经由(n+1)个线路耦合至从管芯201中的对应冗余区域500-2。
图5的主管芯包含用于支持与从管芯中的两个冗余区域通信的两个冗余区域的示例仅是说明性的。通常，主管芯200和从管芯201可以均包含任何数量的冗余区域(例如，一个或一个以上主动冗余群组、三个或三个以上主动冗余群组、十个或十个以上冗余群组等)。包含使用多个主动冗余群组的图4和5的实施例可以帮助增加可以进行的管芯间连接修复的数量。因此，在给定个别连接的合格率的情况下，要实现的主动冗余区域的数量可以被具体选择或调节以匹配期望的组件合格率要求。
图6为用于操作图3的电路以实现主动冗余方案(有时候被称为主动冗余“校正”或“修复”方案)的说明性步骤的流程图。在步骤600，在主管芯和/或从管芯上的该JTAG边界扫描单元可以被用于广播和捕获横跨双向管芯间连接而传输的测试图案。作为示例，测试图案可以为交替的0和1(例如，01010101...)、可以为系列1后面跟0(例如，11110000...)、可以为一系列0后面跟1(例如，0001111...)、可以为位的随机序列(例如，1101011100...)等。
在步骤602，可以扫描出在每个边界扫描链处捕捉的测试图案。JTAG控制器随后可以用于分析所捕捉的测试图案以确定哪个线路断开(如果有的话)。在任一冗余区域中，如果故障线路的数量超出可修复线路的最大数量，则可以拒绝该组件。例如，如果主管芯仅具备一个可修复区域，如果不止一个线路存在缺陷，则该组件可以被拒绝。然而，如果主管芯具备三个可修复区域，假定每个缺陷处于单独的可修复区域中，则该组件可能能够容许高达三个有缺陷的线路。
在步骤604，冗余复用器(例如，图3中的复用器324和326)可以经配置绕过有故障的线路。由于在有故障的线路上方的每个复用器应当以传递模式(pass-through mode)来配置，而在该有故障的线路处或下方的每个复用器应当以“路由至邻近行”模式来配置为以绕过不良连接，因此，复用器可以使用温度计码来控制(例如，具有一系列0后面跟一系列1的位流，或反之亦然)。步骤600、602和604可以针对每个主动冗余区域来执行。
一旦(多个)有故障的线路已经使用主动冗余方案修复，则在多芯片封装件中的主管芯和从管芯随后可以被置于正常操作(步骤606)。
为了主动冗余方案适当地起作用，JTAG边界扫描测试单元322和在每个驱动器块中的复用器的设置可能必须在独立的管芯之间被协调，以便可以初始化适当的开始路由配置。根据实施例，“被动”冗余方案可以用于在主管芯和(多个)从管芯之间传送初始化信号、加电重置信号、参考电压信号和其它控制信号。具体地，被动管芯间冗余方案可以为双凸点路由方案，其中每个控制信号通过一对复制导线被发送/接收两次。这种双凸点方案可能快速消耗可用IO引脚的数目，因此，在示例性实施例中，该备用冗余仅用于重要的初始化/控制信号，在任何初始化过程可以被期望完成之前，该初始化/控制信号对于主管芯和(多个)从管芯之间的适当通信是必要的。
作为示例，考虑在主管芯和从管芯之间存在5000条迹线的情形。在这5000条迹线中，可能只有10-20条迹线(例如，5-10个信号)利用双凸点被动冗余布线方案。因此，用于支持被动冗余的迹线开销的量是相当少的(作为示例，少于0.2％的开销)。
图7为用于使用被动冗余方案用来初始化图3的至少一些驱动器块的说明性步骤的流程图。在步骤700，JTAG边界扫描单元和主动冗余复用器的设置可以经由控制信号来协调，该控制信号经由被动冗余布线方案来发送。例如，加电重置信号、初始化信号、同步信号和其它控制信号可以经由双凸点封装迹线在主管芯和(多个)从管芯之间传递。如果需要，双凸点迹线可以在两个或两个以上冗余区域之间共享并且用于任何合适数量的从管芯。
一旦边界扫描链和复用器已经被适当地协调，则可以执行主动冗余测试以检测有故障的线路并且如果有的话修复该有故障的线路(在步骤702)。在步骤702，图6的步骤可以被执行以在需要时将备用行选择性地切换至使用。
在一个合适的实施例中，图7的步骤可以在每次封装件被加电时被执行，并因此被称为“重新诊断”方法。在另一合适的实施例中，在完成步骤702时获得的设置(其在制造商处被诊断一次)可以被存储在主管芯和/或(多个)从管芯上的非易失性存储器(例如，熔断器、反熔断器、可编程只读存储器等)中。如果预定设置只存储在主管芯上，则非易失性存储器可以从该主管芯读取并在加电期间被传送给(多个)从管芯。如果预定设置存储在主管芯上和(多个)从管芯上，则可能不需要用于修复的初始交换。因此，该替代方法有时候可以被称为“诊断一次”方法。在又一些其它合适的实施例中，可以使用所有冗余复用器以简单的传递模式来配置的非冗余方法。这在首次调试新管芯以避免适当配置冗余的附加复杂化时可能是期望的，或如果连接合格率充分提高不再需要冗余，则这可能是期望的。
图8为示出JTAG测试电路可以如何被用于支持混合互连冗余方案的图示，该混合互连冗余方案包含与主动冗余方案混合的被动冗余方案。如图8所示，主管芯200和从管芯201中的每个管芯可以包含驱动器800(其可以表示图3中的包含备用行的多个驱动器块302)，该驱动器经由中间主动冗余复用器802和804(其可以分别等同于图3中的多路复用器324和326)耦合至JTAG边界扫描链寄存器806。
复用器802和804可以使用解码电路(诸如冗余控制解码器808)来配置。解码器808可以提供控制位(例如，温度计编码位)以配置复用器将信号直接路由或将信号路由至在前/在后的驱动器块。解码器808可以被冗余控制寄存器810控制。
冗余控制寄存器810和JTAG边界扫描寄存器806可以被耦合至JTAG抽头控制器812。JTAG抽头控制器812可以从双向JTAG链路816接收JTAG控制信号。JTAG链路816可以被耦合至驻留在主管芯200中的主测试控制器814。作为示例，在主动冗余校正操作期间获得的预定设置可以被存储在主控制器814内的非易失性存储器(NVM)815中，以用于以上结合图7所描述的诊断一次方法。
主控制器814也可以经由路径818向冗余控制寄存器810和主管芯和从管芯加电后需要被初始化的任何其它电路传送加电重置(POR)信号、初始化信号、模式同步信号和其它***控制信号。具体地，JTAG链路816、路径818和/或用于设置主管芯和(多个)从管芯中的测试电路以便适当操作的任何其它互连可以被提供双凸点被动冗余。
在图8的示例中，JTAG链路816(例如，多导线总线)可以被划分成两个相同的管芯间互连总线816-1和816-2，而POR路径818也可以被划分成两个复制管芯间互连818-1和818-2。如上所述，由于每个冗余区域需要使用相同的过程来初始化，因此多于一个的冗余区域可以共享共用JTAG链路或POR路径(作为示例)。通常，双凸点连接有故障的几率是相当低的。然而，使用双凸点被动冗余仅是说明性的。如果需要，被动冗余方案可以包含用于每个关键信号的三条或三条以上复制导线、用于每个关键信号的四条或四条以上复制导线等。
因此，目前已经关于集成电路的实施例进行了说明。本文中描述的方法和装置可以被并入任何合适的电路中。例如，它们可以被并入多种类型的器件中，诸如可编程逻辑器件、专用标准产品(ASSP)和专用集成电路(ASIC)。可编程逻辑器件的示例包含可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑器件(CPLD)以及现场可编程门阵列(FPGA)，仅举出几例。
在本文中的一个或一个以上实施例中描述的可编程逻辑器件可以为包含下列部件中的一个或一个以上的数据处理***的一部分：处理器；存储器；IO电路；以及***设备。数据处理可以用在各种各样的应用中，诸如计算机网络、数据网络、仪表装置、视频处理、数字信号处理或使用可编程或可再编程逻辑的优点是期望的任何合适的其它应用中。可编程逻辑器件可以用于执行各种不同的逻辑功能。例如，可编程逻辑器件可以被配置作为与***处理器协同工作的处理器或控制器。可编程逻辑器件也可以用作用于仲裁对数据处理***中的共享资源的访问的仲裁器。在又一示例中，可编程逻辑器件可以被配置作为处理器和***中的其它部件中的一个部件之间的接口。
虽然操作方法以特定顺序进行描述，但是应当理解，其它操作可以在所描述的操作之间执行，所描述的操作可以进行调整，以便它们在稍微不同的时间处出现或所描述的操作可以在允许处理操作发生在与处理相关联的不同时间间隔处的***中分布，只要覆盖操作的处理以期望的方式执行。
附加实施例：
附加实施例1.一种集成电路封装件，包括：第一集成电路管芯；第二集成电路管芯；耦合在第一集成电路管芯和第二集成电路管芯之间并使用第一类型的冗余方案来修复的第一互连路径；以及耦合在第一集成电路管芯和第二集成电路管芯之间并使用不同于第一类型的冗余方案的第二类型的冗余方案来支持的第二互连路径。
附加实施例2.如附加实施例1所定义的集成电路封装件，其中用于修复第一互连路径的第一类型的冗余方案包括主动冗余方案，其将第一互连路径中的有缺陷的互连路径切换至停止使用并将备用互连路径切换至使用。
附加实施例3.如附加实施例1所定义的集成电路封装件，其中用于支持第二互连路径的第二类型的冗余方案包括被动冗余方案，其使用至少一对复制导线来运送在第一集成电路管芯和第二集成电路管芯之间的单端信号。
附加实施例4.如附加实施例1所定义的集成电路封装件，其中正常用户信号通过第一互连路径传送，并且其中加电重置信号通过第二互连路径传送。
附加实施例5.如附加实施例2所定义的集成电路封装件，其中所述第一和第二集成电路管芯包含用于实现主动冗余方案的联合测试行动组(JTAG)电路。
附加实施例6.如附加实施例5所定义的集成电路封装件，其中所述第一集成电路管芯包含非易失性存储器(NVM)，用于初始化JTAG电路的控制设置存储在所述NVM上，并且其中所述第一互连路径和第二互连路径完全位于所述集成电路封装件内。
附加实施例7.如附加实施例2所定义的集成电路封装件，其中所述第一集成电路管芯包含多个主动冗余区域，每个主动冗余区域包括多个驱动器块，该多个驱动器块包含备用驱动器块；第二集成电路管芯包含多个主动冗余区域，每个主动冗余区域包括多个驱动器块，该多个驱动器块包含备用驱动器块；以及通过第二互连路径传送的信号在第一和第二集成电路管芯中的多个主动冗余区域之间共享。
附加实施例8.如附加实施例2所定义的集成电路封装件，还包括：第三集成电路管芯；以及在第一集成电路管芯和第三集成电路管芯之间耦合并使用第一类型的冗余方案来修复的第三互连路径。
附加实施例9.一种操作集成电路封装件的方法，所述集成电路封装件包含第一集成电路管芯和第二集成电路管芯，所述方法包括：使用第一互连路径在第一集成电路管芯和第二集成电路管芯之间传送初始化信号；使用第二互连路径在第一集成电路管芯和第二集成电路管芯之间传送用户信号；其中第二互连路径不同于第一互连路径；并且通过实现混合冗余方案来保护第一和第二互连路径以避免故障。
附加实施例10.如附加实施例9所定义的方法，其中实现混合冗余方案包括：使用被动冗余方案来支持第一互连路径；并使用主动冗余方案来修复第二互连路径。
附加实施例11.如附加实施例10所定义的方法，其中使用被动冗余方案来支持第一互连路径包括：经由双凸点封装迹线将加电重置(POR)信号从第一集成电路管芯发送到第二集成电路管芯。
附加实施例12.如附加实施例10所定义的方法，其中使用主动冗余方案来修复第二互连路径包括：使用在第一和第二集成电路管芯中的每个管芯中的联合测试行动组(JTAG)边界扫描寄存器电路来广播并捕捉预定的测试图案。
附加实施例13.如附加实施例12所定义的方法，其中使用主动冗余方案来修复第二互连路径包括：分析在JTAG边界扫描寄存器中所捕捉的测试图案以识别在所述第二互连路径中的有缺陷的互连路径。
附加实施例14.如附加实施例13所定义的方法，其中使用主动冗余方案来修复第二互连路径包括：响应于识别有缺陷的互连路径，配置在第一和第二集成电路管芯中的主动冗余复用器以绕过有缺陷的互连路径。
附加实施例15.如附加实施例14所定义的方法，还包括：在取决于主动冗余方案之前，使用通过第一互连路径所传送的信号来协调JTAG边界扫描寄存器和主动冗余复用器的使用。
附加实施例16.一种集成电路管芯，包括：耦合至另一集成电路管芯的外部引脚；用于将信号驱动到外部引脚上的多个驱动器块，其中多个驱动器块包含备用驱动器块；以及主动冗余控制电路，其将多个驱动器块中的正常驱动器切换至停止使用并将备用驱动器块切换至使用。
附加实施例17.如附加实施例16所定义的集成电路管芯，其中驱动器块包含复用器，以将正常驱动器块切换至停止使用并将备用驱动器块切换至使用。
附加实施例18.如附加实施例16所定义的集成电路管芯，其中驱动器块包含用于广播并捕捉测试图案的可旁路联合测试行动组(JTAG)边界扫描测试单元。
附加实施例19.如附加实施例18所定义的集成电路管芯，还包括：用于向所述另一集成电路管芯传送JTAG控制信号和加电重置信号的附加外部引脚，其中附加外部引脚经配置实现被动冗余方案。
附加实施例20.如附加实施例19所定义的集成电路管芯，其中附加外部引脚为双凸点的，以便加电重置信号中的每个通过一对复制导线向外传送至另一集成电路管芯。
前述仅用于说明本发明的原理，并且可以由本领域的技术人员进行各种更改。前述实施例可以单独实现或以任何组合实现。

Claims (20)

1.一种集成电路封装件，包括：
第一集成电路管芯；
第二集成电路管芯；
第一互连路径，其耦合在所述第一集成电路管芯和所述第二集成电路管芯之间并且其使用第一类型的冗余方案来修复；以及
第二互连路径，其耦合在所述第一集成电路管芯和所述第二集成电路管芯之间并使用不同于所述第一类型的冗余方案的第二类型的冗余方案来支持。
2.根据权利要求1所述的集成电路封装件，其中用于修复所述第一互连路径的所述第一类型的冗余方案包括主动冗余方案，所述主动冗余方案将所述第一互连路径中的有缺陷的互连路径切换至停止使用并且将备用互连路径切换至使用。
3.根据权利要求1所述的集成电路封装件，其中用于支持所述第二互连路径的所述第二类型的冗余方案包括被动冗余方案，所述被动冗余方案使用至少一对复制导线来在所述第一集成电路管芯和所述第二集成电路管芯之间运送单端信号。
4.根据权利要求1所述的集成电路封装件，其中正常用户信号通过所述第一互连路径来传送，并且其中加电重置信号通过所述第二互连路径来传送。
5.根据权利要求2所述的集成电路封装件，其中所述第一集成电路管芯和所述第二集成电路管芯包含用于实现所述主动冗余方案的联合测试行动组电路即JTAG电路。
6.根据权利要求5所述的集成电路封装件，其中所述第一集成电路管芯包含非易失性存储器即NVM，用于初始化所述JTAG电路的控制设置存储在所述NVM上，并且其中所述第一互连路径和第二互连路径完全位于所述集成电路封装件内。
7.根据权利要求2所述的集成电路封装件，其中：
所述第一集成电路管芯包含多个主动冗余区域，所述多个主动冗余区域中的每个主动冗余区域包括具有备用驱动器块的多个驱动器块；
所述第二集成电路管芯包含多个主动冗余区域，所述多个主动冗余区域中的每个主动冗余区域包括具有备用驱动器块的多个驱动器块；以及
通过所述第二互连路径传送的信号在所述第一集成电路管芯和第二集成电路管芯中的多个主动冗余区域之间共享。
8.根据权利要求2所述的集成电路封装件，还包括：
第三集成电路管芯；以及
耦合在所述第一集成电路管芯和所述第三集成电路管芯之间并使用所述第一类型的冗余方案来修复的第三互连路径。
9.一种操作集成电路封装件的方法，所述集成电路封装件包含第一集成电路管芯和第二集成电路管芯，所述方法包括：
使用第一互连路径在第一集成电路管芯和第二集成电路管芯之间传送初始化信号；
使用第二互连路径在所述第一集成电路管芯和所述第二集成电路管芯之间传送用户信号，其中所述第二互连路径不同于所述第一互连路径；并且
通过实现混合冗余方案来保护所述第一互连路径和第二互连路径以避免故障。
10.根据权利要求9所述的方法，其中实现所述混合冗余方案包括：
使用被动冗余方案来支持所述第一互连路径；并且
使用主动冗余方案来修复所述第二互连路径。
11.根据权利要求10所述的方法，其中使用所述被动冗余方案来支持所述第一互连路径包括：
经由双凸点封装迹线将来自所述第一集成电路管芯的加电重置信号即POR信号发送到所述第二集成电路管芯。
12.根据权利要求10所述的方法，其中使用所述主动冗余方案来修复所述第二互连路径包括：
使用在所述第一集成电路管芯和第二集成电路管芯中的每个管芯中的联合测试行动组边界扫描寄存器即JTAG边界扫描寄存器来广播并捕捉预定的测试图案。
13.根据权利要求12所述的方法，其中使用所述主动冗余方案来修复所述第二互连路径包括：
分析在所述JTAG边界扫描寄存器中所捕捉的测试图案以识别在所述第二互连路径中的有缺陷的互连路径。
14.根据权利要求13所述的方法，其中使用所述主动冗余方案来修复所述第二互连路径包括：
响应于识别所述有缺陷的互连路径，配置在所述第一集成电路管芯和第二集成电路管芯中的主动冗余复用器以绕过所述有缺陷的互连路径。
15.根据权利要求14所述的方法，还包括：
在取决于所述主动冗余方案之前，使用通过所述第一互连路径所传送的所述初始化信号来协调所述JTAG边界扫描寄存器和所述主动冗余复用器的使用。
16.一种集成电路管芯，包括：
耦合至另一集成电路管芯的外部引脚；
用于将信号驱动到所述外部引脚上的多个驱动器块，其中所述多个驱动器块包含备用驱动器块；以及
主动冗余控制电路，其将在所述多个驱动器块中的正常驱动器块切换至停止使用并将所述备用驱动器块切换至使用。
17.根据权利要求16所述的集成电路管芯，其中所述驱动器块包含复用器，以将所述正常驱动器块切换至停止使用并将所述备用驱动器块切换至使用。
18.根据权利要求16所述的集成电路管芯，其中，所述驱动器块包含用于广播和捕捉测试图案的可旁路联合测试行动组边界扫描测试单元即可旁路JTAG边界扫描测试单元。
19.根据权利要求18所述的集成电路管芯，还包括：
用于向所述另一集成电路管芯传送JTAG控制信号和加电重置信号的附加外部引脚，其中所述附加外部引脚经配置实现被动冗余方案。
20.根据权利要求19所述的集成电路管芯，其中所述附加外部引脚是双凸点的，以便所述加电重置信号中的每个加电重置信号通过一对复制导线在外部传送至所述另一集成电路管芯。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108255761A (zh) * 2016-12-28 2018-07-06 英特尔公司 集成电路管芯之间的接口桥
CN110658990A (zh) * 2018-06-28 2020-01-07 希捷科技有限公司 具有改善的准备时间的数据存储***
CN111579973A (zh) * 2019-02-19 2020-08-25 深圳市汇顶科技股份有限公司 芯片同步测试方法、芯片、电子设备及存储介质
CN112666447A (zh) * 2020-12-18 2021-04-16 北京航天自动控制研究所 一种应用于双冗余架构设备的板位识别电路
CN114970409A (zh) * 2022-07-27 2022-08-30 北极雄芯信息科技(西安)有限公司 基于多管芯互联的集成电路
CN116699371A (zh) * 2023-08-08 2023-09-05 北京燧原智能科技有限公司 一种多芯片封装的老化测试方法和老化测试电路
CN110463042B (zh) * 2017-03-21 2024-01-26 赛灵思公司 能够实现电路选择的电路和方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10838831B2 (en) * 2018-05-14 2020-11-17 Micron Technology, Inc. Die-scope proximity disturb and defect remapping scheme for non-volatile memory
US11048597B2 (en) * 2018-05-14 2021-06-29 Micron Technology, Inc. Memory die remapping
US11055167B2 (en) * 2018-05-14 2021-07-06 Micron Technology, Inc. Channel-scope proximity disturb and defect remapping scheme for non-volatile memory
GB2580151B (en) * 2018-12-21 2021-02-24 Graphcore Ltd Identifying processing units in a processor
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
US10748852B1 (en) * 2019-10-25 2020-08-18 Marvell International Ltd. Multi-chip module (MCM) with chip-to-chip connection redundancy and method
CN113051111B (zh) * 2021-03-05 2022-06-24 海光信息技术股份有限公司 多芯片模块故障识别处理方法及***

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349654A (en) * 1992-02-20 1994-09-20 The Boeing Company Fault tolerant data exchange unit
US20100005366A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Cascade interconnect memory system with enhanced reliability
CN102508758A (zh) * 2011-12-01 2012-06-20 北京航天测控技术有限公司 一种双总线并行测试实现方法
US20130159587A1 (en) * 2011-12-15 2013-06-20 Aaron Nygren Interconnect Redundancy for Multi-Interconnect Device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4970724A (en) * 1988-12-22 1990-11-13 Hughes Aircraft Company Redundancy and testing techniques for IC wafers
US5532966A (en) * 1995-06-13 1996-07-02 Alliance Semiconductor Corporation Random access memory redundancy circuit employing fusible links
US6567290B2 (en) * 2000-07-05 2003-05-20 Mosaic Systems, Inc. High-speed low-power semiconductor memory architecture
US6662133B2 (en) 2001-03-01 2003-12-09 International Business Machines Corporation JTAG-based software to perform cumulative array repair
US7409706B1 (en) * 2001-10-02 2008-08-05 Cisco Technology, Inc. System and method for providing path protection of computer network traffic
US6965249B2 (en) * 2001-10-15 2005-11-15 Altera Corporation Programmable logic device with redundant circuitry
FR2846491B1 (fr) 2002-10-25 2005-08-12 Atmel Corp Architecture comprenant des cellules de remplacement pour reparer des erreurs de conception dans des circuits integres apres fabrication
US6991947B1 (en) 2004-03-22 2006-01-31 Tushar Gheewala Hybrid semiconductor circuit with programmable intraconnectivity
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7589552B1 (en) * 2007-10-23 2009-09-15 Altera Corporation Integrated circuit with redundancy
KR100920838B1 (ko) * 2007-12-27 2009-10-08 주식회사 하이닉스반도체 리던던시 회로
US8082475B2 (en) * 2008-07-01 2011-12-20 International Business Machines Corporation Enhanced microprocessor interconnect with bit shadowing
US20100005335A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Microprocessor interface with dynamic segment sparing and repair
US8895981B2 (en) 2011-12-28 2014-11-25 Altera Corporation Multichip module with reroutable inter-die communication
US8994404B1 (en) * 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
KR20150008281A (ko) * 2013-07-12 2015-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템
US9240905B2 (en) * 2013-07-22 2016-01-19 Ciena Corporation Protecting hybrid equipment in a network node
US20150045936A1 (en) * 2013-08-08 2015-02-12 General Electric Company System and method for modular controller assembly supporting redundant configurations
US9612952B2 (en) * 2014-06-04 2017-04-04 Pure Storage, Inc. Automatically reconfiguring a storage memory topology
US9299396B1 (en) * 2014-07-15 2016-03-29 Altera Corporation Programmable integrated circuits with in-operation reconfiguration capability
US9767892B1 (en) * 2016-04-27 2017-09-19 Altera Corporation Memory elements with dynamic pull-up weakening write assist circuitry
US10445278B2 (en) * 2016-12-28 2019-10-15 Intel Corporation Interface bridge between integrated circuit die

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349654A (en) * 1992-02-20 1994-09-20 The Boeing Company Fault tolerant data exchange unit
US20100005366A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Cascade interconnect memory system with enhanced reliability
CN102508758A (zh) * 2011-12-01 2012-06-20 北京航天测控技术有限公司 一种双总线并行测试实现方法
US20130159587A1 (en) * 2011-12-15 2013-06-20 Aaron Nygren Interconnect Redundancy for Multi-Interconnect Device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108255761B (zh) * 2016-12-28 2023-09-26 英特尔公司 集成电路管芯之间的接口桥
CN108255761A (zh) * 2016-12-28 2018-07-06 英特尔公司 集成电路管芯之间的接口桥
CN113986797A (zh) * 2016-12-28 2022-01-28 英特尔公司 集成电路管芯之间的接口桥
CN113986797B (zh) * 2016-12-28 2024-06-11 英特尔公司 集成电路管芯之间的接口桥
US11693810B2 (en) 2016-12-28 2023-07-04 Intel Corporation Interface bridge between integrated circuit die
CN110463042B (zh) * 2017-03-21 2024-01-26 赛灵思公司 能够实现电路选择的电路和方法
CN110658990A (zh) * 2018-06-28 2020-01-07 希捷科技有限公司 具有改善的准备时间的数据存储***
CN111579973A (zh) * 2019-02-19 2020-08-25 深圳市汇顶科技股份有限公司 芯片同步测试方法、芯片、电子设备及存储介质
CN111579973B (zh) * 2019-02-19 2022-03-08 深圳市汇顶科技股份有限公司 芯片同步测试方法、芯片、电子设备及存储介质
CN112666447A (zh) * 2020-12-18 2021-04-16 北京航天自动控制研究所 一种应用于双冗余架构设备的板位识别电路
CN114970409A (zh) * 2022-07-27 2022-08-30 北极雄芯信息科技(西安)有限公司 基于多管芯互联的集成电路
CN116699371B (zh) * 2023-08-08 2023-11-21 北京燧原智能科技有限公司 一种多芯片封装的老化测试方法和老化测试电路
CN116699371A (zh) * 2023-08-08 2023-09-05 北京燧原智能科技有限公司 一种多芯片封装的老化测试方法和老化测试电路

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