CN104280651A - 测试***以及半导体元件 - Google Patents

Abstract

本发明披露了一种测试***以及半导体元件。该测试***，用以在晶圆级烧入测试期间检测是否有一或多个联结性失效状况发生于一测试机台和一待测晶圆的传输路径上。依据本发明一实施例，该测试***包含一探针卡和n个晶片。该探针卡包含m个第一信号接点，用以接收来自该测试机台的m个测试信号；n个第二信号接点，用以提供该测试机台n个测试结果；和一接点阵列。该探针卡借助多个探针与该待测晶圆接触。依此方式，该测试***可检测是否有一或多个短路或开路发生于该测试机台和该待测晶圆的传输路径上。

Description

测试***以及半导体元件

技术领域

本发明涉及一种测试***以及一种执行于该测试***的半导体元件。

背景技术

在传统集成电路(Integrated Circuit,IC)制造过程中，多个分散的IC会以晶片(chip)或晶粒(dice)的形式形成于一半导体晶圆(wafer)上。当制造过程完成后，该晶圆会切割以分隔成独立的晶片。每一晶片接着封装至模块中或是合并至较大的***中。

由于晶圆先天的瑕疵，或是制造过程中单一或多个步骤的缺陷，一些封装后的晶片可能无法依预期设计而运作。这些缺陷可能在早期显现或者可能在晶片运作一段时间后才会显示。为了识别这些缺陷的晶片，一烧入(burn-in)步骤会执行于晶片上。在烧入步骤中，晶片会加热至一高温，且一测试控制器会静态或动态地施加一组偏压电压至所选择的晶片上以使所选择的晶片有电流流过。在烧入步骤后，晶片会经历一晶片探测(Chip Probe,CP)测试步骤以在封装前筛选出缺陷的晶片。

在传统的晶圆级(wafer level)烧入步骤中，晶片仅接收一组偏压电压，而不会传回数据至测试控制器。因此，该控制器无法确认烧入步骤是否确实地执行。举例而言，在控制器和晶片之间可能有短路或开路的状态发生，使得偏压电压无法传送至晶片。因此，烧入步骤没有实际完成，且控制器在后续的CP测试步骤中可能会误判缺陷的晶片。

发明内容

本发明的目的之一在于提供一种测试***，用以执行一晶圆级烧入测试。

依据本发明一实施例，该测试***包含一探针卡和n个晶片。每一探针卡包含m个第一信号接点，n个第二信号接点和一接点阵列。这些m个第一信号接点用以接收来自一测试机台的m个第一测试通道的m个测试信号，m为一正整数。这些n个第二信号接点，用以提供n个测试结果至该测试机台的n个第二测试通道，n为一正整数。该接点阵列包含(m+1)个行和n个列，每一行具有n个接点而每一列具有(m+1)个接点，其中，在一第一行中的n个接点的每一个电性连接至n个第二信号接点中对应的一个，而在一第i行中的n个接点的每一个电性连接至m个第一信号接点中对应的一个，其中i为正整数，且2≦i≦(m+1)。

本发明的另一目的在于提供一种半导体元件，用以执行一联结性测试。

依据本发明一实施例，该半导体元件包含m个输入垫，一检测电路和一检查垫。这些m个输入垫中的每一个接收来自一外部机台的m个测试信号中对应的一个。该检测电路用以接收来自该m个输入垫的输入信号以在该检查垫产生一输出信号。该检查垫用以提供该输出信号至该测试机台。

附图说明

图1显示结合本发明一实施例的用以执行一晶圆级烧入测试的测试***的方块图

图2显示结合本发明一实施例的探针卡的平面配置图。

图3显示结合本发明一实施例的该测试***在联结性测试时的运作。

图4显示结合本发明一实施例的晶片的检测电路的电路图。

图5显示图4中的该检测电路运作时的时序图。

图6显示该测试***在联结性测试时的运作。

图7显示该测试***在联结性测试时的运作。

图8显示该测试***在联结性测试时的运作。

图9显示结合本发明另一实施例的探针卡的平面配置图。

图10显示结合本发明一实施例的该晶片的部份电路图。

图11显示图10的致能电路运作时的时序图。

具体实施方式

本发明在此揭示一测试***以执行一晶圆级烧入测试(wafer levelburn-in test)。此处的「晶圆级烧入测试」是指晶片会在晶圆级状态进行一联结性(continuity)测试，接着进行一烧入步骤，最后借助一CP测试步骤以在封装前筛选出有缺陷的晶片。

图1显示结合本发明一实施例的用以执行一晶圆级烧入测试的测试***100的方块图。如图1所示，该测试***100包含一测试***控制器10，其可以为一自动测试装置(Automatic Test Equipment,ATE)或是一通用用途计算机。该测试***控制器10经由一通讯排线12连接至一测试头(test head)14。

该测试头14可能包含一基座16，借此连接一探针卡(probe card)18。该探针卡18是作为该测试头14和一待测晶圆22之间的介面。该探针卡18可经由整合于该探针卡18上的多个探针20与该待测晶圆22接触。

该测试***100还包含一阶台24以放置该待测晶圆22。如图2所示，该探针卡18包含多个垫18_1至18_7。这些垫18_1至18_7被配置以接收来自图1的该测试***控制器10的测试信号，并传回测试结果至该测试***控制器10。该探针卡18还包含一接点阵列19，其由多个横行ROW1,ROW2,ROW3,ROW4,和ROW5以及多个直列COL1,COL2,和COL3所组成。如图2所示，每一行由三个接点所组成，而每一列由五个接点所组成。该接点阵列19中的接点19_1至19_15被配置以传送测试信号至图1的晶圆22上的晶片30,32,和34，并借助图1中对应的探针20传回测试结果。

如图1所示，在本发明一实施例中，在烧入步骤开始前，该测试***控制器10传送一指令至该测试头14以执行一联结性(continuity)测试。该联结性测试决定在该测试头14和该待测晶圆22之间是否有故障状态发生。举例而言，一探针20可能损害，导致无法连接晶片上对应的垫；或者晶片上的垫可能短路至一电源线或地线。当一短路或一开路状况发生于数据传输路径上时，该测试***控制器10无法传送正确的偏压电压至待测晶片，也无法有效地接收测试结果。因此，该联结性测试会在初始时执行以确保无短路或开路状况发生。

图3显示结合本发明一实施例的该测试***100在联结性测试时的运作。如图3所示，该测试头14包含一组通道CH1至CH4，每一通道负责传送数据至该探针卡18上对应的垫。更具体的例示，该通道CH1产生第一测试信号至该探针卡18上的垫18_1；该通道CH2产生第二测试信号至该探针卡18上的垫18_2；该通道CH3产生第三测试信号至该探针卡18上的垫18_3；而该通道CH4产生第四测试信号至该探针卡18上的垫18_4。

如图3所示，由于该接点阵列19中的接点19_4,19_5,和19_6是经由一走线191彼此电性连接，来自该通道CH1的第一测试信号可以同时传送至接点19_4,19_5,和19_6。类似地，来自该通道CH2的第二测试信号可以同时传送至接点19_7,19_8,和19_9；来自该通道CH3的第三测试信号可以同时传送至接点19_10,19_11,和19_12；而来自该通道CH4的第四测试信号可以同时传送至接点19_13,19_14,和19_15。

如图1所示，位于该晶圆22上方的该探针卡18可经由整合于该探针卡18上的多个探针20与该待测晶圆22接触。这些探针20被设置以与该待测晶圆22上每一晶片的配置垫接触。具体而言，如图3所示，该接点阵列19中的列COL1的接点19_4,19_7,19_10,和19_13经由图1中对应的探针与晶片30上的垫30_1,30_2,30_3,和30_4电性连接；列COL2的接点19_5,19_8,19_11,和19_14经由图1中对应的探针与晶片32上的垫32_1,32_2,32_3,和32_4电性连接；列COL3的接点19_6,19_9,19_12,和19_15经由图1中对应的探针与晶片34上的垫34_1,34_2,34_3,和34_4电性连接。

以下参照图1至图3说明该测试***100在联结性测试时的运作。首先，该测试***100经由该通讯排线12产生并行的测试信号至该测试头14中的通道CH1至CH4。该探针卡18在接收来自该测试头14的测试信号后，传送这些信号至该待测晶圆22上的晶片30,32,和34。这些晶片接收来自该探针卡18的测试信号后，根据这些信号运作。在此架构下，该晶片30的垫30_1,该晶片32的垫32_1,和该晶片34的垫34_1会同时接收来自该通道CH1的测试信号；该晶片30的垫30_2,该晶片32的垫32_2,和该晶片34的垫34_2会同时接收来自该通道CH2的测试信号；该晶片30的垫30_3,该晶片32的垫32_3,和该晶片34的垫34_3会同时接收来自该通道CH3的测试信号；该晶片30的垫30_4,该晶片32的垫32_4,和该晶片34的垫34_4会同时接收来自该通道CH4的测试信号。

在接收来自该探针卡18的测试信号后，一检测电路会使用以检测是否有一联结性失效状况，例如一开路或短路状况，发生于该测试头14和该待测晶圆22之间的传输路径。图4显示结合本发明一实施例的晶片30的检测电路301,晶片32的检测电路321,和晶片34的检测电路341的电路图。如图4所示，该晶片30的检测电路301包含一逻辑电路302，一PMOS晶体管M1，和一NMOS晶体管M2。在本实施例中，该逻辑电路302由一与门电路X1，一反相器X2，一与非门电路X3，和一或非门电路X4所组成。该晶片32的该检测电路321和该晶片34的该检测电路341的电路结构与该晶片32的检测电路321相同，故电路的细节将不再赘述。

如图4所示，该晶片30的该检测电路301由这些垫30_1,30_2,30_3,和30_4接收这些信号L1,L2,L3,和L4后，在剩余的垫30_5会产生一检测结果L5。同理，该晶片32的该检测电路321由这些垫32_1,32_2,32_3,和32_4接收这些信号L1,L2,L3,和L4后，在剩余的垫32_5会产生一检测结果；该晶片34的该检测电路341由这些垫34_1,34_2,34_3,和34_4接收这些信号L1,L2,L3,和L4后，在剩余的垫34_5会产生一检测结果。

图5显示图4中的该检测电路301运作时的时序图。如图5所示，在时间t1前，该测试信号L1位于一逻辑0电平。当信号L1位于逻辑0电平时，图4中的PMOS晶体管M1和NMOS晶体管M2截止，使得该垫30_5上的信号为浮接信号。在时间t1后，输入信号L2至L4中一次仅有一个信号改变其逻辑电平。举例而言，在时间t1和t2之间输入信号L2至L4均位于逻辑1电平。接着，在时间t2和t3之间输入信号L2会转变至逻辑0电平，而其他信号L3和L4维持不变。该检测电路301会根据输入信号L2至L4的不同逻辑电平提供该输出信号L5。该检测电路301的真值表如下所示：

表1

L1	L2	L3	L4	L5
					0	X	X	X	Hi-Z
1	1	1	1	1
					1	0	1	1	0
1	1	0	1	0
					1	1	1	0	0

借助表1的运算结果，该检测电路301可检测是否有一开路或短路状况发生于该测试头14和该待测晶圆22之间的传输路径。举例而言，当输入信号L2转变至逻辑0电平，而其他信号L3和L4维持不变时，根据表1的运算结果输出信号L5会在逻辑0电平。因此，若检测电路301产生的信号是位于逻辑1电平，而非逻辑0电平时，表示该检测电路301的垫30_2可能短路至一电源线，而将垫30_2的信号拉至逻辑1电平。

如图6所示，当检测结果产生于垫30_5,32_5,和34_5后，这些信号会经由图1中的探针传送至该接点阵列19中的同一行ROW1中的接点19_1,19_2,和19_3。由于这些接点19_1,19_2,和19_3会经由走线个别电性连接至这些垫18_5,18_6,和18_7。这些接点19_1,19_2,和19_3上的信号会传送至这些垫18_5,18_6,和18_7，在至测试头14上的通道CH5,CH6,和CH7。依此方式，图1中的该测试***控制器10可经由该测试头14和该通讯排线12接收来自晶片30,32,和34的测试结果。借助分析这些测试结果，该测试***控制器10可得知是否有如一联结性失效状况，例如一开路或短路状况，发生于该测试头14和该待测晶圆22之间的传输路径。

举例而言，如图7所示，一联结性失效状况产生于该晶片32。在本例中，该晶片32中的该垫32_2短路至一电源线(未绘示)。如图7所示，在联结性测试期间，该通道CH1传送位于逻辑1电平的该第一测试信号，该通道CH2传送位于逻辑0电平的该第二测试信号，该通道CH3传送位于逻辑1电平的该第三测试信号，而该通道CH4传送位于逻辑1电平的该第四测试信号。接着，该第一测试信号会经由垫19_4,19_5,和19_6，对应的探针，传送至该晶片30的垫30_1,该晶片32的垫32_1,和该晶片34的垫34_1。依类似方式，其它的测试信号会传送至该晶片30,该晶片32,和该晶片34的对应垫。因此，若无联结性失效状况产生，该晶片32的检测电路321会如表1的真值表所示输出逻辑0电平。

然而，在本例中由于垫32_2短路至该电源线，故检测电路321在垫32_2所接收的信号为逻辑1电平。因此，如图8所示，该检测电路321在垫32_5会产生逻辑1电平的输出信号。在垫30_5,32_5,和34_5所产生的输出信号接着会传送至对应的探针，该探针卡18，该测试头14的通道CH5,CH6,和CH7，最终到达该测试***控制器10。由于垫32_5的输出信号与该测试***控制器10所预测的结果不同，该测试***控制器10可得知有一联结性失效状况发生于该通道CH2和该晶片32之间的传输路径。

依以上所叙述的运作方式，该测试***控制器10可借助改变第一、第二、第三和第四测试信号中的其中一个的逻辑电平来检测是否有联结性失效状况发生。当第一、第二、第三和第四测试信号中的其中一个有逻辑电平变化时，可获得三个测试结果。每一测试结果表示晶片30,32,和34的配置垫是否确实收到测试信号。换言之，当该测试***控制器10经由通道CH1,CH2,CH3,和CH4产生四个平行的测试信号至晶片30,32,和34的配置垫时，会有12个测试结果经由通道CH5,CH6,和CH7送回至该测试***控制器10。

如图7和图8所示，在12个测试结果中，其中四个表示是否有一或多个联结性失效状况发生于该通道CH1和该晶片30的垫30_1之间的传输路径，发生在该通道CH2和该晶片30的垫30_2之间的传输路径，发生在该通道CH3和该晶片30的垫30_3之间的传输路径，和发生在该通道CH4和该晶片30的垫30_4之间的传输路径；其中四个表示是否有一或多个联结性失效状况发生于该通道CH1和该晶片32的垫32_1之间的传输路径，发生在该通道CH2和该晶片32的垫32_2之间的传输路径，发生在该通道CH3和该晶片32的垫32_3之间的传输路径，和发生在该通道CH4和该晶片32的垫32_4之间的传输路径；其余的四个表示是否有一或多个联结性失效状况发生于该通道CH1和该晶片34的垫34_1之间的传输路径，发生在该通道CH2和该晶片34的垫34_2之间的传输路径，发生在该通道CH3和该晶片34的垫34_3之间的传输路径，和发生在该通道CH4和该晶片34的垫34_4之间的传输路径。

如图3所示，该接点阵列19中的接点19_4,19_5,和19_6经由该电性走线191彼此电性连接。由于相同行的接点彼此连接，噪声可能会互相耦合。为了提升抗扰性，电阻可设置至相邻的接点。图9显示结合本发明一实施例的探针卡18的平面配置图。如图9所示，一电阻R1设置于该接点19_4和该垫18_1之间，一电阻R2设置于该接点19_5和该垫18_1之间，而一电阻R3设置于该接点19_6和该垫18_1之间。这些电阻R1,R2,和R3作为限流电阻，以限制在一或多个接点短路至地线或电源线时的短路电流。此外，一电阻R4设置于该垫18_5和一定电压源(例如一地电压)之间。因此，当图4中的PMOS晶体管M1和NMOS晶体管M2截止时，该垫18_5可避免浮接。

如图1所示，在完成联结性测试后，发生于该测试头14和这些晶片30,32,和34之间的传输路径上的联结性失效状况可被检测而排除，接着这些晶片30,32,和34会进行烧入步骤。烧入步骤涉及对这些晶片30,32,和34供电，将这些晶片30,32,和34加热以加速早期失效晶片的失效速度。在烧入步骤和后续的CP测试步骤完成后，亦即一晶圆级烧入测试完成后，该晶圆22会被切割成独立的晶片。具有缺陷的晶片会被丢弃，而其它好的晶片会组装成封装的元件。

如图4所示，该晶片30包含多个垫30_1至30_6。这些垫30_1至30_6可分类为测试垫或是接合垫。这些测试垫作为在晶圆级用来测试晶片的配置垫，而这些接合垫是用来作为导线连接的配置垫。如上所述，这些垫30_1至30_5是用来测试该晶片30。借助这些垫30_1至30_5，测试信号会输入至该晶片30且测试结果可以输出。

接合垫是用来在封装接合步骤中借助一金属线连接至一封装的引线框架(lead frame)。为了使大部分的垫30_1至30_5可以同时作为测试垫和接合垫，当晶片30封装后需要一逻辑电路以不致能该检测电路301。图10显示结合本发明一实施例的该晶片30的部份电路图。如图10所示，该晶片30还包含一致能电路303和一内部电路305。该致能电路303包含一上拉元件M3和一拴(latch)304。该拴304包含一对背对背的反相器，其中反相器X6作为一前送(feed-forward)反相器，而反相器X7作为一反馈(feedback)反相器。为了使图10的电路适当运作，该反相器X7为一驱动能力较弱的反相器，因此较反相器X6而言具有较弱的输出能力。

该致能电路303的运作描述如下。在晶圆级烧入测试期间，该测试***控制器10产生平行的测试信号以测试该待测晶圆22上的晶片30,32,和34，如图1所示。在此状况下，在图10中该检测电路301和该致能电路303经由该垫30_1接收来自控制器10的测试信号L1，且信号L1具有逻辑1电平。因此，该检测电路301响应于这些垫30_2至30_4的测试信号会执行表1的逻辑运算。该测试结果会接着借助垫30_5送回该测试***控制器10以进行下一步的分析。

在晶圆级烧入测试完成后，具有缺陷的晶片会被丢弃，而其它好的晶片会进行封装步骤。在封装步骤完成后，晶片的接合垫会接合至封装导线，因此晶片可接收外部元件的信号。如图10所示，该垫30_1被用以作为测试垫，而非接合垫；这些垫30_2至30_5被用以作为测试垫和接合垫；而该垫30_6被用以作为接合垫，而非测试垫。因此，这些垫30_2至30_6在封装后可接收外部元件的信号，而该内部电路会对应地运作。为了避免信号干扰，该检测电路301会根据该垫30_1上的信号的逻辑电平而选择性地运作。

如图10所示，在晶圆级烧入测试期间，由于晶片30经由对应的探针与探针卡18接触，该信号L1会被上拉至逻辑1电平。在接收逻辑1电平后，该检测电路301会根据这些垫30_2至30_4的信号而运作。由于弱反相器X7的弱输出驱动能力，该垫30_1上的信号可过驱动该弱反相器X7的输出，以允许该拴304改变状态。然而，在该晶片30封装后，该垫30_1不会接触外部元件，因此该垫30_1上的逻辑电平会改由该致能电路303所决定。

图11显示图10的致能电路303运作时的时序图。如图11所示，该已封装晶片30在时间t0时供电。在时间t0时，一供电信号PU在逻辑0电平，因此图10中的PMOS晶体管M3导通。当PMOS晶体管M3导通时，该拴304的输出信号L1会初始至一逻辑0电平。在时间t1时，供应电源VDD已高于一临界电压电平，因此该供电信号PU会转态至逻辑1电平。当该供电信号PU到达逻辑1电平时，PMOS晶体管M3截止，因此该栓304保持锁定状态，并持续提供信号L1在该逻辑0电平。在接收该信号L1后，该检测电路302产生具有逻辑1电平的信号N1和产生具有逻辑0电平的信号N2，使得PMOS晶体管M1和NMOS晶体管M2截止。依此方式，该检测电路301可在封装后不致能。

本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及启示而做出种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例，而应包括各种不背离本发明的替换及修饰，并为本发明的权利要求所涵盖。

Claims (14)

1.一种测试***，用以执行一晶圆级烧入测试，包括：

一探针卡；

m个第一信号接点，用以接收来自一测试机台的m个第一测试通道的m个测试信号，m为一正整数；

n个第二信号接点，用以提供n个测试结果至该测试机台的n个第二测试通道的，n为一正整数；和

一个接点阵列，包含(m+1)个行和n个列，每一行具有n个接点而每一列具有(m+1)个接点，其中，在一第一行中的n个接点的每一个电性连接至n个第二信号接点中对应的一个，而在一第i行中的n个接点的每一个电性连接至m个第一信号接点中对应的一个，其中i为正整数，且2≦i≦(m+1)；以及

n个晶片，每一晶片包含：

m个输入垫，其中这些输入垫中的每一个，借助该接点阵列中的n个列中的其中一列的m个接点，接收来自该测试机台的m个测试信号中对应的一个；

一检测电路，用以接收来自该m个输入垫的输入信号以在一检查垫产生一输出信号；和

该检查垫，借助该接点阵列中的n个列中的其中一列的一个接点，提供n个测试结果的其中一个至该测试机台。

2.根据权利要求1所述的测试***，其中该测试***在封装前依序执行一联结性测试，一烧入步骤和一晶片探测测试步骤。

3.根据权利要求2所述的测试***，其中该测试***借助改变m个测试信号中其中一个的逻辑电平以获得n个测试结果。

4.根据权利要求3所述的测试***，其中该测试机台借助该n个测试结果决定是否有一短路发生于该探针卡和这些晶片之间的传输路径。

5.根据权利要求3所述的测试***，其中该测试机台借助该n个测试结果决定是否有一开路发生于该探针卡和这些晶片之间的传输路径。

6.根据权利要求1所述的测试***，其中该第i行中的n个接点的每一个借助一电阻电性连接至m个第一信号接点中对应的一个。

7.根据权利要求1所述的测试***，其中这些第二信号接点中的每一个借助一电阻电性连接一固定电压源。

8.根据权利要求1所述的测试***，其中该检测电路包括：

一逻辑电路，用以接收来自该m个输入垫的这些输入信号；

一PMOS晶体管，具有一栅极以接收来自该逻辑电路的一第一输出信号；以及

一NMOS晶体管，具有一栅极以接收来自该逻辑电路的一第二输出信号；

其中该PMOS晶体管和该NMOS晶体管电性连接至该检查垫。

9.根据权利要求8所述的测试***，其中该检查垫被用以测试和接合用途，该m个输入垫中的其中一个仅用以测试用途，而这些m个输入垫中的其它者被用以测试和接合用途。

10.根据权利要求9所述的测试***，其中该晶片包括：

一上拉元件，用以接收一启动信号以提供一上拉信号；

一第一反相器，用以接收该上拉信号以提供一不致能信号，借此在该晶片封装后关闭该PMOS晶体管和该NMOS晶体管；以及

一第二反相器，用以接收该不致能信号以产生该上拉信号；

其中该第一反相器与第二反相器相比具有较弱的驱动能力。

11.一种半导体元件，用以执行一联结性测试，包括：

m个输入垫，其中这些输入垫中的每一个接收来自一外部机台的m个测试信号中对应的一个；

一检测电路，用以接收来自该m个输入垫的输入信号以在一检查垫产生一输出信号；以及

该检查垫，用以提供该输出信号至该外部机台。

12.根据权利要求11所述的半导体元件，其中该外部机台依序改变m个测试信号中其中一个的逻辑电平以产生该输出信号。

13.根据权利要求12所述的半导体元件，其中该检测电路包括：

一逻辑电路，用以接收来自该m个输入垫的这些输入信号；

一PMOS晶体管，具有一栅极以接收来自该逻辑电路的一第一输出信号；以及

一NMOS晶体管，具有一栅极以接收来自该逻辑电路的一第二输出信号；

其中该PMOS晶体管和该NMOS晶体管电性连接至该检查垫。

14.根据权利要求9所述的半导体元件，其中该半导体元件还包括：

一上拉元件，用以接收一启动信号以提供一上拉信号；

一第一反相器，用以接收该上拉信号以提供一不致能信号，借此关闭该PMOS晶体管和该NMOS晶体管；以及

一第二反相器，用以接收该不致能信号以产生该上拉信号；

其中该第一反相器与第二反相器相比具有较弱的驱动能力。