CN110463042B - 能够实现电路选择的电路和方法 - Google Patents

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Abstract

本文描述了一种能够实现电路选择的集成电路。所述集成电路包括：提供预定功能的多个冗余电路(512，514)；电压传感器(212)，其被耦接以接收参考电压；以及选择电路(503)，其耦接到电压传感器和参考电压，其中，所述选择电路基于参考电压的检测到的电压来选择要在集成电路中实现的所述多个冗余电路中的一个。本文还描述了一种能够实现电路选择的方法。

Description

能够实现电路选择的电路和方法
技术领域
本发明总的涉及集成电路器件，具体地，涉及一种能够实现电路选择的电路和方法。
背景技术
不同集成电路器件的性能可以基于许多因素而变化。更具体地，在集成电路中形成的各个元件，例如晶体管，可以在不同的集成电路之间变化。元件之间的这些变化可导致各个集成电路器件的不同性能规格，例如速度或功率规格。然后可以基于器件的规格将集成电路器件归入类别中。例如，集成电路可以根据速度进行“归类”(binned)。然而，影响集成电路器件性能的另一个因素是施加到器件并用于向集成电路器件的电路提供电源的参考电压的值。参考电压的值还可以影响集成电路器件的特定电路的操作和性能。取决于电路的实现方案，一些参考电压可能导致集成电路器件的电路的降低的或不期望的性能。
因此，能够实现集成电路器件的灵活操作的电路和方法是有益的。
发明概要
描述了一种能够实现电路选择的集成电路。所述集成电路包括：提供预定功能的多个冗余电路；电压传感器，被耦接以接收参考电压；以及选择电路，被耦接到所述电压传感器和所述参考电压，其中选择电路基于所述参考电压的检测到的电压选择要在集成电路中实现的多个冗余电路中的一个。
还描述了一种能够实现电路选择的方法。所述方法包括：实现提供预定功能的多个冗余电路；在电压传感器处接收参考电压；配置选择电路以在控制端接收在所述电压传感器的输入和输出处的参考电压；以及基于参考电压的检测到的电压，选择要在集成电路中实现的多个冗余电路中的一个。
通过考虑下面的详细描述和权利要求，将认识到其他特征。
附图简述
图1是具有各种电路块的集成电路的框图；
图2是用于使用电压传感器选择多个冗余电路中的电路的电路框图；
图3是用于使用多个电压传感器选择多个冗余电路中的电路的电路框图；
图4是用于选择多个冗余电路中的电路的电路框图，每个冗余电路具有相应的电压传感器；
图5是能够实现冗余电路的选择的电路框图；
图6是能够实现冗余电路的选择的另一电路的框图；
图7是图5电路的电压传感器的框图；
图8是表示能够实现对具有可编程资源的器件的配置的电路的框图；
图9是具有可编程资源的器件的框图；
图10是可配置逻辑元件的框图，该可配置逻辑元件可以在具有图9的可编程资源的器件中实现；和
图11是表示能够实现电路选择的方法的流程图。
详细说明
虽然说明书包括限定被认为是新颖的本发明的一个或多个实施方式的特征的权利要求，但是相信通过结合附图考虑说明书将更好地理解电路和方法。虽然公开了各种电路和方法，但是应该理解，该电路和方法仅仅是本发明布置的示例，其可以以各种形式被实施。因此，本说明书中公开的具体结构和功能细节不应被解释为限制，而仅仅作为权利要求的基础，并且作为教导本领域技术人员在任何适当详细的结构中不同地使用本发明的布置的代表性基础。此外，这里使用的术语和短语不是限制性的，而是提供该电路和方法的可理解的说明。
该电路和方法优化了接收可能变化的电压供给的集成电路器件的性能。电压电平在限定集成电路器件的性能规格方面起作用。根据一种实施方式，电路将使用诸如芯片上(on-chip)电压传感器那样的电压传感器来感测电压供给。针对电压优化的电路可以基于供给电压是最小(Vmin)、中间范围(Vmid)还是高(Vhigh)电压，而被接通，而其他电路可以保持关断。举例来说，芯片上电压供给可以包括从0.65V到0.69V的Vmin的范围，从0.70V到0.77V的Vmid的范围，以及从0.78到0.85V的Vhigh的范围。如果集成电路接收到Vmin，则电压低，功耗低。因此，可以为多个冗余电路选择用于高性能的优化电路。由于较低的电压导致功率较低，因此电路可以实现高性能，同时仍满足功率规格。根据电压传感器电路的感测电压电平，将接通针对第二电压优化的相应的电路。
首先参见图1，示出了集成电路100的框图，该集成电路100包括用于在集成电路中发送和接收数据的电路。具体地，输入/输出端口102耦接到控制电路104，控制电路104控制具有配置存储器107、可配置逻辑元件108、数字信号处理(DSP)块109、模拟到数字(ADC)、随机存取存储器(BRAM)块110、以及I/O块111的可编程资源106。如下面将更详细描述的，可编程资源106的各种电路块可以被实现为冗余电路，冗余电路可以基于参考电压的电压值而被选择。配置数据可以由配置控制器112提供到配置存储器108。配置数据使得可编程资源106能够进行操作。存储器113可以耦接到控制电路104和可编程资源106。收发器电路114可以被耦接到控制电路104、可编程资源106和存储器113，并且可以通过I/O端口116和117在集成电路处接收信号。其他I/O端口可以被耦接到集成电路器件的电路，诸如，如图所示耦接到控制电路104的I/O端口118。时钟网络120被耦接到图1的电路的各种元件。下面阐述的电路和方法可以使用图1的元件或另一个集成电路(例如图8和9的集成电路)的元件来实现。
现在转到图2，图上示出了用于使用电压传感器选择多个冗余电路的电路200的框图。所述电路和方法在一个或多个位置实现冗余电路，其中可以选择冗余电路的电路。根据一种实施方案，多个冗余电路可以包括高性能电路或低电源功率电路，其中高性能电路或低功率电路被选择。如下面将更详细描述的，冗余电路之间的差异可能导致不同的性能特征，但是将提供相同的操作。举例来说，接收相同或类似输入的冗余电路将产生相同或类似的输出，但可具有不同的速度或功率要求。冗余电路的差异可以基于冗余电路的操作而变化。也就是说，不同类型的冗余电路可以以不同方式变化，其中该差异可能涉及到改变特定电路的操作特征，使得能够实现对根据期望的性能特征进行操作的冗余电路的选择。
如图2所示，示出了各种冗余电路。尽管在图2中通过示例示出了示例性冗余电路，但是应该理解，可以实现单个的多个冗余电路，或者可以实现更多数量的冗余电路。实现了各种电路块，其中实现了冗余电路的一些电路块。更具体地，示出了电路块列，包括CLB202、数字信号处理器(DSP)块204、随机存取存储器块(BRAM)206、互连(INT)元件(208)、和I/O块210，或者其它类型的块211。虽然电路块以列的形式示出，但应该理解，各种电路块可以以不同的配置实现。而且，尽管在确定位置示出了特定电路块，但应该理解，特定类型的元件可以分布在集成电路器件上。例如，互连元件可以分布在集成电路器件上。
图2的一些电路块具有冗余电路。举例来说，BRAM电路块和互连电路块中的每一个块由电压传感器212控制，并且包括冗余电路，这里示出为高性能电路(HI)214和低功率电路(LO)216。正如将在下面更详细地描述的，电压传感器可以检测参考电压的电压电平，并选择冗余电路之一。虽然通过示例仅示出了两个冗余电路，但是可以实现任何数量的冗余电路，例如，如下面将更详细描述的对应于三个电压范围Vmin、Vmid和Vhigh的三个冗余电路。将参考图5和6更详细地描述由电压传感器212对冗余电路的选择。虽然在图2的所有BRAM电路块和互连元件中以示例的方式示出了冗余电路，但应该理解，冗余电路不需要被包括在某种类型的所有电路块中，而是可以仅被包括在特定类型的一些电路块中。
图2的电压传感器212能够进行电压驱动的性能优化。芯片上电压供给的范围可以从大约0.65V的Vmin到大约0.73V的Vmid到大约0.85V的Vhigh，其中3个级别的范围可以包括从0.65V到0.69V的Vmin范围，从0.70V到0.77V的Vmid范围，以及从0.78到0.85V的Vhigh范围。针对每个工艺、电压和温度(PVT)，限定集成电路器件的性能目标，其中较低电压器件比起较高电压器件，可具有低性能目标。电压传感器212感测电压供给的电压电平。基于所感测的电压是在Vmin、Vmid或Vhigh范围内，可以选择针对所感测的电压优化的电路。通过使用更快的电路，可以弥补(recover)较低电压的性能。通过使用省电电路可以弥补高电压的功率。
现在转到图3，示出了用于使用多个电压传感器选择多个冗余电路中的电路的电路300的框图。根据图3的实施方案，实现了具有电压传感器的多个控制电路。分布式控制电路使得能够检测不同位置处的不同电压，并且能够选择性地控制电路块组的操作模式。根据图4的电路400，控制电路与多个冗余电路的每个电路块相关联。可替换地，图3和图4的控制电路可以与相应的电路块一起使用，但是也可以选择性地与少于所有的电路块一起使用。
应当指出，电压传感器还可以启用不同的操作模式。例如，可以选择高性能操作模式。在高性能操作模式中，可以实现更快速的组合逻辑，例如通过实现更快速的晶体管(即，例如具有更小晶体管栅极宽度的晶体管)。快速晶体管可以例如在各种逻辑块之间的互连元件中实现，如下文将参照图9和图10的可编程逻辑器件对此更详细的描述。此外，可以实现特定逻辑块本身以提供高性能。例如，在CLB的情况下，可以使用附加的查找表(LUT)来实现高性能可配置逻辑块。也就是说，可以使用更流水线的结构实现高性能CLE，与低功率CLE相比，用更多的LUT提供更多的并行性。在快速时钟上运行的CLE可以使计算更快。可以选择产生更快时钟的时钟产生电路。时钟产生电路可以包括PLL，如参照图6对此更详细的描述。附加的LUT、更快的时钟和CLE逻辑将通过启用更多并行计算，使用CLE使计算更快，如下文中将对此更详细的描述。
在省电模式下，可以选择省电电路。例如，省电电路可以包括更多的功率门控电路(power gated circuit)和更多的时钟门控电路(clock gated circuit)，以减少块中的功耗。例如，在CLB的情况下，被实现为可配置逻辑块的省电电路例如可以包括更少的LUT和逻辑元件、更少的流水线和更少的并行性。此外，慢速时钟可以节省功率。因此，可以选择产生较慢时钟的时钟产生电路(PLL)。与如上所述的高性能CLB相比，低功率CLE中较少的流水线将增加计算时间。最后，可以选择旁路模式以绕过电压传感器的操作，为给定的用户提供自动选择默认电路的灵活性，如下面将参考图5对此的描述。
现在转到图5，示出了用于启用冗余电路的选择的控制电路500的框图，该冗余电路可以包括电压传感器212。控制电路500包括耦接以接收参考电压(此处示为Vdd)的电压检测器502，电压检测器502的输出作为输入电压被提供到电压传感器212。加到电压传感器的输入电压包括参考电压，该参考电压可以是例如被滤波的电压信号。电压传感器212的输出耦接到选择电路503。在电压传感器的输出处产生选择信号(Comp_Out)，其用于控制将参考电压施加到所选择的冗余电路以向该冗余电路提供功率。
更具体地，选择电路503将参考电压Vdd选择性地路由到多个冗余电路的一个冗余电路。也就是说，选择电路将参考电压路由到多个冗余电路510的一个冗余电路，这里被显示为高性能电路512和低功率电路514。选择电路503包括控制门以实现将参考电压路由到冗余电路组中的一个冗余电路，冗余电路组此处被显示为高性能电路和低功率电路的组。选择信号被耦接到多个控制开关，包括这里示为晶体管的开关504，以及反相器506的输入，反相器506的反相输出用于控制晶体管508的栅极。选择信号被提供到选择电路503的控制端509。如图5所示，选择信号还能够将参考电压Vdd施加到第二冗余电路组516的被选择的电路，第二冗余电路组516包括高性能电路518和低功率电路520。例如，当Comp_Out信号为低时，晶体管504导通，将Vdd提供给高性能电路512和高性能电路516。类似地，当Comp_Out信号为高时，反相器506的低输出使得晶体管508导通，将Vdd提供到低功率电路514和低功率电路520。也就是，该冗余电路组中只有一个冗余电路接收参考电压。虽然将相同的参考电压Vdd施加到晶体管504和508，但应该理解，可以施加不同的参考电压，这取决于高性能电路和低功率电路要达到的性能或操作目标。冗余电路可以包括例如图2-4的电路。
除了通过选择性地将参考电压耦接到所选择的电路来选择冗余电路组的哪个冗余电路来提供功率之外，图6的控制电路600还可以包括能够将时钟信号选择性地施加到冗余电路组的高性能电路或低功率电路的时钟控制电路602。更具体地，时钟控制电路602包括控制开关604，这里其被显示为晶体管，其被配置为在它的栅极处接收选择信号(Comp_Out)。当选择信号为低时，开关604导通以将参考电压Vdd1路由到时钟产生电路606，这里其被显示为例如具有压控振荡器608的锁相环(PLL)。时钟产生电路606被配置为产生被耦接到高性能电路512和518的高频时钟(hi_freq_Clk)信号。类似地，在反相器610的输出处产生的反相选择信号被耦接以控制开关612，其也被显示为晶体管。当选择信号为高时，输出反相器为低电平以接通开关612并向第二时钟产生器614提供参考电压Vdd2。第二时钟产生器也可以是具有产生低频时钟(lo_freq_Clk)信号的VCO 616的PLL，该低频时钟信号被路由到低功率电路。Vdd1可以是大于Vdd2的电压，以产生更高频率的时钟。然而，应当理解，Vdd1和Vdd2可以是相同的电压。而且，虽然选择电路503被示出为与电压传感器212分开，但是它可以被实现为电压传感器的一部分，如图2-4中所实现的那样。
无论参考电压的电压电平如何，也有可能旁路电压传感器并自动选择冗余电路的默认电路。如将参照图7所描述的，可以向电压传感器提供旁路信号以停用电压传感器，使得能够选择多个冗余电路的默认电路。举例来说，高性能电路可以是多个冗余电路的默认电路，并且当提供了有效的旁路信号时其被电压传感器选择。
现在转到图7，示出了电压传感器700的框图。电压传感器700可以实现为图2-6中的电压传感器212。如图7所示，均值检测器702接收参考电压Vdd并产生用于模数转换器(ADC)电路704的平均参考电压Vin。均值检测器702可包含滤波器，例如高通滤波器、低通滤波器或带通滤波器，以传送正峰值电压或负峰值电压或平均电压。也就是说，dc电压Vdd可以是稳定的信号，但是可以具有正峰值和负峰值。控制电路706接收控制信号，包括旁路信号、使能信号、ADC时钟信号(CLK ADC)、用于使电压传感器断电的断电信号(PDN)、以及用于启动选择信号产生过程的启动信号。旁路信号如果是“on”将禁用(enable＝0)电压传感器。控制电路706可以是数字块，其使得旁路、启动和PDN输入信号的选通能够激活电路可以起作用的各种模式。ADC电路用于将模拟电压转换为数字等效值(Dout)，例如通过使用DAC和内部寄存器。
参考电压产生器708(其可以例如作为带隙参考产生器)被配置为接收调整信号(Trim_bits<5：0>)，调整信号用于为ADC 704产生参考电压。带隙参考电路为电压传感器产生参考电压，该参考电压与温度和工艺变化无关。调整位(trim bit)用于将电压设置为限定的极限，以获得所需的电压特性曲线。通过使用来自被耦接到ADC 604的带隙参考电路708的参考电压(Vcref)，来自均值检测器的输入电压被转换为数字输出值(Dout)。Dout给出输入电压的数字等效值，并且比较器710的比较器输出(Comp-Out)是一位输出以控制选择电路。因此，可以在ADC电路中实现比较器，以确定由均值检测器产生的参考电压是否大于带隙参考电压，并因此确定选择哪个冗余电路。
在操作时，将Vdd信号提供给电压传感器以确定其值。ADC电路使用比较器710来比较Vin参考电压和来自带隙参考电路的比较器参考电压Vcref。Vin与比较器参考电压进行比较，并且内部计数器可以根据比较器的两个输入递增或递减。比较器的数字输出是Comp_Out信号，其被控制电路使用来控制冗余电路的选择。ADC 704还可以包括旁路电路712，这里被显示为与(AND)门，以使得能够产生用于为每个冗余电路组选择默认电路(例如高性能电路)的已知控制信号。
现在转到图8，示出了根据实施例的用于对具有可编程资源的器件进行编程的***的框图800。具体地，计算机802被耦接以从存储器806接收电路设计804，并产生被存储在非易失性存储器808中的配置位流(bitstream)。如下面将更详细描述的，电路设计可以是高级别设计，例如以硬件描述语言(HDL)定义的电路设计。而且，计算机可以被配置为运行产生配置位流的软件，该配置位流被存储在非易失性存储器808中并被提供给集成电路810，集成电路810可以是可编程集成电路，例如下面在图9中描述的集成电路。如下面将更详细描述的，配置位流的位用于配置集成电路的可编程资源。
现在转到图9，图上显示具有包括图1-7的电路的可编程资源的器件的框图900。虽然具有可编程资源的器件可以在任何类型的集成电路器件中实现，例如具有可编程资源的专用集成电路(ASIC)，但是其他器件包括专用可编程逻辑器件(PLD)。一种类型的PLD是复杂可编程逻辑器件(CPLD)。CPLD包括通过开关矩阵连接在一起并且被连接到输入/输出(I/O)资源的两个或多个“功能块”。CPLD的每个功能块包括两级AND/OR结构，该结构类似于在可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)器件中使用的结构。另一种类型的PLD是现场可编程门阵列(FPGA)。在典型的FPGA中，可配置逻辑块(CLB)阵列被耦接到可编程输入/输出块(IOB)。CLB和IOB通过可编程路由资源的层次结构(hierarchy)互连。这些CLB、IOB和可编程布线资源通过将配置位流(通常从片外存储器)加载到FPGA的配置存储器单元中而被定制。对于这两种类型的可编程逻辑器件，器件的功能由为此目的提供给器件的配置位流的配置数据位控制。配置数据位可以被存储在易失性存储器(例如，静态存储器单元，如在FPGA和一些CPLD中)、或非易失性存储器(例如，闪存，如在一些CPLD中)、或任何其他类型的存储器单元。
图9的器件包括具有大量不同可编程单元块(tile)的FPGA架构900，这些可编程单元块包括多千兆位收发器(MGT)901、CLB 902、随机存取存储器块(BRAM)903、输入/输出块(IOB)904、配置和时钟逻辑(CONFIG/CLOCKS)905、数字信号处理块(DSP)906、专用输入/输出块(I/O)907(例如，配置端口和时钟端口)、以及其他可编程逻辑908，诸如数字时钟管理器、模数转换器、***监控逻辑等。一些FPGA还包括专用处理器块(PROC)910，其例如可用于实现软件应用程序。
在一些FPGA中，每个可编程单元块包括可编程互连元件(INT)911，可编程互连元件911具有去到和来自每个相邻单元块中的相应互连元件的标准化连接。因此，可编程互连元件一起实现所示的FPGA的可编程互连结构。可编程互连元件911还包括去到和来自同一单元块内的可编程逻辑元件的连接，如在图9顶部所包括的示例所示。
例如，CLB 902可以包括可配置逻辑元件(CLE)912加上单个可编程互连元件911，可配置逻辑元件912可以被编程以实现用户逻辑。BRAM 903可以包括BRAM逻辑元件(BRL)913以及一个或多个可编程互连元件。BRAM包括与配置逻辑块的分布式RAM分开的专用存储器。通常，单元块中包括的互连元件的数量取决于单元块的高度。在图示的实施例中，BRAM单元块具有与五个CLB相同的高度，但是也可以使用其他数量。除了适当数量的可编程互连元件之外，DSP单元块906还可以包括DSP逻辑元件(DSPL)914。除了可编程互连元件911的一个实例之外，IOB 904还可以包括例如输入/输出逻辑元件(IOL)915的两个实例。器件的连接的位置由为此目的被提供给器件的配置位流的配置数据位控制。响应于配置位流的位，可编程互连使得包括互连线的连接能够被使用于将各种信号耦接到在可编程逻辑或其他电路(例如BRAM或处理器)中实现的电路。
在图示的实施例中，靠近管芯中心的列状区域用于配置、时钟和其他控制逻辑。从该列延伸的配置/时钟分配区域909用于在FPGA的宽度上分配时钟和配置信号。利用图9中所示的架构的一些FPGA包括额外的逻辑块，这些逻辑块破坏构成FPGA的大部分的规则的列状结构。该额外逻辑块可以是可编程块和/或专用逻辑。例如，图9中所示的处理器块PROC910跨越几列的CLB和BRAM。
应当指出，图9旨在仅示出示例性FPGA架构。列中的逻辑块数、列的相对宽度、列的数量和顺序、列中包括的逻辑块的类型、逻辑块的相对大小、以及被包括在图9的顶部的互连/逻辑实现纯粹是示例性的。例如，在实际FPGA中，CLB出现的地方通常包括多于一个的相邻的CLB列，以便于用户逻辑的有效实现。虽然图9的实施例涉及具有可编程资源的集成电路，但应当看到，下面更详细地阐述的电路和方法可以在任何类型的ASIC中实现。
现在转到图10，图上示出了可以在具有图9的可编程资源的器件中实现的可配置逻辑元件的框图1001。具体地，图10以简化形式示出了图9的配置逻辑块902的可配置逻辑元件。在图10的实施例中，切片(slice)M 1001包括四个查找表(LUTM)901A-1001D，每个查找表由六个LUT数据输入端A1-A6、B1-B6、C1-C6和D1-D6驱动，并且每个查找表提供两个LUT输出信号O5和O6。来自LUT 1001A-1001D的O6输出端分别驱动切片输出端A-D。LUT数据输入信号由FPGA互连结构经由输入多路复用器提供，输入多路复用器可以由可编程互连元件1011实现，并且LUT输出信号也被提供给互连结构。切片M还包括：驱动输出端AMUX-DMUX的输出选择多路复用器1011A-1011D；驱动存储元件1002A-1002D的数据输入端的多路复用器1012A-1012D；组合多路复用器1016、1018和1019；反弹(bounce)多路复用器电路1022-1023；由反相器1005和多路复用器1006表示的电路(它们一起在输入时钟路径上提供可选的反转)；以及具有多路复用器1014A-1014D、1015A-1015D、1020-1021和异或门1013A-1013D的承载逻辑。所有这些元件如图10所示耦接在一起。在图10中所示的多路复用器未示出选择输入的情况下，选择输入由配置存储单元控制。也就是说，被存储在配置存储器单元中的配置位流的配置位被耦接到多路复用器的选择输入，以选择到多路复用器的正确输入。为清楚起见，在图10以及在本文中的其他所选图中省略了众所周知的这些配置存储器单元。
在图示的实施例中，每个存储元件1002A-1002D可以被编程为用作同步或异步触发器或锁存器。通过编程同步/异步选择电路1003，对切片中的所有四个存储器元件进行同步和异步功能之间的选择。当对存储器元件进行编程使得S/R(置位/复位)输入信号提供置位功能时，REV输入端提供复位功能。当存储器元件被编程使得S/R输入信号提供复位功能时，REV输入端提供置位功能。存储器元件1002A-1002D由时钟信号CK计时，时钟信号CK可以由例如全局时钟网络或互连结构提供。这种可编程存储器元件在FPGA设计领域中是众所周知的。每个存储元件1002A-1002D向互连结构提供寄存的输出信号AQ-DQ。因为每个LUT1001A-1001D提供两个输出信号O5和O6，所以LUT可以被配置为用作具有五个共享输入信号(IN1-IN5)的两个5输入LUT，或者用作具有输入信号IN1-IN6的一个6输入LUT。
在图10的实施例中，每个LUTM 1001A-1001D可以以几种模式中的任何一种模式运行。当处于查找表模式时，每个LUT具有六个数据输入信号IN1-IN6，它们由FPGA互连结构通过输入多路复用器提供。基于信号IN1-IN6的值，可编程地从配置存储器单元中选择64个数据值中的一个。当处于RAM模式时，每个LUT用作单个64位RAM或两个具有共享寻址的32位RAM。RAM写数据通过输入端DI1(通过用于LUT 1001A-1001C的多路复用器1017A-1017C)提供给64位RAM，或通过输入端DI1和DI2提供给两个32位RAM。LUT RAM中的RAM写操作由来自多路复用器1006的时钟信号CK和来自多路复用器1007的写使能信号WEN控制，多路复用器1007可以选择性地传递时钟使能信号CE或写使能信号WE。在移位寄存器模式下，每个LUT用作两个16位移位寄存器，或者这两个16位移位寄存器串联耦接以创建一个32位移位寄存器。通过输入端DI1和DI2中的一个或两个提供移入(shift-in)信号。可以通过LUT输出端提供16位和32位移出(shift out)信号，并且还可以通过LUT输出端MC31更直接地提供32位移出信号。LUT1001A的32位移出信号MC31也可以通过输出选择多路复用器1011D和CLE输出端DMUX提供给用于移位寄存器链接的通用互连结构。因此，上述电路和方法可以在诸如图9和10的器件之类的器件或任何其他合适的器件中实现。
现在转到图11，流程图1100示出了能够实现电路选择的方法。可以通过使用图1-10的任何电路，或其他合适的电路来实现图11的方法。具体地，在块1102处实现提供预定功能的多个复制电路。复制电路例如可以如图2-4中所示的那样实现。在块1104处，在电压传感器处接收参考电压。在块1106处，选择电路被配置为在控制端处接收在电压传感器的输入和输出处的参考电压。在块1108处，多个复制电路中的一个被选择以在集成电路中实现。该方法的其他元件可以如上面参考各种电路所描述的那样执行。
在一个示例中，可以提供能够实现电路选择的集成电路。这种集成电路可以包括：提供预定功能的多个冗余电路；电压传感器，其被耦接以接收参考电压；以及选择电路，其耦接到电压传感器和参考电压，其中，选择电路基于参考电压的检测到的电压来选择要在集成电路中实现的多个冗余电路中的一个。
在一些这样的集成电路中，多个冗余电路可以包括第一对冗余电路和第二对冗余电路，并且选择电路使得能够将参考电压路由到第一对冗余电路的第一冗余电路或第二冗余电路，以及第二对冗余电路的第三冗余电路或第四冗余电路。
在一些这样的集成电路中，选择电路可以包括多个开关，其被配置为基于检测到的电压来控制对于要在集成电路中实现的多个冗余电路之一的选择。
在一些这样的集成电路中，电压传感器可以包括比较器，并且比较器的输出可以耦接到选择电路的控制端。
一些这样的集成电路还可以包括旁路电路，旁路电路被耦接以接收旁路信号，旁路电路能够实现对多个冗余电路中的默认冗余电路的选择。
在一些这样的集成电路中，选择电路还可以包括时钟控制电路，用于选择可被路由到多个冗余电路中选择的一个冗余电路的时钟信号。
在一些这样的集成电路中，时钟控制电路可以产生第一参考时钟和第二参考时钟。
一些这样的集成电路还可以包括多个电压传感器，多个电压传感器被耦接以接收参考电压，每个电压传感器可以被配置为控制多个冗余电路。
在一些这样的集成电路中，多个电压传感器可以分布在集成电路上。
在一些这样的集成电路中，多个电压传感器中的所述电压传感器可以与多个冗余电路中的预定冗余电路相关联。
在另一个例子中，还描述了一种能够实现电路选择的方法。所述方法可包括：实现提供预定功能的多个冗余电路；在电压传感器处接收参考电压；配置选择电路以在控制端接收在所述电压传感器的输入和输出处的参考电压；以及且基于输入电压的检测到的电压，选择要在集成电路中实现的多个冗余电路中的一个。
在一些这样的方法中，实现多个冗余电路可以包括实现第一对冗余电路和第二对冗余电路，并且使得能够将参考电压路由到第一对冗余电路的第一冗余电路或第二冗余电路和第二对冗余电路的第三冗余电路或第四冗余电路。
一些这样的方法可以进一步包括配置多个开关以基于检测到的电压来控制对要在集成电路中实现的多个冗余电路之一的选择。
在一些这样的方法中，在电压传感器处接收参考电压可以包括在比较器电路处接收参考电压，以及将比较器电路的输出耦接到选择电路的控制端。
一些这样的方法还可以包括使得能够通过使用旁路信号选择多个冗余电路的默认冗余电路。
在一些这样的方法中，实现多个冗余电路可以包括实现适于使用第一电压操作的第一冗余电路和实现适于使用第二电压操作的第二冗余电路。
一些这样的方法还可以包括产生第一参考时钟和第二参考时钟。
一些这样的方法还可以包括实现被耦接以接收参考电压的多个电压传感器。
一些这样的方法还可以包括将多个电压传感器分布在集成电路上。
一些这样的方法还可以包括将多个电压传感器与多个冗余电路的预定冗余电路组相关联。
因此，可以理解，已经描述了用于实现电路选择的新电路和方法。本领域技术人员将理解，将会看到存在包含所公开发明的许多替代物和等同物。结果，本发明不受上述实施例的限制，而仅受所附权利要求的限制。

Claims (13)

1.一种能够实现电路选择的集成电路，其特征在于，所述集成电路包括：
提供预定功能的冗余电路；
电压传感器，被耦接以接收参考电压；以及
选择电路，被耦接到所述电压传感器和所述参考电压，其中，针对所述冗余电路中具有第一功能的第一多个冗余电路，所述选择电路通过使用多个开关中的第一开关，基于所述参考电压的检测到的电压，通过经由所述第一开关向所述第一多个冗余电路中的被选择的一个冗余电路提供功率，选择要在所述集成电路中实现的所述第一多个冗余电路中的一个冗余电路；
其中，针对所述冗余电路中具有第二功能的第二多个冗余电路，所述选择电路通过使用所述多个开关中的第二开关，基于所述参考电压的所述检测到的电压，通过经由所述第二开关向所述第二多个冗余电路中的被选择的一个冗余电路提供功率，选择要在所述集成电路中实现的所述第二多个冗余电路中的一个冗余电路；以及
其中，所述选择电路还包括时钟控制电路，用于选择时钟信号，所述时钟信号被路由到所述第一多个冗余电路中被选择的一个冗余电路和所述第二多个冗余电路中被选择的一个冗余电路。
2.根据权利要求1所述的集成电路，其特征在于，所述第一多个冗余电路包括第一对冗余电路并且所述第二多个冗余电路包括第二对冗余电路，并且所述选择电路使得能够将所述参考电压路由到所述第一对冗余电路的第一冗余电路或第二冗余电路，和所述第二对冗余电路的第三冗余电路或第四冗余电路。
3.根据权利要求1所述的集成电路，其特征在于，所述电压传感器包括比较器，并且所述比较器的输出被耦接到所述选择电路的控制端。
4.根据权利要求3所述的集成电路，其特征在于，所述集成电路还包括旁路电路，所述旁路电路被耦接以接收旁路信号，其中所述旁路电路使得能够实现对所述第一多个冗余电路和所述第二多个冗余电路中的默认冗余电路的选择。
5.根据权利要求1所述的集成电路，其特征在于，所述时钟控制电路基于所述参考电压的所述检测到的电压选择所述时钟信号。
6.根据权利要求5所述的集成电路，其特征在于，所述时钟控制电路产生第一参考时钟和第二参考时钟。
7.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括多个电压传感器，所述多个电压传感器被耦接以接收所述参考电压，其中每个电压传感器被配置为控制多个冗余电路。
8.一种能够实现电路选择的方法，其特征在于，所述方法包括：
实现提供预定功能的冗余电路；
在电压传感器处接收参考电压；
配置选择电路以在控制端接收在所述电压传感器的输入和输出处的所述参考电压；
通过使用多个开关中的第一开关，基于所述参考电压的检测到的电压，通过经由所述第一开关向第一多个冗余电路中的被选择的一个冗余电路提供功率，选择要在集成电路中实现的所述冗余电路中具有第一功能的第一多个冗余电路中的一个冗余电路；以及
通过使用所述多个开关中的第二开关，基于所述参考电压的所述检测到的电压，通过经由所述第二开关向第二多个冗余电路中的被选择的一个冗余电路提供功率，选择要在所述集成电路中实现的所述冗余电路中具有第二功能的第二多个冗余电路中的一个冗余电路；
其中，所述选择电路还包括时钟控制电路，用于选择时钟信号，所述时钟信号被路由到所述第一多个冗余电路中被选择的一个冗余电路和所述第二多个冗余电路中被选择的一个冗余电路。
9.根据权利要求8所述的方法，其特征在于，实现冗余电路包括实现第一对冗余电路和第二对冗余电路，以及使得能够将所述参考电压路由到所述第一对冗余电路的第一冗余电路或第二冗余电路，和所述第二对冗余电路的第三冗余电路或第四冗余电路。
10.根据权利要求8所述的方法，其特征在于，在电压传感器处接收参考电压包括在比较器电路处接收参考电压，以及将所述比较器电路的输出耦接到所述选择电路的控制端。
11.根据权利要求8所述的方法，其特征在于，所述方法还包括使得能够实现使用旁路信号对所述第一多个冗余电路和所述第二多个冗余电路的默认冗余电路的选择。
12.根据权利要求8所述的方法，其特征在于，实现冗余电路包括实现适于使用第一电压进行操作的第一冗余电路和实现适于使用第二电压进行操作的第二冗余电路。
13.根据权利要求8所述的方法，其特征在于，所述方法还包括产生第一参考时钟和第二参考时钟。
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