KR20150008281A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 Download PDF

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KR20150008281A KR20130081952A KR20130081952A KR20150008281A KR 20150008281 A KR20150008281 A KR 20150008281A KR 20130081952 A KR20130081952 A KR 20130081952A KR 20130081952 A KR20130081952 A KR 20130081952A KR 20150008281 A KR20150008281 A KR 20150008281A
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Abstract

본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 셀들 및 상기 다수의 메모리 셀들에 대응하는 페이지 버퍼들을 각각 포함하는 제1 메모리부 및 제2 메모리부, 및 다수의 리던던시 메모리 셀들 및 상기 다수의 리던던시 메모리 셀들에 대응하는 리던던시 페이지 버퍼들을 포함하는 리던던시 메모리부를 포함하며, 상기 제1 메모리부와 연결된 제1 입출력 데이터 라인들 및 상기 제2 메모리부와 연결된 제2 입출력 데이터 라인들은 상기 리던던시 메모리부와 연결된다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile Semiconductor Memory device)와 비휘발성 반도체 메모리 장치(Non-volatile Semiconductor Memory device)로 나뉘어 진다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(Dynamic random access memory)와 스태틱 랜덤 액세스 메모리(Static random access memory)로 나눌 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 비휘발성 반도체 메모리 장치는 마스크 롬(Mask Read-Only Memory; MFROM), 프로그램 가능한 롬(Programmable Read-Only Memory; PROM), 소거 및 프로그램 가능한 롬(Erasable Programmable Read-Only Memory; EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 등으로 나뉘어 진다. 비휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보전한다. 그러므로 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는데 쓰인다.
일반적으로 반도체 메모리 장치에서 전체 메모리 셀 중 일부의 셀에 결함이 있을 경우, 그 결함이 있는 셀을 여분의 셀로 대체하여 칩 전체의 성능을 향상시키는 리던던시(redundancy) 구조를 갖는다. 반도체 메모리가 고집적화, 대용량화 되어가면서 이러한 리던던시 구조는 필수적인 것으로 되고 있다. 반도체 메모리의 리던던시 구조는 크게 로우 리던던시(row redundancy)와 칼럼 리던던시(column redundancy)로 나눌 수 있다. 로우 리던던시는 결함이 발생한 셀의 성분이 로우 방향성 결함인 경우, 퓨즈 커팅 또는 캠셀을 이용하여 로우 어드레스를 코딩하여 일반 워드 라인의 인에이블을 차단하고 대신 리던던트 셀의 워드 라인을 인에이블시킴으로써 결함이 발생한 셀 대신에 리던던트 셀을 사용할 수 있게 한다. 또한, 컬럼 방향성 결함인 경우에도 결함이 발생한 칼럼 어드레스 코딩에 의한 컬럼 선택 라인의 인에이블을 퓨즈 커팅 또는 캠셀을 통해 막고 대신 리던던트 셀의 리던던트 칼럼 선택 라인을 인에이블시킴으로써 컬럼성 결함을 복구할 수 있게 된다.
도 1은 일반적인 반도체 메모리 장치의 구조를 나타내는 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 다수의 메모리 뱅크(BANK0, BAK1)를 포함한다. 또한 각 메모리 뱅크는 로우 바이트 메인 메모리부(11), 하이 바이트 메인 메모리부(12) 및, 로우 바이트 메인 메모리부(11)와 하이 바이트 메인 메모리부(12)에 각각 대응하는 로우 리던던시 메모리부(13)와 하이 리던던시 메모리부(14)를 포함한다.
이는 반도체 메모리 장치가 32개의 글로벌 데이터 라인을 갖으며, 입출력 동작시 8개의 입출력 데이터 라인(IO)을 통해 데이터가 이동하므로 4개의 단위로 메모리부를 구분하기 위하여 로우 바이트 메인 메모리부(11)와 하이 바이트 메인 메모리부(12)를 갖는 제1 및 제2 메모리 뱅크(BANK0, BANK1)로 정의한다. 또한 불량 컬럼이 발생하여 이를 리페어하기 위해서는 로우 바이트 메인 메모리부(11)와 하이 바이트 메인 메모리부(12) 각각에 대응하는 로우 리던던시 메모리부(13)와 하이 리던던시 메모리부(14)가 필요하며, 로우 바이트 메인 메모리부(11)와 하이 바이트 메인 메모리부(12)는 서로 다른 입출력 데이터 라인(IO/IOb<7:0> 및 IO/IOb<15:8>)을 사용하므로 로우 바이트 메인 메모리부(11)와 하이 바이트 메인 메모리부(12) 중 어느 한쪽에 많은 불량 셀이 발생되어 로우 리던던시 메모리부(13)와 하이 바이트 메인 메모리부(12) 중 어느 한쪽이 많이 사용되어 더 이상 데이터를 프로그램할 수 없고 어느 한쪽은 사용되지 않아 데이터를 추가적으로 프로그램할 수 있어도 대응하지 않는 리던던시 메모리 블럭과 데이터 라인이 연결되지 않으므로 리던던시 효율성이 떨어진다.
본 발명의 실시 예는 반도체 메모리 장치의 리던던시 효율성을 개선할 수 있는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들 및 상기 다수의 메모리 셀들에 대응하는 페이지 버퍼들을 각각 포함하는 제1 메모리부 및 제2 메모리부, 및 다수의 리던던시 메모리 셀들 및 상기 다수의 리던던시 메모리 셀들에 대응하는 리던던시 페이지 버퍼들을 포함하는 리던던시 메모리부를 포함하며, 상기 제1 메모리부와 연결된 제1 입출력 데이터 라인들 및 상기 제2 메모리부와 연결된 제2 입출력 데이터 라인들은 상기 리던던시 메모리부와 연결된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들 및 상기 다수의 메모리 셀들에 대응하는 페이지 버퍼들을 각각 포함하는 로우 바이트 메인 메모리부 및 하이 바이트 메인 메모리부, 및 다수의 리던던시 메모리 셀들 및 상기 다수의 리던던시 메모리 셀들에 대응하는 리던던시 페이지 버퍼들을 포함하는 하나의 리던던시 메모리부를 포함하며, 리던던시 동작시 상기 로우 바이트 메인 메모리부 및 상기 하이 바이트 메인 메모리부는 상기 리던던시 메모리부를 공유하여 리던던시 동작을 수행한다.
본 발명의 일실시 예에 따른 메모리 시스템은 제1 메모리부, 제2 메모리부 및 상기 제1 메모리부 및 제2 메모리부의 리던던시 동작을 수행하기 위한 리던던시 메모리부를 포함하는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되, 상기 리던던시 동작시 상기 제1 메모리부 및 상기 제2 메모리부는 상기 리던던시 메모리부를 공유하여 리던던시 동작을 수행한다.
본 발명에 따르면, 하나의 메모리 뱅크에 포함되어 있는 로우 바이트 메인 메모리부와 하이 바이트 메인 메모리부가 하나의 리던던시 메모리부를 서로 공유하도록 구성함으로써, 리던던시 효율성을 개선할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구조를 나타내는 블럭도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 블럭도이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 블럭도이다.
도 4는 도 3에 도시된 로우 바이트 메인 메모리부, 하이 바이트 메인 메모리부 및 리던던시 메모리부의 연결관계를 설명하기 위한 상세 회로도이다.
도 5는 도 3의 반도체 메모리 장치(200)를 포함하는 메모리 시스템(2000)을 보여주는 블록도이다.
도 6은 도 5의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 뱅크(BANK0)를 포함하며, 메모리 뱅크(BANK0)는 로우 바이트 메인 메모리부(110), 하이 바이트 메인 메모리부(120), 로우 바이트 메인 메모리부(110)에 대응하는 로우 바이트 리던던시 메모리부(130), 하이 바이트 메인 메모리부(120)에 대응하는 하이 바이트 메인 메모리부(120), 및 다수의 데이터 전송부(150, 160, 및 170)를 포함한다.
본 발명의 실시 예에서는 하나의 메모리 뱅크(BANK0) 만을 도시하였으나 반도체 메모리 장치는 다수의 메모리 뱅크를 갖으며 각 메모리 뱅크는 도 2에 도시된 메모리 뱅크(BANK)와 동일한 구조를 갖을 수 있다.
데이터 전송부(150)는 로우 바이트 메인 메모리부(110)와 로우 바이트 리던던시 메모리부(130) 사이에 연결되며, 제1 패스 신호들(P1, /P1)에 응답하여 로우 바이트 메인 메모리부(110)의 입출력 데이터 라인(IO/IOb<7:0>)과 로우 바이트 리던던시 메모리부(130)의 연결을 제어한다.
데이터 전송부(160)는 로우 바이트 리던던시 메모리부(130)와 하이 바이트 리던던시 메모리부(140) 사이에 연결되며, 제2 패스 신호들(P2, /P2)에 응답하여 로우 바이트 리던던시 메모리부(130)의 데이터 라인과 하이 바이트 리던던시 메모리부(140)의 데이터 라인의 연결을 제어한다.
데이터 전송부(170)는 하이 바이트 메인 메모리부(120)와 하이 바이트 리던던시 메모리부(140) 사이에 연결되며, 제3 패스 신호들(P3, /P3)에 응답하여 하이 바이트 메인 메모리부(120)의 입출력 데이터 라인(IO/IOb<15:8>)과 로우 바이트 리던던시 메모리부(130)의 연결을 제어한다.
다수의 데이터 전송부(150, 160, 및 170) 각각은 패스 트랜지스터(PT1, PT2, PT3)로 구성될 수 있다.
상기 구성에 따르면, 로우 바이트 메인 메모리부(110)와 하이 바이트 메인 메모리부(120) 중 로우 바이트 메인 메모리부(110)에 많은 불량 셀이 발생되어 로우 리던던시 메모리부(130)만을 이용하여 리페어가 불가능한 경우, 데이터 전송부(150 및 160)를 활성화시켜 로우 바이트 메인 메모리부(110)의 입출력 데이터 라인(IO/IOb<7:0>)과 로우 바이트 리던던시 메모리부(130)의 데이터 라인 및 하이 바이트 리던던시 메모리부(140)의 데이터 라인을 연결하여 로우 바이트 리던던시 메모리부(130) 및 하이 바이트 리던던시 메모리부(140)를 로우 바이트 메인 메모리부(110)의 리던던시 동작에 사용할 수 있다.
또한 로우 바이트 메인 메모리부(110)와 하이 바이트 메인 메모리부(120) 중 하이 바이트 메인 메모리부(120)에 많은 불량 셀이 발생되어 하이 리던던시 메모리부(140)만을 이용하여 리페어가 불가능한 경우, 데이터 전송부(160 및 170)를 활성화시켜 하이 바이트 메인 메모리부(120)의 입출력 데이터 라인(IO/IOb<15:8>)과 하이 바이트 리던던시 메모리부(140)의 데이터 라인과 로우 바이트 리던던시 메모리부(130)의 데이터 라인을 연결하여 로우 바이트 리던던시 메모리부(130) 및 하이 바이트 리던던시 메모리부(140)를 하이 바이트 메인 메모리부(120)의 리던던시 동작에 사용할 수 있다.
그러나 상술한 구조는 패스 트랜지스터의 턴온 저항이 데이터 라인들의 저항 성분으로 작용하여 하이 스피드 센싱 동작을 저하시키는 문제점이 발생할 수 있다.
또한 로우 바이트 메인 메모리부(110)와 하이 바이트 메인 메모리부(120)의 불량셀 어드레스가 동일한 경우, 어드레스 중복으로 인하여 리던던시 메모리부(130, 140)를 교차사용하는 동작이 불가능하다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 메모리 뱅크(BANK0)를 포함하며, 메모리 뱅크(BANK0)는 로우 바이트 메인 메모리부(210), 하이 바이트 메인 메모리부(220), 및 리던던시 메모리부(230)를 포함한다. 로우 바이트 메인 메모리부(210) 및 하이 바이트 메인 메모리부(220) 각각은 다수의 메모리 셀들 및 상기 다수의 메모리 셀들에 대응하는 다수의 페이지 버퍼들을 포함하여 구성될 수 있다.
리던던시 메모리부(230)는 다수의 리던던시 메모리 셀들 및 상기 다수의 리던던시 메모리 셀들에 대응하는 다수의 리던던시 페이지 버퍼들을 포함하여 구성될 수 있다.
리던던시 메모리부(230)는 로우 바이트 메인 메모리부(210)의 입출력 데이터 라인(IO/IOb<7:0>) 및 하이 바이트 메인 메모리부(220)의 입출력 데이터 라인(IO/IOb<15:8>)과 연결된다.
상기 구성에 따르면, 리던던시 메모리부(230)는 로우 바이트 메인 메모리부(210)와 하이 바이트 메인 메모리부(220) 모두에 대응하며, 로우 바이트 메인 메모리부(210) 또는 하이 바이트 메인 메모리부(220)에 불량 셀이 발생되어 리페어가 필요할 경우, 입출력 데이터 라인(IO/IOb<7:0>) 및 입출력 데이터 라인(IO/IOb<15:8>)을 통해 리던던시 동작을 수행할 수 있다.
본 발명의 실시 예에서는 하나의 메모리 뱅크(BANK0) 만을 도시하였으나 반도체 메모리 장치는 다수의 메모리 뱅크를 갖으며 각 메모리 뱅크는 도 3에 도시된 메모리 뱅크(BANK)와 동일한 구조를 갖을 수 있다.
도 4는 도 3에 도시된 로우 바이트 메인 메모리부, 하이 바이트 메인 메모리부 및 리던던시 메모리부의 연결관계를 설명하기 위한 상세 회로도이다.
도 4를 참조하면, 로우 바이트 메인 메모리부(210)는 메모리 셀들(미도시)과 연결된 다수의 페이지 버퍼(PB0 내지 PBm)를 포함한다. 다수의 페이지 버퍼(PB0 내지 PBm) 각각은 대응하는 메모리 셀에 저장된 데이터가 래치되는 래치(LAT), 래치(LAT)에 저장된 데이터를 도 3에 도시된 입출력 데이터 라인(IO/IOb<7:0>)들 중 한 쌍인 입출력 데이터 라인(IO_L, IOb_L)으로 출력하거나, 입출력 데이터 라인(IO_L, IOb_L)을 통해 입력되는 데이터를 래치(LAT)로 출력하기 위한 데이터 전송부(DT)를 포함한다.
래치(LAT)는 제1 노드(Q)와 제2 노드(Qb) 사이에 역방향 병렬 연결된 인버터들(IV1 및 IV2)로 구성된다.
데이터 전송부(DT)는 래치(LAT)의 제1 노드(Q)와 입출력 데이터 라인(IOb_L) 사이에 연결된 트랜지스터(T1)와 제2 노드(Qb)와 입출력 데이터 라인(IO_L) 사이에 연결된 트랜지스터(T2)를 포함하며, 트랜지스터(T1 및 T2)는 컬럼 선택 신호(CS<0>)에 응답하여 래치(LAT)의 제1 노드(Q) 및 제2 노드(Qb)를 입출력 데이터 라인(IO_L, IOb_L)과 연결한다.
하이 바이트 메인 메모리부(220)는 메모리 셀들(미도시)과 연결된 다수의 페이지 버퍼(PB0 내지 PBm)를 포함한다. 다수의 페이지 버퍼(PB0 내지 PBm) 각각은 대응하는 메모리 셀에 저장된 데이터가 래치되는 래치(LAT), 래치(LAT)에 저장된 데이터를 도 3에 도시된 입출력 데이터 라인(IO/IOb<15:8>)들 중 한 쌍인 입출력 데이터 라인(IO_H, IOb_H)으로 출력하거나, 입출력 데이터 라인(IO_H, IOb_H)을 통해 입력되는 데이터를 래치(LAT)로 출력하기 위한 데이터 전송부(DT)를 포함한다.
하이 바이트 메인 메모리부(220)의 다수의 페이지 버퍼(PB0 내지 PBm)에 각각 포함되는 래치(LAT) 및 데이터 전송부(DT)의 구조는 로우 바이트 메인 메모리부(210)의 다수의 페이지 버퍼(PB0 내지 PBm)에 각각 포함되는 래치(LAT) 및 데이터 전송부(DT)와 구조가 동일하도록 구성하는 것이 바람직하다.
리던던시 메모리부(230) 리던던시 메모리 셀들(미도시)과 연결된 다수의 리던던시 페이지 버퍼(RED_PB0 내지 RED_PBm)를 포함한다. 다수의 리던던시 페이지 버퍼(RED_PB0 내지 RED_PBm) 각각은 대응하는 리던던시 메모리 셀에 저장된 데이터가 래치되는 래치(RED_LAT), 래치(RED_LAT)에 저장된 데이터를 도 3에 도시된 입출력 데이터 라인(IO/IOb<7:0>)들 중 한 쌍인 입출력 데이터 라인(IO_L, IOb_L)으로 출력하거나, 입출력 데이터 라인(IO_L, IOb_L)을 통해 입력되는 데이터를 래치(RED_LAT)로 출력하기 위한 제1 리던던시 데이터 전송부(RED_DT1), 및 래치(RED_LAT)에 저장된 데이터를 도 3에 도시된 입출력 데이터 라인(IO/IOb<15:8>)들 중 한 쌍인 입출력 데이터 라인(IO_H, IOb_H)으로 출력하거나, 입출력 데이터 라인(IO_H, IOb_H)을 통해 입력되는 데이터를 래치(RED_LAT)로 출력하기 위한 제2 리던던시 데이터 전송부(RED_DT2)를 포함한다.
래치(RED_LAT)는 제1 노드(Q)와 제2 노드(Qb) 사이에 역방향 병렬 연결된 인버터들(IV3 및 IV4)로 구성된다.
제1 리던던시 데이터 전송부(RED_DT1)는 래치(RED_LAT)의 제1 노드(Q)와 입출력 데이터 라인(IOb_L) 사이에 연결된 트랜지스터(T3)와 제2 노드(Qb)와 입출력 데이터 라인(IO_L) 사이에 연결된 트랜지스터(T4)를 포함하며, 트랜지스터(T3 및 T4)는 로우 바이트 리던던시 컬럼 선택 신호(CS_RED_Low<0>)에 응답하여 래치(RED_LAT)의 제1 노드(Q) 및 제2 노드(Qb)를 입출력 데이터 라인(IO_L, IOb_L)과 연결한다.
제2 리던던시 데이터 전송부(RED_DT2)는 래치(RED_LAT)의 제1 노드(Q)와 입출력 데이터 라인(IOb_H) 사이에 연결된 트랜지스터(T5)와 제2 노드(Qb)와 입출력 데이터 라인(IO_H) 사이에 연결된 트랜지스터(T6)를 포함하며, 트랜지스터(T5 및 T6)는 하이 바이트 리던던시 컬럼 선택 신호(CS_RED_High<0>)에 응답하여 래치(RED_LAT)의 제1 노드(Q) 및 제2 노드(Qb)를 입출력 데이터 라인(IO_H, IOb_H)과 연결한다.
도 4를 참조하여 리던던시 동작을 설명하면 다음과 같다.
로우 바이트 메인 메모리부(210)의 일부 컬럼에 연결된 메모리 셀(예를 들어 PB0에 대응하는 컬럼)이 불량으로 판단된 경우, 데이터 프로그램 또는 리드 동작시 불량 셀에 대응하는 어드레스가 입력될 경우 로우 바이트 메인 메모리부(210)의 컬럼 선택 신호(CS<0>)를 비활성화시키고, 리던던시 메모리부(230)의 로우 바이트 리던던시 컬럼 선택 신호(CS_RED_Low<0>)를 활성화시켜 입출력 데이터 라인(IO_L, IOb_L)과 리던던시 페이지 버퍼(RED_PB0)를 연결함으로써 프로그램 또는 리드 동작을 수행한다.
또한 하이 바이트 메인 메모리부(210)의 일부 컬럼에 연결된 메모리 셀(예를 들어 PBm에 대응하는 컬럼)이 불량으로 판단된 경우, 데이터 프로그램 또는 리드 동작시 불량 셀에 대응하는 어드레스가 입력될 경우 하이 바이트 메인 메모리부(220)의 컬럼 선택 신호(CS<m>)를 비활성화시키고, 리던던시 메모리부(230)의 하이 바이트 리던던시 컬럼 선택 신호(CS_RED_High<m>)를 활성화시켜 입출력 데이터 라인(IO_H, IOb_H)과 리던던시 페이지 버퍼(RED_PBm)를 연결함으로써 프로그램 또는 리드 동작을 수행한다.
또한 로우 바이트 메인 메모리부(210)와 하이 바이트 메인 메모리부(220)에서 동일한 어드레스를 갖는 메모리 셀들이 불량 셀로 판단되어 리던던시 동작을 수행할 때도 각각의 어드레스를 코딩하여 서로 다른 리던던시 컬럼 선택 신호를 배정함으로써 문제점을 개선할 수 있다. 예를 들어 로우 바이트 메인 메모리부(210)와 하이 바이트 메인 메모리부(220)에서 동일한 어드레스를 갖는 메모리 셀들이 불량 셀로 판단되어도 로우 바이트 메인 메모리부(210)의 불량 셀은 리던던시 동작시 로우 바이트 리던던시 컬럼 선택 신호(CS_RED_Low<0>)를 인에이블시키고, 하이 바이트 메인 메모리부(220)의 불량 셀은 리던던시 동작시 하이 바이트 리던던시 컬럼 선택 신호(CS_RED_High<1>)를 인에이블시켜 어드레스가 중복되는 문제점을 개선할 수 있다.
상술한 구성과 같이 로우 바이트 메인 메모리부(210)와 하이 바이트 메인 메모리부(220)는 하나의 리던던시 메모리부(230)를 공유함으로써, 리던던시 동작시 리던던시 메모리부의 용량이 부족하여 다른 메인 메모리부에 대응하는 리던던시 메모리부를 교차사용하는 문제점을 개선할 수 있다. 또한 교차사용시 패스 트랜지스터의 저항에 따라 스피드가 저하되는 문제점을 개선할 수 있다.
도 5은 도 4의 반도체 메모리 장치(200)를 포함하는 메모리 시스템(2000)을 보여주는 블록도이다.
도 5를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(200) 및 컨트롤러(2100)를 포함한다.
반도체 메모리 장치(200)는 도 3을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(2100)는 호스트(Host) 및 반도체 메모리 장치(200)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2100)는 반도체 메모리 장치(200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2100)는 반도체 메모리 장치(200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2100)는 램(2110, Random Access Memory), 프로세싱 유닛(2120, processing unit), 호스트 인터페이스(2130, host interface), 메모리 인터페이스(2140, memory interface) 및 에러 정정 블록(2150)을 포함한다. 램(2110)은 프로세싱 유닛(2120)의 동작 메모리, 반도체 메모리 장치(200) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(200) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2120)은 컨트롤러(2100)의 제반 동작을 제어한다.
호스트 인터페이스(2130)는 호스트(Host) 및 컨트롤러(2100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(2140)는 반도체 메모리 장치(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(2150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(200)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(2120)은 에러 정정 블록(2150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(200)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(2100)의 구성 요소로서 제공될 수 있다.
컨트롤러(2100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(200) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(200) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 컨트롤러(3200)를 포함한다. 반도체 메모리 장치(3100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(200) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 컨트롤러(3200)는 도 12를 참조하여 설명된 컨트롤러(2100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(3100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 6에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(3000)이 변형될 수 있음이 이해될 것이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 7에서, 반도체 메모리 장치(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100) 및 램(4200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(3000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(3000)은 도 5를 참조하여 설명된 메모리 시스템(2000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(4000)은 도 6 및 도 5를 참조하여 설명된 메모리 시스템들(2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200 : 반도체 메모리 장치
110, 210 : 로우 바이트 메인 메모리부
120, 220 : 하이 바이트 메인 메모리부
130 : 로우 바이트 리던던시 메모리부
140 : 하이 바이트 리던던시 메모리부
150, 160, 170 : 데이터 전송부
230 : 리던던시 메모리부
LAT : 래치
DT : 데이터 전송부
RED_LAR : 리던던시 래치
RED_DT1 : 제1 리던던시 데이터 전송부
RED_DT2 : 제2 리던던시 데이터 전송부

Claims (19)

  1. 다수의 메모리 셀들 및 상기 다수의 메모리 셀들에 대응하는 페이지 버퍼들을 각각 포함하는 제1 메모리부 및 제2 메모리부; 및
    다수의 리던던시 메모리 셀들 및 상기 다수의 리던던시 메모리 셀들에 대응하는 리던던시 페이지 버퍼들을 포함하는 리던던시 메모리부를 포함하며,
    상기 제1 메모리부와 연결된 제1 입출력 데이터 라인들 및 상기 제2 메모리부와 연결된 제2 입출력 데이터 라인들은 상기 리던던시 메모리부와 연결되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리던던시 페이지 버퍼들 각각은
    데이터를 래치하기 위한 리던던시 래치;
    상기 리던던시 래치와 상기 제1 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 제1 리던던시 데이터 전송부; 및
    상기 리던던시 래치와 상기 제2 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 제2 리던던시 데이터 전송부를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 메모리부의 페이지 버퍼들 각각은
    데이터를 래치하기 위한 래치; 및
    상기 래치와 상기 제1 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 데이터 전송부를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 메모리부의 페이지 버퍼들 각각은
    데이터를 래치하기 위한 래치; 및
    상기 래치와 상기 제2 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 데이터 전송부를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 메모리부 및 상기 제2 메모리부의 리던던시 동작시 상기 리던던시 메모리부를 공유하여 리던던시 동작을 수행하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제1 리던던시 데이터 전송부는 제1 리던던시 컬럼 선택 신호들 중 하나에 응답하여 상기 리던던시 래치와 상기 제1 입출력 데이터 라인들 중 하나를 연결하고,
    상기 제2 리던던시 데이터 전송부는 제2 리던던시 컬럼 선택 신호들 중 하나에 응답하여 상기 리던던시 래치와 상기 제2 입출력 데이터 라인들 중 하나를 연결하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 메모리부 및 상기 제2 메모리부에서 동일 어드레스를 갖는 메모리 셀들이 불량 셀로 판단되어 리던던시 동작을 수행할 경우, 활성화되는 상기 제1 리던던시 컬럼 선택 신호들 중 하나의 어드레스와 활성화되는 상기 제2 리던던시 컬럼 선택 신호들 중 하나의 어드레스를 서로 다르게 배정하는 반도체 메모리 장치.
  8. 다수의 메모리 셀들 및 상기 다수의 메모리 셀들에 대응하는 페이지 버퍼들을 각각 포함하는 로우 바이트 메인 메모리부 및 하이 바이트 메인 메모리부; 및
    다수의 리던던시 메모리 셀들 및 상기 다수의 리던던시 메모리 셀들에 대응하는 리던던시 페이지 버퍼들을 포함하는 하나의 리던던시 메모리부를 포함하며,
    리던던시 동작시 상기 로우 바이트 메인 메모리부 및 상기 하이 바이트 메인 메모리부는 상기 리던던시 메모리부를 공유하여 리던던시 동작을 수행하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 로우 바이트 메인 메모리부와 연결된 제1 입출력 데이터 라인들 및 하이 바이트 메인 메모리부와 연결된 제2 입출력 데이터 라인들은 상기 리던던시 메모리부와 연결되며,
    상기 리던던시 동작시 상기 제1 입출력 데이터 라인들 및 상기 제2 입출력 데이터 라인들을 상기 리던던시 메모리부의 리던던시 페이지 버퍼와 연결하여 상기 리던던시 동작을 수행하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 리던던시 페이지 버퍼들 각각은
    데이터를 래치하기 위한 리던던시 래치;
    상기 리던던시 래치와 상기 제1 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 제1 리던던시 데이터 전송부; 및
    상기 리던던시 래치와 상기 제2 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 제2 리던던시 데이터 전송부를 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 로우 바이트 메인 메모리부의 페이지 버퍼들 각각은
    데이터를 래치하기 위한 래치; 및
    상기 래치와 상기 제1 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 데이터 전송부를 포함하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 하이 바이트 메인 메모리부의 페이지 버퍼들 각각은
    데이터를 래치하기 위한 래치; 및
    상기 래치와 상기 제2 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 데이터 전송부를 포함하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제1 리던던시 데이터 전송부는 제1 리던던시 컬럼 선택 신호들 중 하나에 응답하여 상기 리던던시 래치와 상기 제1 입출력 데이터 라인들 중 하나를 연결하고,
    상기 제2 리던던시 데이터 전송부는 제2 리던던시 컬럼 선택 신호들 중 하나에 응답하여 상기 리던던시 래치와 상기 제2 입출력 데이터 라인들 중 하나를 연결하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 로우 바이트 메인 메모리부 및 상기 하이 바이트 메인 메모리부에서 동일 어드레스를 갖는 메모리 셀들이 불량 셀로 판단되어 리던던시 동작을 수행할 경우, 활성화되는 상기 제1 리던던시 컬럼 선택 신호들 중 하나의 어드레스와 활성화되는 상기 제2 리던던시 컬럼 선택 신호들 중 하나의 어드레스를 서로 다르게 배정하는 반도체 메모리 장치.
  15. 제1 메모리부, 제2 메모리부 및 상기 제1 메모리부 및 제2 메모리부의 리던던시 동작을 수행하기 위한 리던던시 메모리부를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 리던던시 동작시 상기 제1 메모리부 및 상기 제2 메모리부는 상기 리던던시 메모리부를 공유하여 리던던시 동작을 수행하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 제1 메모리부와 연결된 제1 입출력 데이터 라인들 및 상기 제2 메모리부와 연결된 제2 입출력 데이터 라인들은 상기 리던던시 메모리부와 연결되며,
    상기 리던던시 동작시 상기 제1 입출력 데이터 라인들 및 상기 제2 입출력 데이터 라인들을 상기 리던던시 메모리부의 리던던시 페이지 버퍼와 연결하여 상기 리던던시 동작을 수행하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 리던던시 페이지 버퍼들 각각은
    데이터를 래치하기 위한 리던던시 래치;
    상기 리던던시 래치와 상기 제1 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 제1 리던던시 데이터 전송부; 및
    상기 리던던시 래치와 상기 제2 입출력 데이터 라인들 중 한쌍의 입출력 데이터 라인을 연결하기 위한 제2 리던던시 데이터 전송부를 포함하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 제1 리던던시 데이터 전송부는 제1 리던던시 컬럼 선택 신호들 중 하나에 응답하여 상기 리던던시 래치와 상기 제1 입출력 데이터 라인들 중 하나를 연결하고,
    상기 제2 리던던시 데이터 전송부는 제2 리던던시 컬럼 선택 신호들 중 하나에 응답하여 상기 리던던시 래치와 상기 제2 입출력 데이터 라인들 중 하나를 연결하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 제1 메모리부 및 상기 제2 메모리부에서 동일 어드레스를 갖는 메모리 셀들이 불량 셀로 판단되어 리던던시 동작을 수행할 경우, 활성화되는 상기 제1 리던던시 컬럼 선택 신호들 중 하나의 어드레스와 활성화되는 상기 제2 리던던시 컬럼 선택 신호들 중 하나의 어드레스를 서로 다르게 배정하는 메모리 시스템.
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