CN108255761B - 集成电路管芯之间的接口桥 - Google Patents

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Abstract

本发明涉及集成电路管芯之间的接口桥。公开了一种使得能够实现第一集成电路管芯与第二集成电路管芯之间的通信的接口桥。这两个集成电路管芯可以经由芯片到芯片互连来连接。第一集成电路管芯可以包括可编程逻辑结构。第二集成电路管芯可以支持第一集成电路管芯。第一集成电路管芯和次级集成电路管芯可以使用接口桥经由芯片到芯片互连与彼此通信。第一和第二组件集成电路可以包括实现接口桥的电路，所述接口桥可以使用数据接收时钟提供从第二集成电路管芯到第一集成电路管芯的源同步通信。

Description

集成电路管芯之间的接口桥
交叉引用
出于所有目的，通过引用而整体地合并2016年12月28日提交的美国专利申请序列号15/392,209“Seemingly Monolithic Interface Between Separate IntegratedCircuit Die”。
背景技术
本公开涉及用于在包括可编程逻辑的第一集成电路管芯与支持第一集成电路管芯的第二集成电路管芯之间的高效通信的接口桥。
该章节意图引导读者接触可能与下面描述和/或要求保护的本公开的各种方面相关的领域的各种方面。该讨论被认为有助于为读者提供背景信息以促进对本公开的各种方面的更好理解。因而，可以理解，要就此而论地阅读这些陈述，并且这些陈述不作为对现有技术的承认。
集成电路设备被用在众多电子***中。计算机、手持设备、便携式电话、电视、工业控制***、机器人技术和电信联网——仅举几例——全部使用集成电路设备。集成电路设备可以使用将电路图案化到衬底晶片上的光刻技术来形成，所述衬底晶片被切块以形成数个（一般相同的）单独的集成电路管芯。每一个集成电路管芯可以包括许多不同的组件，诸如可编程逻辑结构、数字或模拟信号传输电路、数字信号处理电路、专用数据处理电路、存储器等。一般地，不同的组件可以基于不同的底层技术。因而，集成电路设备的不同组件可以更好地适于不同的开发周期或者制造技术。例如，诸如现场可编程门阵列（FPGA）结构之类的可编程逻辑结构可以良好地缩放（scale）至较小的尺寸并且因而可以极大地从较新的光刻技术获益。另一方面，其它技术，诸如某些模拟信号传输电路，可能没有也缩放，并且可能较好地适于较旧的制造技术。
为了使得能够更加独立地开发集成电路设备的不同组件，可以将组件中的一些移动到芯片外。代替单个单片（monolithic）设计，具有组件中的一些的第一集成电路管芯可以与具有其它组件的第二集成电路管芯分离地制造。照此，各种分离的集成电路管芯可以使用不同的光刻技术或代来制造，并且可以根据不同的时间表来开发。但是，将组件分离成分离的管芯可能需要付出代价。也就是，可能难以或者不可能在分离的第一集成电路管芯与第二集成电路管芯之间使用相同数目的导线。
发明内容
下面阐述对在本文中公开的某些实施例的总结。应当理解，呈现这些方面仅用以向读者提供对这些的某些实施例的简要总结，并且这些方面不意图限制本公开的范围。实际上，本公开可以涵盖下面可能没有阐述的多种方面。
提供了一种使得能够实现第一集成电路管芯与第二集成电路管芯之间的通信的接口桥。这两个集成电路管芯可以经由硅桥的芯片到芯片互连来连接。第一集成电路管芯可以包括可编程逻辑结构。第二集成电路管芯可以支持第一集成电路管芯。第一集成电路管芯和次级（secondary）集成电路管芯可以使用接口桥经由芯片到芯片互连与彼此通信。第一和第二组件集成电路可以包括实现接口桥的电路，所述接口桥可以使用数据接收时钟提供从第二集成电路管芯到第一集成电路管芯的源同步通信。
在另一个示例中，一种方法包括从收发器的网络连接接收用于第一集成电路管芯的可编程逻辑结构的配置信号。收发器可以被置于与第一集成电路管芯分离的第二集成电路管芯中。可以经由源同步连接将配置信号从第二集成电路管芯传送至第一集成电路管芯。
在另一个示例中，一种集成电路设备包括可编程逻辑结构以及到第二集成电路设备的接口，所述接口包括与第二集成电路设备的相应互连点对应的多个互连点。互连点可以被成对布置，所述对可以通过接口来选择性地配置，所述接口是以下中的一个：两个单端输入、两个单端输出、差分输入和差分输出。所述对中的至少一些可能能够通过接口来选择性地配置，所述接口是：数据引脚、组合引脚和时钟引脚。接口可以准许从第二集成电路设备接收配置信号以对第一集成电路设备的可编程逻辑结构进行配置。
可以关于本公开的各种方面而做出上面指出的特征的各种细化。同样还可以将其它特征并入这些各种方面中。可以单独地或以任何组合做出这些细化和附加特征。例如，可以将下面关于说明的实施例中的一个或多个所讨论的各种特征独自地或者以任何组合并入本发明的上面描述的方面中的任何方面中。上面呈现的简要总结仅意图使读者熟悉本公开的实施例的某些方面和上下文，而没有对所要求保护的主题的限制。
附图说明
在阅读以下详细描述时以及在参照附图时，可以更好地理解本公开的各种方面，在附图中：
图1是依照实施例的具有促进管芯之间的高效通信的接口桥的多管芯集成电路***的框图；
图2是依照实施例的图1的集成电路***的部分的示意性横断面视图；
图3是图示了依照实施例的图1的集成电路***的接口桥的电路的逻辑层的框图；
图4是图示了依照实施例的图1的集成电路***的第一集成电路管芯和第二集成电路管芯的互连点之间的逻辑和物理连接的示意图；
图5是图示了依照实施例的作为两个单端输入的一对互连点的配置的示意图；
图6是图示了依照实施例的作为两个单端输出的一对互连点的配置的示意图；
图7是图示了依照实施例的作为两个单端差分输入的一对互连点的配置的示意图；
图8是图示了依照实施例的作为两个单端差分输出的一对互连点的配置的示意图；
图9是依照实施例的用于第一集成电路管芯与第二集成电路管芯之间的通信的主动冗余的方法的流程图；
图10是依照实施例的用于某些高优先级信号的被动冗余的方法的流程图；
图11是依照实施例的用于使得可编程逻辑结构能够被安全地配置在第一集成电路管芯上的编码冗余的方法的流程图；
图12是依照实施例的使用接口桥的源同步数据通信的框图；
图13是图示了依照实施例的通过在接口桥中（例如，经由防火墙）分离来自第二集成电路管芯的配置信号的对第一集成电路管芯的可编程逻辑结构的安全配置的框图；以及
图14是图示了依照实施例的通过在第一集成电路管芯的安全设备管理器中（例如，使用防火墙）分离来自第二集成电路管芯的配置信号的对第一集成电路管芯的可编程逻辑结构的安全配置的框图。
具体实施方式
下面将描述一个或多个具体实施例。在提供对这些实施例的简明描述的努力中，并非在说明书中描述实际实现方案的所有特征。可以领会，在任何这样的实际实现方案的开发中，如在任何工程化或设计项目中，必须做出众多实现方案特定的决定以实现开发者的具体目标，诸如遵守***相关和商业相关的约束，其可以从一个实现方案到另一个实现方案而变化。此外，可以领会，这样的开发努力可能是复杂且耗时的，但是对于获益于本公开的普通技术人员而言，尽管如此其将是设计、制造和制作的常规工作。
可以将多芯片***表示为在高效事件中在彼此之间传送信号的分离的集成电路管芯的3D或2.5D***。3D互连牵涉将集成电路管芯堆叠在彼此上面，而2.5D互连牵涉通过某种形式的硅桥连接集成电路管芯，所述硅桥诸如硅内插器、置于衬底中的桥结构（例如，英特尔公司的嵌入式多管芯互连桥（EMIB））或者从将一个管芯堆叠在另一个上面的直接连接。在3D或2.5D布置中，管芯之间可用的连接的数目可能少于在多个管芯替代地是单个单片集成电路管芯的部分时可能可用的连接的数目。然而，有许多原因要分离集成电路管芯，而不是将它们组合成单个单片集成电路管芯。特别地，一些技术，诸如在高速收发器中使用的模拟技术，可能没有像其它电路那样容易地缩放至较新的光刻技术，所述其它电路诸如可编程逻辑器件（PLD）的可编程结构，诸如现场可编程门阵列（FPGA）结构。然而，当不同的管芯分离时，它们之间的一次单片通信可以被替换为高效的接口桥通信***，诸如在本公开中描述的***。
可以在不同集成电路管芯之间获得集成电路管芯之间的高效通信，所述不同集成电路管芯是分离的，而不是单个、单片集成电路设备的部分。在一些情况下，可能合期望的是，维持集成电路管芯之间的通信，好像它们以单片解决方案进行连接。即，从每一个分离的集成电路管芯的角度来看，可能有利的是看起来像是单片地连接在一个较大的集成电路管芯中。
在牵涉可编程逻辑器件（PLD）结构（诸如FPGA结构）的特定示例中，可以存在潜在地多种多样的次级集成电路管芯，其可以连接到第一、主要的FPGA集成电路管芯。这些次级集成电路管芯可以包括收发器、数字处理电路、中央处理单元（CPU）子***、并行输入/输出（I/O）卸载、数字信号处理（DSP）阵列等。此外，可编程逻辑结构可能能够使用从外部源接收的编程指令（配置位流）的集合进行配置，所述外部源诸如网络或存储器设备。因而，从用户的角度来看，本公开的接口桥可能看起来以与之前可用的单片解决方案相同的方式进行操作。
考虑到这一点，提供了用于在两个集成电路管芯之间提供接口桥的***和方法。特别地，在至少一些示例中，集成电路管芯中的一个可以包括可编程逻辑结构，诸如FPGA结构。接口桥可以提供不同管芯之间的高效、紧凑的互连。接口桥可以使用源同步连接，以使用基础管芯中的自适应逻辑以使得返回信号看起来像是同步的来消除跨接口桥的同步交叉的问题。此外，接口桥可以作为分层协议进行操作。即，接口桥可以使用硬化物理输入/输出（I/O）层，硬化物理输入/输出（I/O）层在可以从硬化或软逻辑形成的较高级协议层的控制之下进行操作。如上面所提及的，接口桥可以使得能够互连多种不同的集成电路管芯，诸如收发器、用于数字协议处理的电路、CPU子***、并行I/O卸载、以及其它数据处理卸载，诸如DSP阵列或者图形处理单元（GPU）处理器。
配置可编程逻辑结构可以通过由接口桥协议支持的配置片上网络（configuration network on chip）（CNOC）连接进行支持。这可以准许多个安全等级，诸如安全和不安全的附连管芯。这还可以允许基础管芯的可编程逻辑结构的安全区域与来自连接的次级集成电路管芯的外部访问（例如，经由防火墙电路）分离。
接口桥还可以提供若干形式的冗余。该冗余可以包括绕过（route around）失效的物理互连的主动冗余；其中在两个不同的连接之上将较高优先级的状态信号传输两次的被动冗余；和/或尽管错误还重构信号的编码冗余，其可以支持基础管芯的可编程逻辑结构的配置并且允许使用初始配置信号来冗余地配置互连桥。
此外，接口桥可以支持多个定义的信号传送协议，诸如串行移位链实现方案（其可以使得要传送的信号能够以时间高效的方式跨接口缓慢地转变）、寄存器存储器-映射的总线通信协议和/或数据总线传送通信协议。接口桥还可以准许将互连分组成对。每一对可以可配置为通用引脚，所述通用引脚可以作为两个单端输入、两个单端输出、差分输入或者差分输出进行操作。
考虑到这一点，示例集成电路（IC）***10包括连接到任何适合数目的次级集成电路（IC）管芯14的第一集成电路（IC）管芯12。第一IC管芯12和次级IC管芯14可以通过任何适合的导电桥或者在第一IC管芯12与次级IC管芯14之间的直接连接进行连接，所述导电桥诸如硅桥16或者置于衬底中的桥结构（例如，英特尔公司的嵌入式多管芯互连桥（EMIB））。第一IC管芯12和次级IC管芯14可以是任何适合的集成电路设备。在一个示例中，第一IC管芯12是包括可编程逻辑结构的集成电路设备，并且次级IC管芯14是高速收发器。IC***10可以从第一IC管芯12和次级IC管芯14的分离获益，因为这些管芯的底层技术可以是不同的。照此，可以以适于每一个管芯的技术的较模块化方式来开发它们。
虽然下面提供的示例可能涉及作为可编程逻辑器件的第一IC管芯12并且涉及作为高速收发器的次级IC管芯14，但是其它类型的集成电路设备可以从本公开获益。这些可以包括数字处理电路、中央处理单元（CPU）子***、并行输入/输出（I/O）卸载、数字信号处理（DSP）阵列等。
第一IC管芯12可以经由逻辑接口桥（IB）18通过硅桥16的物理芯片到芯片互连而连接到次级IC管芯14，所述逻辑接口桥（IB）18控制发送和接收信号的方式。即，如本文中所使用的，接口桥18表示第一IC管芯12与次级IC管芯14之间的逻辑连接。接口桥18处置在硅桥16的物理芯片到芯片互连之间的信号传送。
接口桥18可以允许配置片上网络（CNOC）20接口在第一IC管芯12到次级IC管芯14之间延伸。CNOC 20允许来自次级IC管芯14的配置信号进入第一IC管芯12以用于编程第一IC管芯12的可编程逻辑结构。即使如此，还应当理解，可以使用其它类型的集成电路管芯，其使用接口桥18的其它方面，但是不提供CNOC 20，因为第一IC管芯12可能不在所有实施例中都包括可编程逻辑结构。当第一IC管芯12包含可编程逻辑结构（诸如FPGA结构）时，接口桥18仍然可能特别地有用。
图2示出了沿图1的切割线2-2的IC***10的示意性横断面视图。如可以在图2中看出的，硅桥16可以是内插器（如所示）或者可以是置于衬底上的任何其它适合的硅桥（例如，互连桥，诸如英特尔公司的嵌入式多管芯互连桥（EMIB））。在其它示例中，第一IC管芯12和次级IC管芯14可以通过一种形式的堆叠而直接地彼此连接。在图2中示出的示例中，硅桥16表示使用焊接球30的球栅阵列（BGA）的内插器，其可以电连接到其它电路，诸如印刷电路板（PCB）（未示出）。第一IC管芯12和次级IC管芯14之间的物理互连通过对应的相应互连点32（此处，采取微凸块（microbump）的形式）而发生，所述互连点32通过硅桥16内的芯片到芯片互连34而彼此耦合。
应当理解，图2表示使用硅桥16来连接第一IC管芯12和次级IC管芯14的2.5D布置。在其它实施例中，第一IC管芯12和次级IC管芯14可以在3D布置中连接，在该情况下，互连点32可以直接连接到其它IC。例如，次级IC管芯14可以堆叠在第一IC管芯12上面，并且互连点32可以直接连接到第一IC管芯12上的对应互连结构。
在2.5D或3D布置中，第一IC管芯12和次级IC管芯14可以关于在单片接口中也许可能的连接的数目而通过相对有限数目的物理连接进行通信（即，如果第一IC管芯12和次级IC管芯14被图案化到单个单片集成电路管芯上的话）。为了计及第一IC管芯12和次级IC管芯14之间的该有限数目的物理连接，接口桥18可以通过有限数目的连接高效地传送多种类型的信号。
为了支持这一点，接口桥18可以在逻辑上划分成若干个逻辑层，如由图3的层图50所示。特别地，层图50示出了第一IC管芯12的不同逻辑层52以及在次级IC管芯14时次级IC管芯14的逻辑层54。图3的特定示例图示了当次级IC管芯14包括高速串行接口（HSSI）收发器电路并且第一IC管芯12包括现场可编程门阵列（FPGA）结构时可能存在的逻辑层。接口桥18可以在逻辑上理解为通过在第一IC管芯12上的物理输入/输出（I/O）层56A和更高级的IB协议层58A以及在次级IC管芯14侧上的对应物理I/O层56B和更高级的IB协议层58B来形成。物理I/O层56A和56B经由芯片到芯片互连34而物理上彼此连接。
IB I/O层56A和56B表示通过芯片到芯片互连34向对应互连点传输信号或者从对应互连点接收信号的物理层。物理IB I/O层56A因而可以包括通过芯片到芯片互连34驱动信号和/或从芯片到芯片互连34接收信号的电路。一般而言，物理IB I/O层56A和56B可以通过硬化逻辑电路来实现。然而，在一些实施例中，物理I/O层56A和/或56B可以至少部分地通过已被配置成作为物理IB I/O层进行操作的可编程结构来形成。
更高级的IB协议层58A和58B表示分别在物理IB I/O层56A和56B的物理操作上面进行操作以使通过接口桥18发生的通信尽可能地无缝的逻辑层。即，当更高级的通信与接口桥18交互时，该更高级的通信可以不“看到”IB协议层58A和58B的操作或发生在物理IBI/O层56A和56B中的物理信号传输。从更高级的层的角度看来，IB 18可以看起来像是不可见（例如，“黑盒子”）。
更高级的逻辑层中的一些可以在第一IC管芯12上包括FPGA结构层60。FPGA结构层60可以通过接口桥18传送任何适合的逻辑控制，好像FPGA结构60单片地连接到次级IC管芯14那样。例如，FPGA结构60可以使用异步状态或控制信号进行操作，所述异步状态或控制信号可以通过IB 14经由源同步连接从次级IC管芯14进行接收。
次级IC管芯14还可以包括更高级的逻辑层，诸如PCI express层62、数字协议层64和/或HSSI模拟层66。可以将这些理解成表示次级IC管芯14可能能够执行的各种功能或操作。在图3的特定示例中，这些功能表示HSSI收发器的操作能力。然而，当次级IC管芯14包括其它电路（诸如存储器电路）时，其它功能可以取代这些逻辑层。例如，当次级IC管芯14包括存储器时，超出接口桥18层56B和58B的其它逻辑层可以包括随机存取存储器（RAM）功能。当IC管芯14包括中央处理单元（CPU）时，更高级的逻辑层可以包括CPU数据处理功能。
当第一IC管芯12如由FPGA结构层60所示的那样包括可编程逻辑结构时，IB协议层58A可以包括配置（CONFIG）逻辑68。这可以例如包括防火墙或其它配置信号处理逻辑，用以确保在如下访问被授权时仅给予经由接口桥18接收的配置数据对FPGA结构层60的***分的访问。在一个实施例中，CONFIG逻辑68表示到安全设备管理器（SDM）的专用路径，所述安全设备管理器分离对FPGA结构层60的安全区域的访问（如在图14中所示以及在下面进一步讨论的）。因为次级IC管芯14可以允许经由HSSI模拟层66、数字协议层64和/或PCIexpress层62发送配置信号，所以这些层和IB协议层58B可以包括配置逻辑70。配置逻辑70可以使得能够接收并且向IC管芯12的FPGA结构层60发送配置信号。
图4图示了次级IC管芯14上的互连点32中的一些到第一IC管芯12上的对应互连点32的映射。为了提供用于接口桥18的附加冗余，第一IC管芯12和次级IC管芯14上的互连点32可以分组成对。例如，如图4中所示，次级IC管芯14的互连点32可以分组成对80，所述对80通过芯片到芯片互连34连接到第一IC管芯12上的互连点32的对应对80。在实践中，次级IC管芯14的每一个互连点32物理上连接到第一IC管芯12的单个其它互连点32。然而，IB I/O层56A和56B或者IB协议层58A和58B可以在逻辑上将互连点32分组成对80。在图4的示例中，互连点32是可以将第一IC管芯12和次级IC管芯14物理上连接到硅桥16的芯片到芯片互连34的微凸块。然而，取决于用于针对特定目的的通信的特定物理连接的数目，互连点32可以采取其它形式（例如，导线键合、倒装芯片互连、球栅阵列（BGA）等）。例如，较少的物理连接可以被用在序列化状态接口协议模式中，所述序列化状态接口协议模式可以使得众多异步状态或控制信号的通信能够通过少得多的导线连续地传送。例如，这样的序列化状态接口协议模式可以用于通过单个串行连接（例如，至少一个数据线和至少一个时钟线，或者具有在接收时恢复的嵌入式时钟的单个数据线）传送大约50-100个或更多个异步信号。
互连点32中的一些可能由于在操作期间可能出现的制造缺陷或潜在失效而不支持连接。这些失效在图4中表示为失效的互连点连接82。IB I/O层56A和/或56B或者IB协议层58A和/或58B可能绕过这些失效的互连点82——即，通过使本将经由包括失效的互连点连接82的对80提供的信号替代地移位到另一对80。在一个示例中，当存在包括失效的互连点连接82的第一对80时，本将通过该对80载送的信号可以被移位到第一下一相邻对80，并且本将由第一下一相邻对80载送的信号可以被移位到第二下一相邻对80，等等。在其它示例中，对80可以由这两个下一相邻的功能互连点32形成（例如，如图4中所示）。
互连点32的对80可以用于载送多种不同类型的信号。在一个示例中，互连点32的每一对80可以表示数字引脚，所述数字引脚可以被配置到若干不同使用模式之一中。互连点32的对80可以例如作为数据引脚84进行操作，所述数据引脚84可以从次级IC管芯14上的数据总线向第一IC管芯12上的对应数据总线传送数据信号，或者反之亦然。数据引脚84可以使用源同步通信方案传送数据，如将在下面讨论的。
互连点32的其它对80可以作为组合信号引脚86进行操作，所述组合信号引脚86可以提供没有定时到时钟的任何信号，诸如重置信号或者这样的外部时钟信号。在该模式中，互连点32的对80可以在IB协议层58A和58B负责所有定时的情况下操作。在这些条件下，针对链路的最高速度可以将延迟量建模为近似一位时间。取决于在物理层56A和56B的驱动器和接收器中的在物理层处使用的电路，这可能近似从驱动器输入到接收器输出的500ps。互连点32的一些对80可以作为组合信号引脚88进行操作，所述组合信号引脚88可以以与组合引脚86类似的方式动作，但是其可以连接到IB I/O层56A或56B中来驱动时钟树以使得所接收的时钟能够充当用于源同步通信方案的接收数据时钟信号。利用时钟树变化、过程混合、不同管芯之间的相关的缺乏以及其它因素，这可以作为同步***而运行近似400MHz左右。
附加地或者替换地，互连点32的对80中的一些或全部可以通过物理可配置性而高效地支持多个协议层。在一个示例中，互连点32的每一对80可以作为两个单端输入（图5）、两个单端输出（图6）、作为输入进行操作的差分对（图7）或者作为充当输出的差分对（图8）进行操作。在一些实施例中，互连点32的任何对应对80可以通过IB I/O层56A或56B或者通过IB协议层58A或58B而普遍地可编程成以这些配置中的任何配置进行动作。
附加冗余可以被包括在接口桥18中以支持用于跨接口桥18发送的信号的使用模式的混合。在一个示例中，三个类型的冗余可以并入接口桥18中。这些可以包括（1）主动冗余，（2）被动冗余和（3）编码冗余。图9的流程图100表示用于向接口桥18提供主动冗余的一个方法。可以在（单独的第一IC管芯12、次级IC管芯14或者硅桥16上的IC***10）制造期间测试互连点32，以标识哪些互连点32不支持跨芯片到芯片互连34的信号（框102）。测试互连点32和/或对应的芯片到芯片互连34可以允许标识失效的互连点32（框104）。
使用可以标识互连点32中的哪些表示失效的互连点82的任何合适的存储装置，可以将失效的互连点82的映射存储在表示IB I/O层56A和56B的逻辑中或者在IB协议层58A和58B中。在一个示例中，每一个互连点具有关联的寄存器或保险丝。在一个示例中，这些寄存器或保险丝可以存储在第一IC管芯12上的安全设备管理器（SDM）中。在另一个示例中，寄存器或保险丝可以位于每一个互连点32处。每一个寄存器或保险丝可以被在制造期间永久性地编程以指示互连点32是否已经失效。例如，如果互连点32已经失效，则与互连点32关联的保险丝可能熔断。在另一个示例中，映射结构可以存储在存储器中，所述存储器存储对可能对物理I/O层56A和56B和/或IB协议层58A和58B可访问的所有失效的互连点32的指示。附加地或者替换地，如果意图发送的信号不能够被检测到或者不能在接收时恰当地均等，则可以在制造之后以及在操作期间检测失效。在该情况下，IB协议层58A和58B可以经由互连点32的其它对80向彼此传送对信号的失效的指示。IB协议层58A和58B可以存储记录，所述记录可以是永久性存储器记录，其指示将不使用互连点32或者互连点32的对80。
在此之后，在操作期间，接口桥18可以避免使用失效的互连点82，替代地绕过失效的互连点82（框108）。如上面指出的，这可以经由IB I/O层56A和/或56B或者IB协议层58A和/或58B而完成。IB I/O层56A和/或56B或者IB协议层58A和/或58B可以将本将通过包括失效的互连点连接82的对80提供的信号替代地移位至另一对80。在一个示例中，当存在包括失效的互连点连接82的第一对80时，本将通过该对80载送的信号可以移位至第一下一相邻对80，并且本将由第一下一相邻对80载送的信号可以移位至第二下一相邻对80，等等。在其它示例中，对80可以由这两个下一相邻的功能互连点32形成（例如，如图4中所示）。
被动冗余的示例出现在图10的流程图120中，其可能关于某些高优先级信号而特别地有价值。被动冗余可能牵涉跨两个互连点32从第一集成电路（例如，从第一IC管芯12向次级IC管芯14，或者从次级IC管芯14向第一IC管芯12）发送复制信号（框102）。在一个示例中，这可能需要跨已经配置为两个单端输出的互连点32的对80（图6）发送复制信号。在另一个示例中，这可能需要跨互连点32的两个对80发送复制信号，诸如，跨都配置为差分输出的互连点32的两个对80（图8）提供复制信号。
可以在配置为两个单端输入的互连点32的对应对80（图5）上或者在配置为差分输出的互连点32的两个对应对80（图7）上接收复制信号（框124）。接收复制信号的集成电路管芯可以对信号应用逻辑“或（OR）”以标识任一复制信号何时可检测为逻辑1（框126）。在一些实施例中，可以应用逻辑“或非（NOR）”以替代地标识任一复制信号何时可检测为逻辑0。因而，只要通过接口桥成功地传送这些复制信号中的一个，就可以检测复制信号。
编码冗余的示例出现在图11的流程图140中。尽管在图14中描述的以下示例描述了将经编码的数据从次级IC管芯14传送到第一IC管芯12，但是从第一IC管芯12向次级IC管芯14可以使用相同方法。流程图140可以在次级IC管芯14向第一IC管芯12发送经编码的配置信号时开始（框142）。第一IC管芯12可以接收经编码的信号（框144）。第一IC管芯12可以对经编码的信号进行解码并且执行对经编码的信号的错误检查（例如，使用经编码的数据计算校验子）以恢复可能在数据传送中已经变得受损或者丢失的数据（框146）。这对于某些高度有价值的信号可能特别地有用，所述信号诸如配置信号，其可以使得第一IC管芯12能够使用来自第二IC管芯14的配置信号进行可靠地配置。
例如，第一IC管芯12可以接收可以用于配置接口桥18的配置信号（例如，某些互连点32是作为单端输入还是差分对进行操作），并且在完全配置接口桥18之前可以对这些配置信号执行纠错。由于在完全配置接口桥18之前可以由接口桥18执行对这些高价值配置信号的错误检查——例如，接口桥18可以对由接口桥18接收的第一个配置信号执行错误检查——这可以大幅增加接口桥18的冗余性和鲁棒性。可以使用已经被提前指定为初始互连点32的互连点32跨接口桥18传输初始配置信号，通过所述初始互连点32接收初始配置信号。可以提前定义任何适合的互连点32以供第一IC管芯12和第二IC管芯14使用。
在继续之前，可以指出的是，第一IC管芯12和次级IC管芯14可以使用物理级处的源同步数据传送连接、通过接口桥18进行通信。源同步数据传送160的一个示例出现在图12中。如图12中所示，第一IC管芯12和次级IC管芯14可以接收（在图12中示出为用于次级IC管芯14的时钟1和用于第一IC管芯12的时钟2的）不同的相应时钟信号并且使用其进行操作。
源同步通信方案允许不同的集成电路管芯使用分离的时钟。特别地，接口桥18包括数据接收时钟，所述数据接收时钟可以独立于第一IC管芯12上的时钟2或者独立于次级IC管芯14的时钟1。在图12的示例中，次级IC管芯14上的IB I/O层56B和/或IB协议层58B通过芯片到芯片互连34提供数据信号与（示出为“时钟”的）数据接收时钟信号。第一IC管芯12上的IB I/O层56A和/或IB协议层58A使用接收数据时钟“时钟”接收数据以及向次级IC管芯14发送数据。从次级IC管芯14的角度来看，这使得到次级IC管芯14的返回信号看起来是同步的。因而，从次级IC管芯14的角度来看，使用所接收的时钟信号与第一IC管芯12的通信看起来像是与第一IC管芯12一致的。
在一个示例中，使用图12的源同步通信方案，通过接口桥18的数据传送可以作为多位双倍数据速率（DDR）源同步数据速率而发生。每一时钟的数据位的数目可以在IB I/O层56A或56B中可编程，或者IB协议层58A和58B可以同样地针对用于每一个数据引脚的时钟源而是可编程性。源同步总线上的网络在芯片之间的路由方面可能具有相对少的变化。照此，可以避免每位的偏斜校正。
接口桥18可以支持任何适合数目的可编程逻辑结构配置路径。在由图13的框图180示出的一个示例中，接口桥18提供经由配置片上网络（CNOC）20逻辑上连接的路径。为了支持第一IC管芯12的可编程逻辑结构的安全性，可以使用任何适合的信号分离电路将来自次级IC管芯14的CNOC 20事务与其它信号分离。在一个示例中，来自次级IC管芯14的CNOC20事务可以首先通过在IB I/O层56A或如在图13中所图示的IB协议层58A处的IB防火墙182运行。IB防火墙182可以操作以确保从次级IB 14到第一IC管芯12的任何配置信号没有覆写第一IC管芯12的安全结构区域184。因而，IB防火墙182可以防止读取安全结构区域184的配置数据，除非满足某些具体特性（例如，请求或配置数据已经被恰当地认证）。IB防火墙182还可以提供对IC管芯12的不安全结构区域186的专用访问。
附加地或者替换地，接口桥18上的CNOC 20可以通过可以位于第一IC管芯12上的不同的信号分离电路（例如，防火墙）来保护。应当领会，在一些实施例中，IB防火墙182还可以并入到图14的框图中。如在图14的示例中所示，第一IC管芯12包括可以是安全设备管理器（SDM）（其可以仅通过来自子***管理器（SSM）194的专用路径可访问）的部分的配置防火墙192。配置防火墙192可以协调从安全结构区域184的读取以及向安全结构区域184的写入。作为示例，在约束是仅可以利用持续时间防火墙192经由接口桥18接口和配置防火墙192之间的专用路径运行业务的情况下，由次级IC管芯14通过例如PCI express配置数据接收的配置数据可以与不同地方中的其它信号分离。
接口桥18可以支持多种更高级的通信协议。除了别的以外，这些还可以包括高速串行接口（HSSI）协议，诸如数据传输协议、序列化状态接口协议和/或存储器映射的传输协议。
数据传输协议可以作为数据接口的双倍数据速率（DDR）版本进行操作。在一些实施例中，取决于期望使用的新时钟的数目，数据传输可以是单倍数据速率或者可以比DDR更快地运行。在一个示例中，如上面参照图12所讨论的，可以使用纯粹的源同步数据传送。可以跨定时钟到源同步时钟信号的数据总线进行发送数据总线以及连同数据一起发送的任何状态位。一般地，对于28G操作，数据总线可以在1Gb/s下运行高达40位宽或更多。
接口桥18可以支持的另一个通信协议包括序列化状态接口。序列化状态接口可以使用串行连接提供状态或控制信号的无缝（从用户的角度来看）异步传送。串行连接可以提供状态位，好像它们看起像是在第一IC管芯12与次级IC管芯14之间异步地传送。换言之，应当理解，存在从次级IC管芯14向第一IC管芯12传送的大量状态位并且反之亦然。序列化状态接口协议可以枚举将可用于单片设计中的并行状态接口，其中分离的次级IC管芯14和第一IC管芯12是单个集成电路管芯的部分。从第一次级IC管芯14的角度来看，并行状态接口表示寄存器，其可以被（例如，经由互连点32的一个、两个或几个对80）跨细长链路存储、序列化和发送，并且然后在第一IC管芯12侧上解序列化。在一个示例中，发生的序列化通信牵涉与次级IC管芯14与第一IC管芯12之间的串行帧传输的开始的同步。实现此的一个方式是一直发送串行数据的完整帧。更加复杂的实现方案可以跨位切换标志进行发送以允许位切换被传送。通过美国专利申请序列号15/392,209描述了序列化状态接口协议的一个特定示例，出于所有目的通过引用将该美国专利申请整体地合并于本文中。
虽然在本公开中阐述的实施例可以容许有各种修改和替换形式，但是已经在附图中作为示例示出并且已经在本文中详细地描述了具体实施例。然而，可以理解，本公开不意图限于所公开的特定形式。本公开要涵盖落入如由以下所附权利要求书限定的本公开的精神和范围内的所有修改、等同方案和替换方案。

Claims (32)

1.一种集成电路***，包括：
包括芯片到芯片互连的硅桥；
包括可编程逻辑结构的第一集成电路管芯，其中第一集成电路管芯连接到硅桥上的芯片到芯片互连的第一互连点；
支持第一集成电路管芯的第二集成电路管芯，其中第二集成电路管芯连接到硅桥上的芯片到芯片互连的第二互连点，所述第二互连点连接到第一互连点；
其中第一集成电路管芯和次级集成电路管芯使用接口桥经由芯片到芯片互连与彼此通信，其中第一和第二组件集成电路管芯包括实现接口桥的电路，并且其中接口桥使用数据接收时钟提供从第二集成电路管芯到第一集成电路管芯的源同步通信。
2.权利要求1的集成电路***，其中第一集成电路管芯基于第一时钟进行操作，并且第二集成电路管芯基于第二时钟进行操作，其中数据接收时钟基于第二时钟。
3.权利要求1的集成电路***，其中第一和第二组件集成电路包括实现接口桥的电路，其中接口桥分离由第二集成电路管芯发送至第一集成电路管芯的配置信号以防止对第一集成电路管芯的安全可编程逻辑结构的未经授权的访问。
4.权利要求3的集成电路***，其中接口桥使用配置防火墙电路来分离配置信号，所述配置防火墙电路是实现第一集成电路管芯上的接口桥的电路的部分。
5.权利要求3的集成电路***，其中第二集成电路管芯包括网络收发器，所述网络收发器从集成电路***外部的源接收配置信号。
6.权利要求3的集成电路***，其中第二集成电路管芯包括向第一集成电路管芯提供配置信号的处理器。
7.权利要求1的集成电路***，其中第二集成电路管芯包括网络收发器、存储器设备、中央处理单元、图形处理单元、数字信号处理器、输入/输出端口、数字信号处理块的阵列，或其任何组合。
8.权利要求1的集成电路***，其中使用允许不同的最小尺寸的不同光刻技术来制造第一集成电路管芯和第二集成电路管芯。
9.权利要求1的集成电路***，其中第二集成电路管芯包括模拟信号处理电路。
10.权利要求1的集成电路***，其中实现第一集成电路管芯上的接口桥的电路包括第一集成电路管芯的已经被配置成实现接口桥的可编程逻辑结构。
11.一种方法，包括：
从收发器的网络连接接收用于第一集成电路管芯的可编程逻辑结构的配置信号，其中收发器被置于与第一集成电路管芯分离的第二集成电路管芯中；以及
经由源同步连接从第二集成电路管芯向第一集成电路管芯传送配置信号，
其中至少部分地基于数据接收时钟经由源同步连接来传送配置信号，其中第一集成电路管芯基于第一时钟进行操作并且第二集成电路管芯基于第二时钟进行操作，其中数据接收时钟基于第二时钟。
12.权利要求11的方法，其中至少部分地基于与配置信号一起提供的数据接收时钟经由源同步连接来传送配置信号，其中数据接收时钟由第二集成电路管芯提供，并且其中从第二集成电路管芯的视角来看，源同步连接看起来像是基于与第二集成电路管芯的时钟相同的时钟。
13.权利要求11的方法，包括将配置信号与第一集成电路管芯上的其它接收信号分离。
14.权利要求13的方法，其中在第一集成电路管芯的实现通信协议的电路中分离配置信号，所述通信协议用于从第二集成电路管芯向第一集成电路管芯传送配置信号。
15.权利要求13的方法，其中通过专用配置路径在可编程逻辑结构的安全数据模块中接收去往第一集成电路管芯的可编程逻辑结构的安全区域的配置信号。
16.一种单封装多管芯电子设备，包括：
单封装多管芯电子设备的第一管芯，包括第一接口和片上网络(NOC)的第一部分；
单封装多管芯电子设备的第二管芯，包括第二接口和NOC的第二部分；以及
总线，耦合第一管芯中的第一接口和第二管芯中的第二接口；
其中所述总线包括：
从第一管芯到第二管芯的第一单方向差分时钟连接，其中第一差分时钟连接传送第一时钟信号；以及
从第一管芯到第二管芯的第一多个单方向单端数据连接，其中第一多个单端数据连接传送第一多个数据信号，
其中所述第一多个数据信号包括NOC的第一部分和NOC的第二部分之间的至少一个事务。
17.根据权利要求16所述的设备，其中所述总线通过包括所述第一多个单端数据连接中一定数量的物理连接来提供编码的冗余，所述物理连接的数量大于所述第一多个数据信号中数据信号的数量。
18.根据权利要求16所述的设备，其中第二管芯包括实现协议的输入/输出(I/O)电路。
19.根据权利要求18所述的设备，其中I/O电路实现***组件快速互连(PCIe)电路，PCIe电路实现PCIe协议。
20.根据权利要求16所述的设备，其中第一管芯包括处理电路，第二管芯包括处理电路，或二者都包括处理电路。
21.根据权利要求16所述的设备，其中所述第一多个数据信号被第一时钟信号同步。
22.根据权利要求16所述的设备，其中第一多个数据信号包括多位双数据速率(DDR)数据。
23.一种包括多管芯电子设备的***，包括：
第一管芯，包括第一接口；
第二管芯，包括第二接口；
芯片到芯片接口桥，耦合第一管芯中的第一接口和第二管芯中的第二接口，其中所述接口桥包括：
从第一管芯到第二管芯的第一差分时钟通道，其中所述第一差分时钟通道传送第一时钟信号；
从第一管芯到第二管芯的第一多个单端数据通道，其中第一多个单端数据通道传送第一多个数据信号；
从第一管芯到第二管芯的第二多个单端数据通道，其中第二多个单端数据通道传送第二多个数据信号；以及
片上网络(NOC)，跨第一接口和第二接口部署。
24.根据权利要求23所述的***，包括存储器，并且其中第一管芯包括耦合到存储器的存储器接口。
25.根据权利要求23所述的***，其中第一多个数据信号包括双数据速率(DDR)数据。
26.根据权利要求23所述的***，其中所述第一多个数据信号被第一时钟信号同步。
27.根据权利要求23所述的***，其中第二管芯包括实现协议的输入/输出(I/O)电路。
28.根据权利要求27所述的***，其中I/O电路实现***组件快速互连(PCIe)电路，PCIe电路实现PCIe协议。
29.一种用于在单封装多管芯电子设备中从第一管芯向第二管芯传送数据的方法，所述方法包括：
在所述多管芯电子设备的第一管芯和所述电子设备的第二管芯之间的芯片到芯片接口的第一差分逻辑连接上传送第一时钟信号，其中第一差分时钟通道包括至少两个物理连接；以及
在第一管芯和第二管芯之间的芯片到芯片接口的多个单端数据逻辑连接上传送第一多个数据信号，其中所述多个数据信号被第一时钟信号同步，
其中所述多个数据信号被第一时钟信号同步，
其中所述多个信号包括片上网络(NOC)的第一部分与NOC的第二部分之间的至少一个事务，所述NOC的第一部分包括在第一管芯中，所述NOC的第二部分包括在第二管芯中。
30.根据权利要求29所述的方法，其中第一多个数据信号包括多位双数据速率(DDR)数据。
31.根据权利要求29所述的方法，其中第二管芯包括实现协议的输入/输出(I/O)电路。
32.根据权利要求31所述的方法，其中I/O电路实现***组件快速互连(PCIe)电路，PCIe电路实现PCIe协议。
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