KR20210034784A - 솔리드 스테이트 드라이브 장치 및 그 제조 방법 - Google Patents

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KR20210034784A
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buffer chip
buffer
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박지운
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Abstract

솔리드 스테이트 드라이브 장치 및 그 제조 방법이 제공된다. 솔리드 스테이트 드라이브 장치는 기판, 상기 기판 상에 배치되는 제1 버퍼칩, 상기 제1 버퍼칩 상에 배치되는 제2 버퍼칩, 상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 제1 비휘발성 메모리 칩, 제1 채널을 통해, 상기 복수의 제1 비휘발성 메모리 칩에 컨트롤 신호를 전송하는 컨트롤러, 및 상기 제1 채널과 상기 제1 버퍼칩을 전기적으로 연결하고, 상기 기판 내에 배치되는 제1 배선층을 포함하되, 상기 제1 버퍼칩은 플립칩(flip chip) 형태로 상기 제1 배선층과 연결되고, 상기 제2 버퍼칩은 제1 와이어를 통해 상기 제1 배선층과 연결된다.

Description

솔리드 스테이트 드라이브 장치 및 그 제조 방법{Solid state drive device and method for fabricating the same}
본 발명은 솔리드 스테이트 드라이브(SSD; Solid State Drive) 장치 및 그 제조 방법에 관한 것이다.
컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 자기 디스크들이 전통적으로 사용되었다. 그러나, 반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 플래시 메모리(예를 들어, NAND-타입 플래시 메모리)와 같은 비휘발성 메모리를 데이터 저장 장치로서 사용하는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치가 점차 사용되는 추세이다.
솔리드 스테이트 드라이브 장치는 하드 디스크 드라이브(Hard Disk Drive; HDD) 장치에서 필수적으로 사용되는 모터와 같은 기계적인 구동 장치를 포함하고 있지 않으므로, 동작 시 열과 소음이 거의 발생하지 않는다. 또한, 솔리드 스테이트 드라이브 장치는 고속 액세스(fast access rate), 고집적도 및 외부 충격에 대한 안정성 때문에 데이터 저장 장치로서 선호되고 있다. 게다가, 솔리드 스테이트 드라이브 장치의 데이터 전송 속도는 하드 디스크 드라이브의 데이터 전송 속도 보다 상당히 빠르다.
일반적으로 솔리드 스테이트 드라이브 장치는 복수의 채널들 각각에 복수의 비휘발성 메모리 칩들이 연결되는데, 솔리드 스테이트 드라이브 장치의 저장 용량이 증가함에 따라, 복수의 채널들 각각에 연결되는 복수의 비휘발성 메모리 칩들의 개수가 증가한다. 그런데 복수의 채널들 각각에 연결되는 복수의 비휘발성 메모리 칩들의 개수가 증가하는 경우, 채널당 구동해야 하는 로드가 증가하여 솔리드 스테이트 드라이브 장치의 동작 속도가 저하되는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 높은 저장 용량을 가지면서, 동작 속도 또한 증가시킬 수 있는 솔리드 스테이트 드라이브 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 높은 저장 용량을 가지면서, 동작 속도 또한 증가시킬 수 있는 솔리드 스테이트 드라이브 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치는, 기판, 상기 기판 상에 배치되는 제1 버퍼칩, 상기 제1 버퍼칩 상에 배치되는 제2 버퍼칩, 상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 제1 비휘발성 메모리 칩, 제1 채널을 통해, 상기 복수의 제1 비휘발성 메모리 칩에 컨트롤 신호를 전송하는 컨트롤러, 및 상기 제1 채널과 상기 제1 버퍼칩을 전기적으로 연결하고, 상기 기판 내에 배치되는 제1 배선층을 포함하되, 상기 제1 버퍼칩은 플립칩(flip chip) 형태로 상기 제1 배선층과 연결되고, 상기 제2 버퍼칩은 제1 와이어를 통해 상기 제1 배선층과 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치는, 제1 버퍼칩, 상기 제1 버퍼칩 상에 배치되는 서포팅 막, 상기 서포팅 막 상에 배치되는 제2 버퍼칩, 상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 제1 비휘발성 메모리 칩, 상기 제1 버퍼칩 및 상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 제1 배선층; 및 상기 제1 배선층과 전기적으로 연결된 제1 채널을 통해, 상기 복수의 제1 비휘발성 메모리 칩에 컨트롤 신호를 전송하는 컨트롤러를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치는, 기판, 상기 기판의 일면 상에 제1 버퍼칩, 상기 제1 버퍼칩 상에 배치되는 제2 버퍼칩, 상기 제1 버퍼칩과 플립칩 형태로 연결되고, 상기 제1 버퍼칩과 제1 접속 단자, 제2 접속 단자, 및 제3 접속 단자 각각을 통해 전기적으로 연결되고, 상기 기판 내에 형성된 제1 배선층, 제2 재배선층, 및 제3 재배선층, 상기 제2 버퍼칩과 제1 와이어로 연결되는 제1 비휘발성 메모리 칩 하부 영역과, 상기 제2 버퍼칩과 제2 와이어로 연결되고 상기 제1 비휘발성 메모리 칩 하부 영역 상에 배치되는 제1 비휘발성 메모리 칩 상부 영역을 포함하는 복수의 제1 비휘발성 메모리 칩, 상기 제1 배선층과 연결되고, 제1 채널을 통해 컨트롤 신호를 상기 제1 버퍼칩에 전송하는 컨트롤러, 상기 제1 채널과 연결되고, 상기 기판의 일면과 대향하는 상기 기판의 이면 상에 배치된 복수의 외부 접속 단자; 및 상기 제3 재배선층과 제3 와이어로 연결되는 제2 비휘발성 메모리 칩 하부 영역과, 상기 제2 재배선층과 제4 와이어로 연결되고 상기 제2 비휘발성 메모리 칩 하부 영역 상에 배치되는 제2 비휘발성 메모리 칩 상부 영역을 포함하는 복수의 제2 비휘발성 메모리 칩을 포함하되,상기 제2 버퍼칩은 제5 와이어를 통해 상기 제1 배선층과 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치 제조 방법은, 기판 내에 제1 배선층을 형성하고, 상기 기판의 상면 상에, 상기 제1 배선층과 연결된 제1 접속 패드를 형성하고, 상기 제1 접속 패드 상에 제1 접속 단자를 형성하고, 상기 기판의 상면과 대향하는 하면 상에 복수의 외부 접속 단자를 형성하고, 상기 제1 접속 단자 상에 제1 버퍼칩 및 제2 버퍼칩을 차례로 적층하고, 상기 기판의 상면 상에 복수의 제1 비휘발성 메모리 칩을 제1 방향으로 차례로 적층하고, 상기 제2 버퍼칩과 상기 제1 접속 패드를 제1 와이어를 통해 연결하고, 상기 복수의 제1 비휘발성 메모리 칩을 와이어 본딩을 통해 상기 제2 버퍼칩과 연결하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 솔리드 스테이트 드라이브 시스템을 도시하는 예시적인 블록도이다.
도 2은 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 도 5의 버퍼칩의 예시적인 회로도이다.
도 4는 몇몇 실시예에 따른 도 5의 제2 리시버 및 제3 리시버를 도시한 예시적인 회로도이다.
도 5는 몇몇 실시예에 따른 도 2의 솔리드 스테이트 드라이브 장치의 상면도이다.
도 6은 몇몇 실시예에 따른 도 5의 버퍼칩의 예시적인 상면도이다.
도 7은 몇몇 실시예에 따른 도 2의 비휘발성 메모리 영역을 도시하는 예시적인 도면이다.
도 8은 몇몇 실시예에 따른 도 2의 비휘발성 메모리 영역을 도시하는 다른 예시적인 도면이다.
도 9는 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 도면이다.
도 10은 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 도면이다.
도 11 내지 13은 몇몇 실시예에 따른 도 2의 솔리드 스테이트 드라이브 장치 제조 방법을 도시하는 중간 단계 도면이다.
도 14는 몇몇 실시예에 따른 솔리드 스테이트 드라이브 시스템을 도시하는 예시적인 블록도이다.
도 15 내지 22는 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 블록도이다.
도 1은 몇몇 실시예에 따른 솔리드 스테이트 드라이브 시스템을 도시하는 예시적인 블록도이다.
도 1을 참조하면, 솔리드 스테이트 드라이브 시스템(1000a)은 호스트(1100) 및 솔리드 스테이트 드라이브 장치(1200)를 포함한다.
솔리드 스테이트 드라이브 장치(1200)는 제1 비휘발성 메모리 패키지(100-1) 내지 제n 비휘발성 메모리 패키지(100-n)를 포함하는 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)을 포함할 수 있다. 복수의 비휘발성 메모리 패키지들은 솔리드 스테이트 드라이브 장치(1200)의 저장 매체로서 사용될 수 있다.
몇몇 실시예에 따른 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각은 복수의 비휘발성 메모리 칩들을 포함할 수 있다. 복수의 비휘발성 메모리 칩들 각각은 플래시 메모리 장치를 포함할 수 있다.
컨트롤러(200)는 복수의 채널들(CH1 내지 CHn)을 통해 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각과 연결될 수 있다. 몇몇 실시예에 따른 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각은 하나의 채널을 통해 컨트롤러(200)와 연결될 수 있다.
컨트롤러(200)는 신호 커넥터(210)를 통해 호스트(1100)와 컨트롤 신호(SGL)를 송수신할 수 있다. 컨트롤 신호(SGL)는 커맨드, 어드레스, 및/또는 데이터 등을 포함할 수 있다. 컨트롤러(200)는 호스트(1100)의 커맨드에 따라 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)에 데이터를 기입하거나 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)로부터 데이터를 독출할 수 있다.
솔리드 스테이트 드라이브 장치(1200)는 보조 전원 장치(300)를 더 포함할 수 있다. 보조 전원 장치(300)는 전원 커넥터(310)를 통해 호스트(1100)로부터 전원(PWR)을 입력받아 컨트롤러(200)에 전원을 공급할 수 있다. 보조 전원 장치(300)의 위치는 이에 제한되지 않고, 솔리드 스테이트 드라이브 장치(1200) 외부에 위치할 수도 있다.
도 2은 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 도면이다. 도 3은 몇몇 실시예에 따른 도 2의 버퍼칩의 예시적인 회로도이다. 도 4는 몇몇 실시예에 따른 도 3의 제2 리시버 및 제3 리시버를 도시한 예시적인 회로도이다. 참고적으로, 설명의 편의를 위해 컨트롤러(200)와 제1 채널(CH1)을 통해 연결된 제1 비휘발성 메모리 패키지(100-1)를 예를 들어 설명한다.
도 2를 참조하면, 솔리드 스테이트 드라이브 장치는 컨트롤러(200), 컨트롤러(200)와 제1 채널(CH1)을 통해 데이터를 송수신하는 버퍼칩(제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2)), 컨트롤러(200)와 버퍼칩(제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2))을 통해 데이터를 송수신하는 비휘발성 메모리 영역(110)을 포함한다.
제1 채널(CH1)과 버퍼칩(제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2))은 기판(102-1) 내에 형성된 제1 배선층(104-1)을 통해 전기적으로 연결될 수 있다. 더 자세히 살펴보면, 기판(102-1) 하부에 복수의 외부 접속 단자(170)가 배치될 수 있다. 즉, 복수의 외부 접속 단자(170)는 제1 채널(CH1)과 전기적으로 접속되어, 제1 배선층(104-1)과 제1 채널(CH1) 사이를 전기적으로 연결시켜 줄 수 있다.
이하의 도면에서, 복수의 외부 접속 단자(170)가 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 외부 접속 단자(170)는 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다. 또한, 복수의 외부 접속 단자(170)의 개수는 본 도면에 도시된 개수에 제한되지 않는다.
기판(102-1)의 하부에 대향하는 상부에는 제1 접속 패드(105-1)가 형성되어, 플립칩(flip chip) 형태로 연결되는 제1 버퍼칩(160-1)의 제1 접속 단자(106-1)와 전기적으로 연결될 수 있다. 제1 접속 패드(105-1)는 또한 제1 와이어(107-1)와 연결되어, 제2 버퍼칩(160-2)과 제1 배선층(104-1)을 전기적으로 연결시켜 줄 수 있다.
기판(102-1) 내부에는 제2 재배선층(104-2)이 더 배치될 수 있다. 제2 재배선층(104-2)은 제4 방향(IV)으로 연장되어, 비휘발성 메모리 영역(110)의 하부를 지나갈 수 있다. 제2 재배선층(104-2)은 비휘발성 메모리 영역(110)의 -제4 방향(IV)에 위치한 제2 접속 패드(105-21)와 연결될 수 있다. 제1 버퍼칩(160-1)은 제1 버퍼칩(160-1)에 연결된 제2 접속 단자(106-21)를 통해 제2 접속 패드(105-21)와 플립칩 형태로 연결될 수 있다. 제2 재배선층(104-2)은 또한, 비휘발성 메모리 영역(110)의 제4 방향(IV)에 위치한 제5 접속 패드(105-32)와 전기적으로 연결될 수 있다. 제5 접속 패드(105-32)는 제4 와이어(107-4)를 통해 후술하는 제2 비휘발성 메모리 칩 상부 영역(114-1)과 전기적으로 연결될 수 있다. 즉, 제2 재배선층(104-2)을 통해 컨트롤러(200)와 제2 비휘발성 메모리 칩 상부 영역(114-1)은 데이터를 송수신할 수 있다.
기판(102-1) 내부에는 제3 재배선층(104-3)이 더 배치될 수 있다. 제3 재배선층(104-3)은 제4 방향(IV)으로 연장되어, 비휘발성 메모리 영역(110)의 하부를 지나갈 수 있다. 제3 재배선층(104-3)은 비휘발성 메모리 영역(110)의 -제4 방향(IV)에 위치한 제3 접속 패드(105-31)와 연결될 수 있다. 제1 버퍼칩(160-1)은 제1 버퍼칩(160-1)에 연결된 제3 접속 단자(106-31)를 통해 제3 접속 패드(105-31)와 플립칩 형태로 연결될 수 있다. 제3 재배선층(104-3)은 또한, 비휘발성 메모리 영역(110)의 제4 방향(IV)에 위치한 제4 접속 패드(105-22)와 전기적으로 연결될 수 있다. 제4 접속 패드(105-22)는 제5 와이어(107-5)를 통해 후술하는 제2 비휘발성 메모리 칩 하부 영역(114-2)과 전기적으로 연결될 수 있다. 즉, 제3 재배선층(104-3)을 통해 컨트롤러(200)와 제2 비휘발성 메모리 칩 하부 영역(114-2)은 데이터를 송수신할 수 있다.
제1 내지 제3 재배선층(104-3), 및 제1 내지 제5 접속 패드(105-32)는 도전성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 재배선층(104-3), 및 제1 내지 제5 접속 패드(105-32)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 또한, 제1 접속 단자(106-1), 제2 접속 단자(106-21), 및/또는 제3 접속 단자(106-31)는 예를 들어, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다.
제1 버퍼칩(160-1) 상에 제2 버퍼칩(160-2)이 적층될 수 있다. 제1 버퍼칩(160-1)과 제2 버퍼칩(160-2)은 버퍼 영역(160)을 형성할 수 있다. 제2 버퍼칩(160-2)은 제2 와이어(107-2)를 통해 후술하는 제1 비휘발성 메모리 칩 상부 영역(112-1)과 전기적으로 연결될 수 있다. 또한, 제2 버퍼칩(160-2)은 제3 와이어(107-3)를 통해 후술하는 제1 비휘발성 메모리 칩 하부 영역(112-2)과 전기적으로 연결될 수 있다. 즉, 제1 비휘발성 메모리 칩 상부 영역(112-1)과 제1 비휘발성 메모리 칩 하부 영역(112-2)은 제2 버퍼칩(160-2)을 통해 컨트롤러(200)와 데이터를 송수신할 수 있다.
도 3 및 도 4를 통해, 버퍼 영역(160) 내의 제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2)에 대해 설명한다.
도 2 및 도 3을 참조하면, 제2 버퍼칩(160-2)은 제1 포트(161), 제2 포트(162), 제3 포트(163), 및 컨트롤 로직(164)을 포함할 수 있다.
제1 포트(161)는 제1 와이어(107-1), 제1 접속 패드(105-1), 제1 배선층(104-1), 외부 접속 단자(170), 및 제1 채널(CH1)을 통해 컨트롤러(200)와 데이터를 송수신할 수 있다. 제2 포트(162)는 제2 와이어(107-2)를 통해 제1 비휘발성 메모리 칩 상부 영역(112-1)과 데이터를 송수신할 수 있다. 제3 포트(163)는 제3 와이어(107-3)를 통해 제1 비휘발성 메모리 칩 하부 영역(112-2)과 데이터를 송수신할 수 있다.
컨트롤 로직(164)은 제1 포트(161)로부터 수신되는 데이터를 제2 포트(162)를 통해 제1 비휘발성 메모리 칩 상부 영역에 제공하거나, 제3 포트(163)를 통해 제1 비휘발성 메모리 칩 하부 영역에 제공할 수 있다.
컨트롤 로직(164)은 제1 비휘발성 메모리 칩 상부 영역(112-1)으로부터 수신된 데이터를 제2 포트(162)를 통해 제1 포트(161)로 제공할 수 있다. 또한, 컨트롤 로직(164)은 제1 비휘발성 메모리 칩 하부 영역(112-2)으로부터 수신된 데이터를 제3 포트(163)를 통해 제1 포트(161)로 제공할 수 있다.
몇몇 실시예에 따른 제1 포트(161)는 컨트롤러(200)로부터 데이터를 수신하는 제1 리시버(161-1) 및 데이터를 컨트롤러(200)에 제공하는 제1 드라이버(161-2)를 포함할 수 있다. 몇몇 실시예에 따른 제2 포트(162)는 제1 비휘발성 메모리 칩 상부 영역(112-1)으로부터 데이터를 수신하는 제2 리시버(162-2) 및 컨트롤 로직(164)으로부터 데이터를 제1 비휘발성 메모리 칩 상부 영역(112-1)으로 제공하는 제2 드라이버(162-1)를 포함할 수 있다. 몇몇 실시예에 따른 제3 포트(163)는 제1 비휘발성 메모리 칩 하부 영역(112-2)으로부터 데이터를 수신하는 제3 리시버(163-2) 및 컨트롤 로직(164)으로부터 데이터를 제1 비휘발성 메모리 칩 하부 영역(112-2)으로 제공하는 제3 드라이버(163-1)를 포함할 수 있다. 몇몇 실시예에 따른 제1 포트(161) 내지 제3 포트(163)의 최적 동작 파라미터는 서로 다를 수 있다.
몇몇 실시예에 따른 제1 버퍼칩(160-1)은 제1 포트(161)와 제1 접속 단자(106-1)가 연결되어 컨트롤러(200)와 컨트롤 로직(164) 사이에 데이터를 송수신할 수 있다. 또한, 몇몇 실시예에 따른 제1 버퍼칩(160-1)은 제2 포트(162)와 제2 접속 단자(106-21)가 연결되어 컨트롤 로직(164)과 제2 비휘발성 메모리 칩 상부 영역(114-1) 사이에 데이터를 송수신할 수 있다. 또한, 몇몇 실시예에 따른 제1 버퍼칩(160-1)은 제3 포트(163)와 제3 접속 단자(106-31)가 연결되어 컨트롤 로직(164)과 제2 비휘발성 메모리 칩 하부 영역(114-2) 사이에 데이터를 송수신할 수 있다. 자세한 송수신 동작은 제2 버퍼칩(160-2)과 같으므로 중복된 설명은 생략한다.
도 3 및 도 4를 참조하면, 제2 리시버(162-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션(On-Die Termination; ODT) 저항(R1, R2)을 포함할 수 있다. 마찬가지로, 제3 리시버(163-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션 저항(R3, R4)를 포함할 수 있다. 즉, 제2 리시버(162-2)의 온 다이 터미네이션 저항(R1, R2)의 크기와 제3 리시버(163-2)의 온 다이 터미네이션 저항(R3, R4)의 크기를 서로 독립적으로 설정할 수 있다.
다시 도 2를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 영역(110)은 제1 비휘발성 메모리 영역(111-1)과 제2 비휘발성 메모리 영역(111-2)을 포함할 수 있다.
몇몇 실시예에 따른 제1 비휘발성 메모리 영역(111-1)은 복수의 제1 비휘발성 메모리 칩(112)을 포함할 수 있다. 몇몇 실시예에 따른 제2 비휘발성 메모리 영역(111-2)은 복수의 제2 비휘발성 메모리 칩(114)을 포함할 수 있다.
몇몇 실시예에 따른 복수의 제1 비휘발성 메모리 칩(112) 및/또는 복수의 제2 비휘발성 메모리 칩(114)은 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 몇몇 실시예에 따른 복수의 제1 비휘발성 메모리 칩(112) 및/또는 복수의 제2 비휘발성 메모리 칩(114)은 3차원 어레이 구조(three-dimensional array structure)를 포함할 수 있다.
몇몇 실시예에 따른 제1 비휘발성 메모리 영역(111-1)은 제1 비휘발성 메모리 칩 하부 영역(112-2)과 제1 비휘발성 메모리 칩 하부 영역(112-2) 상에 배치된 제1 비휘발성 메모리 칩 상부 영역(112-1)을 포함할 수 있다. 제1 비휘발성 메모리 영역(111-1) 내의 제1 비휘발성 메모리 칩(112)의 개수 및 적층 형태는 본 도면에 제한되지 않는다. 제1 비휘발성 메모리 칩 하부 영역(112-2)은 서로 전기적으로 연결된 복수의 제1 비휘발성 메모리 칩(112)을 포함할 수 있다. 제1 비휘발성 메모리 칩 상부 영역(112-1) 역시, 서로 전기적으로 연결된 복수의 제1 비휘발성 메모리 칩(112)을 포함할 수 있다.
상술한 바와 같이, 제1 비휘발성 메모리 칩 상부 영역(112-1)은 제2 와이어(107-2)를 통해 제2 버퍼칩(160-2)과 전기적으로 연결될 수 있고, 제1 비휘발성 메모리 칩 하부 영역(112-2)은 제3 와이어(107-3)를 통해 제2 버퍼칩(160-2)과 전기적으로 연결될 수 있다. 결론적으로 제1 비휘발성 메모리 칩 상부 영역(112-1)과 제1 비휘발성 메모리 칩 하부 영역(112-2) 각각은 컨트롤러(200)와 데이터를 송수신할 수 있다.
몇몇 실시예에 따른 제2 비휘발성 메모리 영역(111-2)은 제2 비휘발성 메모리 칩 하부 영역(114-2)과 제2 비휘발성 메모리 칩 하부 영역(114-2) 상에 배치된 제2 비휘발성 메모리 칩 상부 영역(114-1)을 포함할 수 있다. 제2 비휘발성 메모리 영역(111-2) 내의 제2 비휘발성 메모리 칩(114)의 개수 및 적층 형태는 본 도면에 제한되지 않는다. 제2 비휘발성 메모리 칩 하부 영역(114-2)은 서로 전기적으로 연결된 복수의 제2 비휘발성 메모리 칩(114)을 포함할 수 있다. 제2 비휘발성 메모리 칩 상부 영역(114-1) 역시, 서로 전기적으로 연결된 복수의 제2 비휘발성 메모리 칩(114)을 포함할 수 있다.
상술한 바와 같이, 제2 비휘발성 메모리 칩 상부 영역(114-1)은 제4 와이어(107-4)를 통해 제1 버퍼칩(160-1)과 전기적으로 연결될 수 있고, 제2 비휘발성 메모리 칩 하부 영역(114-2)은 제5 와이어(107-5)를 통해 제1 버퍼칩(160-1)과 전기적으로 연결될 수 있다. 결론적으로 제2 비휘발성 메모리 칩 상부 영역(114-1)과 제2 비휘발성 메모리 칩 하부 영역(114-2) 각각은 컨트롤러(200)와 데이터를 송수신할 수 있다.
솔리드 스테이트 드라이브 장치의 저장 용량을 늘리기 위해, 동일한 채널(예를 들어, 제1 채널(CH1))에 연결된 복수의 비휘발성 메모리 칩(예를 들어 복수의 제1 비휘발성 메모리 칩(112) 혹은 복수의 제2 비휘발성 메모리 칩(114))의 개수를 늘릴 수 있다. 하지만, 동일한 채널에 연결된 복수의 비휘발성 메모리 칩이 늘어날수록, 동일한 채널에 형성된 복수의 비휘발성 메모리 칩의 기생 커패시턴스가 증가할 수 있다. 따라서, 컨트롤러(200)로부터 복수의 비휘발성 메모리 칩으로 전송한 신호가 반사되어 되돌아오는 현상이 발생할 확률이 높아지게 된다.
하지만, 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치에서는 동일한 채널에 연결되는 복수의 비휘발성 메모리 칩의 영역을 나누어(예를 들어, 제1 비휘발성 메모리 영역(111-1), 및 제2 비휘발성 메모리 영역(111-2)) 동일한 채널에 대해 이격하여 연결되도록 형성할 수 있다. 이를 통해, 컨트롤러(200)로부터 전송된 신호가 반사되는 현상을 막을 수 있다.
또한, 적층되는 복수의 버퍼칩(예를 들어, 제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2))에 대해, 일부 버퍼칩(예를 들어, 제1 버퍼칩(160-1))은 플립칩 형태로 컨트롤러(200)와 신호를 주고받도록 하며, 나머지 버퍼칩(예를 들어, 제2 버퍼칩(160-2))은 와이어 본딩 형태로 컨트롤러(200)와 신호를 주고받도록 하여 신호의 무결성(signal integrity)을 저해할 수 있는 기생 커패시턴스 성분을 줄일 수 있다.
이하에서, 상술한 설명과 중복된 설명은 생략한다.
도 5는 몇몇 실시예에 따른 도 2의 솔리드 스테이트 드라이브 장치의 상면도이다. 도 6은 몇몇 실시예에 따른 도 5의 버퍼칩의 예시적인 상면도이다.
도 5을 참조하면, 제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2) 각각은 복수의 패드를 포함하는 제1 버퍼칩 패드(169-1), 제2 버퍼칩 패드(169-2), 및 제3 버퍼칩 패드(169-3)를 포함한다. 버퍼칩 패드의 개수 및 배치 형태는 본 도면에 제한되지 않는다.
제1 버퍼칩 패드(169-1)는 제1 와이어(107-1)를 통해 제1 접속 패드(105-1)와 전기적으로 연결될 수 있다.
제1 비휘발성 메모리 칩 상부 영역(112-1)의 복수의 제1 비휘발성 메모리 칩(112) 각각은 제1 비휘발성 메모리 칩 상부 패드(122-1)를 포함할 수 있다. 또한, 제1 비휘발성 메모리 칩 하부 영역(112-2)의 복수의 제1 비휘발성 메모리 칩(112) 각각은 제1 비휘발성 메모리 칩 하부 패드(122-2)를 포함할 수 있다.
마찬가지로, 제2 비휘발성 메모리 칩 상부 영역(114-1)의 복수의 제2 비휘발성 메모리 칩(114) 각각은 제2 비휘발성 메모리 칩 상부 패드(124-1)를 포함할 수 있다. 또한, 제2 비휘발성 메모리 칩 하부 영역(114-2)의 복수의 제2 비휘발성 메모리 칩(114) 각각은 제2 비휘발성 메모리 칩 하부 패드(124-2)를 포함할 수 있다. 몇몇 실시예들에 따른 패드들(122-1, 122-2, 124-1, 및 124-2) 각각은 전기적으로 연결될 수 있다. 상술한 패드들(122-1, 122-2, 124-1, 및 124-2)의 개수 및 형태는 본 도면에 제한되지 않는다.
제1 비휘발성 메모리 칩 상부 패드(122-1)는 제2 와이어(107-2)를 통해 제2 버퍼칩 패드(169-2)와 전기적으로 연결될 수 있다. 제1 비휘발성 메모리 칩 하부 패드(122-2)는 제3 와이어(107-3)를 통해 제3 버퍼칩 패드(169-3)와 전기적으로 연결될 수 있다. 제2 비휘발성 메모리 칩 상부 패드(124-1)는 제4 와이어(107-4)를 통해 제5 접속 패드(105-32)와 전기적으로 연결될 수 있다. 제2 비휘발성 메모리 칩 하부 패드(124-2)는 제5 와이어(107-5)를 통해 제4 접속 패드(105-22)와 전기적으로 연결될 수 있다.
제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3)는 버퍼칩 내의 중심에 배치될 수 있다. 도 6을 통해 자세히 살펴본다. 참고적으로, 제2 버퍼칩(160-2)을 예를 들어 설명하나, 제2 버퍼칩(160-2)에 대한 설명은 제1 버퍼칩(160-1)에도 적용될 수 있다.
도 5 및 도 6을 참조하면, 제2 버퍼칩(160-2)은 제1 지점(P1)으로부터 제5 방향(V)으로 연장되어 제4 지점(P4)까지 형성될 수 있다. 이때, 제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3) 각각은 제2 버퍼칩(160-2) 내의 제2 지점(P2)부터 제5 방향(V)으로 연장되어 제3 지점(P3)까지 배치될 수 있다. 제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3)을 구성하는 복수의 패드들 사이의 간격은 일정하다.
또한, 제1 지점(P1)부터 가장 가까운 제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3)의 위치를 제2 지점(P2)이라 하면, 제1 지점(P1)부터 제2 지점(P2)까지의 거리를 제1 거리라 할 수 있다. 그리고, 제4 지점(P4)부터 가장 가까운 제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3)의 위치를 제3 지점(P3)이라 하면, 제4 지점(P4)부터 제3 지점(P3)까지의 거리를 제2 거리라 할 수 있다.
몇몇 실시예에 따른 제2 버퍼칩(160-2) 내의 제1 거리(T1)와 제2 거리(T2)는 서로 같다. 즉, 제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3)가 제2 버퍼칩(160-2)이 연장되는 제5 방향(V)에 대해 대칭되도록 위치할 수 있다. 이를 통해, 제2 버퍼칩(160-2)을 뒤집어서 형성될 수 있는 제1 버퍼칩(160-1) 역시 대칭된 형태의 제1 버퍼칩 패드(169-1) 내지 제3 버퍼칩 패드(169-3) 배치를 가질 수 있기 때문에, 제1 버퍼칩(160-1) 및/또는 제2 버퍼칩(160-2)에서 발생할 수 있는 패드 스터브(stub)를 제거할 수 있다.
도 7은 몇몇 실시예에 따른 도 2의 비휘발성 메모리 영역을 도시하는 예시적인 도면이다. 도 8은 몇몇 실시예에 따른 도 2의 비휘발성 메모리 영역을 도시하는 다른 예시적인 도면이다.
도 7을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 영역(110)은 제1 비휘발성 메모리 영역(111-1)과, 제1 비휘발성 메모리 영역(111-1) 상에 배치된 제2 비휘발성 메모리 영역(111-2)을 포함한다.
즉, 몇몇 실시예에 도 2의 비휘발성 메모리 영역(110)과 달리, 제2 비휘발성 메모리 영역(111-2)이 제1 비휘발성 메모리 영역(111-1) 상에 배치될 수 있다. 몇몇 실시예에 따른 도 7의 비휘발성 메모리 영역(110)의 제1 비휘발성 메모리 영역(111-1)의 복수의 제1 비휘발성 메모리 칩(112)의 적층 방향(제3 방향(III))과 제2 비휘발성 메모리 영역(111-2)의 복수의 제2 비휘발성 메모리 칩(114)의 적층 방향(제1 방향(I))은 서로 교차할 수 있다. 복수의 제1 비휘발성 메모리 칩(112)의 적층 방향과 복수의 제2 비휘발성 메모리 칩(114)의 적층 방향이 같은 경우, 비휘발성 메모리 영역(110) 내의 복수의 비휘발성 메모리 칩이 무너질 수 있기 때문에, 서로 방향을 다르게 적층할 수 있다.
각각의 비휘발성 메모리 칩의 전기적 연결 방식은 도 2와 같기 때문에 설명을 생략한다.
도 8을 참조하면, 도 7과 달리 몇몇 실시예에 따른 도 8의 비휘발성 메모리 영역(110)의 제1 비휘발성 메모리 영역(111-1)과 제2 비휘발성 메모리 영역(111-2) 각각이 서로 다른 두 개의 방향을 가진 적층된 복수의 비휘발성 메모리 칩의 형태를 가질 수 있다.
제1 비휘발성 메모리 칩 하부 영역(112-2)의 복수의 제1 비휘발성 메모리 칩(112)은 제3 방향(III)으로 적층될 수 있다. 제1 비휘발성 메모리 칩 상부 영역(112-1)의 복수의 제1 비휘발성 메모리 칩(112)은 제1 방향(I)으로 적층될 수 있다. 제2 비휘발성 메모리 칩 하부 영역(114-2)의 복수의 제2 비휘발성 메모리 칩(114)은 제3 방향(III)으로 적층될 수 있다. 제2 비휘발성 메모리 칩 상부 영역(114-1)의 복수의 제2 비휘발성 메모리 칩(114)은 제1 방향(I)으로 적층될 수 있다.
즉, 도 8의 비휘발성 메모리 영역(110)의 복수의 비휘발성 메모리 칩들의 배치는 도 7의 배치보다 좀 더 안정적일 수 있다.
도 9는 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 도면이다.
참고적으로, 도 9는 도 2와는 달리 버퍼 영역(160)이 제1 비휘발성 메모리 영역(111-1)과 제2 비휘발성 메모리 영역(111-2)의 사이에 배치된 점을 제외하고는 도 2와 동작 및 연결방식이 동일하므로 설명을 생략한다.
도 10은 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 도면이다.
도 10을 참조하면, 버퍼 영역(160)의 제1 버퍼칩(160-1)과 제2 버퍼칩(160-2) 사이에 서포팅 막(168)이 배치될 수 있다. 서포팅 막(168)은 예를 들어, DAF(Die Attach Film)일 수 있으나 이에 제한되지 않는다.
도 2와는 달리, 몇몇 실시예에 따른 도 10의 제1 버퍼칩(160-1)은 와이어 본딩을 통해 제1 접속 패드(105-1)와 연결되어 제1 배선층(104-1)과 전기적으로 연결될 수 있다.
더 자세히 살펴보면, 제1 버퍼칩(160-1)은 제2 와이어(107-2)를 통해 제1 접속 패드(105-1)와 연결되고, 제3 와이어(107-3)를 통해 제1 비휘발성 메모리 영역(111-1)과 전기적으로 연결되어 컨트롤러(200)와 제1 비휘발성 메모리 영역(111-1) 사이의 데이터를 송수신할 수 있다.
몇몇 실시예에 따른 도 10의 비휘발성 메모리 영역(110)의 제2 비휘발성 메모리 영역(111-2)은 제1 비휘발성 메모리 영역(111-1) 상에 배치되며, 제1 비휘발성 메모리 영역(111-1)과 제2 비휘발성 메모리 영역(111-2) 사이에는 스페이서(Spacer)가 배치될 수 있다. 몇몇 실시예에 따른 스페이서(Spacer)는 실리콘 재질일 수 있다.
제1 비휘발성 메모리 영역(111-1)과 제1 비휘발성 메모리 영역(111-1) 상의 제2 비휘발성 메모리 영역(111-2)이 제3 방향(III)으로 연속하여 적층될 경우, 복수의 비휘발성 메모리 칩(예를 들어, 제1 비휘발성 메모리 칩(112) 및/또는 제2 비휘발성 메모리 칩(114))이 무너질 수 있다. 따라서, 제1 비휘발성 메모리 영역(111-1) 상에 스페이서(Spacer)를 배치하고, 제1 비휘발성 메모리 영역(111-1)의 제2 방향(II)의 최상층부에 있는 제1 비휘발성 메모리 칩(112)의 위치보다 -제4 방향(IV)으로 더 이동한 위치로부터 제2 비휘발성 메모리 영역(111-2)을 형성하여 비휘발성 메모리 영역(110) 내에서 복수의 비휘발성 메모리 칩의 안정성을 보장할 수 있다.
스페이서(Spacer)는 절연성 접착제(adhesive)를 통해 제1 비휘발성 메모리 칩(112) 및/또는 제2 비휘발성 메모리 칩(114)에 부착될 수 있다. 또한, 스페이서(Spacer)는 제2 비휘발성 메모리 영역(111-2)이 안정되게 형성되도록, 제1 비휘발성 메모리 칩(112) 및/또는 제2 비휘발성 메모리 칩(114)의 제4 방향(IV) 너비 및/또는 제5 방향(V) 너비보다 더 크게 형성될 수 있다.
제2 비휘발성 메모리 영역(111-2)은 제4 와이어(107-4)를 통해 제2 버퍼칩(160-2)과 연결될 수 있다. 제2 버퍼칩(160-2)은 제1 접속 패드(105-1)에 제1 와이어(107-1)를 통해 연결될 수 있다. 따라서, 제2 버퍼칩(160-2)을 통해 컨트롤러(200)와 제2 비휘발성 메모리 영역(111-2) 사이에 데이터를 송수신할 수 있다.
솔리드 스테이트 드라이브 장치의 저장 용량을 늘리기 위해, 동일한 채널(예를 들어, 제1 채널(CH1))에 연결된 복수의 비휘발성 메모리 칩(예를 들어 복수의 제1 비휘발성 메모리 칩(112) 혹은 복수의 제2 비휘발성 메모리 칩(114))의 개수를 늘릴 수 있다. 하지만, 동일한 채널에 연결된 복수의 비휘발성 메모리 칩이 늘어날수록, 동일한 채널에 형성된 복수의 비휘발성 메모리 칩의 기생 커패시턴스가 증가할 수 있다. 따라서, 컨트롤러(200)로부터 복수의 비휘발성 메모리 칩으로 전송한 신호가 반사되어 되돌아오는 현상이 발생할 확률이 높아지게 된다.
하지만, 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치에서는 동일한 채널에 연결되는 복수의 비휘발성 메모리 칩의 영역을 나누어(예를 들어, 제1 비휘발성 메모리 영역(111-1), 및 제2 비휘발성 메모리 영역(111-2)) 동일한 채널에 대해 이격하여 연결되도록 형성할 수 있다. 이를 통해, 컨트롤러(200)로부터 전송된 신호가 반사되는 현상을 막을 수 있다.
또한, 적층되는 복수의 버퍼칩(예를 들어, 제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2))에 대해, 일부 버퍼칩(예를 들어, 제1 버퍼칩(160-1))은 플립칩 형태로 컨트롤러(200)와 신호를 주고받도록 하며, 나머지 버퍼칩(예를 들어, 제2 버퍼칩(160-2))은 와이어 본딩 형태로 컨트롤러(200)와 신호를 주고받도록 하여 신호의 무결성(signal integrity)을 저해할 수 있는 기생 커패시턴스 성분을 줄일 수 있다.
도 11 내지 13은 몇몇 실시예에 따른 도 2의 솔리드 스테이트 드라이브 장치 제조 방법을 도시하는 중간 단계 도면이다.
도 11을 참조하면, 기판(102-1) 내에 제1 배선층배선층(104-1) 내지 제3 재배선층(104-3)을 형성하고, 기판(102-1)의 하부에 복수의 외부 접속 단자(170)를 형성하고, 기판(102-1)의 하부에 대향하는 상부에 제1 배선층(104-1)과 연결되는 제1 접속 패드(105-1), 제2 재배선층(104-2)과 연결되는 제2 접속 패드(105-21) 및 제5 접속 패드(105-32), 제3 재배선층(104-3)과 연결되는 제3 접속 패드(105-31) 및 제4 접속 패드(105-22)를 형성하고, 제1 접속 패드(105-1) 상에 제1 접속 단자(106-1)를 형성하고, 제2 접속 패드(105-21) 상에 제2 접속 단자(106-21)를 형성하고, 제3 접속 패드(105-31) 상에 제3 접속 단자(106-31)를 형성한다.
이어서, 도 12를 참조하면, 제1 접속 단자(106-1) 내지 제3 접속 단자(106-31) 상에 제1 버퍼칩(160-1) 및 제2 버퍼칩(160-2)을 차례로 적층하여 버퍼 영역(160)을 형성할 수 있다.
그리고, 도 13을 참조하면, 비휘발성 메모리 영역(110)을 기판 상에 형성할 수 있다. 몇몇 실시예에 따른 도 2의 솔리드 스테이트 드라이브 제조 방법에 대해서만 설명했으나, 나머지 다른 실시예들에 대해서도 유사하게 적용될 수 있다. 설명의 편의를 위해 다른 실시예들에 대해선 생략한다.
도 14는 몇몇 실시예에 따른 솔리드 스테이트 드라이브 시스템을 도시하는 예시적인 블록도이다.
도 14를 참조하면, 솔리드 스테이트 드라이브 시스템(1000b)은 호스트(1100) 및 솔리드 스테이트 드라이브 장치(1200)를 포함한다. 솔리드 스테이트 드라이브 장치(1200)는 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)을 포함할 수 있다. 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)은 솔리드 스테이트 드라이브 장치(1200)의 저장 매체로서 사용될 수 있다.
몇몇 실시예에 따른 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각은 복수의 비휘발성 메모리 칩을 포함할 수 있다. 복수의 비휘발성 메모리 칩은 플래시 메모리 장치를 포함할 수 있으나, 이에 제한되지 않는다.
컨트롤러(200)는 복수의 채널들(CH1 내지 CH2n)을 통해 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)과 연결될 수 있다. 몇몇 실시예에 따른 도 1의 솔리드 스테이트 드라이브 장치(1200)에 포함된 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각은 하나의 채널을 통해 컨트롤러(200)와 연결됨에 반해, 몇몇 실시예에 따른 도 14의 솔리드 스테이트 드라이브 장치(1200)는 두 개의 채널들을 통해 컨트롤러(200)와 연결된다는 점을 제외하고는 도 1의 솔리드 스테이트 드라이브 장치(1200)와 동일하다. 따라서 상술한 설명과 중복되는 설명들은 생략한다. 이하에서, 비휘발성 메모리 영역은 도면의 공간 활용을 위하여 내부의 구성은 생략한다.
도 15 내지 22는 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치를 도시하는 예시적인 블록도이다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치는 제1 채널(CH1)과 연결된 상단 제1 비휘발성 메모리 패키지 (100-1a) 와 제2 채널(CH2)과 연결된 하단 제1 비휘발성 메모리 패키지(100-1b) 를 포함한다.
즉, 상단 제1 비휘발성 메모리 패키지(100-1a) 는 제1 채널(CH1)을 통해 컨트롤러(200)와 데이터를 송수신하고, 하단 제1 비휘발성 메모리 패키지(100-1b) 는 제2 채널(CH2)을 통해 컨트롤러(200)와 데이터를 송수신한다.
버퍼 영역(160) 및/또는 하단 버퍼 영역(160)은 도 2의 버퍼 영역(160)의 구성과 동일할 수 있다. 비휘발성 메모리 영역(110) 및/또는 하단 비휘발성 메모리 영역(110)은 도 2의 비휘발성 메모리 영역(110), 도 7의 비휘발성 메모리 영역(110), 또는 도 8의 비휘발성 메모리 영역(110)과 동일할 수 있다.
도 17 및 도 18을 참조하면, 솔리드 스테이트 드라이브 장치는 제1 채널(CH1)과 연결된 상단 제1 비휘발성 메모리 패키지(100-1a) 와 제2 채널(CH2)과 연결된 하단 제1 비휘발성 메모리 패키지(100-1b) 를 포함한다.
즉, 상단 제1 비휘발성 메모리 패키지(100-1a) 는 제1 채널(CH1)을 통해 컨트롤러(200)와 데이터를 송수신하고, 하단 제1 비휘발성 메모리 패키지(100-1b) 는 제2 채널(CH2)을 통해 컨트롤러(200)와 데이터를 송수신한다.
버퍼 영역(160) 및/또는 하단 버퍼 영역(160)은 도 10의 버퍼 영역(160)의 구성과 동일할 수 있다. 비휘발성 메모리 영역(110) 및/또는 하단 비휘발성 메모리 영역(110)은 도 10의 비휘발성 메모리 영역(110)과 동일할 수 있다.
도 19 및 도 20을 참조하면, 솔리드 스테이트 드라이브 장치는 제1 채널(CH1)과 연결된 좌측 제1 비휘발성 메모리 패키지(100-1c) 와 제2 채널(CH2)과 연결된 우측 제1 비휘발성 메모리 패키지(100-1d) 를 포함한다.
즉, 좌측 제1 비휘발성 메모리 패키지(100-1c) 는 제1 채널(CH1)을 통해 컨트롤러(200)와 데이터를 송수신하고, 우측 제1 비휘발성 메모리 패키지(100-1d) 는 제2 채널(CH2)을 통해 컨트롤러(200)와 데이터를 송수신한다.
좌측 버퍼 영역(160) 및/또는 우측 버퍼 영역(160)은 도 10의 버퍼 영역(160)의 구성과 동일할 수 있다. 좌측 비휘발성 메모리 영역(110) 및/또는 우측 비휘발성 메모리 영역(110)은 도 10의 비휘발성 메모리 영역(110)과 동일할 수 있다.
도 21 및 도 22를 참조하면, 몇몇 실시예에 따른 솔리드 스테이트 드라이브 장치는 제1 채널(CH1)과 연결된 좌측 제1 비휘발성 메모리 패키지(100-1c) 와 제2 채널(CH2)과 연결된 우측 제1 비휘발성 메모리 패키지(100-1d) 를 포함한다.
즉, 좌측 제1 비휘발성 메모리 패키지(100-1c) 는 제1 채널(CH1)을 통해 컨트롤러(200)와 데이터를 송수신하고, 우측 제1 비휘발성 메모리 패키지(100-1d) 는 제2 채널(CH2)을 통해 컨트롤러(200)와 데이터를 송수신한다.
좌측 버퍼 영역(160) 및/또는 우측 버퍼 영역(160)은 도 2의 버퍼 영역(160)의 구성과 동일할 수 있다. 좌측 비휘발성 메모리 영역(110) 및/또는 우측 비휘발성 메모리 영역(110)은 도 2의 비휘발성 메모리 영역(110), 도 7의 비휘발성 메모리 영역(110), 또는 도 8의 비휘발성 메모리 영역(110)과 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 비휘발성 메모리 영역 160: 버퍼 영역 170: 외부 접속 단자 200: 컨트롤러

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 제1 버퍼칩;
    상기 제1 버퍼칩 상에 배치되는 제2 버퍼칩;
    상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 제1 비휘발성 메모리 칩;
    제1 채널을 통해, 상기 복수의 제1 비휘발성 메모리 칩에 컨트롤 신호를 전송하는 컨트롤러; 및
    상기 제1 채널과 상기 제1 버퍼칩을 전기적으로 연결하고, 상기 기판 내에 배치되는 제1 배선층을 포함하되,
    상기 제1 버퍼칩은 플립칩(flip chip) 형태로 상기 제1 배선층과 연결되고, 상기 제2 버퍼칩은 제1 와이어를 통해 상기 제1 배선층과 연결되는 솔리드 스테이트 드라이브(SSD; Solid State Drive) 장치.
  2. 제 1항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩은 제1 비휘발성 메모리 칩 하부 영역과 상기 제1 비휘발성 메모리 칩 하부 영역 상에 배치되는 제1 비휘발성 메모리 칩 상부 영역을 포함하되,
    상기 제1 비휘발성 메모리 칩 상부 영역은 제2 와이어를 통해 상기 제2 버퍼칩과 연결되고, 상기 제1 비휘발성 메모리 칩 하부 영역은 제3 와이어를 통해 상기 제2 버퍼칩과 연결되는 솔리드 스테이트 드라이브 장치.
  3. 제 1항에 있어서,
    상기 제1 버퍼칩과 플립칩 형태로 연결되고, 상기 기판 내에 배치되는 제2 재배선층; 및
    상기 제2 재배선층과 와이어 본딩을 통해 연결되는 복수의 제2 비휘발성 메모리 칩을 더 포함하는 솔리드 스테이트 드라이브 장치.
  4. 제 1항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩 상에 배치되는 복수의 제2 비휘발성 메모리 칩; 및
    상기 제1 버퍼칩과 플립칩 형태로 연결되고, 상기 기판 내에 배치되는 제2 재배선층을 더 포함하되,
    상기 복수의 제2 비휘발성 메모리 칩은 와이어 본딩을 통해 상기 제2 재배선층과 연결되는 솔리드 스테이트 드라이브 장치.
  5. 제 1항에 있어서,
    하단 기판;
    상기 하단 기판 상에 배치되는 하단 제1 버퍼칩;
    상기 하단 제1 버퍼칩 상에 배치되는 하단 제2 버퍼칩;
    상기 하단 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 하단 제1 비휘발성 메모리 칩;
    상기 컨트롤 신호를 상기 복수의 하단 제1 비휘발성 메모리 칩에 전송하는 제2 채널; 및
    상기 제2 채널과 상기 하단 제1 버퍼칩을 전기적으로 연결하는 하단 제1 배선층을 더 포함하되,
    상기 하단 제1 버퍼칩은 플립칩 형태로 상기 하단 제1 배선층과 연결되고, 상기 하단 제2 버퍼칩은 하단 제1 와이어를 통해 상기 하단 제1 배선층과 연결되는 솔리드 스테이트 드라이브 장치.
  6. 제 1항에 있어서,
    상기 제2 버퍼칩은 제1 지점부터 제2 지점까지 제1 방향으로 연장되며,
    상기 제2 버퍼칩 내에 상기 제1 방향으로 연속하여 배치된 복수의 버퍼칩 패드를 포함하며,
    상기 복수의 버퍼칩 패드 내 패드들 사이의 간격은 동일하며,
    상기 제1 지점부터 상기 복수의 버퍼칩 패드까지 가장 가까운 제3 지점까지 제1 거리로 정의되고,
    상기 제2 지점부터 상기 복수의 버퍼칩 패드까지 가장 가까운 제4 지점까지 제2 거리로 정의되며,
    상기 제1 거리와 상기 제2 거리는 동일한 솔리드 스테이트 드라이브 장치.
  7. 제1 버퍼칩;
    상기 제1 버퍼칩 상에 배치되는 서포팅 막;
    상기 서포팅 막 상에 배치되는 제2 버퍼칩;
    상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 제1 비휘발성 메모리 칩;
    상기 제1 버퍼칩 및 상기 제2 버퍼칩과 와이어 본딩을 통해 연결되는 제1 배선층; 및
    상기 제1 배선층과 전기적으로 연결된 제1 채널을 통해, 상기 복수의 제1 비휘발성 메모리 칩에 컨트롤 신호를 전송하는 컨트롤러를 포함하는 솔리드 스테이트 드라이브 장치.
  8. 제 7항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩 상에 배치되는 스페이서 막; 및
    상기 스페이서 막 상에 배치되는 복수의 제2 비휘발성 메모리 칩을 더 포함하는 솔리드 스테이트 드라이브 장치.
  9. 제 7항에 있어서,
    하단 제1 버퍼칩;
    상기 하단 제1 버퍼칩 상에 배치되는 하단 서포팅 막;
    상기 하단 서포팅 막 상에 배치되는 하단 제2 버퍼칩;
    상기 하단 제2 버퍼칩과 와이어 본딩을 통해 연결되는 복수의 하단 제1 비휘발성 메모리 칩;
    상기 하단 제1 버퍼칩 및 상기 하단 제2 버퍼칩과 와이어 본딩을 통해 연결되는 하단 제1 배선층; 및
    상기 하단 제1 배선층과 전기적으로 연결되고, 상기 컨트롤 신호를 상기 복수의 하단 제1 비휘발성 메모리 칩에 전송하는 제2 채널을 더 포함하는 솔리드 스테이트 드라이브 장치.
  10. 기판;
    상기 기판의 일면 상에 제1 버퍼칩;
    상기 제1 버퍼칩 상에 배치되는 제2 버퍼칩;
    상기 제1 버퍼칩과 플립칩 형태로 연결되고, 상기 제1 버퍼칩과 제1 접속 단자, 제2 접속 단자, 및 제3 접속 단자 각각을 통해 전기적으로 연결되고, 상기 기판 내에 형성된 제1 배선층, 제2 재배선층, 및 제3 재배선층;
    상기 제2 버퍼칩과 제1 와이어로 연결되는 제1 비휘발성 메모리 칩 하부 영역과, 상기 제2 버퍼칩과 제2 와이어로 연결되고 상기 제1 비휘발성 메모리 칩 하부 영역 상에 배치되는 제1 비휘발성 메모리 칩 상부 영역을 포함하는 복수의 제1 비휘발성 메모리 칩;
    상기 제1 배선층과 연결되고, 제1 채널을 통해 컨트롤 신호를 상기 제1 버퍼칩에 전송하는 컨트롤러;
    상기 제1 채널과 연결되고, 상기 기판의 일면과 대향하는 상기 기판의 이면 상에 배치된 복수의 외부 접속 단자; 및
    상기 제3 재배선층과 제3 와이어로 연결되는 제2 비휘발성 메모리 칩 하부 영역과, 상기 제2 재배선층과 제4 와이어로 연결되고 상기 제2 비휘발성 메모리 칩 하부 영역 상에 배치되는 제2 비휘발성 메모리 칩 상부 영역을 포함하는 복수의 제2 비휘발성 메모리 칩을 포함하되,
    상기 제2 버퍼칩은 제5 와이어를 통해 상기 제1 배선층과 전기적으로 연결되는 솔리드 스테이트 드라이브 장치.
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