CN105977378B - Rram器件 - Google Patents

Abstract

本发明涉及一种具有RRAM单元的集成电路器件以及相关的形成方法。在一些实施例中，集成电路器件具有被下部ILD层围绕的下部金属互连层和设置在下部金属互连层上方的底部电极。底部电极具有被底部介电层围绕的下部和比下部宽的上部。底部介电层设置在下部金属互连层和下部ILD层上方。集成电路器件还包括具有位于底部电极上的可变电阻的RRAM介电层和位于RRAM介电层上方的顶部电极。集成电路器件还包括位于底部介电层上方的顶部介电层，顶部介电层与底部电极的上部、RRAM介电层和顶部电极的侧壁均邻接。

Description

RRAM器件

技术领域

本发明总体涉及存储器，更具体地，涉及RRAM器件。

背景技术

现代的许多电子器件包括被配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器仅当对其供电时才存储数据，而非易失性存储器当其掉电时仍能保持数据。阻变式存储器(RRAM)由于其简单的结构以及包括CMOS逻辑兼容工艺技术，所以会成为下一代非易失性存储技术的颇具前景的候选对象。RRAM单元包括具有可变电阻的电子数据存储层，该电子数据存储层置于设置在互连金属化层内的两个电极之间。

发明内容

根据本发明的一个方面，提供了一种集成电路器件，包括：下部金属互连层，被下部层间介电(ILD)层围绕；底部电极，设置在下部金属互连层上方，并且包括被底部介电层围绕的下部和比下部宽的上部，其中，底部介电层设置在下部金属互连层和下部ILD层上方；RRAM介电层，具有可变电阻，设置在底部电极上；顶部电极，设置在RRAM介电层上方；以及顶部介电层，设置在底部介电层上方，顶部介电层与底部电极的上部、RRAM介电层和顶部电极的侧壁均邻接并且覆盖顶部电极的顶面。

优选地，底部电极的上部具有被顶部介电层覆盖的锥形侧壁，并且锥形侧壁相对于上部的下表面具有在大约65°至大约75°范围内的第一倾角。

优选地，底部电极的下部是锥形的，并且相对于第一倾角具有大约60°至大约70°的第二倾角。

优选地，RRAM介电层的侧壁与底部电极的上部的锥形侧壁对齐。

优选地，底部介电层邻接底部电极的下部，而顶部介电层邻接底部电极的上部、RRAM介电层和顶部电极。

优选地，顶部电极和底部电极之间的隔离距离与顶部电极的横向尺寸的比率在大约1:7至大约1:13的范围内。

优选地，底部电极包括至少两个导电材料层，导电材料包括钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。

优选地，RRAM介电层包括氧化铝铪(HfAlO)、氧化铪(HfO_x)、氧化铝(AlO_x)和氧化钽(TaO_x)中的一种或多种。

优选地，顶部介电层和底部介电层包括碳化硅(SiC)。

优选地，该集成电路器件还包括：覆盖层，设置在RRAM介电层与顶部电极之间，并且具有与顶部电极的侧壁垂直对齐的侧壁，其中，覆盖层的氧浓度比RRAM介电层的氧浓度低；以及硬掩模，设置在顶部电极与顶部介电层之间，并且具有与覆盖层和RRAM介电层的侧壁均垂直对齐的侧壁。

优选地，覆盖层包括钛(Ti)、铪(Hf)、铂(Pt)或钌(Ru)。

根据本发明的另一方面，提供了一种集成电路器件，包括：衬底，包括具有源极区和漏极区的晶体管；下部金属互连层，设置在衬底上方并且通过一系列接触件和通孔电连接至晶体管的漏极区；阻变式存储器(RRAM)单元，设置在下部金属互连层上方并且包括底部电极、布置在底部电极上方的RRAM介电层和布置在RRAM介电层上方的顶部电极；以及上部金属互连层，设置在RRAM单元上方并且通过通孔电连接至RRAM单元的顶部电极；其中，底部电极包括具有梯形形状的上部和横向尺寸小于上部的下部；其中，顶部电极具有长方体形状，顶部电极的横向尺寸小于底部电极的上部的最小横向尺寸。

优选地，该集成电路器件还包括：底部介电层，具有弧形侧壁，弧形侧壁邻接底部电极的下部的对应的弧形侧壁；以及顶部介电层，设置在底部介电层上方并且沿着底部电极的上部的和RRAM介电层的锥形侧壁连续延伸，其中，顶部介电层覆盖RRAM介电层中未被顶部电极覆盖的顶面，并且沿着顶部电极的侧壁延伸，以及覆盖顶部电极的顶面。

优选地，底部电极的上部的锥形侧壁的倾角和RRAM介电层的锥形侧壁的倾角均在大约65°至大约75°的范围内。

优选地，顶部电极和底部电极之间的隔离距离与顶部电极的横向尺寸的比率在大约1:7至大约1:13的范围内。

根据本发明的又一方面，提供了一种形成集成电路器件的方法，包括：在衬底上方形成底部电极层，在底部电极层上方形成RRAM介电层，以及在RRAM介电层上方形成顶部电极；图案化顶部电极层以形成顶部电极；蚀刻RRAM介电层并且沿着顶部电极的侧壁沉积侧壁聚合物掩模；以及按照侧壁聚合物掩模来图案化底部电极层，以形成底部电极。

优选地，该方法还包括：在图案化顶部电极层之前按照光刻胶掩模来图案化硬掩模；以及通过使用氧和一种或多种附加的蚀刻气体来执行原位干蚀刻以图案化硬掩模之后，去除光刻胶掩模。

优选地，使用溴化氢(HBr)和一种或多种附加的蚀刻气体，蚀刻RRAM介电层并且沿着顶部电极的侧壁来沉积侧壁聚合物掩模。

优选地，该方法还包括：执行一系列原位干蚀刻工艺之后去除侧壁聚合物的剩余部分；以及形成共形的顶部介电层，顶部介电层邻接底部电极、RRAM介电层和顶部电极的暴露的侧壁并且覆盖顶部电极层的顶面。

优选地，原位执行图案化顶部电极层、蚀刻RRAM介电层和图案化底部电极层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1示出了包括阻变式存储器(RRAM)单元的集成电路器件的一些实施例的截面图。

图2A至图2B示出了包括RRAM单元的集成电路器件的一些附加的实施例的截面图。

图3示出了形成包括RRAM单元的集成电路器件的方法的一些实施例的流程图。

图4至图14示出了一些实施例的截面图，这些实施例示出了形成包括RRAM单元的集成电路器件的方法的制造工艺。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件之上或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

阻变式存储器(RRAM)单元包括置于在两个电极之间的介电数据存储层(dielectric data storage layer)。根据施加于该电极的电压，该介电数据存储层将与在第一数据状态(例如，“0”或“RESET”)相关的高阻态和与第二数据状态(例如，“1”或“SET”)相关的低阻态之间进行可逆变化。一旦设置了阻态，RRAM单元将保持阻性状态直到施加另一个电压以引起RESET操作(导致高阻态)或SET操作(导致低阻态)。

RRAM单元通常通过在图案化顶部电极之后围绕顶部电极形成侧壁间隔件的工艺来形成。侧壁间隔件作为掩模以用于随后图案化介电数据存储层和下面的底部电极。侧壁间隔件可以通过以下步骤形成：沉积连续的介电衬层，然后进行蚀刻工艺以去除横向部分而保留沿着顶部电极的侧壁的侧壁间隔件。然后，通过垂直地去除未被顶部电极和侧壁间隔件覆盖的过量的导电材料来图案化底部电极。

由于不断等比例减小RRAM单元的尺寸，所以位-位之间的间距变得更窄，使得相邻的RRAM单元之间的间隔更小。相邻的RRAM单元之间的更小的间隔使侧壁间隔件的形成变得更困难(例如，侧壁间隔件会融入相邻的RRAM单元之间的窄槽中)。由于侧壁间隔件提供了足以在顶部和底部电极之间提供电隔离的隔离距离，所以形成侧壁间隔件的工艺问题可能增大RRAM单元中顶部和底部电极之间的漏电流，由此劣化RRAM单元的性能。

因此，本发明涉及改进的RRAM器件以及相关的形成方法。在一些实施例中，RRAM器件包括具有顶部电极和底部电极堆叠件的RRAM单元，其中通过具有可变电阻的RRAM介电层来分离顶部电极与底部电极。底部电极包括被底部介电层围绕的下部和比下部宽的上部。在一些实施例中，聚合物材料在该堆叠件的一系列原位蚀刻工艺期间沿着顶部电极的侧壁堆积，而不是沉积连续的介电衬层(line)来形成侧壁间隔件。因此，消除了与形成侧壁间隔件相关的工艺问题。聚合物材料在用于图案化底部电极的上部之后被去除，然后顶部介电层形成在底部介电层上方，以邻接底部电极的上部、RRAM介电层和顶部电极的侧壁。

图1示出了根据一些实施例的包括RRAM单元111的集成电路器件100的截面图。

集成电路器件100包括被下部层间介电(ILD)层104围绕的下部金属互连层102和与设置在衬底101上方的ILD层120邻接的上部金属互连层124。在一些实施例中，下部ILD层104和上部ILD层120可包括二氧化硅(SiO₂)、低k介电材料或极低k(ELK)介电材料。RRAM单元111设置在下部金属互连层102与邻接上部金属互连层124的上部金属通孔122之间并且包括底部电极106和顶部电极114，其中通过RRAM介电层110分离底部电极106与顶部电极114。RRAM介电层110包括具有可变电阻的材料，该可变电阻被配置为在高阻态和低阻态之间进行可逆相变。例如，RRAM介电层110可包括过渡金属氧化物(包括一个或多个的氧化铪(HfO_x)、氧化铝(AlO_x)、氧化钽(TaO_x))层或其他复合材料组合(诸如氧化铝铪(HfAlO))。

在一些实施例中，覆盖层112可沉积在RRAM介电层110与顶部电极114之间。覆盖层112相比于RRAM介电层110具有更低浓度的氧，并且被配置为从RRAM介电层110提取氧以益于RRAM介电层110中的电阻变化。在多个实施例中，覆盖层112可包括Ti、铪(Hf)、铂(Pt)、钌(Ru)或其他的复合金属膜。硬掩模116可设置在顶部电极114上。硬掩模116的侧壁与顶部电极114的侧壁对齐。在一些实施例中，覆盖层112的侧壁也可与顶部电极114的侧壁和硬掩模116的侧壁对齐。在一些实施例中，硬掩模116可包括氮氧化硅(SiON)、二氧化硅(SiO₂)、碳化硅(SiC)、氮化硅(SiN_x)或其他复合介电膜。

底部电极106可包括下部106a和上部106b。在一些实施例中，下部106a邻接下部金属互连层102并且被底部介电层108围绕。下部106a和上部106b包括具有不同倾角的锥形侧壁132s和134s。下部106a可向外倾斜，而上部106b可向里倾斜。在一些实施例中，下部106a的横向尺寸小于上部106b的横向尺寸。上部106b具有梯形形状，其最小横向尺寸大于具有长方体形状的顶部电极114的横向尺寸。

顶部介电层118设置在底部介电层108上方。顶部介电层118沿着底部电极的上部106b和RRAM器件110的侧壁连续延伸，并且覆盖RRAM介电层110中未被顶部电极114覆盖的顶面。顶部介电层118还沿着顶部电极114的侧壁延伸，并且覆盖顶部电极114的顶面。在一些实施例中，顶部介电层118可以是共形层，该共形层邻接底部介电层108以及与底部电极106、RRAM介电层110、覆盖层112、顶部电极114和硬掩模116的各侧壁均邻接。顶部介电层118将顶部电极114和RRAM介电层110与上部ILD层120分离，该上部ILD层120围绕上部金属互连层124和上部金属通孔122。上部金属通孔122设置为穿过顶部介电层118的孔，并且连接至顶部电极114。在一些实施例中，底部介电层108和顶部介电层118可分别包括相同的介电材料或不同的介电材料，诸如碳化硅(SiC)、氮化硅(SiN_x)或一个或多个复合介电膜层。

通过将顶部介电层118形成为在顶部电极114与底部电极106的侧壁之间延伸的共形层，实现了顶部电极114与底部电极106之间的隔离，而未使用侧壁间隔件。通过提供未使用侧壁间隔件的电隔离，，可减少RRAM单元111的封装，由此使其在新兴的技术节点中不断地按比例缩小。

图2A示出了根据一些附加的实施例的包括RRAM单元201的集成电路器件200a的截面图。

集成电路器件200a包括布置在下部金属互连层102上方的底部电极106，该下部金属互连层102被底部ILD层104围绕。底部电极106包括上部106b和下部106a。底部电极106可包括钛(Ti)、钽(Ta)、氮化钛(TiN)氮化钽(TaN)或一个或多个的其他金属复合膜层。在一些实施例中，底部电极106可包括至少两层导电材料。在一些实施例中，扩散阻挡层(未示出)设置在底部电极106与下面的下部金属互连层102之间，以防止由于下部金属互连层102与底部电极106之间的扩散而对底部电极106产生的污染和损害。在一些实施例中，扩散阻挡层可包括例如Ta或TaN或所选金属的导电氧化物、氮化物或氮氧化物。

底部电极106的上部106b的侧壁134s可倾斜第一倾角θ。在一些实施例中，第一倾角θ相对于底部电极106的上部106b的下表面在大约65°至大约75°的范围内。底部电极106下部106a的侧壁132s可以是弧形的(凹弧或者凸弧)，并且具有第二倾角α，该角度α介于从下部106a的顶缘至底缘且示为虚线的平面与底部电极106的下部106a的横向下表面之间。倾角α可小于90°，更具体地，相对于横向平面大约为45°，或者相对于第一倾角θ大约为60°至70°。

底部电极106具有未被更窄的顶部电极114垂直覆盖的外部。底部电极106的外部延伸经过更窄的顶部电极以提供漏电流路径距离a(即，泄漏电流将会通过的距离，也被认为是隔离距离)，该距离在底部电极106的边缘与顶部电极114的边缘之间延伸。在一些实施例中，漏电流路径距离a与顶部电极的横向尺寸b的比率在大约1:7至大约1:13的范围内。

在一些实施例中，底部电极106的下部106a可具有与上部106b的宽度d₂相比相对较小的宽度d₁。下部106a可作为通孔以电连接至下面的下部金属互连层102。底部电极106的倒三角形形状和在RRAM单元201工作期间在其中构建的细丝状导电路径提高了RRAM单元201的数据保存和持久性能。在一些实施例中，相对较小的宽度d₁可以是制造工艺所允许的最小尺寸。在一些实施例中，d₁可小于相关制造工艺的光刻尺寸的限制。

图2B示出了包括RRAM单元201的集成电路器件200b的截面图。

如图2B所示，RRAM单元201可以设置在衬底101上方，衬底101包括半导体衬底206，半导体衬底206具有布置在各隔离区203之间的晶体管。晶体管包括源极区221、漏极区239、栅电极233和栅极介电层237。用于操作RRAM单元201的源极线(source line，SL)形成在第二金属互连层213中，并且通过接触插塞219、第一金属互连线217和第一金属通孔215连接至源极区221，其中接触插塞219、第一金属互连线217和第一金属通孔215设置在一个或多个的ILD层208中。对RRAM单元201进行寻址的字线(WL)形成在第一金属互连层235中并且接触栅电极233。RRAM单元201的底部电极106通过接触插塞205、第一、第二、第三、第四金属互连层202A至202D和金属通孔222A至222C连接至漏极区239，金属通孔222A至222C形成在金属互连层202A至202D之间。上部金属通孔122将RRAM单元201的顶部电极114连接至位线224，位线224形成在设置于ILD层226中的第五金属互连层中。

在大部分实施例中，如图2B所示，集成电路器件200b使用1T1R(一个晶体管、一个电阻器)RRAM器件结构。然而，应该理解，在其他的实施例中，RRAM单元201可应用其他的RRAM器件结构(例如，2T2R)。而且，源极线213、字线235和位线224可位于与本实例所示的不同的层中。

图3示出了形成包括RRAM单元的集成电路器件的方法300的一些实施例的流程图。

尽管所公开的方法300被示出并且描述为如下的一系列步骤或操作，但是应该理解，所示出的这些步骤或操作的顺序不解释为限制的意思。例如，一些步骤以不同的顺序出现和/或与其他脱离本文所示和/或所描述的步骤或操作同时出现。而且，并不是所有示出的步骤都必需实施本文所描述的一个或多个方面或实施例。而且，本文所述的一个或多个步骤可实施为一个或多个分离的步骤和/或阶段。

在步骤302中，下部金属互连层形成在下部ILD层中。

在步骤304中，底部介电层形成在下部金属互连层和下部ILD层上方。

在步骤306中，形成通孔开口，以穿过底部介电层到达覆盖下部金属互连层的位置处。

在步骤308中，底部电极层形成在通孔开口中。底部电极层可通过以下步骤形成：沉积一个或多个的导电层，然后执行诸如化学机械抛光的平坦化工艺。

在步骤310中，在底部电极上方相继形成RRAM介电层、覆盖层和顶部电极层。

在步骤312中，执行一系列原位干蚀刻工艺，以形成包括顶部电极、RRAM介电层和底部电极的堆叠件。在一些实施例中，该系列的原位干蚀刻工艺可根据如下所述的步骤312a至312d来执行。

在步骤312a中，图案化覆盖顶部电极层的硬掩模。

在步骤312b中，利用硬掩模来图案化顶部电极层，以形成顶部电极。

在步骤312c中，形成限定底部电极的侧壁聚合物掩模，该侧壁聚合物掩模邻接顶部电极的侧壁。

在步骤312d中，利用侧壁聚合物掩模来图案化底部电极，以在相反的两个方向上分别横向延伸超过顶部电极。

在步骤314中，去除侧壁聚合物掩模。

在步骤316中，形成顶部介电层，邻接顶部电极、RRAM介电层和底部电极的侧壁。

在步骤318中，上部金属通孔和上部互连金属层形成在上部ILD层中的顶部介电层上方。上部金属通孔设置为穿过顶部介电层并且连接至顶部电极。

图4至图14示出了截面图的一些实施例，这些截面图示出了形成包括RRAM单元的集成电路器件的方法。尽管所述的图4至图14与方法300相关，但是应该理解，图4至图14中所公开的结构并不限于这种方法，而是可以作为不依赖于该方法的独立结构。

图4示出了对应于步骤302和304的截面图400的一些实施例。

如截面图400所示，下部金属互连层102形成在覆盖衬底101的下部ILD层104中。在一些实施例中，下部金属互连层102可设置在BEOL堆叠件中(如图2B所示，示出了下部金属互连层102形成在第四互连金属层M4中)。底部介电层108形成在下部金属互连层102和下部ILD层104上方。在一些实施例中，底部介电层108可包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。在一些实施例中，底部介电层108可通过汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)来形成。在一些实施例中，下部金属互连层102可通过选择性地蚀刻下部ILD层104(例如，氧化物、低k电介质或超低k电介质)以在下部ILD层104中形成开口来形成。然后沉积金属(例如，铜、铝等)以填充开口，并且执行平坦化工艺以去除过量的金属来形成下部金属互连层102。

图5示出了对应于步骤306的截面图500的一些实施例。

如截面图500所示，穿过底部介电层108且在下部金属互连层102上方的位置处形成为通孔开口504。在一些实施例中，首先在底部介电层108上方形成光刻胶掩模502，该掩模具有对应于即将形成的通孔开口504的开口。然后，将工件暴露于蚀刻剂506以去除底部介电层108的暴露部分。在一些实施例中，通孔开口504可通过诸如等离子体蚀刻的干蚀刻工艺来形成。通过调整等离子体蚀刻中所使用的反应气体的能量和流量，可以控制通孔开口504的轮廓。在一些实施例中，形成锥形侧壁132s以益于随后用导电材料来可靠的填充通孔开口504。作为实例，在本文中形成相对于横向平面约为45°的倾角。通孔开口504可具有靠近下部金属互连层102的横向尺寸d₁，通孔开口504具有远离下部金属互连层102的横向尺寸d2,其中,横向尺寸d₁小于横向尺寸d₂。

图6示出了对应于步骤308的截面图600的一些实施例。

如截面图600所示，去除光刻胶掩模502，并且底部电极层602形成在通孔开口504中并且延伸在底部介电层108上方。在沉积底部电极层602之前，扩散阻挡层(未示出)可在下部金属互连层102上并且沿着通孔开口的侧壁132s沉积，以防止下部金属互连层102与底部电极层602之间的扩散。底部电极层602可通过以下步骤形成：沉积一个或多个导电层，然后执行诸如化学机械抛光的平坦化工艺。在多个实施例中，底部电极层602可包括金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))或金属(例如，钛(Ti)或钽(Ta))。

图7示出了对应于步骤310的截面图700的一些实施例。

如截面图700所示，在底部电极层602上方相继形成RRAM介电层710、选择覆盖层712、顶部电极层714和硬掩模层716，以形成未图案化的RRAM堆叠件711。

在一些实施例中，硬掩模716可包括含氧介电层，诸如氧化硅(SiO₂)或氮氧化硅(SiON)。在其他的实施例中，硬掩模层716可包括基本不含氧的硬掩模层，诸如基本不含氧的氮化硅(SiN)、碳化硅(SiC)或复合介电膜。在一些实施例中，RRAM介电层710可包括具有可变电阻的高k介电材料。例如，在一些实施例中，RRAM介电层710可包括：金属氧化复合物，诸如氧化铪(HfO_x)、氧化锆(ZrO_x)、氧化铝(AlO_x)、氧化镍(NiO_x)、氧化钽(TaO_x)或氧化钛(TiO_x)，作为其相对的高阻态；金属，诸如钛(Ti)、铪(Hf)、铂(Pt)、钌(Ru)和/或铝(Al)，作为其相对的低阻态。在一些实施例中，覆盖层712也根据其阻态可包括金属或金属的氧化复合物，例如钛(Ti)、铪(Hf)、锆(Zr)、锗(Ge)或铯(Ce)。在一些实施例中，顶部电极层714可包括金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))或金属(例如，钛(Ti)或钽(Ta))。

图8至图11示出了对应于步骤312的截面图800、900、1000和1100的一些实施例(例如，截面图800、900、1000和1100分别对应于步骤312a、312b、312c和312d)。图8至图11相继示出了形成包括顶部电极、RRAM介电层和底部电极的堆叠件的一系列干蚀刻工艺。在一些实施例中，可原位执行干蚀刻工艺，换言之，在保持为真空条件下的同一反应室中进行干蚀刻工艺以避免污染或氧化。在这样的实施例中，对该系列的干蚀刻工艺应用不同的反应条件。通过原位执行干蚀刻工艺，在单个工艺步骤中形成底部电极和顶部电极(即，执行工艺但不会从反应室移除工件)，相比于顶部和底部电极被分别图案化并且被侧壁间隔件沉积所中断的制造步骤，上述制造工艺可降低工艺成本。

如对应于步骤312a的截面图800所示，图案化图7的硬掩模层716而形成硬掩模116，硬掩模116覆盖顶部电极714。可选择性地将硬掩模层716中未被对应的光刻胶掩模804所覆盖的区域暴露于蚀刻剂802a。在一些实施例中，蚀刻剂802a包括蚀刻化学物质，该蚀刻化学物质包括CF₄、CH₂F₂气体和/或其他化学物质。在形成硬掩模116之后去除光刻胶掩模804，以防止对随后的工艺产生污染。在一些实施例中，可通过将氧加入蚀刻剂802a来去除光刻胶掩模804。

如对应于步骤312b的截面图900所示，适当地利用硬掩模116，图案化图8的顶部电极层714而形成顶部电极114。在一些实施例中，施加蚀刻剂802b以蚀刻顶部电极层714和选择覆盖层712中未被硬掩模116覆盖的暴露部分(参考图8)。因此，所形成的硬掩模116、顶部电极114和覆盖层112的侧壁垂直对齐。由于RRAM介电层710相对于顶部电极层714和选择覆盖层712具有较低的蚀刻速率，RRAM介电层710作为相对于蚀刻剂802b的蚀刻停止层。在一些实施例中，蚀刻剂802b可包括具有蚀刻化学物质的干蚀刻剂，该蚀刻化学物质包括CH₂F₂、Cl₂、BCl₃气体和/或其他化学物质。

如对应于步骤312c的截面图1000所示，沿着硬掩模116、顶部电极114和覆盖层112的侧壁形成侧壁聚合物掩模1002。在一些实施例中，施加蚀刻剂802c以益于侧壁聚合物掩模1002的沉积。在一些实施例中，蚀刻剂802c可包括具有蚀刻化学物质的干蚀刻剂，该蚀刻化学物质包括溴化氢(HBr)气体和N₂和/或其他化学物质。在一些实施例中，侧壁聚合物掩模1002包括RRAM介电层710和蚀刻剂802c两者化学物质的复合物。例如，如果使用HfO作为RRAM介电材料，并且将HBr应用为蚀刻剂802c的其中一种反应气体，那么侧壁聚合物掩模可包括HfO和HBr的复合物。诸如CH₂F₂、Cl₂、BCl₃的一些附加的反应气体也可应用为蚀刻剂802c的成分并且被配置为蚀刻RRAM介电层710。可调整反应气体的比率来控制蚀刻速率、侧壁聚合物掩模1002的沉积速率、最终厚度和/或宽度。

如对应于步骤312d的截面图1100所示，按照侧壁聚合物掩模1002来图案化图10的底部电极层602而形成底部电极106。在一些实施例中，施加蚀刻剂802d以蚀刻RRAM介电层710的剩余部分和底部电极层602中未被侧壁聚合物掩模1002覆盖的暴露部分(参考图10)。在一些实施例中，蚀刻剂802d可包括具有蚀刻化学物质的干蚀刻剂，该蚀刻化学物质包括CH₂F₂、Cl₂、BCl₃的气流和/或其他化学物质。底部电极形成宽度为d₂的上部106b，宽度d₂大于下部106a的宽度d₁。底部电极106在相反的两个方向上分别横向延伸超过顶部电极114的距离为“a”，同时侧壁聚合物掩模1002覆盖在该延伸部分上方。顶部电极114具有宽度“b”。在一些实施例中，“a”与“b”的比率在1:7至1:13的范围内。作为非限制性的实例，在40nm工艺节点中，当单元尺寸“b”是150nm时，隔离距离“a”可以是大约15nm至20nm。由于底部介电层108具有相对于底部电极层602较低的蚀刻速率，底部介电层108作为对于蚀刻剂802d的蚀刻停止层。

图12示出了对应于步骤314的截面图1200的一些实施例。

如截面图1200所示，去除侧壁聚合物掩模1002。在一些实施例中，通过湿剥离工艺去除侧壁聚合物掩模1002。

图13示出了对应于步骤316的截面图1300的一些实施例。

如截面图1300所示，形成共形顶部介电层118，以覆盖底部介电层108的上表面140s，并且沿着底部电极的上部106b、RRAM介电层110和顶部电极114的暴露的侧壁134s、135s、136s延伸，并且覆盖硬掩模116的上表面138s。

图14示出了对应于步骤318的截面图1400的一些实施例。

如截面图1400所示，在上部ILD层120中的顶部介电层118上方形成上部金属通孔122和上部金属互连层124。上部金属通孔122设置为穿过顶部介电层118并且连接至顶部电极114。

因此，本发明涉及具有RRAM单元的集成电路器件以及相关的形成方法。集成电路的RRAM单元包括通过RRAM介电层分离的底部电极和顶部电极。底部电极包括下部和更宽的上部。底部电极的上部在工艺室中通过侧壁聚合物掩模来图案化，该侧壁聚合物掩模可在同一工艺室中事先形成。顶部电极也可在形成侧壁聚合物掩模之前在同一工艺室中被图案化。

在一些实施例中，本发明涉及集成电路器件。该集成电路器件包括被下部层间介电(ILD)层围绕的下部金属互连层。集成电路器件还包括设置在下部金属互连层上方的底部电极。底部电极包括被底部介电层围绕的下部和比下部宽的上部。底部介电层设置在下部金属互连层和下部ILD层上方。集成电路器件还包括具有可变电阻的RRAM介电层，该RRAM介电层设置在底部电极上，和顶部电极，其设置在RRAM介电层上方。集成电路器件还包括设置在底部介电层上方的顶部介电层，底部介电层邻接底部电极的上部、RRAM介电层和顶部电极的侧壁并且覆盖顶部电极的顶面。

在其他一些的实施例中，本发明涉及集成电路器件，包括：衬底，包括具有源极区和漏极区的晶体管；下部金属互连层，设置在衬底上方；阻变式存储器(RRAM)单元，设置在下部金属互连层上方；以及上部金属互连层，设置在RRAM单元上方。下部金属互连层通过一系列接触件和通孔电连接至晶体管的漏极区，而上部金属互连层通过通孔电连接至RRAM单元的顶部电极。RRAM单元包括底部电极、布置在底部电极上方的RRAM介电层和布置在RRAM介电层上方的顶部电极。底部电极包括梯形的上部和横向尺寸小于上部的下部。顶部电极具有长方体形状，其横向尺寸小于底部电极的上部的最小横向尺寸。

在又一个实施例中，本发明涉及一种集成电路器件的方法。该方法包括在衬底上方形成底部电极层，以及在底部电极层上方形成RRAM介电层和顶部电极层。该方法还包括图案化顶部电极层以形成顶部电极。该方法还包括蚀刻RRAM介电层并且沿着顶部电极的侧壁沉积侧壁聚合物掩模。该方法还包括根据侧壁聚合物掩模来图案化底部电极层以形成底部电极。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：

下部金属互连层，被下部层间介电(ILD)层围绕；

底部电极，设置在所述下部金属互连层上方，并且包括被底部介电层围绕的下部和比所述下部宽的上部，所述下部的侧壁是弧形的，并且所述上部具有锥形侧壁，其中，所述底部介电层设置在所述下部金属互连层和所述下部层间介电层上方；

RRAM介电层，具有可变电阻，设置在所述底部电极上；

顶部电极，设置在所述RRAM介电层上方；以及

顶部介电层，设置在所述底部介电层上方，所述顶部介电层与所述底部电极的上部的锥形侧壁、所述RRAM介电层和所述顶部电极的侧壁均邻接并且覆盖所述顶部电极的顶面。

2.根据权利要求1所述的集成电路器件，其中，所述锥形侧壁相对于所述上部的下表面具有在65°至75°范围内的第一倾角。

3.根据权利要求2所述的集成电路器件，其中，所述底部电极的下部相对于所述第一倾角具有60°至70°的第二倾角。

4.根据权利要求2所述的集成电路器件，其中，所述RRAM介电层的侧壁与所述底部电极的上部的锥形侧壁对齐。

5.根据权利要求1所述的集成电路器件，其中，所述底部介电层邻接所述底部电极的下部，而所述顶部介电层所述RRAM介电层和所述顶部电极。

6.根据权利要求1所述的集成电路器件，其中，所述顶部电极和所述底部电极之间的隔离距离与所述顶部电极的横向尺寸的比率在1:7至1:13的范围内。

7.根据权利要求1所述的集成电路器件，其中，所述底部电极包括至少两个导电材料层，所述导电材料包括钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。

8.根据权利要求1所述的集成电路器件，其中，所述RRAM介电层包括氧化铝铪(HfAlO)、氧化铪(HfO_x)、氧化铝(AlO_x)和氧化钽(TaO_x)中的一种或多种。

9.根据权利要求1所述的集成电路器件，其中，所述顶部介电层和所述底部介电层包括碳化硅(SiC)。

10.根据权利要求1所述的集成电路器件，还包括：

覆盖层，设置在所述RRAM介电层与所述顶部电极之间，并且具有与所述顶部电极的侧壁垂直对齐的侧壁，其中，所述覆盖层的氧浓度比所述RRAM介电层的氧浓度低；以及

硬掩模，设置在所述顶部电极与所述顶部介电层之间，并且具有与所述覆盖层和所述RRAM介电层的侧壁均垂直对齐的侧壁。

11.根据权利要求10所述的集成电路器件，其中，所述覆盖层包括钛(Ti)、铪(Hf)、铂(Pt)或钌(Ru)。

12.一种集成电路器件，包括：

衬底，包括具有源极区和漏极区的晶体管；

下部金属互连层，设置在所述衬底上方并且通过一系列接触件和通孔电连接至所述晶体管的漏极区；

阻变式存储器RRAM单元，设置在所述下部金属互连层上方并且包括底部电极、布置在所述底部电极上方的RRAM介电层和布置在所述RRAM介电层上方的顶部电极；以及

上部金属互连层，设置在所述RRAM单元上方并且通过通孔电连接至所述RRAM单元的顶部电极；

其中，所述底部电极包括具有梯形形状的上部和横向尺寸小于所述上部的下部，所述下部具有弧形侧壁；

其中，所述顶部电极具有长方体形状，所述顶部电极的横向尺寸小于所述底部电极的上部的最小横向尺寸，

顶部介电层，与所述底部电极的上部的侧壁、所述RRAM介电层和所述顶部电极的侧壁均邻接。

13.根据权利要求12所述的集成电路器件，还包括：

底部介电层，具有弧形侧壁，所述弧形侧壁邻接所述底部电极的下部的对应的弧形侧壁；以及

所述顶部介电层，设置在所述底部介电层上方并且沿着所述底部电极的上部的和所述RRAM介电层的锥形侧壁连续延伸，其中，所述顶部介电层覆盖所述RRAM介电层中未被所述顶部电极覆盖的顶面，并且沿着所述顶部电极的侧壁延伸，以及覆盖所述顶部电极的顶面。

14.根据权利要求13所述的集成电路器件，其中，所述底部电极的上部的锥形侧壁的倾角和所述RRAM介电层的锥形侧壁的倾角均在65°至75°的范围内。

15.根据权利要求12所述的集成电路器件，其中，所述顶部电极和所述底部电极之间的隔离距离与所述顶部电极的横向尺寸的比率在1:7至1:13的范围内。

16.一种形成集成电路器件的方法，包括：

在衬底上方形成底部电极层，在所述底部电极层上方形成RRAM介电层，以及在所述RRAM介电层上方形成顶部电极；

图案化所述顶部电极层以形成顶部电极；

蚀刻所述RRAM介电层并且沿着所述顶部电极的侧壁沉积侧壁聚合物掩模；以及

按照所述侧壁聚合物掩模来图案化所述底部电极层，以形成底部电极。

17.根据权利要求16所述的方法，还包括：

在图案化所述顶部电极层之前按照光刻胶掩模来图案化硬掩模；以及

通过使用氧和一种或多种附加的蚀刻气体来执行原位干蚀刻以图案化所述硬掩模之后，去除所述光刻胶掩模。

18.根据权利要求16所述的方法，其中，使用溴化氢(HBr)和一种或多种附加的蚀刻气体，蚀刻所述RRAM介电层并且沿着所述顶部电极的侧壁来沉积侧壁聚合物掩模。

19.根据权利要求16所述的方法，还包括：

执行一系列原位干蚀刻工艺之后去除所述侧壁聚合物的剩余部分；以及

形成共形的顶部介电层，所述顶部介电层邻接所述底部电极、所述RRAM介电层和所述顶部电极的暴露的侧壁并且覆盖所述顶部电极层的顶面。

20.根据权利要求16所述的方法，其中，原位执行图案化所述顶部电极层、蚀刻所述RRAM介电层和图案化所述底部电极层。