CN104900804B - 具有导电蚀刻停止层的rram单元结构 - Google Patents

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Abstract

本发明涉及一种电阻式随机存取存储器(RRAM)器件结构，RRAM器件结构包括位于下方的金属互连件和RRAM单元的底部电极之间的导电蚀刻停止层的薄单层。导电蚀刻停止层提供了结构上的简易性，并且该层的蚀刻选择性提供对下方各层的保护。可使用干法蚀刻或湿法蚀刻来蚀刻导电蚀刻停止层以落在下方的金属互连件上。在下方的金属互连件是铜的情况下，对导电蚀刻停止层进行蚀刻以露出铜没有产生如传统方法中的那么多的非易失性的铜蚀刻副产物。与传统方法相比，所公开的技术的一些实施例减少了掩模步骤的次数并且同时在形成底部电极期间减少了化学机械抛光。本发明还提供了一种形成电阻式随机存取存储器(RRAM)器件的方法。

Description

具有导电蚀刻停止层的RRAM单元结构
技术领域
本发明总体涉及存储器，更具体地，涉及电阻式随机存取存储器。
背景技术
非易失性存储器用于各种商业和军事电子器件和装置中。由于电阻式随机存取存储器(RRAM)的简单结构和所涉及的CMOS逻辑兼容工艺技术，电阻式随机存取存储器(RRAM)是下一代非易失性存储器技术的一个有前途的候选。每个RRAM都包括夹置在顶部电极和底部电极之间的金属氧化物材料。该金属氧化物材料具有可变电阻，其电阻水平对应于存储在RRAM单元中的数据状态。
发明内容
根据本发明的一个方面，提供了一种电阻式随机存取存储器(RRAM)器件，包括：可变电阻介电层，具有顶面和底面；顶部电极，设置在可变电阻介电层上方并且邻接顶面；底部电极，设置在可变电阻介电层下方并且邻接底面；以及导电蚀刻停止层(CESL)，将底部电极连接至布置在底部电极下面的第一金属互连结构。
优选地，底部电极包括：过渡金属氮化物层，位于CESL上方；以及导电电极层，位于过渡金属氮化物层上方。
优选地，对于预定的蚀刻工艺，CESL的蚀刻选择性不同于过渡金属氮化物层的蚀刻选择性。
优选地，CESL是过渡金属氮化物层，过渡金属氮化物层的蚀刻选择性不同于底部电极的蚀刻选择性，并且，底部电极仅包括导电电极层。
优选地，导电蚀刻停止层邻接底部电极的底面。
优选地，CESL的外侧壁与第一金属互连结构的外侧壁基本对齐。
优选地，CESL的外侧壁相隔第一距离，而第一金属互连结构的外侧壁相隔第二距离，其中，第一距离小于1.2倍的第二距离并且大于0.8倍的第二距离。
优选地，CESL的厚度介于10埃至500埃的范围内
优选地，CESL包括钛(Ti)；氮化钛(TiN)；钛钨金属(TiW)；钨(W)；氮化钨(WN)；钛、钴或钽的组合(Ti/Co/Ta)；或氮化钽(TaN)。
根据本发明的另一方面，提供了一种电阻式随机存取存储器(RRAM)器件，包括：半导体主体，具有由沟道区水平地分隔开的源极区和漏极区；栅极结构，连接至沟道区；第一接触件和第二接触件，分别设置在源极区和漏极区之上；第一金属互连结构，设置在漏极区之上，第一金属互连结构位于第二接触件下方并且电连接至第二接触件；电阻式随机存取存储器(RRAM)堆叠件，形成在第一金属互连结构之上；以及导电蚀刻停止层(CESL)，将第一金属互连结构的顶面连接至RRAM堆叠件。
优选地，RRAM堆叠件包括：可变电阻介电层，具有顶面和底面；顶部电极，设置在可变电阻介电层上方并且邻接顶面；以及底部电极，设置在可变电阻介电层下方并且邻接底面。
优选地，CESL的外侧壁与第一金属互连结构的外侧壁基本对齐。
优选地，一个或多个金属接触件以及一个或多个金属接触件通孔存在于源极区和第一接触件之间以及漏极区和第二接触件之间。
优选地，源极区连接至源极线，漏极区连接至位线，而栅极区连接至存储器阵列的字线。
根据本发明的又一方面，提供了一种形成电阻式随机存取存储器(RRAM)器件的方法，包括：提供半导体基底表面，半导体基底表面包括设置在低k介电层内的金属互连结构；形成邻接金属互连结构的上表面的导电蚀刻停止层(CESL)；以及在CESL之上形成底部RRAM电极层；在底部RRAM电极层之上形成可变电阻介电层；在可变电阻介电层之上形成顶部RRAM电极层；在顶部RRAM电极层上方形成掩模，掩模覆盖顶部RRAM电极层的一些部分而露出顶部RRAM电极层的其他区域；
实施第一蚀刻以去除顶部RRAM电极层的露出部分从而形成顶部电极结构；以及在顶部电极结构的外侧壁周围形成侧壁间隔件，其中，侧壁间隔件和顶部电极结构覆盖可变电阻介电层的一些部分而露出可变电阻介电层的其他部分。
优选地，该方法还包括：在侧壁间隔件和顶部电极结构保持不变的情况下，实施第二蚀刻以去除可变电阻介电层的露出部分以及下方的底部电极的各部分，从而形成底部电极结构；其中，第二蚀刻在CESL处停止，使得底部电极结构覆盖CESL的一些部分而露出CESL的其他部分。
优选地，该方法还包括：在底部电极结构保持不变的情况下，实施第三蚀刻以去除CESL的露出部分，而使位于底部电极结构下面的CESL的被覆盖部分中的至少大部分保持原样。
优选地，在第三蚀刻之后，CESL的外侧壁与底部电极结构的外侧壁基本对齐。
优选地，第一蚀刻和第二蚀刻包括干法蚀刻，干法蚀刻包括氯基(Cl2/BCl2)的蚀刻剂或氟基(CF4/CHF3/CH2/SF6)的蚀刻剂。
优选地，第三蚀刻包括湿法蚀刻或干法蚀刻，湿法蚀刻包括碱基(过氧化氢(H2O2)或过氧化氨混合物(APM))的蚀刻剂或酸基(氢氟酸(HF)或盐酸(HCl))的蚀刻剂，干法蚀刻包括氯基(Cl2/BCl2)的蚀刻剂或氟基(CF4/CHF3/CH2/SF6)的蚀刻剂。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了根据本发明的一些实施例的RRAM堆叠件的截面图。
图2示出了根据本发明的用于形成具有导电蚀刻停止层的RRAM堆叠件的方法的一些实施例的流程图。
图3示出了根据本发明的用于逐步形成具有导电蚀刻停止层的RRAM堆叠件的一些实施例的流程图。
图4至图9示出了根据本发明的逐步形成具有导电蚀刻停止层的RRAM堆叠件的方法的截面图的实施例。
图10示出了RRAM堆叠件的截面图的实施例，其中，位于导电底部电极和第一金属互连件之间的过渡氮化物层作为导电蚀刻停止层。
图11示出了具有位于下方金属互连件和RRAM堆叠件的底部电极之间的导电蚀刻停止层的RRAM器件的一些实施例的截面图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
RRAM单元包括两个电极，同时电阻切换元件置放在两个电极之间。电阻切换元件或可变电阻介电层采用“形成工艺”来制备供使用的存储设备。该形成工艺通常在工厂、组装或初始***配置中施加。电阻切换材料通常是绝缘的，但施加至电阻切换材料的足量电压(称为形成电压)会在电阻切换材料中形成一个或多个导电通路。通过适当地施加各种电压(例如，置位电压和复位电压)，可更改导电通路从而形成高电阻状态或低电阻状态。例如，在施加置位电压后，电阻切换材料可从第一电阻改变为第二电阻，而在施加复位电压后，电阻切换材料可从第二电阻回到第一电阻。
RRAM单元可被视为存储逻辑位，其中，电阻切换元件具有增大的电阻，RRAM单元可被视为存储“0”位；其中，电阻切换元件具有减小的电阻，RRAM单元可被视为存储“1”位，反之亦然。电路可通过向两个电极施加读取电压并且测量通过电阻切换元件的相应电流，从而读取电阻切换元件的电阻状态。如果通过电阻切换元件的电流大于某预定基准电流，则电阻切换元件被视为处于减小的电阻状态，因此RRAM单元正存储逻辑“1”。另一方面，如果通过电阻切换元件的电流小于某预定基准电流，则电阻切换元件被视为处于增大的电阻状态，因此RRAM单元正存储逻辑“0”。
RRAM单元具有将顶部电极和底部电极连接至器件其他部分的导电互连件。在传统的RRAM单元中，当形成底部电极通孔(BEVA)和顶部电极时，会涉及到掩模图案化和蚀刻步骤。由于在介电覆盖层(具有开口)上方形成的BEVA产生不平坦的形貌，需对底部电极实施化学机械抛光(CMP)处理以减少形貌问题。此外，为形成底部电极通孔而对介电覆盖层实施的蚀刻工艺将落在下方的金属互连件(其通常是铜)上并且可能导致非易失性的铜蚀刻副产物，该副产物转而使单元室受到污染并且难以维护。
因此，本发明涉及RRAM单元的新结构，其中，RRAM单元包括位于RRAM堆叠件的下方的金属连接件和底部电极之间的导电蚀刻停止层。该结构具有基本上平坦的形貌，因此在形成底部电极期间或之后不需要CMP工艺。该导电蚀刻停止层提供结构上的简易性，并且该层的蚀刻选择性在形成RRAM单元期间对RRAM堆叠件下方的极低k介电层提供保护。可以使用干法蚀刻或湿法蚀刻来蚀刻导电蚀刻停止层以落在铜上，这样不会产生与传统方法中的非易失性的铜蚀刻副产物一样多的副产物。此外，该结构不涉及用于形成底部电极或导电蚀刻停止层的掩模图案化步骤。
图1示出了根据本发明的一些实施例的RRAM堆叠件100的截面图。RRAM堆叠件100位于包括导电金属区101的半导体工件103上方，导电金属区101的两侧均具有极低k介电区102。导电蚀刻停止层104直接设置在导电金属区101之上。底部电极108位于导电蚀刻停止层104之上。在一些实施例中，底部电极108包括过渡氮化物层106和位于过渡氮化物层106之上的导电电极层107。可变电阻介电层或电阻切换元件110邻接底部电极108的整个顶面。可变电阻介电层110和底部电极108具有彼此对齐的垂直侧壁。顶部电极114在限定区处位于可变电阻介电层110之上。在一个实施例中，顶部电极114包括导电电极层112和位于导电电极层112的顶部上的过渡氮化物层113。两个间隔件118a和118b设置在顶部电极114的两侧。间隔件118a和118b也位于可变电阻介电层110的两端的位置上方。抗反射层116设置在顶部电极114之上。抗反射层116和顶部电极114具有彼此对齐的垂直侧壁。介电保护层120包封整个RRAM堆叠件并且位于半导体工件103之上。
如下面将更详细地考虑到的，导电蚀刻停止层104具有与过渡氮化物层106不同的蚀刻选择性。在制造期间，这种不同的蚀刻选择性允许导电蚀刻停止层104保持原样而蚀刻掉过渡氮化物层106。因此，可以用在导电蚀刻停止层104处停止的第一蚀刻去除过渡氮化物层106，使得导电蚀刻停止层104保护下方的金属区101和低k介电区102免受第一蚀刻工艺。然后可采用第二蚀刻以去除导电蚀刻停止层104，借此，被蚀刻的导电电极107和过渡氮化物层106用作第二蚀刻的某类掩模，使得最终导电蚀刻停止层104具有与过渡氮化物层106的侧壁自对齐的侧壁。因为第二蚀刻可在低k电介质102处终止，所以可将第二蚀刻调整为限制对低k电介质102的上表面的损害，在一些实施例中，由于低k电介质102的多孔性，低k电介质102可具有相对较低的结构完整性。而且，因为该第二蚀刻可在金属区101(可为铜)处终止，所以在一些情况下，可将第二蚀刻调整为限制非易失性的铜蚀刻副产物。因此，针对导电蚀刻停止层104和过渡氮化物层106采用具有不同蚀刻选择性的材料从不同角度来看均是有利的。此外，与传统方法相比，用于RRAM堆叠件100的这些蚀刻技术可限制所需要的掩模图案化步骤。
图2示出了根据本发明的用于形成具有导电蚀刻停止层的RRAM器件的方法200的一些实施例的流程图。尽管所公开的方法200在下面示出和描述为一系列步骤或事件，但应当理解，这些步骤或事件的示出顺序并不从限制意义上来理解。例如，一些步骤可能以不同的顺序发生和/或与除了在此示出和/或描述的这些步骤或事件之外的其他步骤或事件同时发生。此外，实现在此的描述的一个或多个方面或实施例可能不需要所有示出的步骤。而且，可能在一个或多个单独的步骤和/或阶段中实施在此描述的一个或多个步骤。
在步骤202中，提供了包括设置在极低k介电层内的金属互连结构的半导体基底表面。在一些实施例中，金属互连结构包括铜。
在步骤204中，形成邻接金属互连结构的上表面的导电蚀刻停止层(CESL)。在一些实施例中，导电蚀刻停止层包括钛(Ti)；氮化钛(TiN)；钛钨金属(TiW)；钨(W)；氮化钨(WN)；钛、钴或钽的组合(Ti/Co/Ta)；或氮化钽(TaN)。
在步骤206中，在CESL之上形成底部RRAM电极层。在一些实施例中，底部RRAM电极包括位于过渡氮化物层上方的导电电极层。在一些实施例中，底部RRAM电极层仅包括导电电极层。在一些实施例中，过渡氮化物层提供双极切换并且包括TiN或TaN。在一些其他实施例中，底部RRAM电极的导电电极层包括TiN。
在步骤208中，在底部RRAM电极层之上形成可变电阻介电层。在一些实施例中，可变电阻介电层包括氧化铪(HfO2)。
在步骤210中，在可变电阻介电层之上形成顶部RRAM电极层。在一些实施例中，顶部RRAM电极包括导电电极层和位于导电电极层之上的过渡氮化物层。在一些实施例中，顶部RRAM电极的导电电极层包括Ti，而过渡氮化物层包括TaN。
图3示出了根据本发明的用于形成具有导电蚀刻停止层的RRAM堆叠件的方法300的一些实施例的流程图。尽管下面所公开的方法300示出和描述为一系列步骤或事件，但应当理解，这些步骤或事件的示出的顺序不应从限制意义上来理解。例如，一些步骤可能以不同的顺序发生和/或与除了在此示出和/或描述的这些步骤或事件之外的其他步骤或事件同时发生。此外，实现在此的描述的一个或多个方面或实施例可能并不需要所有示出的步骤。而且，可在一个或多个单独的步骤和/或阶段中实施在此描述的一个或多个步骤。
在步骤302中，在半导体工件上方形成用于RRAM堆叠件的具有基础材料的水平叠层，该水平叠层包括导电蚀刻停止层(CESL)、底部电极、可变电阻介电层和顶部电极。
在步骤304中，在顶部电极层上方形成掩模。掩模覆盖顶部电极层的一些部分而露出顶部电极层的其他区域。在一些实施例中，顶部电极包括导电电极层和位于导电电极层上方的过渡金属氮化物。
在步骤306中，实施第一蚀刻以去除顶部电极层暴露的部分并且形成顶部电极结构。在一些实施例中，第一蚀刻包括干法蚀刻，该干法蚀刻包括氯基(Cl2/BCl2)的蚀刻剂或氟基(CF4/CHF3/CH2/SF6)的蚀刻剂。
在步骤308中，在顶部电极的外侧壁周围形成侧壁间隔件。侧壁间隔件和顶部电极结构覆盖可变电阻介电层的一些部分而露出可变电阻介电层的其他部分。在一些实施例中，顶部电极包括位于Ti上方的TaN，并且侧壁间隔件材料包括SiN(氮化硅)。
在步骤310中，实施第二蚀刻以去除可变电阻介电层的露出部分。在保持侧壁间隔件和顶部电极结构不变的情况下，实施第二蚀刻去除可变电阻介电层的露出部分以及底部电极的下方部分以形成底部电极结构。第二蚀刻在CESL处停止，使得底部电极结构覆盖CESL的一些部分而露出CESL的其他部分。在一些实施例中，底部电极包括过渡氮化物层(例如，TaN)上方的导电电极层(例如，TiN)或者单层的任何导电电极层。在一些实施例中，第二蚀刻包括干法蚀刻，该干法蚀刻包括氯基(Cl2/BCl2)的蚀刻剂或氟基(CF4/CHF3/CH2/SF6)的蚀刻剂。
在步骤312中，实施第三蚀刻以去除CESL的露出部分。在一些实施例中，第三蚀刻包括含有碱基(过氧化氢(H2O2)或过氧化氨混合物(APM))或酸基(氢氟酸(HF)或盐酸(HCl))的蚀刻剂的湿法蚀刻或包括含有氯基(Cl2/BCl2)或氟基(CF4/CHF3/CH2/SF6)的蚀刻剂的干法蚀刻。
图4至图9示出了根据本发明形成具有导电蚀刻停止层的RRAM堆叠件的方法的截面图的实施例。
图4示出了具有位于半导体工件上方的包括基础材料的水平叠层的半导体主体的截面图400，该水平叠层用于形成RRAM堆叠件。半导体工件403包括设置在极低k介电区402内的金属互连结构401。在一些实施例中，金属互连结构401包括铜(Cu)，并且极低k介电区402包括多孔二氧化硅、含氟硅玻璃、聚酰亚胺、聚降冰片烯、苯并环丁烯或PTFE。导电蚀刻停止层404设置在半导体工件403上方。导电蚀刻停止层404具有不同于下方的半导体工件403及导电蚀刻停止层404之上的层的蚀刻选择性。导电蚀刻停止层404可以包括Ti、TiN、TiW、W、WN、Ti/Co/Ta或TaN，并且其厚度介于10埃至150埃的范围内。底部电极408沉积在导电蚀刻停止层404之上。底部电极408包括过渡氮化物层406和导电底部电极层407。在一些实施例中，过渡氮化物层406包括厚度为约200埃的TaN，并且导电底部电极层407包括厚度为约100埃的TiN。可变电阻介电层410沉积在底部电极408之上。在一些实施例中，可变电阻介电层410包括厚度为约50埃的HfO2。顶部电极414位于可变电阻介电层410上方。在一些实施例中，顶部电极414包括导电顶部电极层412和过渡氮化物层413。在一些实施例中，导电顶部电极层412包括厚度为约50埃的Ti、铂(Pt)或钌(Ru)，而过渡氮化物层413包括厚度为约250埃的TaN。沉积绝缘抗反射层416从而邻接顶部电极414的顶面。该层保护下方的各层免于将来的蚀刻步骤并且可用于通过减少引起驻波的光反射来改进图案化。在一些实施例中，抗反射层包括厚度为约400埃的SiON。
图5示出了在对图400中的水平叠层实施第一蚀刻之后的截面图500。在第一蚀刻之后，在可变电阻介电层410的中心处形成包括顶部电极414和抗反射层416的顶部电极结构，而使可变电阻介电层410中位于两侧的各部分都暴露出来。
图6示出了在顶部电极结构的两侧上形成间隔件602之后的截面图600。在一些实施例中，间隔件材料包括氮化硅(SiN)。
图7示出了在对图6中的半导体主体实施第二蚀刻之后的截面图700。在保持侧壁间隔件602和顶部电极结构不变的情况下，实施第二蚀刻将去除可变电阻介电层410的露出部分以及下方的底部电极408的各部分以形成底部电极结构。第二蚀刻在CESL 404处停止，使得底部电极结构覆盖CESL 404的一些部分，而露出CESL 404的其他部分。
图8示出了实施在金属互连结构401处停止的第三蚀刻以去除CESL404的露出部分之后的截面图800。CESL 404的外侧壁与底部电极的外侧壁基本对齐。在一些实施例中，CESL的外侧壁相隔第一距离(L1)，而第一金属互连结构的外侧壁相隔第二距离(L2)，其中，第一距离小于1.2倍的第二距离而大于0.8倍的第二距离，即，0.8*L2<L1<1.2*L2。
根据CESL材料而改变用于第三蚀刻的蚀刻剂。如果CESL包括TiN、W、TiW或WN，则实施干法蚀刻或使用H2O2的湿法蚀刻。如果CESL是Co/Ta，则仅实施干法蚀刻，而如果CESL是TaN，则实施使用APM(过氧化铵混合物)的湿法蚀刻。
图9示出了截面图900，其中，形成了包封整个RRAM堆叠件和半导体工件403的露出部分的介电保护层902。在一些实施例中，介电保护层包括碳化硅(SiC)。
图10示出了半导体主体的实施例的截面图1000，其中，底部电极包括单个导电底部电极层407。在该实施例中，CESL是过渡氮化物层406，其具有不同于底部电极407和下面的金属互连结构401的蚀刻选择性。
图11示出了根据本发明的具有CESL的RRAM器件1100的一些实施例的截面图。多个此类RRAM器件形成被配置为存储数据的存储阵列。图11包括传统的平面MOSFET选择晶体管1101来为存储单元操作提供足够的驱动电流的同时抑制潜路径泄漏(即，防止用于特定存储单元的电流穿过邻近的存储单元)。选择晶体管1101包括由沟道区1105水平分隔开的源极1104和漏极1106，源极1104和漏极1106包括在半导体主体1102内。栅电极1108位于半导体主体1102上沟道区1105之上的位置处。在一些实施例中，栅电极包括多晶硅。栅电极1108通过在半导体主体1102的表面上方横向延伸的栅极氧化物层或栅极介电层1107与源极1104和漏极1106分隔开。漏极1106通过第一金属互连件1112a连接至数据存储元件或RRAM堆叠件1120。源极1104通过第一金属接触件1112b进行连接。栅电极连接至字线1114a，源极通过第一金属接触件1112b连接至选择线1114b，并且RRAM堆叠件1120通过第二金属接触件1112g进一步连接至包括在上方金属化层内的位线1114c。可使用字线和位线选择性访问期望的RRAM器件以进行读出、写入和擦除操作。漏极1106和第二金属接触件1112g之间以及源极1104和第一金属接触件1112b之间可存在有助于将RRAM存储设备与外部电路连接的一个或多个金属接触件和金属接触件通孔，金属接触件包括1112c、1112d、1112e、1112f，通孔包括1110a、1110b、1110c、1110d、1110e、1110f等。在一些实施例中，金属接触件包括铜(Cu)。
RRAM单元1120包括夹置在顶部电极1122和底部电极1123之间的电阻切换元件/可变电阻介电层1121。在一些实施例中，顶部电极包括钛(Ti)和氮化钽(TaN)，底部电极仅包括氮化钛(TiN)或包括包含TiN和TaN的两层，并且电阻切换元件包括氧化铪(HfO2)。顶部电极通孔(TEVA)1124将存储单元1120的顶部电极1122连接至第二金属接触件1112g，而CESL1125将RRAM单元1120的底部电极1123连接至第一金属互连件1112a。
应当理解，尽管在整篇文章中参考示例性结构描述了本文所述方法的各个方面，但这些方法并不受限于所呈现的相应结构。相反，该方法(和结构)应认为是相互独立且独一无二的，并且能够在不考虑图中所示任何特定方面的情况下能够实施。此外，本文所述的层能够以任何合适的方式形成，诸如通过旋涂、溅射、生长和/或沉积技术等。
而且，基于阅读和/或理解说明书和附图，本领域技术人员可想到等同变化和/或更改。本文的公开包括所有这样的更改和变化，并因此通常不旨在进行限制。例如，虽然本文提供的附图被示出和描述为具有特定掺杂类型，但应当理解，可利用本领域技术人员已知的可选掺杂类型。
此外，虽然特定部件或方面仅参考若干实施方式中的一个进行公开，但是这些部件或方面可根据需要与其他实施方式的一个或多个其他部件和/或方面结合。此外，在某种程度上，对于本文使用的术语“包括”、“具有”、“有”、“带有”和/或其变化，这些术语旨在以类似“包括”的意义是包含的。而且，“示例性”仅意味着一个实例，而不是最佳实例。还应该理解，为了简单和易于理解的目的，在此示出的部件、层和/或元件示出为具有相对于彼此的特定尺寸和/或方位，但是实际的尺寸和/或方位可以与在此示出的显著不同。
本发明涉及包括电阻式随机存取存储器(RRAM)堆叠件的电阻式随机存取存储器(RRAM)器件，RRAM堆叠件具有将底部电极连接至布置在底部电极下面的第一金属互连结构的导电蚀刻停止层(CESL)。CESL落于金属互连结构上，具有与底部电极和第一金属互连结构不同的蚀刻选择性，这允许对CESL实施干法蚀刻或者干法蚀刻与湿法蚀刻。与传统的处理方法相比，本发明呈现了简单的结构和工艺，该工艺省略了一个掩模步骤并且在形成底部电极期间无需CMP工艺。
在一些实施例中，本发明涉及一种电阻式随机存取存储器(RRAM)器件，RRAM器件包括：可变电阻介电层，具有顶面和底面；顶部电极，设置在可变电阻介电层上方并且邻接顶面；底部电极，设置在可变电阻介电层下方并且邻接底面；以及导电蚀刻停止层(CESL)，将底部电极连接至布置在底部电极下面的第一金属互连结构。
在另一实施例中，本发明涉及一种电阻式随机存取存储器(RRAM)器件，RRAM器件包括：半导体主体，具有由沟道区水平地分隔开的源极区和漏极区；栅极结构，连接至沟道区；第一接触件和第二接触件，分别设置在源极区和漏极区之上；第一金属互连结构，设置在漏极区之上，第一金属互连结构位于第二接触件下方并且电连接至第二接触件；电阻式随机存取存储器(RRAM)堆叠件，形成在第一金属互连件之上；以及导电蚀刻停止层，将第一金属互连件的顶面连接至RRAM堆叠件。
在又一实施例中，本发明涉及一种形成电阻式随机存取存储器(RRAM)器件的方法，该方法包括：提供半导体基底表面，半导体基底表面包括设置在极低k介电层内的金属互连结构；形成邻接金属互连结构的上表面的导电蚀刻停止层(CESL)；以及在CESL之上形成底部RRAM电极层；在底部RRAM电极层之上形成可变电阻介电层；以及在可变电阻介电层之上形成顶部RRAM电极层。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (16)

1.一种电阻式随机存取存储器器件，包括：
可变电阻介电层，具有顶面和底面；
顶部电极，设置在所述可变电阻介电层上方并且邻接所述顶面；
底部电极，设置在所述可变电阻介电层下方并且邻接所述底面；以及
导电蚀刻停止层(CESL)，将所述底部电极连接至布置在所述底部电极下面的第一金属互连结构，其中，所述导电蚀刻停止层覆盖所述第一金属互连结构的上表面并与所述上表面直接接触，并且所述导电蚀刻停止层的外侧壁与所述底部电极的外侧壁对齐；
其中，所述第一金属互连结构和所述导电蚀刻停止层共同用作将所述底部电极电连接至其他导电部件的导电互连件，
其中，所述导电蚀刻停止层的外侧壁间隔第一距离且与所述底部电极的外侧壁对准，所述顶部电极的外侧壁间隔第二距离，所述第一金属互连结构的外侧壁相隔第三距离，并且所述第二距离和所述第三距离均小于所述第一距离。
2.根据权利要求1所述的电阻式随机存取存储器器件，其中，所述底部电极包括：
过渡金属氮化物层，位于所述导电蚀刻停止层上方；以及
导电电极层，位于所述过渡金属氮化物层上方。
3.根据权利要求2所述的电阻式随机存取存储器器件，其中，对于预定的蚀刻工艺，所述导电蚀刻停止层的蚀刻选择性不同于所述过渡金属氮化物层的蚀刻选择性。
4.根据权利要求1所述的电阻式随机存取存储器器件，其中，所述导电蚀刻停止层是过渡金属氮化物层，所述过渡金属氮化物层的蚀刻选择性不同于所述底部电极的蚀刻选择性，并且，所述底部电极仅包括导电电极层。
5.根据权利要求1所述的电阻式随机存取存储器器件，其中，所述导电蚀刻停止层邻接所述底部电极的底面。
6.根据权利要求1所述的电阻式随机存取存储器器件，其中，所述第一距离小于1.2倍的所述第三距离。
7.根据权利要求1所述的电阻式随机存取存储器器件，其中，所述导电蚀刻停止层的厚度介于10埃至500埃的范围内。
8.根据权利要求1所述的电阻式随机存取存储器器件，其中，所述导电蚀刻停止层包括钛(Ti)；氮化钛(TiN)；钛钨金属；钨(W)；氮化钨(WN)；钛、钴或钽的组合；或氮化钽(TaN)。
9.一种电阻式随机存取存储器器件，包括：
半导体主体，具有由沟道区水平地分隔开的源极区和漏极区；
栅极结构，连接至所述沟道区；
第一接触件和第二接触件，分别设置在所述源极区和所述漏极区之上；
第一金属互连结构，设置在所述漏极区之上，所述第一金属互连结构位于第二接触件下方并且电连接至所述第二接触件；
电阻式随机存取存储器堆叠件，形成在所述第一金属互连结构之上；以及
导电蚀刻停止层(CESL)，将所述第一金属互连结构的顶面连接至所述电阻式随机存取存储器堆叠件，
其中，所述第一金属互连结构和所述导电蚀刻停止层共同用作将所述电阻式随机存取存储器堆叠件电连接至其他导电部件的导电互连件，
其中，所述电阻式随机存取存储器堆叠件包括：
可变电阻介电层，具有顶面和底面；
顶部电极，设置在所述可变电阻介电层上方并且邻接所述顶面；和
底部电极，设置在所述可变电阻介电层下方和所述导电蚀刻停止层上方并且邻接所述底面；
其中，所述导电蚀刻停止层覆盖所述第一金属互连结构的上表面并与所述上表面直接接触，所述导电蚀刻停止层的外侧壁间隔第一距离且与所述底部电极的外侧壁对准，所述顶部电极的外侧壁间隔第二距离，所述第一金属互连结构的外侧壁间隔第三距离，并且所述第二距离和所述第三距离均小于所述第一距离。
10.根据权利要求9所述的电阻式随机存取存储器器件，其中，一个或多个金属接触件以及一个或多个金属接触件通孔存在于所述源极区和所述第一接触件之间以及所述漏极区和所述第二接触件之间。
11.根据权利要求9所述的电阻式随机存取存储器器件，其中，所述源极区连接至源极线，所述漏极区连接至位线，而栅极区连接至存储器阵列的字线。
12.一种形成电阻式随机存取存储器器件的方法，包括：
提供半导体基底表面，所述半导体基底表面包括设置在低k介电层内的金属互连结构；
形成邻接所述金属互连结构的上表面的导电蚀刻停止层(CESL)；以及
在所述导电蚀刻停止层之上形成底部电阻式随机存取存储器电极层；
在所述底部电阻式随机存取存储器电极层之上形成可变电阻介电层；
在所述可变电阻介电层之上形成顶部电阻式随机存取存储器电极层；
在所述顶部电阻式随机存取存储器电极层上方形成掩模，所述掩模覆盖所述顶部电阻式随机存取存储器电极层的一些部分而露出所述顶部电阻式随机存取存储器电极层的其他区域；
实施第一蚀刻以去除所述顶部电阻式随机存取存储器电极层的露出部分从而形成顶部电极结构；以及
在所述顶部电极结构的外侧壁周围形成侧壁间隔件，其中，所述侧壁间隔件和所述顶部电极结构覆盖所述可变电阻介电层的一些部分而露出所述可变电阻介电层的其他部分，
其中，所述金属互连结构和所述导电蚀刻停止层共同用作将所述底部电阻式随机存取存储器电极层电连接至其他导电部件的导电互连件，
在所述侧壁间隔件和所述顶部电极结构保持不变的情况下，实施第二蚀刻以去除所述可变电阻介电层的露出部分以及下方的底部电极的各部分，从而形成底部电极结构；
在所述底部电极结构保持不变的情况下，实施第三蚀刻以去除所述导电蚀刻停止层的露出部分，从而形成导电蚀刻停止层结构，
其中，所述导电蚀刻停止层结构的外侧壁间隔第一距离且与所述底部电极结构的外侧壁对准，所述顶部电极结构的外侧壁间隔第二距离，所述金属互连结构的外侧壁间隔第三距离，并且所述第二距离和所述第三距离均小于所述第一距离。
13.根据权利要求12所述的方法，其中，所述第二蚀刻在所述导电蚀刻停止层处停止，使得所述底部电极结构覆盖所述导电蚀刻停止层的一些部分而露出所述导电蚀刻停止层的其他部分。
14.根据权利要求12所述的方法，
其中，在所述第三蚀刻之后，位于所述底部电极结构下面的所述导电蚀刻停止层的被覆盖部分中的至少大部分保持原样。
15.根据权利要求12所述的方法，其中，所述第一蚀刻和所述第二蚀刻包括干法蚀刻，所述干法蚀刻包括氯基蚀刻剂或氟基蚀刻剂。
16.根据权利要求12所述的方法，其中，所述第三蚀刻包括湿法蚀刻或干法蚀刻，所述湿法蚀刻包括碱基蚀刻剂或酸基蚀刻剂，所述干法蚀刻包括氯基蚀刻剂或氟基蚀刻剂。
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