TWI693687B - 三維記憶體裝置的字元線接觸結構及其製作方法 - Google Patents

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Abstract

本揭露的實施例揭示包括三維記憶體裝置的字元線接觸結構的半導體結構以及形成字元線接觸結構的製造方法。半導體結構包括具有多個台階的階梯結構，且各台階包括位於介電層上方的導電層。半導體結構還包括設置在各台階的導電層的一部分上方的阻障層。半導體結構還包括設置在阻障層上的蝕刻停止層與設置在蝕刻停止層上的絕緣層。半導體結構還包括形成於絕緣層中的多個導電結構，且各導電結構形成於各台階的導電層上。

Description

三維記憶體裝置的字元線接觸結構及其製作方法
本申請案主張於2017年8月31號提交的中國專利申請號第201710774754.6號的優先權，其全部揭示內容皆以引用的方式併入本文中。
本揭露涉及半導體技術領域，尤其涉及一種形成三維(3D)記憶體裝置的方法。
透過改進製程技術、電路設計、程式設計演算法和製造程序，平面記憶體單元能夠縮小到更小的尺寸，然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的記憶體密度接近上限。三維(three-dimensional,3D)記憶體架構可以解決平面記憶體單元中的密度限制。
本揭露的實施例公開了3D記憶體陣列的字元線接觸件結構以及其形成方法。
在一些實施例中，提供形成3D記憶體結構的方法。此方法包括在基 底上形成膜層堆疊。膜層堆疊包括多個交替設置的氧化層與氮化層。此方法還包括蝕刻膜層堆疊以形成階梯結構。此方法還包括在膜層堆疊上形成第二氧化層。此方法包括在階梯結構的第二氧化層的頂表面上形成蝕刻停止層。
此方法還包括在階梯結構的蝕刻停止層上設置填充材料。填充材料可為第三氧化層。舉例來說，使用化學機械研磨(chemical-mechanical-polishing,CMP)製程，以使階梯結構的每一階上方的第三氧化層的頂表面和蝕刻停止層最高部分的頂表面共平面。
此方法還包括從最上面的蝕刻停止層的頂表面向下到基底表面蝕刻並貫穿膜層堆疊，以形成暴露出基底的開口。透過開口，階梯結構的氮化物層能夠被移除並且置換為高介電係數(high-k)介電材料與金屬膜。
此方法還包括利用高選擇性蝕刻對第三氧化層進行蝕刻並暴露出階梯結構的各階的蝕刻停止層，以形成垂直互連存取(vertical intercornect access,VIA)。此方法還包括藉由反向選擇性蝕刻(reverse selective etching)移除在接觸件VIA的開口中所暴露出的蝕刻停止層以及進一步暴露出在階梯結構的各階上的第二氧化層。此方法包括移除在接觸件VIA的開口中被暴露出的第二氧化層以及高介電係數介電材料以及暴露出階梯結構的各階的金屬膜。此方法還包括透過後續的金屬填充與研磨形成與階梯結構的各階的金屬膜連接的金屬性連接。
在一些實施例中，蝕刻停止層可包括氮化矽。
在一些實施例中，被高介電係數介電材料圍繞的金屬膜可包括鎢。
在一些實施例中，高介電係數介電材料可包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鉭(tantalum oxide)、氧化鑭(lanthanum oxide)膜或是上述的組合。
在一些實施例中，3D記憶體結構可利用任何上述的製程來形成。
在一些實施例中，3D記憶體結構包括基底與膜層堆疊，其中膜層堆 疊具有被高介電係數介電材料圍繞的多個交替設置的第一氧化層與金屬層。膜層堆疊具有階梯形狀並且形成在基底的表面上。3D記憶體結構還包括第二氧化層，同樣為階梯形狀，位於階梯結構的膜層堆疊上方。3D記憶體結構還包括蝕刻停止膜，具有階梯形狀，位在階梯結構的第二氧化層的上方。3D記憶體結構還包括第三氧化膜，形成於蝕刻停止層上。第三氧化膜的頂表面和蝕刻停止層在階梯結構上方的最高部分的頂表面共平面。3D記憶體結構還包括延伸貫穿第三氧化層、蝕刻停止層、第二氧化層與高介電係數介電層以暴露出金屬膜的VIA的開口。3D記憶體結構還包括延伸貫穿階梯結構並暴露出基底以促進接觸件的形成的接觸開口。
本領域技術人員根據所述描述、發明申請專利範圍以及圖式能夠理解本揭露的其它方面。
100、200、300、400、500、600、700、800、900:階梯結構
101:基底
102:SC層
102S:側表面
102T、310S、420S:頂表面
104:第一絕緣層
106:犧牲層
208:第二絕緣層
310:蝕刻停止層
310R:剩餘蝕刻停止層
420:第三絕緣層
522:基底開口
525:閘極堆疊
525H:高介電係數介電層
525M:閘極導電層
526、526L、526U:置換SC層
527、827、927:區域
530:第五絕緣層
640、640L、640U、740、840:VIA開口
945:VIA導電結構
a:橫向尺寸
H:厚度
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。
第1圖根據本揭露的一些實施例繪示具有包括多個交替絕緣層和犧牲層的膜層堆疊的階梯結構的截面圖。
第2圖根據本揭露的一些實施例繪示階梯結構以及形成於階梯結構上的絕緣層的截面圖。
第3圖根據本揭露的一些實施例繪示階梯結構以及形成於階梯結構上的蝕刻停止層的截面圖。
第4圖根據本揭露的一些實施例繪示填充有絕緣材料的階梯結構的截面圖。
第5A圖與第5B圖根據本揭露的一些實施例繪示具有交替設置的絕緣材料與 閘極材料的階梯結構的截面圖。
第6圖根據本揭露的一些實施例繪示在蝕刻絕緣膜之後的階梯結構的截面圖。
第7圖根據本揭露的一些實施例繪示在蝕刻蝕刻停止層且暴露出絕緣層之後的階梯結構的截面圖。
第8A圖與第8B圖根據本揭露的一些實施例繪示在蝕刻絕緣層與高介電係數介電層之後的階梯結構的截面圖。
第9A圖與第9B圖根據本揭露的一些實施例繪示在以導電膜填充開口之後的階梯結構的截面圖。
第10圖根據本揭露的一些實施例繪示在3D記憶體結構中形成多階接觸件的製程流程圖。
以下所列出詳細的說明配合圖式將使得本揭露的特徵和優點更加明顯，其中，相似的參考符號表示本文中對應的元件。在圖式中，同樣的參考號碼一般表示相同、功能相似和/或結構相似的元件。在圖式中，先出現的元件是由對應的參考號碼最左邊的數字來表示。
將參考附圖來描述本揭露的實施例。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「某些實施例」等的引用表示所描述的實施例可以包括特 定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。另外，術語「基於」可以被理解為不一定旨在傳達僅僅一組的條件，而是可以允許存在不一定有明確描述的其他條件，並且同樣至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層。再者，「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層(即，直接在某物上)的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或製程步驟中的裝置的不同方位或方向。該裝置可以其他方式定向(例如以旋轉90度或以其它方向來定向)，並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底」是指在其上添加後續材料層的材料。基底包括頂表面與底表面。半導體裝置是在基底的頂表面形成，因此半導體裝置 是在基底的頂側形成。底表面係相反於頂表面，因此基底的底側係相反於基底的頂側。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等。或者，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層具有頂側與底側，其中一層的底側相對接近於基底且頂側相對遠離於基底。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水準平面之間。一層可以水準地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包括多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接觸件、互連線及/或通孔)以及一個或多個介電層。
本文所使用的術語「名義上/大體上(nominal)」或「名義上地/大體上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約(about)」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變給定量的數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化(例如，該數值的±10%、±20%或±30%)。
在本揭露中，術語「水平/水平地/橫向/橫向地」是指大體上平行於基底的橫向表面。在本揭露中，術語「各」可不僅意指「全部的每一者」，也 可意指「子集合的每一者」。
本文所使用的術語「3D記憶體裝置(3D memory device)」是指在橫向基底上具有垂直方向串列的記憶體單元電晶體(本文稱為「記憶體串」，例如反及串(NAND string))，因此記憶體串是相對於基底沿著垂直方向延伸。本文所用的術語「垂直/垂直地」是指名義上垂直於基底之橫向表面。
在一些實施例中，反及串或3D記憶體裝置包括半導體柱(例如矽柱),垂直延伸貫穿多個導體/介電層對。本文中的多個導體/介電層對也可以稱作「交替導體/介電質堆疊」。交替導體/介電質堆疊的導體層可作為字元線(電連接於一個或多個控制閘極)。字元線與半導體柱的交會處形成記憶體單元。垂直方向的記憶體串需要電連接導體材料(例如，字元線板或控制閘極)與存取線(例如後段工序互連(back end of line interconnection))，使得沿著記憶體串或在3D記憶體裝置中的各記憶體單元可單獨地被選擇進行寫入或讀取功能。形成電連接的一個方法包括在交替導體/介電質堆疊上形成階梯結構。
隨著更高儲存容量的需求持續增加，記憶體單元與階梯結構垂直上階的數量也增加。據此，在製造產量與製程複雜度/成本之間取得平衡總是具有挑戰性。
微影與蝕刻製程可被用來打開用於形成與階梯結構各階上的導電層電連接的電性連接的接觸區域。由於階梯結構的形狀結構，接觸洞從頂表面至階梯的各階的深度取決於各階所在的位置。例如，較低階的接觸洞的深度可大於較高階的接觸洞的深度。通常來說，所有的接觸洞係利用單一微影遮罩與蝕刻製程形成。通常，在底階的接觸洞完全形成之前，位在較高階的接觸洞中被暴露出的材料會被過度蝕刻(over-etched)並受損。為了解決此問題，兩個或兩個以上的微影遮罩會被用以分開蝕刻製程，如此增加了製程的成本與複雜度。
本揭露的不同實施例提供能夠改善用於3D記憶體裝置的字元線接觸 件的方法和結構。在本揭露中，單一微影遮罩可被用來形成3D記憶體陣列的字元線的接觸區域。藉由在階梯結構上方增加蝕刻停止膜，可以同時形成階梯結構的各階的VIA接觸件的開口。蝕刻停止膜在形成接觸件VIA的蝕刻製程中保護位於其下方的膜層。蝕刻停止膜藉由選擇性蝕刻製程暴露在階梯結構的各階上，然後藉由反向選擇性蝕刻將蝕刻停止層移除。據此，所揭露的方法與結構可改善製造良率並減少成本。本文所描述的方法和結構可被用作形成將位於不同層且具有不均勻形狀結構的元件進行互連的半導體互連結構。
第1圖所示為在基底101的頂表面上具有交替堆疊層的階梯結構100。各階梯台階包括階梯層(SC層)102，其中SC層102包括被暴露出的頂表面102T與側表面102S。各SC層102包括第一絕緣層104與犧牲層106。階梯結構100最低處與最高處的材料可包括第一絕緣層104。
在一些實施例中，基底101包括任何適合支撐3D記憶體結構的材料。舉例來說，基底101可包括矽、矽化鍺、碳化矽、絕緣層上覆矽(silicon on insulator,SOI)、絕緣層上覆鍺(germanium on insulator,GOI)、玻璃、氮化鎵、砷化鎵、任何適合的三五族化合物、任何其他適合的材料和/或上述的組合。
在一些實施例中，第一絕緣層104可包括任何適合的絕緣層材料，例如，氧化矽、氮氧化矽、氮化矽、四乙氧基矽烷(tetraethoxysilane,TEOS)、氧化鋁或與氟、碳、氮和/或氫結合的氧化矽。
在一些實施例中，犧牲層106包括不同於第一絕緣層104且可被選擇性地移除的任何適合的材料。例如，犧牲層106可包括氧化矽、氮氧化矽、氮化矽、TEO、多晶矽、多晶鍺、多晶矽鍺和/或上述的組合。在一些實施例中，犧牲層106還包括非晶半導體材料，例如非晶矽或非晶鍺。
在一些實施例中，第一絕緣層104可為氧化矽，且犧牲層106可為氮化矽。
在一些實施例中，第一絕緣層104或犧牲層106的厚度可介於約10奈米與約200奈米之間。在一些實施例中，階梯的各階的SC層102的厚度可不相同。
形成第一絕緣層104與犧牲層106可包括任何適合的沉積方法，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、濺鍍、有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、任何其他適合的沉積方法和/或上述的組合。在一些實施例中，多晶半導體材料可在非晶狀態下沉積並且透過後續的熱處理轉變為多晶狀態。
階梯結構100的多個台階係藉由利用遮罩堆疊(圖未示)在沉積的膜層堆疊上進行反覆蝕刻-修整製程來形成。在一些實施例中，遮罩堆疊可包括光阻或碳基的聚合物材料。在一些實施例中，遮罩堆疊在形成階梯結構100之後被移除。
蝕刻-修整製程包括蝕刻製程與修整製程。在蝕刻製程的過程中，移除SC層102中具有暴露出頂表面102T的部分。蝕刻的深度為SC層102的厚度。第一絕緣層104的蝕刻製程相比於犧牲層106可具有高選擇性，反之亦然。據此，位於下方的SC層102可作為蝕刻停止層。因此，在各蝕刻-修整循環的過程中形成一個階梯台階。
在一些實施例中，SC層102可使用非等向性蝕刻，例如反應離子蝕刻(reactive ion etch,RIE)或其他乾式蝕刻製程進行蝕刻。在一些實施例中，蝕刻劑可包括氟基的氣體，例如含四氟化碳(CF4)的氣體、含六氟乙烷(C2F6)的氣體和/或其他適合的氣體。在一些實施例中，SC層102可藉由濕式化學移除，例如氫氟酸或氫氟酸與乙二醇的混合。在一些實施例中，可以使用時間控制蝕刻的方法。移除單一堆疊層的方法和蝕刻劑不限於本揭露的實施例。
修整製程包括在遮罩堆疊上進行適合的蝕刻製程(例如，等向性乾式 蝕刻或濕式蝕刻)，使得遮罩堆疊可橫向地收縮。橫向收縮的尺度決定階梯結構100各台階的橫向尺寸「a」，如第1圖所示。在修整遮罩堆疊之後，SC層102的最頂處的一部分被暴露出，且SC層102最頂處的其他部分保持被遮罩堆疊覆蓋。下一個循環的蝕刻-修整製程從蝕刻製程繼續。
在一些實施例中，遮罩堆疊修整製程可包括乾式蝕刻，例如使用氧氣(O2)、氬(Ar)、氮氣(N2)等等的RIE。
在一些實施例中，最頂處的SC層102可被第一絕緣層104覆蓋。移除第一絕緣層104的一製程步驟可被加入至各蝕刻-修整循環的蝕刻製程中，以形成階梯結構100。
請參考第2圖。階梯結構200係藉由在階梯結構100上設置第二絕緣層208形成。第二絕緣層208覆蓋階梯結構100，包括各SC層102的頂表面102T與側表面102(如圖1所示)。第二絕緣層208直接接觸所有SC層102。在一些實施例中，第二絕緣層208可為選擇性的阻障層。例如，第二絕緣層208可作為在後續蝕刻製程中用來保護下方結構的阻障層。在一些實施例中，第二絕緣層208在側表面102S與頂表面102T的厚度可約相同。在一些實施例中，第二絕緣層208在側表面102S的厚度可大於或小於其在頂表面102T的厚度。在一些實施例中，第二絕緣層208的厚度的範圍可介於1奈米(nm)至200nm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、40nm、50nm、60nm、80nm、90nm、100nm、140nm、160nm、170nm、200nm、其他任何以上述數值為下限的範圍，或任何上述兩個數值所定義出的範圍)。在一些實施例中，第二絕緣層208可由和第一絕緣層104類似的材料所形成。在一些實施例中，第二絕緣層208可使用類似於形成第一絕緣層104所使用的製程技術來形成。
請參考第3圖，階梯結構300係藉由在階梯結構200上設置蝕刻停止層310所形成。蝕刻停止層310的厚度的範圍可介於10nm至1000nm之間(例如，10 nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、其他任何以上述數值為下限的範圍，或任何上述兩個數值所定義出的範圍)。蝕刻停止層310可為不同於第二絕緣層208的任何適合的材料所製成。在一些實施例中，蝕刻停止層310設置在第二絕緣層208上。在一些實施例中，第二絕緣層208為選擇性的，且蝕刻停止層310可直接設置在階梯結構100上。在一些實施例中，蝕刻停止層310可覆蓋階梯結構200，包括覆蓋各SC層102的頂表面102T與側表面102S。在一些實施例中，蝕刻停止層310在側表面102S與頂表面102T的厚度可為相同。在一些實施例中，蝕刻停止層310在側表面102S的厚度可大於或小於其在頂表面102T的厚度。在一些實施例中，蝕刻停止層310可由氮化矽、氮氧化矽、旋塗式介電材料(spin-on-dielectric)和/或高介電係數介電膜所製成，例如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜。在一些實施例中，蝕刻停止層310可藉由任何適合的方法設置，例如CVD、PVD、PECVD、LPCVD、濺鍍、MOCVD、ALD、旋塗、其他任何適合的沉積方法和/或上述的組合所設置。
請參考第4圖，階梯結構400係藉由在階梯結構300的上方設置第三絕緣層420所形成，第三絕緣層420具有與蝕刻停止層310最高部分的頂表面310S共平面的頂表面420S。第三絕緣層420可由不同於蝕刻停止層310的任何適合的絕緣體所製成。在一些實施例中，第三絕緣層420係由類似於第一絕緣層104的材料所製成。在一些實施例中，第三絕緣層420可使用類似於形成第一絕緣層104所使用的製程技術來形成。在一些實施例中，第三絕緣層420可使用任何適合的製程來形成，例如旋塗製程、CVD或高密度電漿沉積(high density plasma,HDP)。在一些實施例中，形成第三絕緣層420還包括平坦化製程，例如化學機械研磨chemical-mechanical planarization,CMP)。在一些實施例中，第三絕緣層420可覆蓋階梯結構300的各台階。
請參考第5A圖，藉由蝕刻貫穿階梯結構400的整個膜層堆疊，基底開口522形成在階梯結構500中，以暴露出基底101的表面。(雖然第5A圖與第5B圖僅繪示一個基底開口522，應理解的是基底開口522相對於階梯結構400的位置、形狀、總數量與設置僅作為本揭露的示意之用，並非限制本揭露的範圍。)
在一些實施例中，透過基底開口522，移除階梯結構400中各SC層102的犧牲層106，並置換為閘極堆疊525。階梯結構500包括多個置換SC層526，其中置換SC層526包括第一絕緣層104與閘極堆疊525。第一絕緣層104與閘極堆疊525交替設置在階梯結構500中。在各置換SC層526中，閘極堆疊525設置在第一絕緣層104上。
在一些實施例中，移除犧牲層106包括濕式蝕刻或對於第一絕緣層104具有選擇性的等向性乾式蝕刻。例如，第一絕緣層104的蝕刻速率小於犧牲層106的蝕刻速率。在一些實施例中，移除犧牲層106也對第二絕緣層208有選擇性。在一些實施例中，第二絕緣層208為選擇性的，且移除犧牲層106對蝕刻停止層310有選擇性。
第5B圖為根據本揭露一些實施例第5A圖的區域527的細節。閘極堆疊525可包括高介電係數介電層525H與閘極導電層525M。閘極導電層525M被高介電係數介電層525H圍繞，且閘極導電層525M具有鄰近基底開口522的一側。
在一些實施例中，高介電係數介電層525H可包括氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜、氧化鑭膜和/或任何上述的組合。高介電係數介電層525H可藉由任何適合的方法設置，例如CVD、PVD、PECVD、LPCVD、MOCVD、ALD和/或上述的組合。
在一些實施例中，閘極導電層525M可由金屬所製成，例如鎢、鈷、鎳、銅、鋁和/或上述的組合。金屬可由任何適合的沉積方法所形成，例如濺鍍、熱蒸鍍、電子束蒸鍍、ALD、PVD和/或上述的組合。
在一些實施例中，閘極導電層525M還可為多晶半導體，例如多晶矽、多晶鍺、多晶矽鍺、任何其他適合的材料和/或上述的組合。在一些實施例中，多晶材料可具有任何適合的摻雜物種類，例如為元素或化合物型態的硼、磷或砷。在一些實施例中，閘極導電層525M也可為非晶半導體。
在一些實施例中，閘極導電層525M可由包括矽化鎢(WSix)、矽化鈷(CoSix)、矽化鎳(NiSix)或矽化鋁(AlSix)等的金屬矽化物所製成。形成金屬矽化物可包括類似上述形成金屬層與多晶半導體的技術。形成金屬矽化物還包括對沉積的金屬層與多晶半導體使用熱退火製程，接著移除未反應的金屬。
在一些實施例中，閘極堆疊525包括位於高介電係數介電層525H與閘極導電層525M之間的介面材料。介面材料可包括氧化矽或氮氧化矽等。
閘極導電層525M位於基底開口522的側壁上的部分(為簡化圖式，未繪示於第5A圖與第5B圖)可被移除並置換為第五絕緣層530。移除閘極導電層525M的側壁部分可藉由濕式蝕刻或乾式蝕刻來達成。在一些實施例中，可由相同於第一絕緣層104或蝕刻停止層310的材料所製成，且可利用類似的技術形成。在一些實施例中，第五絕緣層530的一部分可從基底101的頂表面被移除，且第五絕緣層530可被暴露出，以在後續製程中進行電性接觸。從基底表面移除第五絕緣層530可藉由例如非等向性乾式蝕刻來達成。
請參考第6圖，階梯結構600包括對應各置換SC層526的VIA開口640。在一些實施例中，光阻層或聚合物材料可作為遮罩層(圖未示)。可進行選擇性的蝕刻製程，使得第三絕緣層420的蝕刻速率大於蝕刻停止層310的蝕刻速率。在形成VIA開口640的一個或多個蝕刻製程中，蝕刻停止層310保護其下方的結構直到全部的VIA開口640在階梯結構600中形成。例如，相較於對應一較高置換SC層526U的VIA開口640U，對應一較低置換SC層526L的VIA開口640L需要較長的蝕刻時間。第三絕緣層420的額外厚度H需要被移除。在形成對應較低階置換SC層526 的VIA開口640之前，蝕刻停止層310可保護位於其下方的較高階置換SC層526的材料。例如，在第三絕緣層420的額外厚度H的移除製程中，位於較高置換SC層526U的頂部上的蝕刻停止層310沒有被蝕刻貫穿，並具有剩餘蝕刻停止層310R。剩餘蝕刻停止層310R對置換SC層526U提供保護，此時VIA開口640U已形成。階梯結構600係在移除第三絕緣層420位於對應各置換SC層526的全部VIA開口640中的部分之後形成。VIA開口640延伸貫穿第三絕緣層420並暴露出其下方的蝕刻停止層310。在一些實施例中，蝕刻停止層310在一些VIA開口640中可被部分地蝕刻，如第6圖所示。在一些實施例中，因為蝕刻停止層310對於蝕刻製程中所使用的蝕刻劑可為惰性的，所以蝕刻停止層310的厚度在形成VIA開口640的一個或多個蝕刻製程的過程中實質上維持相同。在一些實施例中，選擇性蝕刻包括非等向性乾式蝕刻，例如使用化學蝕刻劑四氟化碳(CF4)、三氟甲烷(CHF3)、六氟乙烷(C2F6)、六氟丙烯(C3F6)和/或其他適合的蝕刻劑。
在一些實施例中，在形成VIA開口640之前，可在階梯結構500(請見第5圖)的基底開口522中設置第二導電材料，以形成基底導電結構643(請見第6圖)。據此，提供了從階梯結構600的表面至基底101的電連接。在一些實施例中，基底導電結構643可藉由和閘極導電材料525M相同或不相同的任何適合的導電材料所形成，且可使用類似的技術形成。還可包括額外的平坦化製程，以形成與第三絕緣層420的頂表面共平面的一頂表面。
請參考第7圖，藉由反向選擇性蝕刻移除蝕刻停止層310在VIA開口740中的部分。在反向選擇性蝕刻的過程中，蝕刻停止層310可被蝕刻得比第二絕緣層208更快。在一些實施例中，反向選擇性蝕刻製程包括非等向性或等向性乾式蝕刻，使用化學蝕刻劑例如氧氣、氮氣、四氟化碳、三氟化氮(NF3)、氯氣(Cl2)、溴化氫(HBr)、氯化硼(BCl3)和/或上述的組合。在一些實施例中，反向選擇性蝕刻製程包括濕式化學蝕刻，例如磷酸。階梯結構700係在移除蝕刻停止層310位於對 應各置換SC層526的VIA開口740中的部分之後形成。
請參考第8A圖與第8B圖，移除在VIA開口840中的第二絕緣層208的一部分與閘極堆疊525中高介電係數介電層525H的一部分，以形成延伸貫穿第三絕緣層420、蝕刻停止層310、第二絕緣層208與高介電係數介電層525H的VIA開口840，並暴露出閘極導電層525M。在一些實施例中，用以蝕刻第二絕緣層208與高介電係數介電層525H的蝕刻製程可類似於用以蝕刻第三絕緣層420或蝕刻停止層310的蝕刻製程。階梯結構800包括閘極導電層525M的一部分，此部分在對應各置換SC層526的VIA開口840中被暴露出，使得閘極能夠接觸每個3D記憶體單元。
在一些實施例中，第二絕緣層208為選擇性的，且蝕刻停止層310的蝕刻可暴露出VIA開口740/840中的高介電係數介電層525H。高介電係數介電層525H可在後續的蝕刻製程中被移除，以進一步暴露出VIA開口740/840中的閘極導電層525M。VIA開口840延伸貫穿第三絕緣層420、蝕刻停止層310與高介電係數介電層525H，並暴露出閘極導電層525M。
請參考第9A圖與第9B圖，階梯結構900包括設置第三導電材料，以在VIA開口840中形成VIA導電結構945。VIA導電結構945可藉由在所形成的開口840中且直接在閘極導電層525M被暴露出的部分上設置第三導電材料來形成。在一些實施例中，VIA導電結構945係直接設置在暴露出的閘極導電層525M上。在一些實施例中，VIA導電結構945可由類似於閘極導電層525M的材料製成。在一些實施例中，可使用類似於設置閘極導電層525M的技術設置VIA導電結構945。在一些實施例中，可使用平坦化製程例如化學機械研磨製程，使得VIA導電結構945與第三絕緣層420共平面。在階梯結構900中，VIA導電結構945可延伸貫穿第三絕緣層420、蝕刻停止層310、第二絕緣層208與閘極介電層525H，以直接接觸並電連接於對應各置換SC層526的閘極導電層525M。如上所述，第二絕緣層208可為 選擇性的，並且在此情況下，VIA導電結構945可延伸貫穿第三絕緣層420、蝕刻停止層310與閘極介電層525H，以直接接觸且連接於對應各置換SC層526的閘極導電層525M。因此，各記憶體單元的閘極堆疊525的導電路徑可朝上連線至晶圓的表面，使得在後段工序中3D記憶體能夠具有不同的字元線構造。
第10圖所示為根據一些實施例形成三維記憶體陣列的字元線接觸件的示例方法1000。方法1000的製程步驟可用於形成第1-9圖所示的記憶體裝置。方法1000所示的製程步驟並非詳盡的且還可以在任何所述的製程步驟之前、之後或之間進行其他製程步驟。在一些實施例中，示例方法1000的一些製程步驟可被忽略或是包括為了簡單敘述而未在此描述的其他製程步驟。在一些實施例中，方法1000的製程步驟可以不同的順序和/或變化進行。
在製程步驟1010中，在基底上方設置交替堆疊層，接著進行反覆蝕刻-修整製程，以形成階梯結構。基底的一範例可為描述於第1圖中的基底101。交替堆疊層中的層堆疊可包括具有在犧牲層上方的第一絕緣層的介電層對。第一絕緣層可為第1圖中的第一絕緣層104，且犧牲層可為第1圖中的犧牲層106，並且介電層對可使用類似於形成第一絕緣層104與犧牲層106的技術來形成。
反覆蝕刻-修整製程的一個循環包括蝕刻階梯台階的高度的蝕刻製程與決定階梯台階寬度的修整製程。重複進行蝕刻-修整製程持續一定數目的循環，此數目對應於台階的數目或階梯結構上介電層對的數目。遮罩堆疊可用來進行圖案化，並且在蝕刻-修整製程之後可被移除。
在製程步驟1020中，在具有交替堆疊膜的階梯結構上設置第二絕緣層。第二絕緣層可為第2圖中的第二絕緣層208且可使用類似於形成第二絕緣層208的技術形成。
在製程步驟1030中，在階梯結構上的第二絕緣層的頂表面上設置蝕刻停止層。蝕刻停止層可為第3圖中的蝕刻停止層310且可使用類似於形成蝕刻停 止層310的技術形成。
在製程步驟1040中，在階梯結構上方的蝕刻停止層的頂表面上設置第三絕緣層，接著進行選擇性的平坦化製程，以形成與蝕刻停止層的最高部分共平面的一表面。第三絕緣層可為第4圖中的第三絕緣層420且可使用類似於形成第三絕緣層420的技術形成。
在製程步驟1050中，藉由蝕刻貫穿整個膜層堆疊，以形成基底的開口。透過開口，階梯結構中的各介電層對的犧牲層可被移除並置換為閘極堆疊。類似的結構如第5A圖與第5B圖所示。閘極堆疊可為第5A圖與第5B圖中的閘極堆疊525。基底的開口可為第5A圖中的基底開口522。移除犧牲層包括對於圍繞的第一絕緣層與第二絕緣層具有選擇性的濕式蝕刻或等向性蝕刻。設置閘極堆疊包括首先設置高介電係數介電層，然後設置閘極導電層。高介電係數介電層可為第5B圖中的高介電係數介電層525H，且可使用類似於形成高介電係數介電層525H的技術形成。
製程步驟1050還包括從基底開口的側壁移除閘極導電層(或導電部分)以及形成隔離阻障層。從側壁移除閘極導電層可藉由濕式蝕刻或乾式蝕刻來達成。側壁隔離層可為第5A圖與第5B圖中的第五絕緣層530，且可使用類似於形成第五絕緣層530的技術形成。沉積在開口底部的基底表面上的側壁隔離材料可藉由非等向性乾式蝕刻移除。
在製程步驟1060中，第二導電材料可設置在階梯結構上方，以在基底開口中形成基底導電結構。基底導電結構可為第6圖中的基底導電結構643。平坦化製程例如化學機械研磨可被用來形成基底導電結構與第三絕緣層之間共平面的頂表面。
在製程步驟1060中，對應階梯的各階的接觸件VIA開口藉由選擇性蝕刻形成。接觸件VIA開口可和第6圖中的VIA開口640相同。第三絕緣層的蝕刻速 率可大於蝕刻停止層的蝕刻速率。因此，底部階梯的階可形成深的開口，而最高階梯的階上的蝕刻停止層並未被擊穿。
在製程步驟1070中，VIA開口中的蝕刻停止材料藉由反向選擇性蝕刻移除。在反向選擇性蝕刻的過程中，蝕刻蝕刻停止層比蝕刻第二絕緣層快。在本步驟中，VIA開口可為第7圖中的VIA開口740。
在製程步驟1080中，藉由利用類似於第三絕緣層或蝕刻停止層的蝕刻製程，在VIA開口中移除第二絕緣層與閘極堆疊的高介電係數介電層。閘極堆疊的導電材料在VIA開口中被暴露出，使得每一個3D記憶體單元的閘極能夠形成電連接。在本步驟中，VIA開口可為第8A圖與第8B圖中的VIA開口840。
在製程步驟1090中，藉由在結構中全部的VIA開口中設置以及填充第三導電材料，以形成VIA導電結構。VIA導電結構可為第9A圖與第9B圖中的VIA導電結構945。第三導電材料可在後續被平坦化，以形成與第三絕緣層的頂表面共平面的表面。平坦化製程包括化學機械研磨(CMP)。VIA開口外的剩餘導電材料可藉由修整(touch-up)的乾式蝕刻或濕式蝕刻移除。因此，VIA開口中的導電材料與對應階梯結構的各階的閘極堆疊的導電材料連接。因此，在後續的後段工序中，垂直堆疊的3D記憶體單元的內嵌式閘極可在結構頂部的平面表面進行電連接，使得3D記憶體陣列的字元線能夠具有不同構造。
製程步驟1010至1050所示為本揭露一些實施例第5圖中形成階梯結構500的方法，其使用置換閘極的技術。在此範例中，犧牲層106首先在製程步驟1010中第1圖的階梯結構100上形成。犧牲層106在製程步驟1050中置換成閘極堆疊525，以形成階梯結構500。具有置換閘極的3D記憶體的結構與方法的細節如同在審查中的美國專利所述，其名稱為「形成三維記憶體裝置的閘極結構的方法(Method for Forming Gate Structure of Three-Dimensional Memory Device)」(申請號為16/047,158且申請日為2018/7/27)，且上述所列的參考文獻全體皆引用作為本揭露 的揭示內容。
在一些實施例中，階梯結構500也可利用「先閘極製程(gate-first)」的方法形成，其中閘極導電層可設置在第1圖中，且在製程步驟1010中取代犧牲層106。閘極導電層可為類似於第5B圖中的閘極導電層525M的材料，且可使用類似於形成閘極導電層525M的技術形成。因此，可調整形成階梯結構100的蝕刻-修整製程，使得閘極導電層525M可被蝕刻，而非犧牲層106。藉此，第2-4圖中的犧牲層106也可被置換為閘極導電層525M。在本實施例中，製程步驟1050中移除犧牲層106的步驟可被省略。基底開口522、VIA開口640/740/840與導電結構643/945可類似於第5-9圖來形成，並且使用類似於製程步驟1050-1090的方法來形成。
在一些實施例中，半導體結構包括具有多個台階的階梯結構，且各台階包括設置在介電層上方的導電層。半導體結構還包括設置在各台階的導電層的一部分的上方的阻障層。半導體結構還包括設置在阻障層上的蝕刻停止層與設置在蝕刻停止層上的絕緣層。半導體結構還包括形成於絕緣層中並延伸貫穿蝕刻停止層與阻障層的多個導電結構。各導電結構直接接觸於各台階的導電層。
在一些實施例中，半導體結構包括具有多個台階的階梯結構，且各台階包括設置在介電層上方的導電層。半導體結構還包括設置在各台階的導電層的一部分上方的蝕刻停止層，以及設置在蝕刻停止層上的絕緣層。半導體結構還包括形成於絕緣層中且延伸貫穿蝕刻停止層的多個導電結構。各導電結構直接接觸對應的各台階的導電層。
在一些實施例中，形成半導體結構的方法包括形成階梯結構的多個台階。形成多個台階的各台階包括在介電層上方設置犧牲層與在多個台階的各階上設置蝕刻停止層。此方法還包括在蝕刻停止層上設置絕緣層，以及將階梯結構的各台階的犧牲層置換為導電層。此方法還包括在絕緣層中形成多個開 口，以及暴露出部分蝕刻停止層。此方法還包括蝕刻在多個開口中被暴露出的部分蝕刻停止層並暴露出各台階的導電層。此方法還包括形成多個導電結構，且各導電結構分別形成於多個開口的各開口中。
上述的具體實施例完整揭示本揭露的一般特性，本領域技術人員在應用本領域知識之後，能夠調整和/或改變成不同的應用而不需要過度的實驗，且不會脫離本揭露的一般性概念。因此，基於本文的揭露和指示，上述的改變或調整並未超出所揭露的實施例或是與其同等的意義和範圍。應該理解的是，本文所使用的措辭或用語係為了描述而不是為了限制本文內容，使得本說明的措辭或用語能夠被本領域技術人員整合並獲得本揭露的啟發與指示。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示例實施例，但非全部的示例實施例，因此並非意旨在以任何方式限制本揭露內容及所附發明申請專利範圍。
本揭露的廣度及範圍不應受上述任何示例實施例所限制，而應僅根據以下權利要求及其均等物來限定。
101:基底
104:第一絕緣層
208:第二絕緣層
310:蝕刻停止層
420:第三絕緣層
525:閘極堆疊
526:置換SC層
530:第五絕緣層
643:基底導電結構
900:階梯結構
927:區域
945:VIA導電結構

Claims (19)

  1. 一種半導體結構，包括：一階梯結構，包括多個台階，其中各所述台階包括一導電層，設置在一介電層上方，且在各所述台階中，所述導電層的側表面與所述介電層的側表面對齊；一阻障層，設置在各所述台階的所述導電層的一部分的上方，且所述阻障層設置於所有所述台階上並直接接觸所有所述台階；一蝕刻停止層，設置在所述阻障層上；一絕緣層，設置在所述蝕刻停止層上；以及多個導電結構，形成於所述絕緣層中，其中各所述導電結構形成在各所述台階的所述導電層上，所述多個導電結構的頂表面、所述絕緣層的頂表面與所述蝕刻停止層的一部分的頂表面共平面。
  2. 如請求項1所述的半導體結構，其中所述多個導電結構延伸貫穿所述阻障層。
  3. 如請求項1所述的半導體結構，其中所述多個導電結構延伸貫穿所述蝕刻停止層。
  4. 如請求項1所述的半導體結構，其中所述阻障層包括二氧化矽。
  5. 如請求項1所述的半導體結構，其中所述蝕刻停止層包括氮化矽、旋塗式(spin-on)介電材料與高介電係數(high-k)介電材料的其中一個或多個。
  6. 如請求項1所述的半導體結構，其中各所述導電結構直接接觸對應的 各所述台階的所述導電層的其中一個。
  7. 如請求項1所述的半導體結構，其中所述多個導電結構包括鎢、鈷、鎳、銅和鋁的其中一個或多個。
  8. 如請求項1所述的半導體結構，其中所述阻障層形成於所述多個台階的側表面與頂表面上。
  9. 如請求項1所述的半導體結構，其中所述蝕刻停止層的厚度的範圍介於10奈米至1000奈米之間。
  10. 一種半導體結構，包括：一階梯結構，包括多個台階，其中各所述台階包括一導電層以及一介電層，在各所述台階中，所述導電層設置在所述介電層上，且在各所述台階中，所述導電層的側表面與所述介電層的側表面對齊；一蝕刻停止層，設置在各所述台階的所述導電層的一部分的上方；一絕緣層，設置於所述蝕刻停止層上；以及多個導電結構，形成於所述絕緣層中，且延伸貫穿所述絕緣層，其中各所述導電結構直接接觸對應的各所述台階的所述導電層，所述多個導電結構的頂表面、所述絕緣層的頂表面與所述蝕刻停止層的一部分的頂表面共平面。
  11. 如請求項10所述的半導體結構，其中所述蝕刻停止層形成於各所述台階的一側表面與一頂表面上。
  12. 如請求項11所述的半導體結構，其中位於各所述台階的所述側表面與所述頂表面上的所述蝕刻停止層的厚度相同。
  13. 如請求項10所述的半導體結構，其中所述蝕刻停止層包括氮化矽、旋塗式介電材料與高介電係數介電材料的其中一個或多個。
  14. 如請求項10所述的半導體結構，其中所述蝕刻停止層的厚度範圍介於10奈米至1000奈米之間。
  15. 一種形成半導體結構的方法，包括：形成一階梯結構，具有多個台階，其中形成各所述台階包括在一介電層的上方設置一犧牲層；在各所述台階上設置一蝕刻停止層；在所述蝕刻停止層上形成一絕緣層，所述絕緣層的頂表面與所述蝕刻停止層的一部分的頂表面共平面；將各所述台階的所述犧牲層置換為一導電層；在所述絕緣層中形成多個開口，暴露出所述蝕刻停止層的多個部分；蝕刻所述蝕刻停止層被所述多個開口暴露出的所述多個部分，並且暴露出各所述台階的所述導電層的至少一部分；以及在各所述開口中形成多個導電結構。
  16. 如請求項15所述的形成半導體結構的方法，其中形成所述多個開口包括對所述絕緣層進行一蝕刻製程，其中所述絕緣層的蝕刻速率大於所述蝕刻停止層的蝕刻速率。
  17. 如請求項15所述的形成半導體結構的方法，其中蝕刻所述蝕刻停止層被暴露出的所述多個部分包括以一蝕刻速率對被暴露出的所述蝕刻停止層進行蝕刻，且所述蝕刻速率大於所述導電層的一蝕刻速率。
  18. 如請求項15所述的形成半導體結構的方法，其中設置所述蝕刻停止層包括設置氮化矽、旋塗式介電材料與高介電係數介電材料的其中一個或多個。
  19. 如請求項15所述的形成半導體結構的方法，其中形成所述多個導電結構包括在各所述台階被暴露出的所述導電層上直接設置導電材料。
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