CN113097382B - Rram单元的制造方法及rram单元 - Google Patents
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Abstract
本发明公开一种RRAM单元的制造方法及RRAM单元，包括步骤：在半导体衬底上，形成BE电介质层；在BE电介质层上形成BE孔，BE孔与所述半导体衬底接触；在BE孔中形成BE；在BE所属层的上方形成开关层；在开关层上方形成TE层；将所述TE层制作成目标尺寸，得到TE岛；将开关层制作成目标尺寸；在TE岛及所述BE电介质层上形成低K电介质层；在低K电介质层上形成沟槽，沟槽深入至所述TE岛中且所述沟槽的尺寸小于TE的尺寸；在沟槽内形成铜线；得到RRAM单元。RRAM单元由所述方法制得，或RRAM单元包括：BE，开关层，TE及铜线；BE上依次设有开关层、TE及导线；所述TE的尺寸大于所述BE，所述TE具有凹陷部，所述导线位于所述TE的凹陷部上。
Description
技术领域
本发明涉及半导体器件领域，尤其涉及一种RRAM单元的制造方法及RRAM单元。
背景技术
RRAM(Resistive random access memory，阻变式存储器)是新兴的存储器之一，与传统的NVM(Non-volatile Memory，非易失存储器)相比具有许多优势。RRAM单元的结构可以简单抽象的理解为带有底部电极BE，开关层和顶部电极TE的MIM(metal-insulator-metal)结构。然而，在RRAM单元的BEOL(Back End of Line，后道工序)集成过程之中，始终面临铜扩散的挑战。而铜扩散可能会导致很高的泄漏电流和介质层击穿，从而使得整个制造方案更加复杂。
此外，现有的工艺工序中存在以下问题：
1、需要特殊处理以控制BE与TE的侧壁泄露；
2、需要单独的通孔工艺以使得两个金属层之间实现镶嵌连接；
3、在顶部电极TE上控制沟槽深度的容错较小；
4、TE材料(铱)在逻辑器件中工艺难度系数大。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的至少在于提供一种RRAM单元的制造方法及RRAM单元，旨在解决泄露电流不稳定的问题。
为实现上述目的及其他相关目的，本发明的一个实施方式提供一种RRAM单元的制造方法，包括步骤：
在半导体衬底上，形成底部电极电介质层；
在所述底部电极电介质层上形成底部电极孔，所述底部电极孔与所述半导体衬底接触；
在所述底部电极孔中形成底部电极；
在底部电极所属层的上方形成开关层；
在所述开关层上方形成顶部电极层；
将所述顶部电极层制作成目标尺寸，得到顶部电极岛；
将所述开关层制作成目标尺寸；
在所述顶部电极岛及所述底部电极电介质层上形成低K电介质层；
在所述的低K电介质层上形成沟槽，所述沟槽深入至所述顶部电极岛中且所述沟槽的尺寸小于所述顶部电极的尺寸；
在所述沟槽内形成铜线；
得到所述RRAM单元。
可选地，在所述底部电极电介质层上形成底部电极孔的步骤，包括：
在所述底部电极电介质层上进行光刻、刻蚀，形成底部电极孔。
可选地，在所述底部电极孔中形成底部电极的步骤，包括：
在底部电极电介质层上沉淀第一金属层；
对所述第一金属层进行抛光以使得所述第一金属层上表面与所述电介质层的上表面平齐。
可选地，将所述顶部电极层制作成目标尺寸，得到顶部电极岛的步骤，包括：
在所述顶部电极层需要制作顶部电极的位置形成保护层、然后进行刻蚀，得到顶部电极岛。
可选地，在所述的低K电介质层上形成沟槽的步骤，包括：
在所述低K电介质层上进行光刻、刻蚀，得到所述沟槽。
可选地，所述顶部电极岛为台阶状结构。
可选地，所述顶部电极岛的最小尺寸为：铜线尺寸与套准尺寸之和的最小值。
可选地，所述底部电极电介质层的材质包括：SiN或NDC。
可选地，所述的第一金属层的材质包括：TiN或Ti。
可选地，所述开关层的材质包括：TaOx或AlOx或HfOx；所述开关层的厚度为10埃～50埃。
可选地，所述顶部电极层的材质包括：Ti或TiN或复合金属；所述复合金属包括：Al与TiN的复合或者W与TiN的复合。
可选地，还包括步骤：在所述半导体衬底中形成导电通孔。
为实现上述目的及其他相关目的，本发明的一个实施方式提供一种RRAM单元，所述RRAM单元通过所述方法制得。
为实现上述目的及其他相关目的，本发明的一个实施方式提供一种RRAM单元，所述RRAM单元包括：
底部电极，开关层，顶部电极及铜线；
所述底部电极上依次设有开关层、顶部电极及导线；所述顶部电极的尺寸大于所述底部电极的尺寸，所述顶部电极具有凹陷部，所述导线位于所述顶部电极的凹陷部上。
可选地，所述导线为铜线。
可选地，所述底部电极的材质包括：TiN或Ti。
可选地，所述开关层的材质包括：TaOx或AlOx或HfOx；所述开关层的厚度为10埃～50埃。
可选地，所述顶部电极的材质包括：Ti或TiN或复合金属；所述复合金属包括：Al与TiN的复合或者W与TiN的复合。
通过本发明实施方式提供的上述技术方案，制得的RRAM单元由于尺寸不对称的底部电极与顶部电极，这保证了泄露电流的稳定性，同时铜线与顶部电极的连接与沟槽深度无关，使得其具有更大的工艺边界，同时采用的材料与工艺完全符合和逻辑平台增加了存储单元的兼容性与稳定性。此外，本发明实施方式所提供的方法只需要一个额外的掩模板便可以形成RRAM单元，这有效的降低了制造方案的复杂度。
附图说明
图1显示为本发明一实施例所述的RRAM单元的制造方法的流程图。
图2显示为本发明一实施例所述的形成底部电极电介质层的示意图；
图3显示为本发明一实施例所述的形成底部电极孔的示意图；
图4显示为本发明一实施例所述的形成第一金属层的示意图；
图5显示为本发明一实施例所述的底部电极抛光的示意图；
图6显示为本发明一实施例所述的形成开关层的示意图；
图7显示为本发明一实施例所述的形成第二金属层的示意图；
图8显示为本发明一实施例所述的形成顶部电极岛的光刻示意图；
图9显示为本发明一实施例所述的形成顶部电极岛的刻蚀示意图；
图10显示为本发明一实施例所述的形成低K电介质层的示意图；
图11显示为本发明一实施例所述的在低K电介质层上形成沟槽的示意图；
图12显示为本发明一实施例所述的形成铜线的示意图。
元件标号说明
| 标号 | 名称 |
| 1 | 半导体衬底 |
| 2 | 底部电极电介质层 |
| 3 | 底部电极孔 |
| 4 | 底部电极 |
| 41 | 第一金属层 |
| 5 | 开关层 |
| 6 | 顶部电极层 |
| 7 | 顶部电极岛 |
| 71 | 顶部电极 |
| 8 | 低K电介质层 |
| 9 | 铜线 |
| 10 | 导电通孔 |
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图中所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图1-12所示，一种RRAM单元的制造方法，包括步骤：
在半导体衬底1上，形成底部电极电介质层2；
在所述底部电极电介质层上形成底部电极孔3，所述底部电极孔与所述半导体衬底接触；
在所述底部电极孔中形成底部电极4；
在底部电极所属层的上方形成开关层5；
在所述开关层上方形成顶部电极层6；
将所述顶部电极层制作成目标尺寸，得到顶部电极岛7；
将所述开关层制作成目标尺寸；
在所述顶部电极岛及所述底部电极电介质层上形成低K电介质层8；
在所述的低K(K为介电常数)电介质层上形成沟槽，所述沟槽深入至所述顶部电极岛中且所述沟槽的尺寸小于顶部电极的尺寸；
在所述沟槽内形成铜线9；
得到所述RRAM单元。所述的RRAM单元包括：底部电极4，开关层5，顶部电极71及铜线9。
通过本发明实施方式提供的上述技术方案，制得的RRAM单元由于尺寸不对称的底部电极与顶部电极，这保证了泄露电流的稳定性，同时铜线与顶部电极的连接与沟槽深度无关，使得其具有更大的工艺边界，同时采用的材料与工艺完全符合和逻辑平台增加了存储单元的兼容性与稳定性。此外，本发明实施方式所提供的方法只需要一个额外的掩模板便可以形成RRAM单元，没有通过额外的工序来防止BE/TE侧壁泄露，也没有单独的开孔工艺流程，这有效的降低了制造方案的复杂度。
在某一实施方式中，在半导体衬底1上，形成底部电极电介质层2的步骤，包括：
在半导体衬底1上，通过CVD(Chemical Vapor Deposition，化学气相沉积)形成底部电极电介质层2；所述底部电极电介质层2的材质包括：SiN或NDC(nitride dopedsilicon carbide，氮掺杂碳化硅)，底部电极电介质层的厚度为最终成品(制得的RRAM单元)的底部电介质层的标准厚度的两倍。
在某一实施方式中，在所述底部电极电介质层2上形成底部电极孔3的步骤，包括：
在所述底部电极电介质层2上进行光刻、刻蚀，形成底部电极孔3，刻蚀时，刻蚀深度需要深入至半导体衬底，即：使底部电极孔3接触到半导体衬底。在该步骤中使用的掩模板与CT(Contact，器件与金属线的连接部分)掩模板为同一个。
在某一实施方式中，在所述底部电极孔中形成底部电极的步骤，包括：
在底部电极电介质层2上沉淀第一金属层41；通过PVD在底部电极电介质层2上生长第一金属层41，此步骤中BE孔中填充满第一金属，不留空白，同时第一金属层也遍布底部电极电介质层2的上表面。
对所述第一金属层进行CMP(Chemical Mechanical Polishing化学机械抛光)以去除表面的第一金属，从而使得所述第一金属层上表面与所述电介质层的上表面平齐抛光后的第一金属完全位于底部电极孔3中，形成底部电极4，此时底部电极4的底部接触半导体衬底1，底部电极4的周边为底部电极电介质层2，即底部电极4位于底部电极电介质层2中，构成底部电极所属层。上述的底部电极所属层包括底部电极电介质层及底部电极，底部电极位于底部电极电介质层中。经抛光后，底部电极电介质层的厚度为最终成品(制得的RRAM单元)的底部电介质层的标准厚度的1.5倍。
在某一实施方式中，所述的第一金属层的材质包括：TiN或Ti。
在某一实施方式中，在底部电极所属层的上方形成开关层5的步骤，包括：
在底部电极所属层的上方通过PVD(Physical Vapor Deposition，物理气相沉积)形成开关层5，所述开关层的材质包括：TaOx或AlOx或HfOx；所述开关层的厚度为10埃～50埃。
在某一实施方式中，在开关层5上方形成顶部电极层6包括：
在所述开关层上形成第二金属层；通过PVD生长第二金属层，第二金属层的厚度与铜线M1图案化过程中的硬掩膜的厚度一致。
在某一实施方式中，将所述顶部电极层6制作成目标尺寸，得到顶部电极岛7的步骤，包括：
在所述顶部电极层6(即第二金属层)需要制作顶部电极的位置处形成保护层、然后进行刻蚀、剥离保护膜，得到顶部电极岛7。顶部电极71尺寸大于底部电极4尺寸。底部电极4与顶部电极71的尺寸不同，保证泄露电流的稳定性。所述的形成保护层，可以是在需要制作顶部电极的位置处涂光刻胶，然后曝光后形成保护层；也可以是在整个第二层金属上涂光刻胶，进行图案化曝光，在需要制作顶部电极的位置处形成保护层。
在某一实施方式中，所述顶部电极岛(TE岛)为台阶状结构，且位于台阶上方的尺寸小于位于台阶下方的尺寸。在某一实施方式中，TE岛的最小尺寸为：铜线尺寸与套准尺寸之和的最小值。所述顶部电极岛中的最小尺寸即为顶部电极岛顶部的尺寸，也是保护层的尺寸。
在某一实施方式中，将所述开关层制作成目标尺寸的步骤，包括：对所述开关层进行刻蚀，直至其尺寸为目标尺寸。
在上述步骤中，在对开关层5刻蚀的同时也需要对底部电极电介质层2进行刻蚀，使得底部电极电介质层2的厚度为最终成品(制得的RRAM单元)的底部电介质层的标准厚度。
在某一实施方式中，所述TE岛的底部的目标尺寸与所述开关层的目标尺寸一致。
在某一实施方式中，在所述顶部电极岛及所述底部电极电介质层上形成低K电介质层的步骤包括，在最上方通过常规手段(PVD或CVD或其他手段)生长一层低K电介质材料。
在某一实施方式中，在所述的低K电介质层8上形成沟槽的步骤，包括：
在所述低K电介质层上进行光刻、刻蚀，得到所述沟槽。沟槽的尺寸小于顶部电极的尺寸，使得铜线完全落在顶部电极上，且所述沟槽深入至顶部电极中，有效防止铜的扩散。通过该步骤能够得到具有凹陷部的顶部电极71。所述沟槽深入至顶部电极中3-20nm，这样能够同时兼顾接触电阻与阻挡Cu扩散。
在所述沟槽内形成铜线9的步骤，包括：在过往步骤结束后的最上方，通过常规手段(PVD或其他手段)生长一层铜，使得铜布满沟槽，形成铜线M1。然后在进行CMP，得到RRAM单元。
在某一实施方式中，所述第二金属层的材质包括：Ti或TiN或复合金属；所述复合金属包括：Al与TiN的复合或者W与TiN的复合。
在某一实施方式中，所述方法还包括步骤：在所述半导体衬底1中形成导电通孔10。所述导电通孔10设立于底部电极的下方。
由于上述方法是基于ILD(interlevel dielectric，层间电介质)的结构，所以不会损坏低K电介质层，使得工艺的容差能力更高。
利用本方法，还能在RRAM单元周边制得逻辑单元，具体制作过程为：在进行开关层刻蚀的步骤中，对RRAM单元周边的底层电介质及底部电极刻蚀掉，直至裸露出半导体衬底1，然后在上方随着低K电介质层形成的步骤形成低K电介质层(低K电介质层接触到逻辑单元中的半导体衬底)，在制作沟槽的步骤中，在逻辑单元中的半导体衬底上方形成沟槽，该沟槽随着铜线的形成布满铜线，并随着导电通孔的形成在其下方得到导电通孔，从而得到周边的逻辑单元。
为实现上述目的及其他相关目的，本发明的一个实施方式提供一种RRAM单元，所述RRAM单元通过所述方法制得。
通过所述方法制得的RRAM单元，得到尺寸不对称的底部电极与顶部电极，这保证了泄露电流的稳定性，同时铜线与顶部电极的连接与沟槽深度无关，使得其具有更大的工艺边界，同时采用的材料与工艺完全符合和逻辑平台增加了存储单元的兼容性与稳定性。此外，本发明实施方式所提供的方法只需要一个额外的掩模板便可以形成RRAM单元，这有效的降低了制造方案的复杂度。
为实现上述目的及其他相关目的，本发明的一个实施方式提供一种RRAM单元，所述RRAM单元包括：
底部电极，开关层，顶部电极及铜线；
所述底部电极上依次设有开关层、顶部电极及导线；所述顶部电极的尺寸大于所述底部电极的尺寸，所述顶部电极具有凹陷部，所述导线位于所述顶部电极的凹陷部上。
在某一实施方式中，所述导线为铜线。
在某一实施方式中，所述底部电极的材质包括：TiN或Ti。
在某一实施方式中，所述开关层的材质包括：TaOx或AlOx或HfOx；所述开关层的厚度为10埃～50埃。
在某一实施方式中，所述顶部电极的材质包括：Ti或TiN或复合金属；所述复合金属包括：Al与TiN的复合或者W与TiN的复合。
尺寸不对称的底部电极与顶部电极，这保证了泄露电流的稳定性，同时铜线与顶部电极的连接与沟槽深度无关，使得其具有更大的工艺边界，同时采用的材料与工艺完全符合和逻辑平台增加了存储单元的兼容性与稳定性。此外，本发明实施方式所提供的方法只需要一个额外的掩模板便可以形成RRAM单元，这有效的降低了制造方案的复杂度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种RRAM单元的制造方法，其特征在于，包括步骤：
在半导体衬底上，形成底部电极电介质层；
在所述底部电极电介质层上形成底部电极孔，所述底部电极孔与所述半导体衬底接触；
在所述底部电极孔中形成底部电极；
在底部电极所属层的上方形成开关层；
在所述开关层上方形成顶部电极层；
将所述顶部电极层制作成目标尺寸，得到顶部电极岛，所述顶部电极岛尺寸大于底部电极尺寸；
将所述开关层制作成目标尺寸；
在所述顶部电极岛及所述底部电极电介质层上形成低K电介质层；
在所述的低K电介质层上形成沟槽，所述沟槽深入至所述顶部电极岛中且所述沟槽的尺寸小于顶部电极的尺寸；
在所述沟槽内形成铜线；
得到所述RRAM单元。
2.根据权利要求1所述的RRAM单元的制造方法，其特征在于，在所述底部电极电介质层上形成底部电极孔的步骤，包括：
在所述底部电极电介质层上进行光刻、刻蚀，形成底部电极孔。
3.根据权利要求1所述的RRAM单元的制造方法，其特征在于，在所述底部电极孔中形成底部电极的步骤，包括：
在底部电极电介质层上沉淀第一金属层；
对所述第一金属层进行CMP以使得所述第一金属层上表面与所述电介质层的上表面平齐。
4.根据权利要求1所述的RRAM单元的制造方法，其特征在于，将所述顶部电极层制作成目标尺寸，得到顶部电极岛的步骤，包括：
在所述顶部电极层需要制作顶部电极的位置形成保护层、然后进行刻蚀，得到顶部电极岛。
5.根据权利要求1所述的RRAM单元的制造方法，其特征在于，在所述的低K电介质层上形成沟槽的步骤，包括：
在所述低K电介质层上进行光刻、刻蚀，得到所述沟槽。
6.根据权利要求1所述的RRAM单元的制造方法，其特征在于，所述顶部电极岛为台阶状结构。
7.根据权利要求1或6所述的RRAM单元的制造方法，其特征在于，所述顶部电极岛的最小尺寸为：铜线尺寸与套准尺寸之和的最小值。
8.根据权利要求1所述的RRAM单元的制造方法，其特征在于，所述底部电极电介质层的材质包括：SiN或NDC。
9.根据权利要求3所述的RRAM单元的制造方法，其特征在于，所述的第一金属层的材质包括：TiN或Ti。
10.根据权利要求3所述的RRAM单元的制造方法，其特征在于，所述开关层的材质包括：TaOx或AlOx或HfOx；所述开关层的厚度为10埃～50埃。
11.根据权利要求1所述的RRAM单元的制造方法，其特征在于，所述顶部电极层的材质包括：Ti或TiN或复合金属；所述复合金属包括：Al与TiN的复合或者W与TiN的复合。
12.根据权利要求1所述的RRAM单元的制造方法，其特征在于，还包括步骤：在所述半导体衬底中形成导电通孔。
13.一种RRAM单元，其特征在于，所述RRAM单元通过权利要求1-12任一所述方法制得。
14.一种RRAM单元，其特征在于，所述RRAM单元包括：
衬底，底部电极，开关层，顶部电极及导线；
所述衬底上设有底部电极电介质层，所述底部电极电介质层设有底部电极孔，所述底部电极位于所述底部电极孔内，并在其上依次设有开关层、顶部电极及导线；所述顶部电极和导线的侧面被电介质层围绕；所述顶部电极的尺寸大于所述底部电极的尺寸。
15.根据权利要求14所述的RRAM单元，其特征在于，所述导线为铜线。
16.根据权利要求14或15所述的RRAM单元，其特征在于，所述底部电极的材质包括：TiN或Ti。
17.根据权利要求14或15所述的RRAM单元，其特征在于，所述开关层的材质包括：TaOx或AlOx或HfOx；所述开关层的厚度为10埃～50埃。
18.根据权利要求14或15所述的RRAM单元，其特征在于，所述顶部电极的材质包括：Ti或TiN或复合金属；所述复合金属包括：Al与TiN的复合或者W与TiN的复合。
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