CN105825887A

CN105825887A - 存储器阵列及其操作方法

Info

Publication number: CN105825887A
Application number: CN201510001861.6A
Authority: CN
Inventors: 谢志昌; 张国彬; 吕函庭
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2015-01-04
Filing date: 2015-01-04
Publication date: 2016-08-03
Anticipated expiration: 2035-01-04
Also published as: CN105825887B

Abstract

本发明公开了一种存储器阵列及其操作方法。存储器阵列包含排列成多个列与行的多个存储单元(cell)，其中多个平行记忆字符串(memory string)对应至此些行的各自的行，多个字线是排列而垂直于此些记忆字符串，各字线被连接至该存储单元的此些列的一个对应列的多个栅电极。此方法包括：执行编程操作，编程操作编程在多个边(edge)字线上的所有存储单元，边字线位于存储器阵列的对面边上，且编程操作依据待被储存在存储器阵列之中的输入数据编程存储器阵列之中的多个选择存储单元，此些选择存储单元位于这些边字线之间。各编程后存储单元的阈值电压位于编程验证电平。

Description

存储器阵列及其操作方法

技术领域

本发明是有关于一种存储器阵列及其操作方法，且特别是有关于一种能抑制读取干扰的存储器阵列的操作方法。

背景技术

非易失(non-volatile)存储器装置是一种即使当电力的供应被移除时，仍能持续储存数据的半导体装置。NAND闪存装置是一种已被发展的非易失存储器装置。NAND闪存装置包含存储器阵列，存储器阵列包含多个排列成平行字符串的存储单元。由于在读取操作时施加的偏压机制，导致读取干扰发生在这些字符串之中。

发明内容

依据本发明一实施例，一种存储器阵列的操作方法是被提供。存储器阵列包含排列成多个列(row)与多个行(column)的多个存储单元(cell)，其中多个平行记忆字符串(memorystring)对应至这些行的各自的行，多个字线(wordline)是排列而垂直于该多个记忆字符串，各字线被连接至这些存储单元的这些列的一个对应列的多个栅电极。该方法包括：执行一编程(program)操作，该编程操作编程在多个边字线(edgewordline)上的所有这些存储单元，这些边字线位于该存储器阵列的对面边上，且该编程操作依据待被储存在该存储器阵列之中的输入数据编程该存储器阵列之中的多个选择存储单元，这些多个选择存储单元位于这些边字线之间。各编程后存储单元的阈值电压位于一编程验证(programverify，PV)电平。

依据本发明另一实施例，一种集成电路是被提供，集成电路包括一存储器阵列及一控制电路。存储器阵列包含排列成多个列与多个行的多个存储单元，其中多个平行记忆字符串对应至这些行的各自的行，多个字线是排列而垂直于该多个记忆字符串，各字线被连接至这些存储单元的这些列的一个对应列的多个栅电极。控制电路被配置以对该存储器阵列执行一编程操作，以编程在多个边字线上的所有这些存储单元，这些边字线位于该存储器阵列的对面边上，并依据待被储存在该存储器阵列之中的输入数据编程该存储器阵列之中的多个选择存储单元，这些选择存储单元位于这些边字线之间，各编程后存储单元的阈值电压位于一PV电平。

依据本发明又一实施例，一种控制电路是被提供，控制电路用于操作存储器阵列。该存储器阵列包含多个存储单元。该控制电路包括电路***(circuitry)，被配置以对该存储器阵列执行一编程操作，以编程在多个边字线上的所有这些存储单元，这些边字线位于该存储器阵列的对面边上，并依据待被储存在该存储器阵列之中的输入数据编程该存储器阵列之中的多个选择存储单元，这些选择存储单元位于这些边字线之间。各编程后存储单元的阈值电压位于一PV电平。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照一范例性实施例一存储单元的剖面示意图。

图2绘示依照一范例性实施例的存储器阵列的等效电路的示意图。

图3绘示依照一范例性实施例的包含存储器阵列的集成电路的示意图。

图4绘示依照一范例性实施例的用于编程存储器阵列之中的存储单元的编程图案的示意图。

图5绘示依照一比较范例的记忆字符串上的编程图案的示意图。

图6绘示依照一范例性实施例在读取操作期间的被选择WL讯号及未选择WL讯号的波形的示意图。

图7A绘示依据图4的编程图案而被编程的存储器阵列在应用读取压力之前及之后所测量的阈值电压的分布示意图。

图7B绘示依据图4的编程图案而被编程的存储器阵列在应用读取压力之前及之后所测量的阈值电压之间的差的分布示意图。

图8绘示依照一比较范例的用于编程存储器阵列中的存储单元的编程图案的示意图。

图9A绘示依据图8的编程图案而被编程的存储器阵列在应用读取压力之前及之后所测量的阈值电压的分布示意图。

图9B绘示依据图8的编程图案而被编程的存储器阵列在应用读取压力之前及之后所测量的阈值电压之间的差的分布示意图。

【符号说明】

100：存储单元

102：基板

104：第一掺杂区

106：第二掺杂区

108：通道区

110：隧穿介电结构

112：下氧化物层

114：氮化物层

116：上氧化物层

120：电荷储存层

130：隔离层

140：栅电极

200：存储器阵列

210-213：记忆字符串

220：存储单元

230：BL0

240：CSL

250-253：字符串选择晶体管

260、261：接地选择晶体管

270：字线

280：偶接地选择线

281：奇接地选择线

290：字符串选择线

310：控制器

320：电压供应器

330：列译码器

340：行译码器

350：感测放大器

360：数据输入线

370：数据输出线

具体实施方式

现在将特举范例性实施例，并配合所附图式，作详细说明。若可能的话，在图式中相同的参考数字将会用来表示相同或相仿的组件。

图1绘示依照一范例性实施例一存储单元100的剖面示意图。存储器100包含：基板102；第一掺杂区104及第二掺杂区106，设置在基板102中；通道区108，设置在第一掺杂区104及第二掺杂区108之间；隧穿介电结构(tunneldielectricstructure)110，设置在上述的通道区108上；一电荷储存层120，设置在上述隧穿介电结构110上；一隔离层130，设置在上述电荷储存层120上；一栅电极140，设置在上述隔离层130上。基板102可被实现为形成在半导体晶圆中的P型阱(P-well)，而第一及第二掺杂区104与106可为N型。替代性地，基板102可被实现为形成在半导体晶圆中的N型阱(N-well)，而第一及第二掺杂区104与106可为P型。隧穿介电结构110可被形成以具有此技艺中所知悉的用于隧穿介电结构的任何结构。在所示的实施例中，隧穿介电结构110为三层薄ONO结构，包含下氧化物层112(O)、设置在下氧化物层112上的氮化物层114(N)、及设置在氮化物层114上的上氧化物层116(O)。下氧化物层112、氮化物层114、及上氧化物层116的各者具有的厚度约为至电荷储存层120是由氧化硅或氮化硅所形成、或其他电荷储存材料，如Al₂O₃、HfO_x、ZrO_X。电荷储存层120的厚度约为至

为了编程存储单元100，第一及第二掺杂区104与106、及基板102是被接地，而编程电压如约18V是被施加在栅电极140。如此，电子是从通道区108被注入至电荷储存层120，而提升存储单元100的阈值电压VT至编程验证(programverify，PV)电平。为了从存储单元100擦除数据，栅电极140是被接地，第一及第二掺杂区104与106是被接地或浮接，而擦除电压如约18V是被施加在基板102。如此，电子是从电荷储存层120被移除，而降低存储单元100的阈值电压VT至擦除验证(eraseverify，EV)电平。

存储单元100可为单阶单元(singlelevelcell，SLC)或多阶单元(multi-levelcell，MLC)。SLC的VT可被设定为一个EV电平、或一个PV电平。MLC的VT可被设定为一个EV电平，或多个PV电平的其中之一。

图2绘示依照一范例性实施例的三维垂直栅(three-dimensionalverticalgate，3DVG)存储器阵列200(此处参照为存储器阵列200)的等效电路示意图。存储器阵列200具有NAND结构，包含多个记忆字符串210-213。记忆字符串210-213的各个包含多个存储单元220，例如64个存储单元220，存储单元220串联连接并对应至存储器阵列的一行。

记忆字符串210-213组成一个区块阵列(blockarray)。记忆字符串210-213的每一个对应至一个通道位线(bitline，BL)。区块阵列的这些通道BL是群组(group)在一起并连接至一全局位线(globalbitline，GBL)，如图2中所标示的BL0230。记忆字符串210-213的各个连接在BL0230与多个共同来源线(commonsourceline，CSL)240的其中一个之间。相邻的记忆字符串210-213在位线端往来源线端的方向、及来源线端往位线端的方向之间变换。举例来说，记忆字符串210及212具有来源线端往位线端的方向，而记忆字符串211及213具有位线端往来源线端的方向。也就是说，对于记忆字符串210及212的每一个而言，CSL240被连接至记忆字符串的上端，而BL0230被连接至记忆字符串的下端，如图2所示；而对于记忆字符串211及213的每一个而言，BL0230被连接至记忆字符串的上端，而CSL240被连接至记忆字符串的下端，如图2所示。

多个字符串选择晶体管250-253的每一个被连接在BL0230与记忆字符串210-213中对应的一个之间。也就是说，字符串选择晶体管250被连接在BL0230与记忆字符串210的下端之间；字符串选择晶体管251被连接在BL0230与记忆字符串211的上端之间；字符串选择晶体管252被连接在BL0230与记忆字符串212的下端之间；字符串选择晶体管253被连接在BL0230与记忆字符串213的上端之间。

多个接地选择晶体管260与261被连接在记忆字符串210-213的两端。也就是说，接地选择晶体管260被连接至记忆字符串210-213的每一个的上端，如图2所示。另一个接地选择晶体管261被连接至记忆字符串210-213的每一个的下端，如图2所示。

多个字线(如64个字线WL0、WL1、...、WL63)270是被安排而垂直于多个记忆字符串210-213。各字线270被连接至一个对应列的存储单元220的此些栅电极。存储器阵列200的多个接地选择晶体管260形成一个列，而一偶接地选择线GSL(偶)280被连接至此列接地选择晶体管260的对应的栅电极。接地选择晶体管261形成一列，而一奇接地选择线GSL(奇)281被连接至此行接地选择晶体管261的对应的栅电极。多个字符串选择线(SSL0、SSL1、SSL2、SSL3)290被连接至对应的此些字符串选择晶体管250。

如图2所示的实施例中，存储器阵列200包含四个记忆字符串210-213与64个WL270。然而，所揭露的存储单元、记忆字符串、与字线的数量并非限制于此。存储器阵列200可包含任何数量的排列成阵列的存储单元、记忆字符串、与字线。

图3绘示依照一范例性实施例的包含图2所示的存储器阵列200的集成电路300的示意图。集成电路300包含控制器310、电压供应器320、列译码器330、行译码器340、及感测放大器350。控制器310被配置以控制电压供应器320提供至列译码器330及行译码器340的偏压电压或接地的应用。控制器310也被配置以提供存储器地址至列译码器330及行译码器340。控制器310可通过技艺中知悉的特定用途逻辑电路而被实现。替代性地，控制器310可通过用执行储存在储存装置的程序的一般用途处理器而被实现。又替代性地，控制器310可通过特定用途逻辑电路或一般用途处理器的结合而被实现。列译码器330被耦接至连接至存储器阵列200中对应列的存储单元220的此些WL270，以依据用于读取操作、编程操作、与擦除操作等不同的偏压机制而偏压此些WL270。行译码器340被耦接至连接至存储器阵列200中对应行的字符串选择晶体管250的此些SSL290，以依据不同的偏压机制而偏压此些SSL290。感测放大器350感测从集成电路300内部或外部的数据源(未绘示)经由数据输入线360所接收的输入数据，并供应输入数据至行译码器340。感测放大器350也感测在存储器阵列200的此些存储器字符串210-213中对应的存储器字符串的电流，并转换感测电流为数字数值以经由数据输出线370被供应至集成电路300内部或外部的装置(未绘示)。更详细地，感测放大器350包含多个子感测放大器(未绘示)，各个子感测放大器连接至此些存储器字符串中对应的一个存储器字符串，并感测此对应存储器字符串的电流。感测放大器350接着转换感测电流为数字数值，而结合数字数值与对应的此些记忆串210-213中对应的一个存储器字符串的地址，从而产生输出数据而供应在数据输出线370上。

一旦存储器阵列200被制造，控制器310被配置以对存储器阵列执行擦除/复位操作，使得存储器阵列200的存储单元220中的每一个存储单元具有位于EV电平的阈值电压VT。用于执行擦除/复位操作的范例性的偏压机制是如后所述。在擦除/复位操作期间，BL0230、此些CSL240、此些WL270、此些SSL290是被接地，而擦除电压约18V是被施加至存储器阵列200所形成的基板(如P阱)。如此，存储器阵列200中的所有存储单元220的阈值电压VT是被设定在EV电平。

在复位操作之后，控制器310被配置以对存储器阵列200的存储单元220中的被选择存储单元执行编程操作，使得此些被选择存储单元220的各个具有位于PV电平的阈值电压VT。用于执行编程操作的范例性的偏压机制是如后所述。举例来说，控制器310被配置以编程位于WL62270与记忆字符串212的交界的单元A，如图2所示。为了编程单元A，***电压Vcc约3.3V被施加至SSL2290以导通记忆字符串212上的字符串选择晶体管252而选择记忆字符串212，其他SSL(SSL0、SSL1、SSL3)290是被接地以截止字符串选择晶体管250、251、253。并且，编程电压Vprogram约18V被施加至WL62270以编程单元A，而导通电压Vpass约7V至12V被施加至此些未选择WL(WL0、WL1、WL2、...、WL61、WL63)270以导通记忆字符串212上的其他存储单元220。约0V的电压被施加至BL0230，而***电压Vcc被施加至其他未选择全局位线(未绘示于图2)。此些CSL240、GSL(偶)280、及存储器阵列200所形成的基板(如P阱)是被接地。***电压Vcc是被施加至GSL(奇)281。如此，位于单元A的上源/漏极与CSL240之间的存储器字符串212的上部、与位于单元A的下源/漏极与BL0230之间的存储器字符串212的下部，为导通。因此，电子是被注入至单元A的电荷储存层，而单元A的VT是被提升至PV电平。此处，具有PV电平的VT的存储单元是被称为「编程单元」，而具有EV电平的VT的的存储单元是被称为「擦除单元」。

在编程操作后，控制器310被配置以对存储器阵列200执行读取操作。用于执行读取操作的范例性的偏压机制是如后所述。举例来说，为了读取单元A，首先，所有的SSL290与GSL280与281是被截止，位线电压VBL约1V是被施加至全局位线(GBL)，如图2的BL0230所示。如此，GBL杂散电容是被预充电至一预设电平，例如1V。接着，***电压Vcc约3.3V是被施加至此些GSL280与281，以导通接地选择晶体管260与261。***电压Vcc也被施加至SSL2290以导通记忆字符串212上的字符串选择晶体管250而选择记忆字符串212。其他SSL(SSL0、SSL1、SSL3)290是被接地以截止字符串选择晶体管250、251、253。读取电压Vread如约1V(位于EV电平与PV电平之间)被施加至WL62270(此处是被称为「被选择WL」)。导通电压Vpass如约6V(高于PV电平)被施加至此些未选择WL(WL0、WL1、WL2、...、WL61、WL63)270以导通记忆字符串212上的其他存储单元220，无论它们是编程单元或擦除单元。由于被选择WL62上的单元A具有高于Vread的PV电平的编程单元，故单元A是被截止，而记忆字符串212上的其他单元是通过高于PV电平的Vpass而被导通。如此，记忆字符串212并没有导通，而GBL杂散电容没有被放电。如此，对应至GBL操作偏压的位线电压维持不变。另外，若单元A具有电平EV电平的VT的擦除单元，单元A是通过高于EV的Vread的应用而被导通，而记忆字符串212上的其他单元也被导通。于此例中，记忆字符串212是导通，而记忆字符串212上的GBL杂散电容是被放电。如此，对应GLB操作偏压的位线电压会被改变。

各种如上所述的电压，包含Vpass、Vread、Vprogram、VBL、Vcc、接地，是由电压供应器320产生，而通过电路***(未绘示)而被施加至存储器阵列200。

图4绘示依照一范例性实施例的用于编程存储器阵列200之中的存储单元220的编程图案400的示意图。编程图案400显示具有PV电平的VT的多个编程单元与具有EV电平的VT的多个擦除单元的分布。依据本发明的范例性实施例，WL0与WL63是被设定为冗余(dummy)字线，在冗余字线上存储单元是被故意地编程而具有PV’电平的VT。也就是说，依据图4，位于边WL(即位于存储器阵列200对面边上的字线WL0及WL63)上的所有存储单元220是编程单元，在图4所示的编程图案400中标示为”PV”。另外，WL1至WL62上的存储单元220之中的被选择存储单元是依据经由数据输入线360所接收的输入数据而被编程。因此，这些编程单元被标示为”PV”。剩下的存储单元220是擦除单元，在图4所示的编程图案400中标示为”EV”。边字线WL0及WL63上的存储单元的PV’电平可等于字线WL1至WL62上的编程存储单元的PV电平。替代性地，PV’电平也可不同于PV电平。

以下将进一步说明，故意编程边字线WL0及WL63上的此些存储单元220具有抑制读取干扰的效果。如果边字线WL0及WL63上的存储单元220不是编程单元，则读取干扰会发生在某些擦除存储单元上，这些擦除存储单元位于靠近边字线之处并邻近编程单元。

虽然图4所示的编程图案400包含边字线WL0及WL63上的编程单元，本发明并不限于此。也就是说，抑制读取干扰的好处也可通过以下方式实现：对存储器阵列的对面边的每一者上的多于一的边字线上的此些存储单元进行编程。此处所使用的「边字线」参照至位于或邻近于存储器阵列的边的字线。举例来说，抑制读取干扰的好处可通过以下方式实现：对位于WL0、WL1、WL62、WL63、或WL0-WL3、WL61-WL63上的存储单元进行编程。

虽然图4中WL0及WL63之间的存储单元220上的编程图案400包含西洋棋盘(checkerboard)图案，也就是说，一个编程单元的最近邻居是一个擦除单元，反之亦然，然本发明亦不限于此。WL0及WL63之间的存储单元220上的编程图案可为任何图案，依输入数据即待被储存至存储器阵列200之中的数据而定。

以下说明有关编程边WL上的存储单元220的理由。图5绘示依照一比较范例的记忆字符串510上的编程图案的示意图。依据图5，位于WL2及WL60上的存储单元为编程单元，而位于其他WL上(包含边WL，如WL0及WL63)的存储单元为擦除单元。再者，在读取操作期间WL3为待被读取的被选择WL，而WL0-WL2及WL4-WL63为未选择WL。

图6绘示依照一范例性实施例在读取操作期间分别待被施加至被选择WL及未选择WL的被选择WL讯号及未选择WL讯号的波形的示意图。在时间t1，未选择WL讯号是位于初始电压电平，如0V。然后，在时间t2，未选择WL讯号提升至PV电平，如3V，而在时间t3继续提升直而到达Vpass，如6V。直至时间t4，未选择WL讯号维持在Vpass。接着，在时间t5，未选择WL讯号下降至PV电平，而在时间t6，继续下降直而到达0V。在时间t1，被选择WL讯号随着未选择WL讯号同时提升，而在未选择WL讯号达到Vpass的时间t3的同时，被选WL讯号到达其目标电压电平，Vread。再者，在时间t4，被选择WL讯号随着未选择WL讯号同时下降，并随着未选择WL讯号在时间t6的同时到达其目标电压电平。

请参照前述的图5，当未选择WL讯号在t1至t2从0V提升至3V(即PV电平)时，WL2及WL60上的编程单元是被截止，而未选择WL(WL0、WL1、WL4-WL59、及WL61-63)上的擦除单元是被导通。因此，WL2与WL60之间的存储单元的通道是被浮接(也就是说，不连接至电压源，如地或Vcc)，而通道的电位是通过电容与栅电压(未选择WL的电压)的耦合而被增强(boost)。另一方面，由于位于记忆字符串510两端的BL230与CSL240是被接地，WL2与BL之间、WL60与CSL之间的存储单元的通道是被接地。如此，在被选择WL60上的存储单元之中，通道对侧的电压电平并非平衡，而热载子(hotcarrier)无法被产生。如此，因WL61靠近WL60并位于WL60及CSL之间，WL61上的存储单元的VT会被干扰成高于EV电平的某一电平。相仿地，因WL1靠近WL2并位于WL1及BL之间，WL1上的存储单元的VT会被干扰成高于EV电平的某一电平。如此，WL1及WL61上的存储单元是受到读取操作干扰，意即读取干扰。

另一方面，如果WL0及WL63上的存储单元为编程单元，当未选择WL在t1至t2从0V提升至3V(即PV电平)时，WL0及WL63之间的存储单元的通道是被浮接。因此，WL2及WL60上的编程存储单元的通道的对侧的电压电平是被平衡。如此，WL1及WL61上的存储单元不受干扰。

范例

具有如图2所示结构的存储器阵列是被制成。存储器阵列是依照图4所示的编程图案400被复位然后编程。接着，读取压力是被通过执行一百万次读取操作而施加至存储器阵列。也就是说，如图6所示的波形是被重复一百万次。在读取操作期间，WL30是被使用为被选择WL，其他WL为未选择WL。在读取压力的应用之前与之后，WL0-WL3与WL60-WL63上的存储单元的阈值电压VT是被测量。

图7A绘示在WL0-WL3及WL60-WL63上的存储器单元应用读取压力之前及之后所测量的阈值电压的分布示意图。在图7A中，x轴表示阈值电压的数值，y轴表示在WL0-WL3及WL60-WL63的各者上具有特定阈值电压的存储单元的计数(即数量)。图7A的虚线参照在读取操作前在对应存储单元上所测量的阈值电压，图7A的实线参照在读取操作后在对应存储单元上所测量的阈值电压。图7B绘示在应用读取压力之前及之后从对应的存储单元上所测量的阈值电压之间的差的分布示意图。在图7B中，x轴表示阈值电压差的数值，y轴表示在WL0-WL3及WL60-WL63的各者上具有特定阈值电压差的存储单元的计数(即数量)。图7B的实线参照在对应存储单元上所测量的阈值电压差。依据图7B，即使在执行一百万次读取操作后，在WL0-WL3及WL60-WL63的存储单元上的阈值电压差范围从-0.2V至0.2V，这表示在WL0-WL3及WL60-WL63的存储单元实质上对读取干扰是有抑制力的(immune)。

比较范例

具有图2所示的结构的存储器阵列是被制成。存储器阵列是被复位然后依据图8所示的编程图案800被编程。编程图案800是相仿于编程图案400，除了WL0及WL63上的存储单元是擦除单元，故而它们的VT是维持在EV电平。接着，读取压力被施加至存储器阵列，相同于前述的范例所采用的方式。在WL0-WL3及WL60-WL63上的存储单元的VT是在应用读取压力之前与之后被测量。

图9A绘示在应用读取压力之前及之后所测量的阈值电压的分布示意图。在图9A中，x轴表示阈值电压的数值，y轴表示在WL0-WL3及WL60-WL63的各者上具有特定阈值电压的存储单元的计数(即数量)。图9A的虚线参照在读取操作前在对应存储单元上所测量的阈值电压，图9A的实线参照在读取操作后在对应存储单元上所测量的阈值电压。图9B绘示在应用读取压力之前及之后从对应的存储单元上所测量的阈值电压之间的差的分布示意图。在图9B中，x轴表示阈值电压差的数值，y轴表示在WL0-WL3及WL60-WL63的各者上具有特定阈值电压差的存储单元的计数(即数量)。图9B的实线参照在对应存储单元上所测量的阈值电压差。依据图9B，在WL2、WL3、WL60、及WL61的存储单元上的阈值电压差范围从-0.2V至0.2V，而在WL0、WL1、WL62、及WL63的存储单元上的阈值电压差范围从-0.2V至1V。因此，在WL0、WL1、WL62、及WL63的存储单元是受到读取压力应用的干扰。

在上述实施例中，图4的编程图案400包含仅一个PV电平。然而，本发明并不限于此。当存储器阵列200之中的存储单元220具有多个PV电平的MLC，此些存储单元(包含边WL(WL0及WL63))可被编程而具有各种PV电平的其中一个VT。在一实施例中，在边WL(如WL0及WL63)上的各编程后存储单元被设定在PV’电平，PV’电平高于位于边WL(如WL1至WL62)之间的此些编程单元的最低PV电平PVlowest，但低于Vpass。也就是说，PVlowest＜PV’＜Vpass。因此，当未选择WL讯号从0V提升至Vpass时，比起位于边WL之间且具有最低PV电平PVlowest的编程存储单元，边WL上的编程存储单元会较晚被导通。如此，边WL之间的存储单元的通道会是浮接的，从而抑制读取干扰。

在图2所示的实施例中，字符串选择晶体管250-253与接地选择晶体管260及261是被形成为传统的金属氧化物半导体(metal-oxide-semiconductor，MOS)结构，具有栅极介电层形成在氧化硅之间。替代性地，字符串选择晶体管250-253与接地选择晶体管260及261可以是多层存储单元而具有如图1所示的结构。在此情况下，SSL290及GSL280上的存储单元是被编程而具有PV电平的VT，此PV电平低于将被施加至SSL290与GSL280的Vcc，致使它们也通过Vcc的应用而被导通。

如图2所示的存储器阵列200，存储单元330的各者具有电荷储存层的电荷储存晶体管。替代性地，存储单元220的各者可为具有浮动栅极层的浮动栅极晶体管。又替代性地，存储器阵列200可包含多个第一电荷储存晶体管与多个第二浮动栅极晶体管。

再者，本发明并非限定于如上述实施例所述的用于擦除/复位操作、编程操作、及读取操作的特定的偏压机制。也就是说，各种编压状况可以被实现而用于擦除/复位操作、编程操作、及读取操作。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种存储器阵列的操作方法，该存储器阵列包含排列成多个列(row)与多个行(column)的多个存储单元(cell)，其中多个平行记忆字符串(memorystring)对应至这些行的各自的行，多个字线(wordline)是排列而垂直于该多个记忆字符串，各字线被连接至这些存储单元的这些列的一个对应列的多个栅电极，该方法包括：

执行一编程(program)操作，该编程操作编程在多个边字线(edgewordline)上的所有这些存储单元，这些边字线位于该存储器阵列的对面边上，且该编程操作依据待被储存在该存储器阵列之中的输入数据编程该存储器阵列之中的多个选择存储单元，这些多个选择存储单元位于这些边字线之间，各编程后存储单元的阈值电压位于一编程验证(programverify，PV)电平。

2.根据权利要求1所述的方法，更包括在执行该编程操作前执行一复位操作，该复位操作复位该存储器阵列之中的所有这些存储单元，以使各存储单元的阈值电压位于一擦除验证(eraseverify，EV)电平，该EV电平低于该PV电平。

3.根据权利要求1所述的方法，其中这些存储单元具有多个PV电平的多阶存储单元(multi-levelcell)，而执行该编程操作包括：

编程位于这些边字线之间的这些选择存储单元，以具有各种PV电平的阈值电压，这些PV电平包括一最低PV电平；以及

编程位于这些边字线之上的这些存储单元，以具有高于这些边字线之间的这些编程后存储单元的该最低PV电平的阈值电压。

4.根据权利要求1所述的方法，更包括在执行该编程操作后执行一读取操作。

5.根据权利要求4所述的方法，其中该读取操作包括：

预充电(pre-charge)一全局位线杂散电容至一预定电平。

6.根据权利要求5所述的方法，其中该读取操作在该预充电该全局位线杂散电容至该预定电平后更包括：

施加一读取电压至一被选择字线；以及

施加一导通电压(passvoltage)至剩余的这些未选择字线，该导通电压高于该读取电压。

7.根据权利要求6所述的方法，其中，

施加该读取电压至该被选择字线包括将一字线电压从一初始电压电平提高至一读取电压电平；及

施加该导通电压至这些未选择字线包括将一字线电压从该初始电压电平提高至高于该读取电压电平的一通导电压电平。

8.一种集成电路，包括：

一存储器阵列，包含排列成多个列与多个行的多个存储单元，其中多个平行记忆字符串对应至这些行的各自的行，多个字线是排列而垂直于该多个记忆字符串，各字线被连接至这些存储单元的这些列的一个对应列的多个栅电极；以及

一控制电路，被配置以对该存储器阵列执行一编程操作，以编程在多个边字线上的所有这些存储单元，这些边字线位于该存储器阵列的对面边上，并依据待被储存在该存储器阵列之中的输入数据编程该存储器阵列之中的多个选择存储单元，这些选择存储单元位于这些边字线之间，各编程后存储单元的阈值电压位于一PV电平。

9.根据权利要求8所述的集成电路，其中该控制电路也被配置以在执行该编程操作前执行一复位操作，该复位操作复位该存储器阵列之中的所有这些存储单元，以使各存储单元的阈值电压位于一EV电平，该EV电平低于该PV电平。

10.根据权利要求8所述的集成电路，其中这些存储单元是单阶存储单元(singlelevelcell)。

11.根据权利要求8所述的集成电路，其中这些存储单元是多阶存储单元。

12.根据权利要求11所述的集成电路，其中该控制电路被配置而执行该编程操作，以编程位于这些边字线之上的这些多阶存储单元，以具有高于这些边字线之间的各编程后存储单元的阈值电压的阈值电压。

13.根据权利要求8所述的集成电路，其中这些存储单元是电荷储存晶体管(chargestoragetransistor)。

14.根据权利要求8所述的集成电路，其中这些存储单元是浮动栅极晶体管(floatinggatetransistor)。

15.根据权利要求8所述的集成电路，其中该控制电路更被配置以在执行该编程操作后执行一读取操作。

16.根据权利要求15所述的集成电路，其中为了执行该读取操作，该控制电路更被配置以预充电一全局位线杂散电容至一预定电平。

17.根据权利要求16所述的集成电路，其中为了执行该读取操作，在该预充电该全局位线杂散电容至该预定电平后该控制电路更被配置以：

施加一读取电压至一被选择字线；及

18.根据权利要求17所述的集成电路，其中，

为了施加该读取电压至该被选择字线，该控制电路更被配置以将一字线电压从一初始电压电平提高至一读取电压电平；以及

为了施加该导通电压至这些未选择字线，该控制电路更被配置以将一字线电压从该初始电压电平提高至高于该读取电压电平的一通导电压电平。

19.根据权利要求17所述的集成电路，其中该存储器阵列包含多于一个边字线位于该存储器阵列的至少一边上。

20.一种控制电路，用于操作存储器阵列，该存储器阵列包含多个存储单元，该控制电路包括：

电路***(circuitry)，被配置以对该存储器阵列执行一编程操作，以编程在多个边字线上的所有这些存储单元，这些边字线位于该存储器阵列的对面边上，并依据待被储存在该存储器阵列之中的输入数据编程该存储器阵列之中的多个选择存储单元，这些选择存储单元位于这些边字线之间，各编程后存储单元的阈值电压位于一PV电平。

21.根据权利要求20所述的方法，其中这些存储单元具有多个PV电平的多阶存储单元(multi-levelcell)，而执行该编程操作包括：

编程位于这些边字线之间的这些选择存储单元，以具有各种PV电平的阈值电压，这些PV电平包括一最低PV电平；及