KR20160069450A

KR20160069450A - Nand형 플래시 메모리의 독출 방법 및 nand형 플래시 메모리

Info

Publication number: KR20160069450A
Application number: KR1020150059997A
Authority: KR
Inventors: 카츠토시 스이토
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2014-12-08
Filing date: 2015-04-28
Publication date: 2016-06-16
Also published as: KR101718153B1; CN106158037A; JP2016110672A; JP5964401B2; TWI543171B; US20160163395A1; CN106158037B; TW201621913A; US9564236B2

Abstract

부전압 발생 회로를 이용하지 않고, 메모리 셀의 부의 문턱값을 독출할 수 있는 NAND형 플래시 메모리의 독출 방법, 및 NAND형 플래시 메모리를 제공한다. 본 발명의 NAND형 플래시 메모리는 센스 앰프(172), 비트라인 선택 회로(200), 및 복수의 NAND 스트링의 스트링 유닛(NU)이 형성된 어레이를 포함한다. 독출 동작 시, 선택 비트라인의 프리차지 후, 소스라인(SL), 선택된 메모리 셀이 형성된 P웰(210) 및 선택 비트라인에 인접한 비선택 비트라인에 정전압을 일정 기간 인가하는 인가 수단을 갖는다.

Description

NAND형 플래시 메모리의 독출 방법 및 NAND형 플래시 메모리{NAND flash memory and reading method thereof}

본 발명은 NAND형 플래시 메모리와 같은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 메모리 셀의 부(負)의 문턱값 전압의 독출 방식에 관한 것이다.

NAND형 플래시 메모리의 페이지 독출은 짝수 비트라인으로 이루어진 페이지, 또는 홀수 비트라인으로 이루어진 페이지의 독출이 교대로 행해진다. 짝수 페이지가 선택되어 있을 때, 짝수 페이지가 센스 앰프에 접속되어 짝수 페이지의 독출이 행해지고, 그 동안 비선택의 홀수 페이지는 센스 앰프로부터 분리되며, 또한 홀수 비트라인에는 그라운드 레벨 등의 실드 전위가 공급되고, 인접한 비트라인 간의 용량 결합에 의한 노이즈를 저감하고 있다(특허 문헌 1).

[특허문헌 1] 일본특허공개 1999-176177호 공보

NAND형 플래시 메모리에 있어서, 메모리 셀은 1비트 데이터 혹은 다(多)비트 데이터를 기억할 수 있다. 도 1은, 1비트 데이터를 기억하는 메모리 셀의 전형적인 문턱값 분포이다. 동 도면에 도시한 바와 같이, 전하가 소거된 데이터 「1」의 메모리 셀의 문턱값 분포는 0V 보다 작고, 전하가 프로그램된 데이터 「0」의 메모리 셀의 문턱값 분포는 0V 보다 크다. 그러므로, 독출 동작에서는, 예컨대 선택 워드라인에 0V를 인가하였을 때 메모리 셀이 도통하면, 데이터 「1」이 감지되고, 메모리 셀이 비도통이면, 데이터 「0」이 감지된다.

도 1에 도시한 바와 같은 데이터 「1」, 데이터 「0」의 문턱값 분포 폭은 좁은 것이 바람직하다. 또한 데이터 「1」의 부(負)의 문턱값 분포 폭의 하한치(Min)와, 데이터 「0」의 정(正)의 문턱값 분포 폭의 상한치(Max)의 최대 전압차(D)도 작은 것이 바람직하다. 최대 전압차(D)가 너무 커지면, 다음과 같은 폐해가 있다. 하한치(Min)의 문턱값을 갖는 메모리 셀과 상한치(Max)의 문턱값을 갖는 메모리 셀이 인접한 경우, 일방의 메모리 셀의 플로팅 게이트의 전하가 타방의 메모리 셀의 플로팅 게이트에 용량적으로 간섭하여 정확한 독출이 불가능하게 될 우려가 있다. 따라서, 최대 전압차(D)를 작게 하는 것이 바람직하고, 그것을 위한 하나의 방법으로서, 부의 문턱값 분포의 하한치(Min)가 일정값 이하가 되지 않도록 제어하는 것을 생각할 수 있다. 이러한 제어를 실시하는 경우, 예컨대, 소거 확인 등에 있어서, 메모리 셀의 부의 문턱값의 독출을 행하여만 하고, 그러기 위해서는 원하는 크기의 부전압이 필요하다.

선택 워드라인에 부전압을 인가하기 위해서는, 통상 부전압 발생 회로가 필요하다. 도 2(A)는, 부전압 발생 회로에 이용되는 트랜지스터의 일 예이다. 부전압 발생부(10)는 부전압을 생성하고, NMOS 트랜지스터(12)는 선택 워드라인에 부전압을 인가한다. 부전압은, 예컨대 -1V이다. 이 경우, NMOS 트랜지스터가 P형 반도체 기판(14)(기판의 전압=0V) 내에 형성된다면, P형 기판(14)과 소스/드레인 사이에 순방향 바이어스가 형성되게 되어, 이러한 구성의 NMOS 트랜지스터(12)를 사용할 수 없다. 따라서, 도 2(B)에 도시한 바와 같이, P형 기판(14) 내에 N웰(16)을 형성하고, N웰(16) 내에 P웰(18)을 형성하며, P웰(18) 내에 NMOS 트랜지스터(12)를 형성함으로써, P웰(18)과 N웰(16) 사이에 역바이어스를 개재시켜야 한다. 이러한 트리플 웰 구조를 기판 내에 형성하는 것은 부전압 발생 회로의 레이아웃 면적을 크게 하여, 결과적으로, 칩의 소형화, 고집적화의 장해가 될 수 있다.

본 발명은 이러한 종래의 과제를 해결하고, 부전압 발생 회로를 이용하지 않고도 메모리 셀의 부의 문턱값을 독출할 수 있는 플래시 메모리를 제공하는 것을 목적으로 한다.

또한 본 발명은 부의 문턱값 분포 폭의 하한치를 제어할 수 있는 플래시 메모리를 제공하는 것을 목적으로 한다.

본 발명에 따른 NAND형 플래시 메모리의 독출 방법은, 선택된 비트라인에 전압을 프리차지함과 동시에, 선택 워드라인에 메모리 셀의 문턱값을 판정하기 위한 전압을 인가하고, 또한 비선택 워드라인에 메모리 셀의 상태와 관계없이 메모리 셀을 도통시키는 전압을 인가하며, 프리차지된 선택 비트라인을 소스라인에 전기적으로 결합함으로써 선택 비트라인을 방전시킨 후, 선택 비트라인의 전압을 감지하는 것으로서, 상기 선택 비트라인의 프리차지 후, 상기 소스라인, 선택된 메모리 셀이 형성된 P웰 및 선택 비트라인에 인접한 비선택 비트라인에 정전압을 일정 기간 인가하는 단계를 포함한다.

바람직하게는, 상기 선택 비트라인의 방전은 상기 정전압이 인가된 후에 개시되고. 상기 정전압의 인가는 선택 비트라인의 전압을 감지하기 전에 정지된다. 바람직하게는, 상기 정전압은 독출해야 할 메모리 셀의 부의 문턱값에 따라 설정된다. 바람직하게는, 상기 정전압을 인가하는 단계는 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인을 단락하고, 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인에 동시에 정전압을 인가한다. 바람직하게는, 상기 정전압을 인가하는 단계는 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인에 각각 병렬로 접속된 복수의 트랜지스터를 도통시키고, 그 복수의 트랜지스터의 일방의 전극에 상기 정전압을 인가한다. 바람직하게는, 상기 선택 비트라인이 홀수 비트라인일 때, 비선택 비트라인이 짝수 비트라인이고, 상기 선택 비트라인이 짝수 비트라인일 때, 비선택 비트라인이 홀수 비트라인이다. 바람직하게는, 상기 독출 방법은 소거 시의 부의 문턱값 분포의 하한치를 확인하기 위해 실행된다. 바람직하게는, 상기 독출 방법은 소거 시의 부의 문턱값 분포의 상한치를 확인한 후에 실행된다.

본 발명에 따른 NAND형 플래시 메모리는, 복수의 NAND 스트링이 형성된 메모리 어레이를 갖는 것으로, 선택된 비트라인에 독출 전압을 프리차지함과 동시에, 선택 워드라인에 메모리 셀의 문턱값을 판정하기 위한 전압을 인가하고, 또한 비선택 워드라인에 메모리 셀의 상태와 관계없이 메모리 셀을 도통시키는 전압을 인가하고, 프리차지된 선택 비트라인을 소스라인에 전기적으로 결합함으로써 선택 비트라인을 방전시킨 후, 선택 비트라인의 전압을 감지하는 독출 수단과, 상기 독출 수단이 실행될 때, 상기 선택 비트라인의 프리차지 후, 상기 소스라인, 선택된 메모리 셀이 형성된 P웰 및 선택 비트라인에 인접한 비선택 비트라인에 정전압을 일정 기간 인가하는 인가 수단을 갖는다.

바람직하게는, 상기 독출 수단은 소거 확인 시에 실행된다. 바람직하게는, 메모리 셀은 다비트 데이터를 기억 가능하고, 메모리 셀에 기억되는 적어도 제1 데이터의 제1 문턱값 및 제2 데이터의 제2 문턱값은 부전압으로 설정된다.

본 발명에 의하면, 독출 동작 시의 선택 비트라인으로의 프리차지 후에, 소스라인, 메모리 셀이 형성되는 P웰 및 인접한 비선택 비트라인에 정전압을 인가하도록 하였으므로, 부전압 발생 회로나 트리플 웰 구조를 이용하지 않고도 선택 메모리 셀의 부의 문턱값 전압의 독출을 실행할 수 있다.

도 1은 NAND형 플래시 메모리의 문턱값 분포를 나타내는 도면이다.
도 2는, 부전압 발생 회로의 문제점을 설명하는 도면으로, 도 2(A)는 트윈 웰 구조의 NMOS 트랜지스터의 단면도이고, 도 2(B)는 트리플 웰 구조의 NMOS 트랜지스터의 단면도이다.
도 3은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 일 구성예를 나타내는 블록도이다.
도 4는 본 발명의 실시예에 따른 NAND 스트링의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따른 비트라인 선택 회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 실시예에 따른 플래시 메모리의 동작 시에 각 부에 인가되는 전압의 일 예를 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 플래시 메모리의 독출 동작시의 각 부의 파형을 나타내는 도면이다.
도 8, 도 8a, 도 8b는 본 실시예에 의한 ΔV의 전압을 인가하였을 때의 메모리 셀의 게이트 전압과 분포수의 관계를 나타내는 그래프이다.
도 9는 본 발명의 실시예에 따른 플래시 메모리의 소거 동작의 플로우를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 다치(多値) 플래시 메모리의 문턱값의 설정예를 나타내는 도면이다.

이하, 본 발명의 실시의 형태에 대해 도면을 참조하면서 상세히 설명하기로 한다. 또한, 도면은 이해하기 쉽도록 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.

본 발명의 실시예에 따른 NAND형 플래시 메모리(100)의 구성을, 도 3에 도시한다. 동 도면에 도시한 바와 같이, 본 실시예의 플래시 메모리(100)는 행렬상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110); 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120); 입출력 버퍼(120)로부터 어드레스 데이터를 받는 어드레스 레지스터(130); 입출력되는 데이터를 보유하는 데이터 레지스터(140); 입출력 버퍼(120)로부터의 커멘드 데이터 및 외부 제어 신호(미도시의 칩 인에이블이나 어드레스 래치 인에이블 등)에 따라 각 부를 제어하는 제어 신호(C1, C2, C3, C4) 등을 생성하는 콘트롤러(150); 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 따라 블록의 선택 및 워드라인의 선택 등을 실시하는 워드라인 선택 회로(160); 비트라인을 통해 독출된 데이터를 보유하거나, 비트라인을 통해 프로그램 데이터 등을 보유하는 페이지 버퍼/센스 회로(170); 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코딩하고, 그 디코딩 결과에 따라 비트라인의 선택 등을 실시하는 열선택 회로(180); 및 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190);을 포함하여 구성된다. 또한, 도 3에 도시한 플래시 메모리의 구성은 예시로서, 본 발명이 반드시 이러한 구성에 한정되는 것은 아니다.

메모리 어레이(110)는 열방향으로 배치된 복수의 블록(BLK(0), BLK(1), ..., BLK(m))을 갖는다. 블록의 일방의 단부에는 페이지 버퍼/센스 회로(170)가 배치된다. 단, 페이지 버퍼/센스 회로(170)는 블록의 타방의 단부, 혹은 양측 단부에 배치될 수도 있다.

하나의 메모리 블록에는, 도 4에 도시한 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성되고, 하나의 메모리 블록 내에 n＋1개의 스트링 유닛(NU)이 행방향으로 배열되어 있다. 스트링 유닛(NU)은 직렬로 접속된 복수의 메모리 셀(MCi(i=0, 1, ..., 31))과, 일방의 단부인 메모리 셀(MC31)의 드레인 측에 접속된 비트라인 측 선택 트랜지스터(TD)와, 타방의 단부인 메모리 셀(MC0)의 소스 측에 접속된 소스라인 측 선택 트랜지스터(TS)를 포함한다. 비트라인 측 선택 트랜지스터(TD)의 드레인은 대응하는 하나의 비트라인(GBL)에 접속된다. 또한, 짝수 번째의 소스라인 측 선택 트랜지스터(TS)의 소스는 공통의 짝수 소스라인(SL_e)에 접속되고, 홀수 번째의 소스라인 측 선택 트랜지스터(TS)의 소스는 공통의 홀수 소스라인(SL_o)에 접속된다.

메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 비트라인 측 선택 트랜지스터(TD) 및 소스라인 측 선택 트랜지스터(TS)의 게이트는 워드라인(WL)과 평행한 선택 게이트선(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는 행 어드레스(Ax)에 따라 메모리 블록을 선택할 때, 그 메모리 블록의 선택 게이트선(SGS, SGD)을 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다.

메모리 셀은 P웰 내에 형성된 N형의 확산 영역인 소스/드레인과 소스/드레인 사이의 채널 상에 형성된 터널 산화막; 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층); 및 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트;를 포함하는 MOS 구조를 갖는다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터 「1」이 기입되어 있을 때, 문턱값은 부상태에 있고, 메모리 셀은 노멀리 온(normally on)이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 「0」이 기입되어 있을 때, 문턱값은 정으로 시프트하고, 메모리 셀은 노멀리 오프(normally off)이다.

스트링 유닛(NU)에 접속된 비트라인(GBL0, GBL1, ..., GBLn)은 후술하는 비트라인 선택 회로를 통해 페이지 버퍼/센스 회로(170)에 접속된다. 비트라인 선택 회로는 독출 시나 프로그램 시에, 짝수 비트라인 또는 홀수 비트라인을 선택하고, 선택된 짝수 비트라인 또는 홀수 비트라인을 페이지 버퍼/센스 회로(170)에 접속한다.

도 5는 본 실시예의 비트 라인 선택 회로의 구체적인 구성예이다. 여기에는 한 쌍의 비트라인으로서 짝수 비트라인(GBL_e)과 홀수 비트라인(GBL_o)을 예시하고 있다. 페이지 버퍼/센스 회로(170)의 센스 앰프(172)는 한 쌍의 짝수 비트라인(GBL_e) 및 홀수 비트라인(GBL_o)에서 공유되고, 하나의 워드라인에 접속된 짝수 비트라인 및 홀수 비트라인이 각각 1페이지를 구성한다면, 페이지 버퍼/센스 회로(170)는 1 페이지만큼의 센스 회로(172)와 페이지 버퍼를 포함한다.

센스 앰프(172)는 독출 시에 짝수 비트라인(GBL_e) 또는 홀수 비트라인(GBL_o)의 전위와 기준 전위를 비교하는 전압 감지형 센스 회로로 구성될 수 있다. 센스 앰프(172)에는 래치 회로(미도시)가 접속되고, 래치 회로는 센스 앰프(172)에서 독출된 데이터, 혹은 프로그램할 데이터를 보유한다. 래치 회로는 전송 트랜지스터 등을 통해 입출력 라인에 접속된다.

비트라인 선택 회로(200)는 짝수 비트라인(GBL_e)에 직렬로 접속된 짝수 선택 트랜지스터(SEL_e); 홀수 비트라인(GBL_o)에 직렬로 접속된 홀수 선택 트랜지스터(SEL_o); 짝수 비트라인(GBL_e) 및 홀수 비트라인(GBL_o)의 공통 노드(N1)와 센스 앰프(172) 사이에 접속된 비트라인 선택 트랜지스터(BLS); 짝수 비트라인(GBL_e)과 가상 전위(VIRPWR) 사이에 접속된 짝수 바이어스 선택 트랜지스터(YSEL_e); 및 홀수 비트라인(GBL_o)과 가상 전위(VIRPWR) 사이에 접속된 홀수 바이어스 선택 트랜지스터(YSEL_o)를 갖는다.

짝수 선택 트랜지스터(SEL_e), 홀수 선택 트랜지스터(SEL_o), 짝수 바이어스 선택 트랜지스터(YSEL_e), 홀수 바이어스 선택 트랜지스터(YSEL_o), 및 비트라인 선택 트랜지스터(BLS)는 N형의 MOS 트랜지스터이고, 이 선택 트랜지스터의 게이트 각각에는 콘트롤러(150)로부터의 제어 신호가 인가되고, 트랜지스터는 인가된 제어 신호에 따라 독출, 프로그램, 소거 시에 선택적으로 구동된다. 또한, 가상 전위(VIRPWR)에는 콘트롤러(150)의 제어 하에서 내부 전압 발생 회로(190)로부터 동작 상태에 따른 다양한 바이어스 전압이 공급된다.

플래시 메모리에 있어서 독출이나 프로그램은 페이지 단위로 행해지고, 소거는 블록 단위로 행해진다. 예컨대, 페이지 독출에 있어서, 짝수 비트라인(GBL_e)이 선택되면, 홀수 비트라인(GBL_o)은 비선택이 되고, 따라서, 짝수 선택 트랜지스터(SEL_e), 비트라인 선택 트랜지스터(BLS)가 온이 되고, 홀수 선택 트랜지스터(SEL_o)가 오프가 되며, 짝수 비트라인(GBL_e)이 센스 앰프(172)에 전기적으로 결합된다. 또한, 짝수 바이어스 선택 트랜지스터(YSEL_e)가 오프가 되고, 홀수 바이어스 선택 트랜지스터(YSEL_o)가 온이 되며, 홀수 비트라인(GBL_o)은 가상 전위(VIRPWR)로부터 공급되는 전압에 결합된다.

한편, 홀수 비트라인(GBL_o)이 선택될 때, 짝수 비트라인(GBL_e)이 비선택으로 되고, 따라서, 홀수 선택 트랜지스터(SEL_o), 비트라인 선택 트랜지스터(BLS)가 온이 되고, 짝수 선택 트랜지스터(SEL_e)가 오프가 되며, 홀수 비트라인(GBL_o)이 센스 앰프(172)에 전기적으로 결합된다. 또한, 짝수 바이어스 선택 트랜지스터(YSEL_e)가 온이 되고, 홀수 바이어스 선택 트랜지스터(YSEL_o)가 오프가 되며, 짝수 비트라인(GBL_e)은 가상 전위(VIRPWR)로부터 공급되는 전압에 결합된다.

상기한 바와 같이, NAND 스트링의 스트링 유닛(NU)은 P웰(210) 내에 형성된다. 하나의 P웰(210)은 하나의 블록을 구성한다. 짝수 번째 스트링 유닛(NU)의 소스라인 측 선택 트랜지스터(TS)는 공통의 짝수 소스라인(SL_e)에 접속되고, 홀수 번째 스트링 유닛(NU)의 소스라인 측 선택 트랜지스터(TS)는 공통의 홀수 소스라인(SL_o)에 접속된다.

본 실시예는 또한 정의 바이어스 전압으로서 ＋ΔV를, P웰(210), 짝수 소스라인(SL_e)/홀수 소스라인(SL_o), 및 비선택 비트라인에 공급하는 ΔV 공급부(220)를 구비하고 있다. ΔV 공급부(220)는 짝수 소스라인(SL_e)/홀수 소스라인(SL_o), 및 비선택 비트라인을 단락하고, 거기에 정의 바이어스 전압을 공급하도록 구성된다. 예컨대, ΔV 공급부(220)는 P웰(210)에 결합된 트랜지스터(M1); 짝수 소스라인(SL_e)에 결합된 트랜지스터(M2); 홀수 소스라인(SL_o)에 결합된 트랜지스터(M3); 및 가상 전위(VIRPWR)에 결합된 트랜지스터(M4);를 포함한다. 트랜지스터(M1~M4)의 각 게이트에는 공통의 선택 게이트선(Φ)이 접속되고, 트랜지스터(M1~M4)의 드레인에는 ＋ΔV가 공급된다. ΔV 공급부(220)는, 후술하는 바와 같이, 선택된 메모리 셀의 부의 문턱값의 독출을 실시할 때, 선택 게이트선(Φ)에 의해 일정 기간, 트랜지스터(M1~M4)를 도통시키고, P웰(210), 짝수 소스라인(SL_e)/홀수 소스라인(SL_o), 및 가상 전위(VIRPWR)에 ΔV를 공급한다.

도 6은 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일 예를 나타낸 테이블이다. 독출 동작에서는 비트라인에 어떤 정전압을 인가하고, 선택된 워드라인에 어떤 전압(예컨대, 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예컨대, 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 정전압(예컨대, 4.5V)을 인가하며, 비트라인 측 선택 트랜지스터(TD), 소스라인 측 선택 트랜지스터(TS)를 온으로 한다. 프로그램(기입) 동작에서는 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택의 워드라인에 중간 전위(예컨대, 10V)를 인가하며, 비트라인 측 선택 트랜지스터(TD)를 온으로 하고, 소스라인 측 선택 트랜지스터(TS)를 오프로 하며, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예컨대, 20V)을 인가하며, 플로팅 게이트의 전자를 기판으로 뽑아 냄으로써, 블록 단위로 데이터를 소거한다.

이어서, 본 실시예에 따른 플래시 메모리의 독출 동작의 상세에 대해 설명하기로 한다. 콘트롤러(150)는 독출 커멘드를 받았을 때, 혹은 소거 확인을 실시할 때 등에 독출 동작을 실행한다. 본 예에서는 메모리 셀의 부의 문턱값을 검증하기 위한 독출, 예컨대, 데이터 「1」의 부의 문턱값 분포의 하한치(Min)를 넘는지 여부 등을 검증하기 위한 독출에 대해 설명한다. 또한, 페이지 독출 동작은 짝수 비트라인 또는 홀수 비트라인을 교대로 독출하는 방식을 이용한다.

도 7은 본 실시예의 플래시 메모리의 독출 동작 시의 각 부의 파형을 나타내고 있다. 시각(T1－T2)은 선택 비트라인의 프리차지 기간이다. 여기서는 선택 비트라인을 짝수 비트라인(GBL_e)으로 하고, 그에 따라, 홀수 비트라인(GBL_o)이 비선택 비트라인이 된다. 프리차지 기간 중, 비트라인 선택 회로(200)의 비트라인 선택 트랜지스터(BLS)가 온, 짝수 선택 트랜지스터(SEL_e)가 온, 홀수 선택 트랜지스터(SEL_o)가 오프, 짝수 바이어스 선택 트랜지스터(YSEL_e)가 오프가 되고, 홀수 바이어스 선택 트랜지스터(YSEL_o)가 온이 된다. 또한, 선택 게이트선(SGD)에는, 예컨대, 4.5V가 인가되고, 비트라인 측 선택 트랜지스터(TD)가 온이 되며, 선택 게이트선(SGS)은 0V를 유지하고, 소스라인 측 선택 트랜지스터(TS)가 오프가 된다. 센스 앰프(172)는 일정한 프리차지 전압을 공급하고, 그 프리차지 전압은 비트라인 선택 트랜지스터(BLS)를 통해 짝수 비트라인(GBL_e)에 프리차지된다. 구체적으로는, 기간(Tp)에 있어서, 짝수 비트라인(GBL_e)에 전하가 프리차지된다. 한편, 가상 전위(VIRPWR)에는 0V가 공급되고, 홀수 비트라인(GBL_o)이 그라운드 레벨에 결합된다.

시각(T2)에 있어서, 비트라인 선택 트랜지스터(BLS)가 오프되고, 짝수 비트라인(GBL_e)으로의 프리차지가 종료된다. 또한, 시각(T2)에 있어서, ΔV 공급부(220)는 선택 게이트선(Φ)에 의해 트랜지스터(M1~M4)를 도통시키고, P웰(210), 짝수 소스라인(SL_e)/홀수 소스라인(SL_o), 및 비선택 비트라인인 홀수 비트라인(GBL_o)에 ＋ΔV를 공급한다. 이 ΔV 전압은 검증해야 할 메모리 셀의 부의 문턱값에 따라 설정된다. P웰(210) 및 짝수 소스라인(SL_e)에 ΔV가 공급되었을 때, 소스라인 측 선택 트랜지스터(TS)의 n형 소스와 P웰(210)은 동 전위가 되고, 거기에 순방향 바이어스는 형성되지 않는다. 또한, P웰(210)로 ΔV가 인가되면, 짝수 비트라인(GBL_e)의 전위는 P웰과의 용량 결합에 의해 상승되고, 또한 ΔV가 인가된 인접한 홀수 비트라인(GBL_o)과의 용량 결합에 의해서 승압된다. 그 결과, 짝수 비트라인(GBL_e)의 전압은 프리차지 전압 ＋ΔV 정도까지 승압된다. 짝수 비트라인(GBL_e)이 승압됨에 따라, 선택 게이트선(SGD)도 4.5V＋ΔV로 승압된다.

이어서, 시각(T3)에 있어서, 소스라인 측 선택 트랜지스터(TS)의 선택 게이트선(SGS)에, 예컨대 4.5V＋ΔV가 인가되고, 소스라인 측 선택 트랜지스터(TS)가 온 된다. 이 때, 선택 메모리 셀의 각 부의 바이어스 전압은 다음과 같다. 드레인 전압=프리차지 전압＋ΔV, 소스=ΔV, 백 게이트(P웰)=ΔV, 컨트롤 게이트=0V. 이러한 바이어스 전압은 드레인=프리차지 전압, 소스=0V, 백 게이트(P웰)=0V, 컨트롤 게이트= -ΔV를 인가한 것과 실질적으로 동일한 것이 된다. 즉, 선택 메모리 셀의 부의 문턱값이 -ΔV 보다 작으면, 선택 메모리 셀은 도통하고, 부의 문턱값이 -ΔV 보다 크면, 선택 메모리 셀은 비도통이 되어, 마치 -ΔV에서 선택 메모리 셀의 부의 문턱값 상태를 독출한 것이 된다.

선택 메모리 셀이 도통하면, 짝수 비트라인(GBL_e)의 전위가 짝수 소스라인(SL_e)으로 방전되고, 선택 메모리 셀이 도통하지 않으면, 짝수 비트라인(GBL_e)의 전위가 방전되지 않고 그 전위가 유지된다. 시각(T4)에 있어서, 짝수 소스라인(SL_e)에 방전된 짝수 비트라인(GBL_e)과 방전되지 않는 짝수 비트라인(GBL_e) 사이의 전위차가 충분히 확대된다. 이 시각(T4)에 있어서, ΔV 공급부(220)에 의한 ΔV의 공급이 정지되고, 트랜지스터(M1~M4)가 오프 된다. 그 결과, P웰(210), 짝수 소스라인(SL_e)/홀수 소스라인(SL_o), 가상 전위(VIRPWR)는 회로(미도시)에 의해 0V에 결합된다. 시각(T4) 직후의 시각(T5)에 있어서, 소스라인 측 선택 트랜지스터(TS)가 오프되고, 짝수 비트라인(GBL_e)의 방전이 종료된다. 시각(T4-T6)은 센스 앰프(172)에 의한 센스 가능 기간(Ts)을 규정하고, 시각(T3-T5)은 선택 비트라인의 방전 가능한 기간(Td)을 규정한다. ΔV 공급부(220)에 의한 ΔV의 공급은 적어도 센스 앰프에 의한 센싱이 개시되기 전에 0V로 되돌려진다. 이와 같이 하여, 짝수 비트라인의 메모리 셀의 부의 문턱값 전압의 독출을 수행한다. 짝수 비트라인의 독출이 종료되면, 이어서 상기와 동일한 방법에 의해, 홀수 비트라인의 독출이 수행된다.

이와 같이, 본 실시예에 의하면, 부전압 발생 회로를 이용하지 않고, 또한 트리플 웰 구조를 형성하지 않고도, 메모리 셀의 부의 문턱값 전압의 독출을 실시할 수 있다. 이에 따라, 부전압 발생 회로나 트리플 웰 구조를 위한 전유 면적의 삭감이 가능해져, 칩 사이즈의 소형화, 고집적화를 도모할 수 있다. 또한, 후술하는 바와 같이, 본 실시예의 독출 방식을 소거시의 소거 확인에 적용함으로써, 데이터 「1」의 문턱값 분포의 하한치(Min)가 일정 이상이 되지 않도록 제어할 수 있다.

또한, ΔV 공급부(220)에 의한 ΔV의 크기는 검증해야 할 메모리 셀의 부의 문턱값에 따라, 적절히 선택할 수 있다. 예컨대, ΔV 공급부(220)는 내부 전압 발생 회로(190)에 의해 생성된 ΔV를 이용할 수 있다.

또한, 상기 실시예에서는 소스라인을 짝수 소스라인(SL_e)과 홀수 소스라인(SL_o)으로 나눈 구성으로 하였지만, 이에 한정되지 않으며, 소스라인을 짝수 비트라인(GBL_e) 및 홀수 비트라인(GBL_o)에 공통 접속되는 구성으로 할 수도 있다.

도 8, 도 8a, 도 8b는, 본 실시예와 같은 바이어스 전압의 인가 시, 메모리 셀의 문턱값 분포의 시프트를 나타내는 그래프이다. 그래프 A(◆로 표시)는 종래의 페이지 독출(1 페이지=2KB)을 실시하였을 때의 문턱값 분포이고, 이 경우, ΔV의 전압은 공급되지 않는다(즉, ΔV=0V). 그래프 B(■로 표시), C(▲로 표시), D(×로 표시)는 본 실시예와 같이, P웰, 소스라인(SL) 및 비선택 비트라인에 ΔV=1.0V, 0.5V, 1.5V를 각각 인가하였을 때의 문턱값 분포의 측정 결과를 나타내고 있다. 예컨대, ΔV=0.5V를 인가하였을 때, 문턱값 분포가 0.5V 만큼 시프트되어 있다. 이는 ΔV의 전압에 따라 메모리 셀의 게이트 전압이 ΔV 만큼 가변된 것을 의미하고 있다. 도 8a는, ΔV=0.0V, 0.5V, 1.0V, 1.5V일 때의 게이트 전압(Vg)과 문턱값(Vth)의 분포를 나타내고 있고, 게이트 전압(Vg)/문턱값 분포가 ΔV의 전압에 따라 시프트됨을 알 수 있다. 도 8b는 종래의 독출과 본 실시예의 독출의 일예를 비교하고 있다. 통상의 독출에서, －0.5V까지의 부의 문턱값을 포함하는 문턱값 분포의 하한치를 독출하고자 하는 경우, ΔV=0.5V 이상(예컨대, ΔV=＋1.0V)로 하면, Vg=0.5V로부터 시작되는 Vg 분포를 취득할 수 있고, 하한치가 Vg=0.5V이므로, 문턱값(Vth)으로 환산하면 -0.5V임을 알 수 있다.

이어서, 본 발명의 실시예의 다른 바람직한 예에 대해 설명한다. 본 실시예의 독출 방법은 플래시 메모리의 소거 확인에서 실시된다. 도 9에, 본 실시예의 플래시 메모리에서의 소거 동작의 플로우를 나타낸다. 콘트롤러(150)는 소거 커멘드 등을 받으면, 소거 동작을 개시한다(S100). 워드라인 선택 회로(160)는 소거해야 할 블록을 선택하고(S102), 선택된 블록의 워드라인에 0V를 인가하고(S104), 또한 내부 전압 발생 회로(190)에 의해 생성된 소거 펄스(Ps)가 P웰(210)로 인가된다(S106). 소거 펄스(Ps)의 인가는, 예컨대, 콘트롤러(150)에 의해 제어된 소거 펄스 인가 회로(도면에서 생략)에 의해 실행된다. 소거 펄스(Ps)의 인가 후에, 소거 셀의 문턱값이 어떤 값 이하인지 여부를 검증하는 소거 확인을 수행한다(S108). 이 소거 확인은 통상의 독출 동작시의 바이어스 조건으로 행해지고, 데이터 「1」의 문턱값 분포의 상한치가 0V 이하인지 여부가 확인된다. 소거 셀의 문턱값이 어떤 값 이하라면, 합격으로 판정되고(S110), 거기서 소거 펄스의 인가는 종료가 된다. 한편, 소거 셀의 문턱값이 어떤 값 이상이라면, 불합격으로 판정된다(S110). 불합격으로 판정된 경우에는 전회의 소거 펄스(Ps)의 전압에 ΔV를 증가한 소거 펄스(Ps)가 생성되고, 이 소거 펄스(Ps)가 선택 블록에 인가된다(S112).

단계 S110에 있어서, 데이터 「0」의 하한치가 합격으로 판정되었다면, 이어서, 데이터 「1」의 문턱값 분포의 하한치를 확인한다(S114). 하한치 확인에서는 상기한 바와 같이, P웰, 소스라인(SL) 및 비선택 비트라인에 ＋ΔV를 인가하여, 마치 게이트에 -ΔV의 부전압이 인가된 것처럼, 메모리 셀의 부의 문턱값의 독출이 수행된다. 소거 셀의 문턱값이 하한치를 규정하는 값 이상이라면, 불합격으로 판정되고(S116), 불합격으로 판정된 소거 셀에 대해서는 소프트 프로그램이 행해진다(S118). 소거 셀의 컨트롤 게이트에 일정한 정의 펄스를 인가함으로써, 소거 셀의 문턱값이 약간 정의 방향으로 시프트된다. 이러한 소거 셀의 하한치의 확인을 실시함으로써, 데이터 「1」의 부의 문턱값 분포 폭을 좁게 할 수 있다.

이어서, 메모리 셀이 다치 데이터를 기억하는 플래시 메모리에 본 실시예를 적용하는 경우에 대해 설명한다. 본 실시예에 의한 독출 방법은 메모리 셀의 부의 문턱값을 독출할 수 있으므로, 다비트 데이터의 문턱값 분포를, 도 10(A)와 같이 설정할 수 있다. 즉, 데이터 「11」의 문턱값, 데이터 「10」의 문턱값을 각각 부의 값으로 설정하고, 데이터 「01」의 문턱값, 데이터 「00」의 문턱값을 각각 정의 값으로 설정할 수 있다. 메모리 셀의 부의 문턱값의 독출을 실시할 수 없는 경우에는, 도 10(B)와 같이, 데이터 「10」, 「01」, 「00」의 문턱값을 정의 값으로 설정해야 하고, 그러한 문턱값 분포 폭 사이의 마진(M)이 좁아지며, 그 마진을 설정하기 위한 프로그램 순서가 번잡해짐과 동시에, 데이터의 신뢰성도 저하된다. 한편, 데이터 「00」의 상한치를 크게 하면, 확인 시에 메모리 셀의 게이트에 인가하는 전압이 커져, 메모리 셀로의 플로팅 게이트에 채널 핫 일렉트론이 주입되어 문턱값을 변동시킬 우려가 있다. 그러므로, 데이터 「00」의 문턱값의 상한은 제한된다. 본 실시예와 같이, 데이터 「11」, 「10」의 문턱값을 부의 값으로 함으로써, 데이터 「01」, 「00」의 문턱값 분포 폭의 마진(M)을 크게 할 수 있어 데이터의 신뢰성을 향상시킬 수 있다.

이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정의 실시 형태에 한정되지 않으며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.

10 부전압 발생부
12 NMOS 트랜지스터
14 P형 기판
16 N웰
18 P웰
100 플래시 메모리
110 메모리 어레이
120 입출력 버퍼
130 어드레스 레지스터
140 데이터 레지스터
150 콘트롤러
160 워드라인 선택 회로
170 페이지 버퍼/센스 회로
172 센스 앰프
180 열선택 회로
190 내부 전압 발생 회로
200 비트라인 선택 회로
210 P웰
220 ΔV 공급부
A, B, C, D 그래프
Ax 행 어드레스 정보
Ay 열 어드레스 정보
BLK(0)~BLK(m) 블록
M1~M4 트랜지스터
BLS 비트라인 선택 트랜지스터
C1, C2, C3, C4 제어 신호
GBL0~GBLn 비트라인
GBL_e 짝수 비트라인
GBL_o 홀수 비트라인
M 마진
Max 상한치
MC0~MC31 메모리 셀
Min 하한치
N1 공통 노드
NU NAND 스트링 유닛
S100~S118 단계
T1~T6 시각
TD 비트라인 측 선택 트랜지스터
Td 방전 가능한 기간
Tp 기간
Ts 센스 가능 기간
Vers 소거 전압
Vg 게이트 전압
SEL_e 짝수 선택 트랜지스터
SEL_o 홀수 선택 트랜지스터
SGD, SGS, Φ 선택 게이트선
SL_e 짝수 소스라인
SL_o 홀수 소스라인
VIRPWR 가상 전위
Vpass 패스 전압
Vread 독출 전압
Vth 문턱값
WL0~WL31 워드라인
YSEL_e 짝수 바이어스 선택 트랜지스터
YSEL_o 홀수 바이어스 선택 트랜지스터

Claims

선택된 비트라인에 전압을 프리차지함과 동시에, 선택 워드라인에 메모리 셀의 문턱값을 판정하기 위한 전압을 인가하고, 또한 비선택 워드라인에 메모리 셀의 상태와 관계없이 메모리 셀을 도통시키는 전압을 인가하고, 프리차지된 선택 비트라인을 소스라인에 전기적으로 결합함으로써 선택 비트라인을 방전시킨 후, 선택 비트라인의 전압을 감지하는 NAND형 플래시 메모리의 독출 방법으로서,
상기 선택 비트라인의 프리차지 후, 상기 소스라인, 선택된 메모리 셀이 형성된 P웰 및 선택 비트라인에 인접한 비선택 비트라인에 정전압을 일정 기간 인가하는 단계를 포함하는 NAND형 플래시 메모리의 독출 방법.
청구항 1에 있어서,
상기 선택 비트라인의 방전은 상기 정전압이 인가된 후에 개시되고. 상기 정전압의 인가는 선택 비트라인의 전압을 감지하기 전에 정지되는 NAND형 플래시 메모리의 독출 방법.
청구항 1에 있어서,
상기 정전압은 독출해야 할 메모리 셀의 부의 문턱값에 따라 설정되는 NAND형 플래시 메모리의 독출 방법.
청구항 1에 있어서,
상기 정전압을 인가하는 단계는 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인을 단락하고, 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인에 동시에 정전압을 인가하는 NAND형 플래시 메모리의 독출 방법.
청구항 1에 있어서,
상기 정전압을 인가하는 단계는 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인에 각각 병렬로 접속된 복수의 트랜지스터를 도통시키고, 그 복수의 트랜지스터의 일방의 전극에 상기 정전압을 인가하는 NAND형 플래시 메모리의 독출 방법.
청구항 1에 있어서,
상기 선택 비트라인이 홀수 비트라인일 때, 비선택 비트라인이 짝수 비트라인이고, 상기 선택 비트라인이 짝수 비트라인일 때, 비선택 비트라인이 홀수 비트라인인 NAND형 플래시 메모리의 독출 방법.
청구항 1에 있어서,
상기 독출 방법은 소거 시의 부의 문턱값 분포의 하한치를 확인하기 위해 실행되는 NAND형 플래시 메모리의 독출 방법.
청구항 7에 있어서,
상기 독출 방법은 소거 시의 부의 문턱값 분포의 상한치를 확인한 후에 실행되는 NAND형 플래시 메모리의 독출 방법.
복수의 NAND 스트링이 형성된 메모리 어레이를 갖는 NAND형 플래시 메모리로서,
선택된 비트라인에 독출 전압을 프리차지함과 동시에, 선택 워드라인에 메모리 셀의 문턱값을 판정하기 위한 전압을 인가하고, 또한 비선택 워드라인에 메모리 셀의 상태와 관계없이 메모리 셀을 도통시키는 전압을 인가하고, 프리차지된 선택 비트라인을 소스라인에 전기적으로 결합함으로써 선택 비트라인을 방전시킨 후, 선택 비트라인의 전압을 감지하는 독출 수단; 및
상기 독출 수단이 실행될 때, 상기 선택 비트라인의 프리차지 후, 상기 소스라인, 선택된 메모리 셀이 형성된 P웰 및 선택 비트라인에 인접한 비선택 비트라인에 정전압을 일정 기간 인가하는 인가 수단;
을 포함하는 NAND형 플래시 메모리.
청구항 9에 있어서,
상기 선택 비트라인의 방전은 상기 정전압이 인가된 후에 개시되고. 상기 정전압의 인가는 선택 비트라인의 전압을 감지하기 전에 정지되는 NAND형 플래시 메모리.
청구항 9에 있어서,
상기 정전압은 독출해야 할 메모리 셀의 부의 문턱값에 따라 설정되는 NAND형 플래시 메모리.
청구항 9에 있어서,
상기 인가 수단은 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인을 단락하고, 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인에 동시에 정전압을 인가하는 NAND형 플래시 메모리.
청구항 9에 있어서,
상기 인가 수단은 상기 소스라인, 상기 P웰 및 상기 비선택 비트라인에 각각 병렬로 접속된 복수의 트랜지스터를 포함하고, 상기 인가 수단은 상기 복수의 트랜지스터의 게이트에 공통으로 접속된 선택 신호를 통해 상기 복수의 트랜지스터를 동시에 도통시키고, 또한 상기 복수의 트랜지스터의 일방의 전극에 상기 정전압을 인가하는 NAND형 플래시 메모리.
청구항 9에 있어서,
상기 선택 비트라인이 홀수 비트라인일 때, 비선택 비트라인이 짝수 비트라인이고, 상기 선택 비트라인이 짝수 비트라인일 때, 비선택 비트라인이 홀수 비트라인인 NAND형 플래시 메모리.
청구항 9 또는 10에 있어서,
상기 독출 수단은 소거 확인 시에 실행되는 NAND형 플래시 메모리.
청구항 9에 있어서,
메모리 셀은 다비트 데이터를 기억 가능하고, 메모리 셀에 기억되는 적어도 제1 데이터의 제1 문턱값 및 제2 데이터의 제2 문턱값은 부전압으로 설정되는 NAND형 플래시 메모리.