CN108428466A - 用于抑制第一读取问题的字线的顺序取消选择 - Google Patents

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CN108428466A CN201810105705.8A CN201810105705A CN108428466A CN 108428466 A CN108428466 A CN 108428466A CN 201810105705 A CN201810105705 A CN 201810105705A CN 108428466 A CN108428466 A CN 108428466A
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Abstract

描述了一种用于减少NAND串内的捕获的电子的***和方法。在感测操作期间，一个或多个控制电路可以以从最接近于NAND串的第一端的连续的存储器单元晶体管的第一集开始，并且以最接近于NAND串的第二端的连续的存储器单元晶体管的第二集结束的顺序，使与NAND串的连续的存储器单元晶体管对应的控制栅极从读取通过电压(例如，10V)到小于通过电压(例如，2V)的第二电压放电或发起其放电。后续地，一个或多个控制电路可以或者并发地或同时地使与连续的存储器单元晶体管对应的控制栅极从第二电压放电到小于中间电压的第三电压(例如，从2V到0V)。

Description

用于抑制第一读取问题的字线的顺序取消选择
技术领域
本申请涉及半导体领域，具体而言，涉及半导体存储器领域。
背景技术
半导体存储器广泛应用于各种电子装置中，诸如蜂窝电话、数码相机、 个人数字助理、医疗电子器件、移动计算装置、以及非移动计算装置。半导 体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器 未连接到电源(例如，电池)时，非易失性存储器允许信息的储存和保留。 非易失性存储器的示例包含闪存存储器(例如，NAND型和NOR型闪存存 储器)、电可擦除可编程只读存储器(EEPROM)、铁电式存储器(例如，FeRAM)、磁阻式存储器(例如，MRAM)、以及相变存储器(例如，PRAM 或PCM)。非易失性存储器可以采用浮置栅极晶体管或电荷捕获晶体管。 调整浮置栅极晶体管或电荷捕获晶体管的阈值电压的能力允许晶体管充当 非易失性储存元件或存储器单元。在一些情况下，通过编程和读取多个阈值 电压或阈值电压范围，可以提供每存储器单元多于一个数据位(即，多级或 多状态存储器单元)。
NAND闪存存储器结构典型地将多个浮置栅极晶体管或多个电荷捕获 晶体管布置为与两个选择栅极串联且在两个选择栅极之间。串联的存储器单 元晶体管以及选择栅极可以称为NAND串。近年来，已经将NAND闪存存 储器规模化，以降低每个位(bit)的成本。然而，随着工艺几何尺寸减小， 存在许多设计和工艺挑战。这些挑战包含随着工艺、电压、以及温度变化的 晶体管特性上的提高的变化性。
发明内容
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含 布置在NAND串的第一端与NAND串的第二端之间的选择的存储器单元晶 体管和连续的存储器单元晶体管的集。选择的存储器单元晶体管和连续的存 储器单元晶体管的集包括NAND串内的全部用户可存取存储器单元晶体管。 例如，虚设晶体管可以存在于连续的存储器单元晶体管与漏极侧选择栅极之 间。控制电路配置为以从最接近于NAND串的第一端的连续的存储器单元晶体管的集中的第一集，并且以最接近于NAND串的第二端的连续的存储 器单元晶体管的集中的第二集结束的顺序，发起从通过电压到小于通过电压 的第二电压的的与连续的存储器单元晶体管的集中的每个集对应的控制栅 极的放电。
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含 布置在NAND串的第一端与NAND串的第二端之间的选择的存储器单元晶 体管和未选择的存储器单元晶体管的第一集。控制电路配置为，在与未选择 的存储器单元晶体管的第一集对应的控制栅极设定为大于感测电压的通过 电压时，将选择的存储器单元晶体管的控制栅极设定为感测电压。控制电路 配置为将与未选择的存储器单元晶体管的第一集对应的控制栅极从通过电 压放电到小于通过电压的中间电压。控制电路配置为以从最接近于NAND 串的第一端的未选择的存储器单元晶体管的第一集的第一存储器单元晶体 管开始，并且以最接近于NAND串的第二端的未选择的存储器单元晶体管 的第一集的第二存储器单元晶体管结束的顺序，发起从中间电压到小于中间 电压的第二电压的与未选择的存储器单元晶体管的第一集对应的控制栅极 的放电。
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含 布置在NAND串的第一端与NAND串的第二端之间的存储器单元晶体管的 集。控制电路配置为以从最接近于NAND串的第一端的存储器单元晶体管 的集中的第一集开始，并且以最接近于NAND串的第二端的存储器单元晶 体管的集中的第二集结束的顺序，将与存储器单元晶体管的集中的每个集对 应的控制栅极从通过电压放电到小于通过电压的中间电压。控制电路配置为将与存储器单元晶体管的集对应的控制栅极从中间电压并发地放电到小于 中间电压的第二电压。
所公开的技术的一个实施例包含，在感测存储器单元连接到所选字线 时，并且在将读取通过水平的电压施加到字线的集中的未选择字线时，并且 将字线的集中的字线的不同子集的电压斜降(每次一个子集，从字线的集中 的字线的漏极侧子集开始)时，将控制栅极读取水平的电压施加到字线的集 中的所选字线。在一些情况下，将字线的集中的字线的不同子集的电压斜降 从字线的集中的字线的漏极侧子集到字线的集中的字线的源极侧子集进行。 在一些情况下，将字线的不同子集的电压斜降使得字线的不同子集的电压达到中间水平，在开始水平与最终水平之间；并且方法还包括将字线的不同子 集的电压从中间水平并发地斜降到最终水平。
附图说明
图1图示了NAND串的一个实施例。
图2图示了采用对应的电路图的图1的NAND串的一个实施例。
图3A图示了包含多个NAND串的存储器块的一个实施例。
图3B图示了对于每单元三位的存储器单元的可能阈值电压分布的一个 实施例。
图3C图示了在读取操作期间的NAND串的一个实施例。
图4A图示了垂直NAND结构的一个实施例。
图4B图示了沿着图4A的线X-X截取的截面图的一个实施例。
图5图示了非易失性储存***的一个实施例。
图6图示了感测块的一个实施例。
图7A图示了对于其中每个储存元件储存两位数据的四状态存储器装置 的阈值电压分布的集的一个实施例。
图7B图示了双通过编程技术(two-pass programming technique)的第一 通过的一个实施例。
图7C图示了图7B中所涉及的双通过编程技术的第二通过的一个实施 例。
图7D图示了另一双通过编程技术的第一通过的一个实施例。
图7E图示了图7D中所涉及的双通过编程技术的第二通过的一个实施 例。
图7F图示了在编程操作期间施加到所选字线的一系列编程和验证脉冲 的一个实施例。
图8A图示了在读取操作期间施加到NAND串的一部分的电压波形的一 个实施例。
图8B图示了具有与字线WL0-WLn对应的存储器单元晶体管的NAND 串的一个实施例。
图8C-8G图示了施加到图8B中所示的NAND串的电压波形的各种实施 例。
图9A是描述用于读取或验证存储器阵列内的存储器单元的工艺的一个 实施例的流程图。
图9B是描述用于感测存储器阵列内的存储器单元的工艺的另一实施例 的流程图。
具体实施方式
描述了用于在执行使用NAND串(例如，读取操作或程序验证操作) 的感测操作之后或在感测操作结束时消除或减少NAND串内捕获的电子的 技术。在一些情况下，在第一读取操作之后的第二读取操作期间，由于第一 读取操作结束时产生的存储器单元晶体管的薄氧化物/多晶硅界面处的捕获 的电子造成存储器单元晶体管的阈值电压上的变化，可能发生第一读取问 题。在一个示例中，随着连接到NAND串的未选择的存储器单元晶体管的字线在感测操作之后被取消选择，处于高阈值电压(VT)状态(例如，C状 态、G状态或最高编程状态)的存储器单元晶体管可能导致NAND串的沟 道在放电期间变得截断，并且导致NAND串的沟道由于放电字线向下耦合 (coupling down)。后续地，沟道的电压可能提高(例如，由于空穴移动到 沟道中)，使得浮置字线向上耦合(couple up)(例如，从0V到4V)，并 且导致存储器单元晶体管的薄氧化物/多晶硅界面处的捕获的电子。由于捕获 的电子产生的存储器单元晶体管的阈值电压上的改变可能破坏存储器单元 晶体管中储存的数据。
在一些实施例中，在感测操作期间，一个或多个控制电路可以连续的以 从最接近于NAND串的第一端的连续的存储器单元晶体管的第一集(例如， 最接近于NAND串的漏极侧或最接近于位线的第一存储器单元晶体管)开 始，并且以最接近于NAND串的第二端的连续的存储器单元晶体管的第二 集(例如，最接近于NAND串的源极侧或最接近于源极线的第二存储器单 元晶体管)结束的顺序，使与NAND串的连续的存储器单元晶体管对应的 控制栅极从读取通过电压(例如，VREAD或10V)到小于通过电压(例如， 0V或3V)的第二电压进行放电或发起其放电。连续的存储器单元晶体管可 以包括NAND串内的全部用户可存取存储器单元晶体管。可以设置在连续 的存储器单元晶体管与漏极侧选择栅极之间的NAND串内的虚设存储器单 元晶体管可以不包括用户可存取存储器单元晶体管。连接到连续的存储器单 元晶体管的选择的存储器单元的所选字线可以在感测操作期间被设定为感 测电压(例如，VCGR或小于VREAD的电压)。
在一些实施例中，在感测操作(例如，读取操作或验证操作)期间，一 个或多个控制电路可以以从最接近于NAND串的第一端(例如，位线侧) 的存储器单元晶体管的第一集并且以最接近于NAND串的第二端(例如， 源极线侧)的存储器单元晶体管的第二集结束的顺序，使与NAND串的连 续的存储器单元晶体管对应的控制栅极从读取通过电压(例如，VREAD) 到小于通过电压的中间电压(例如，3V)进行放电或发起其放电。后续地， 一个或多个控制电路可以使与连续的存储器单元晶体管对应的控制栅极从 中间电压并发地或同时地放电到小于中间电压的第三电压(例如，从3V到 0V)。
在一些实施例中，在读取通过电压两步进斜降(ramp down)到第三电 压期间，读取通过电压与第三电压之间的中间电压可以与大于阈值电压的电 压对应，阈值电压与NAND串内储存的数据的最高编程数据状态对应。在 此情况下，NAND串将保持导电，因为中间电压大于最高编程数据状态的阈 值电压。在一个示例中，如果最高编程数据状态(例如，G状态)与5V和 5.5V之间的阈值电压范围对应，则中间电压可以包括大于5.5V的电压(例如，6V)。在另一示例中，读取通过电压可以包括8V与10V之间的电压， 中间电压可以包括5V与6V之间的电压，并且第三电压可以包括2V至0V 范围内的电压。
NAND串可以包含层级选择栅极晶体管，其布置在存储器单元晶体管的 第一集与存储器单元晶体管的第二集之间并与二者串联。在一个实施例中， 存储器单元晶体管的第一集中的晶体管的数目可以与存储器单元晶体管的 第二集中的晶体管的数目相同或不同。例如，存储器单元晶体管的第一集可 以包括一共16个晶体管，并且存储器单元晶体管的第二集可以包括一共32 个晶体管、一共16个晶体管或一共8个晶体管。存储器单元晶体管的第一 集的一端可以连接到位线，而存储器单元晶体管的第一集的另一端可以连接 到层级选择栅极晶体管。在此情况下，当层级选择栅极晶体管设定为非导电 状态时，层级选择栅极晶体管可以将存储器单元晶体管的第一集与存储器单 元晶体管的第二集电隔离。NAND串内的层级选择栅极晶体管可以不包括用 户可存取存储器单元晶体管，因为层级选择栅极晶体管可能不能够储存用户 数据。
在一个实施例中，非易失性储存***可以包含非易失性存储器单元的一 个或多个二维阵列。二维存储器阵列内的存储器单元可以形成存储器单元的 单层，并且可以经由X和Y方向上的控制线(例如，字线和位线)选择。 在另一实施例中，非易失性储存***可以包含一个或多个单片三维存储器阵 列，其中存储器单元的两个或多个层可以形成在单个衬底之上，而没有任何 介于中间的衬底。在一些情况下，三维存储器阵列可以包含位于衬底之上且 与衬底正交或与衬底实质上正交(例如，在与衬底正交的法向量2-5度内) 的存储器单元的一个或多个垂直列衬底。在一个示例中，非易失性储存*** 可以包含具有垂直位线或布置为正交于半导体衬底的位线的存储器阵列。衬 底可以包括硅衬底。存储器阵列可以包括各种存储器结构，包含平面NAND 结构、垂直NAND结构、位成本可缩放(BiCS)NAND结构、3D NAND 结构或3D ReRAM结构。
在一些实施例中，非易失性储存***可以包含非易失性存储器，所述非 易失性存储器单片地形成在存储器单元的阵列的一个或多个物理级中，存储 器单元具有设置在硅衬底之上的有源区域。非易失性储存***还可以包含与 存储器单元的操作相关联的电路(例如，解码器、状态机、页面寄存器或用 于控制存储器单元的读取或编程的控制电路)。与存储器单元的操作相关联 的电路可以位于衬底之上或位于衬底内。
在一些实施例中，非易失性储存***可以包含单片三维存储器阵列。单 片三维存储器阵列可以包含存储器单元的一级或多级。存储器单元的一级或 多级中的第一级内的每个存储器单元可以包含位于衬底之上(例如，在单晶 衬底或晶体硅衬底之上)的有源区域。在一个示例中，有源区域可以包含半 导体结(例如，P-N结)。有源区域可以包含晶体管的源极或漏极区域的一 部分。在另一示例中，有源区域可以包含晶体管的沟道区域。
图1图示了NAND串90的一个实施例。图2图示了使用对应电路图的 图1的NAND串的一个实施例。如图所示，NAND串90包含在第一选择栅 极120(即，漏极侧选择栅极)与第二选择栅极122(即，源极侧选择栅极) 之间串联的四个晶体管100、102、104以及106。选择栅极120将NAND串 90连接到位线126。选择栅极122将NAND串90连接到源极线128。通过 将适当电压施加到控制栅极120CG(即，经由图2的选择线SGD)来控制 选择栅极120。通过将适当电压施加到控制栅极122CG(即，经由图2的选 择线SGS)来控制选择栅极122。晶体管100、102、104以及106中的每一 个包含控制栅极和浮置栅极。例如，晶体管100包含控制栅极100CG和浮 置栅极100FG，晶体管102包含控制栅极102CG进而浮置栅极102FG，晶 体管104包含控制栅极104CG和浮置栅极104FG，并且晶体管106包含控 制栅极106CG和浮置栅极106FG。控制栅极100CG、102CG、104CG以及 106CG分别连接到字线WL3、WL2、WL1以及WL0。
应注意到，尽管图1和图2示出了在NAND串中的四个浮置栅极晶体 管，但是四个浮置栅极晶体管的使用仅被提供作为示例。NAND串可以具有 少于或多于四个浮置栅极晶体管(或存储器单元)。例如，一些NAND串 可以包含16个存储器单元、32个存储器单元、64个存储器单元、128个存 储器单元，等等。本文中的讨论不限于NAND串中任何特定数目的存储器单元。一个实施例使用具有66个存储器单元的NAND串，其中64个存储 器单元用来储存数据，并且存储器单元中的两个称为虚设(dummy)存储器 单元，因为它们不储存数据。
使用NAND闪存存储器结构的闪存存储器***的典型架构在存储器块 内包含多个NAND串。存储器块可以包括擦除的单元。在一些情况下，存 储器块内的NAND串可以共用公共阱(例如，P阱)。每个NAND串可以 通过其源极侧选择栅极(例如，由选择线SGS控制)连接到公共源极线， 并且通过其漏极侧选择栅极(例如，由选择线SGD控制)连接其相关联的 位线。典型地，每个位线在其相关联的NAND串上方(或之上)在垂直于 字线的方向上行进，并且连接到感测放大器。
在一些实施例中，在编程操作期间，可以通过增压相关联的沟道区域(例 如，经由字线耦合来自增压沟道区域)，将不是待编程的储存元件(例如， 之前已经完成编程到目标数据状态的储存元件)从编程抑制或锁定。未选择 储存元件(或未选择NAND串)可以称为抑制的或锁定的储存元件(或抑 制的NAND串)，因为其在编程操作的给定编程迭代期间被从编程抑制或 锁定。
尽管本文中可能描述了采用NAND型闪存存储器的技术，但是本文所 采用的技术还可以应用于其它类型的非易失性储存装置和架构。此外，尽管 本文中描述了采用浮置栅极晶体管的技术，但是本文中所描述的技术还可以 应用于其它存储器技术或与之一起使用，包含采用电荷捕获、相变(例如， 硫族化物(chalcogenide)材料)、或状态改变材料的存储器技术。
图3A图示了包含多个NAND串的存储器块的一个实施例。如图所示， 每个NAND串包含(Y+1)个存储器单元。每个NAND串经由受漏极侧选 择信号SGD控制的漏极侧选择栅极而连接到漏极侧上的(X+1)个位线中 的一个位线(即，位线BL0-BLX的一个位线)。每个NAND串经由受源极 侧选择信号SGS控制的源极侧选择栅极而连接到源极线(源极)。在一个 实施例中，受源极侧选择信号SGS控制的源极侧选择栅极和受漏极侧选择 信号SGD控制的漏极侧选择栅极可以包括没有浮置栅极的晶体管，或包含 浮置栅极结构的晶体管。
在一个实施例中，在编程操作期间，当编程诸如NAND闪存存储器单 元的存储器单元时，可以将编程电压施加到存储器单元的控制栅极，并且可 以将对应的位线接地。这些编程偏置条件可以使得电子经由场辅助电子隧穿 而被注入到浮置栅极中，从而提高存储器单元的阈值电压。在编程操作期间 施加到控制栅极的编程电压可以施加为一系列脉冲。在一些情况下，编程脉 冲的幅度可以随着每个相继的脉冲提高预定的步进大小。在编程脉冲之间， 可以执行一个或多个验证操作。在编程操作期间，可以通过增压编程抑制的 存储器单元的沟道区域，将已经达到其预期编程状态的存储器单元从编程锁 定和抑制。
在一个实施例中，可以通过将p阱提高到擦除电压(例如，20伏特)达 足够的持续时间，并且在源极和位线浮置的同时将存储器单元的所选块接 地，来将存储器单元擦除。这些擦除偏置条件可以使得电子从浮置栅极穿过 隧穿氧化物转移，从而降低所选块内的存储器单元的阈值电压。在一些情况 下，可以在整个存储器平面上、在存储器平面内的单个块上、或在存储器单 元的另一单元上执行擦除操作。
在一些实施例中，在验证操作和/或读取操作期间，所选字线可以连接(或 偏置)到电压，该电压的水平为每个读取和验证操作指定，以确定特定存储 器单元的阈值电压是否已经达到这样的水平。在施加字线电压之后，可以测 量(或感测)存储器单元的导通电流，以确定存储器单元响应于施加到字线 的电压是否导通了足够量的电流。如果导通电流被测量为大于某一值，则假 定存储器单元接通且施加到字线的电压大于存储器单元的阈值电压。如果导 通电流被测量为不大于某一值，则假定存储器单元未接通且施加到字线的电 压不大于存储器单元的阈值电压。在一些情况下，在验证操作期间，源极线 可以设定为0V、为1V、或为大于或小于接地的任意电压。在一个示例中， 在验证操作期间，源极线可以设定为1V并且所选字线可以设定为5V。在另 一示例中，在验证操作期间，源极线可以设定为3V并且所选字线可以设定 为2V。
在读取或验证操作期间，存在测量存储器单元的导通电流的许多方式。 在一个示例中，可以通过存储器单元放电或充电感测放大器中的专用电容器 的速率，来测量存储器单元的导通电流。在另一示例中，选择的存储器单元 的导通电流允许(或未能允许)包含存储器单元的NAND串在对应的位线 上将电压放电。可以在持续时间之后测量位线的电压(或跨感测放大器中的 专用电容器的电压)，以确定位线是否已经放电特定的量。
图3B图示了每单元三位的存储器单元(即，存储器单元可以储存三位 的数据)的可能阈值电压分布(或数据状态)的一个实施例。然而，其它实 施例可以使用多于或少于每存储器单元三位的数据(例如，诸如每存储器单 元四位或更多位的数据)。在成功的编程过程(带有验证)的结束处，存储 器页面或存储器块内的存储器单元的阈值电压应在编程的存储器单元的一 个或多个阈值电压分布内或在擦除的存储器单元的阈值电压的分布内，其视 情况而定。
如图所示，每个存储器单元可以储存三位的数据；因此，存在八个有效 数据状态S0-S7。在一个实施例中，数据状态S0低于0伏特，且数据状态 S1-S7在0伏特之上。在其它实施例中，全部八个数据状态在0伏特之上， 或可以实施其它布置。在一个实施例中，阈值电压分布S0宽于分布S1-S7。 数据状态S1可以与A状态对应，并且数据状态S7可以与G状态对应。
每个数据状态S0-S7对应于存储器单元中储存的三位的唯一值。在一个 实施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001 且S7＝000。也可以使用数据对状态S0-S7的其它映射。在一个实施例中， 存储器单元中储存的数据的全部位储存在相同的逻辑页面中。在其它实施例 中，存储器单元中储存的数据中的每位对应于不同页面。从而，储存三位的 数据的存储器单元将包含第一页面、第二页面以及第三页面中的数据。在一 些实施例中，连接到相同字线的全部存储器单元将把数据储存在数据的相同三个页面中。在一些实施例中，连接到字线的存储器单元可以分组为页面的 不同集(例如，通过奇数和偶数位线)。
在一些示例性实施方式中，存储器单元将被擦除为状态S0。从状态S0， 存储器单元可以被便成为状态S1-S7中的任意状态。可以通过将具有提高的 幅度的脉冲的集施加到存储器单元的控制栅极来进行编程。在脉冲之间，可 以执行验证操作的集，以确定正被编程的存储器单元是否已经达到它们的目 标阈值电压(例如，采用验证水平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6、以 及Vv7)。正被编程到状态S1的存储器单元将被测试，以观察它们的阈值电压是否已经达到Vv1。正被编程到状态S2的存储器单元将被测试，以观 察它们的阈值电压是否已经达到Vv2。正被编程到状态S3的存储器单元将 被测试，以观察它们的阈值电压是否已经达到Vv3。正被编程到状态S4的 存储器单元将被测试，以观察它们的阈值电压是否已经达到Vv4。正被编程 到状态S5的存储器单元将被测试，以观察它们的阈值电压是否已经达到 Vv5。正被编程到状态S6的存储器单元将被测试，以观察它们的阈值电压是 否已经达到Vv6。正被编程到状态S7的存储器单元将被测试，以观察它们 的阈值电压是否已经达到Vv7。
当读取储存三位的数据的存储器单元时，将在读取比较点Vr1、Vr2、 Vr3、Vr4、Vr5、Vr6以及Vr7处执行多个读取，以确定存储器单元处于哪 个状态。如果存储器单元响应于Vr1接通，则其处于状态S0。如果存储器 单元响应于Vr2接通但响应于Vr1不接通，则其处于状态S1。如果存储器 单元响应于Vr3接通但响应于Vr2不接通，则其处于状态S2。如果存储器 单元响应于Vr4接通但响应于Vr3不接通，则其处于状态S3。如果存储器 单元响应于Vr5接通但响应于Vr4不接通，则其处于状态S4。如果存储器 单元响应于Vr6接通但响应于Vr5不接通，则其处于状态S5。如果存储器 单元响应于Vr7接通但响应于Vr6不接通，则其处于状态S6。如果存储器 单元响应于Vr7不接通，则其处于状态S7。
图3C图示了在读取操作期间的NAND串300的一个实施例。如图所示， NAND串300包含形成在衬底310上方的源极侧选择栅极306、漏极侧选择 栅极308，并且八个字线WL0-WL7。可以将VSGS施加到源极侧选择栅极306， 并且将VSGD施加到漏极侧选择栅极308。位线302可以偏置到VBL，并且源 极线304可以偏置到Vsource。在读取操作期间，可以将感测电压VREAD施加 到与所选储存元件316相关联的所选字线WL3，并且可以将读取通过电压 VPASS施加到未选择字线WL0-WL2和WL4-WL7。读取通过电压可以大于 感测电压，并且可以用来将未选择字线设定为导电状态，使得感测电压可以 用来确定所选储存元件316的该数据状态。
在一些情况下，垂直NAND结构可以包括垂直NAND串或垂直倒置 NAND串。NAND串可以包括浮置栅极晶体管的串。倒置NAND串可以包 括倒置浮置栅极晶体管的串。
图4A图示了垂直NAND结构的一个实施例。垂直NAND结构包含倒 置NAND串，倒置NAND串在衬底424上方形成且定向为使得倒置NAND 串与衬底424正交。倒置NAND串可以包括包含倒置浮置栅极晶体管的 NAND串，倒置浮置栅极晶体管具有隧穿氧化物，该隧穿氧化物在倒置浮置 栅极晶体管的浮置栅极与倒置浮置栅极晶体管的控制栅极之间。隧穿氧化物 在浮置栅极与控制栅极中的布置允许用于倒置浮置栅极晶体管的编程和/或 擦除的机制(例如，F-N隧穿作为传输机构)产生在浮置栅极与控制栅极之 间，而非在浮置栅极与倒置浮置栅极晶体管的沟道之间。倒置NAND串可 以布置在垂直存储器孔内，垂直存储器孔被蚀刻穿过控制栅极材料(例如， 钨、氮化物、或多晶硅)与栅极间绝缘体材料(例如，氧化物或二氧化硅) 的交替层。如图所示，控制栅极材料的层包含层417和层414-416，并且栅 极间绝缘体材料的层包含层418-420。栅极间绝缘体材料层420可以布置在 源极线层422(例如，掺杂多晶硅)上方，源极线层422可以布置在衬底424 (例如，硅衬底)上方。在一些情况下，第一字线(WL1)可以与控制栅极 层414对应，第二字线(WL0)可以与控制栅极层415对应，并且源极侧选 择栅极线(SGS)可以与控制栅极层416对应。
在一个实施例中，在存储器孔内，隧穿层材料408(例如，包含薄氧化 物)、浮置栅极材料410(例如，多晶硅)、电介质层412(例如，氧化物)、 以及沟道层材料406(例如，未掺杂多晶硅)可以沉积在存储器孔内，并且 布置以形成倒置NAND串。如图4A中所示，隧穿层材料408布置在存储器 孔内或内侧。隧穿层材料408可以包括诸如ONO电介质堆叠体的多层电介 质堆叠体的一部分，其包含硅二氧化物(“O”)和硅氮化物(“N”)的 交替层。在一些情况下，隧穿层材料408可以包括高K电介质材料(例如， 铪基高K电介质或铪氧化物)，其电介质常数大于硅二氧化物的电介质常数。 在一些情况下，芯材料层404(例如，氧化物)可以形成在存储器孔内。在 其它情况下，芯材料层404可以省略。位线接触层402可以形成在存储器孔 的顶部处，并且连接到沟道层材料406或与之直接邻接。沟道层材料406可 以连接到存储器孔的底部处的源极线层422。从而，在此情况下，位线接触 层402连接到存储器孔的顶部处的倒置NAND串，并且源极线接触层422 连接到存储器孔的底部处的倒置NAND串。
在一个实施例中，位线接触层402可以包括第一导电型(例如，n型) 的材料，并且源极线接触层422可以包括与第一导电型不同的第二导电型(例 如，p型)的材料。在一个示例中，位线接触层402可以包括n型材料(例 如，n型多晶硅)，并且源极线接触层422可以包括p型材料(例如，p型 多晶硅)。在另一示例中，位线接触层402可以包括p型材料，并且源极线 接触层422可以包括n型材料(例如，n型多晶硅)。从而，在一些情况下， 倒置NAND串可以包含非对称的源极和漏极，其可以用来提供电子供给(经 由n型材料)和空穴供给(经由p型材料)两者，用于使用倒置NAND串 执行的存储器操作(例如，编程、擦除、以及读取操作)。根据施加到倒置 NAND串的偏置条件，存储器操作可以包括n沟道操作和/或p沟道操作。
在一个实施例中，可以使用芯材料层(例如，氧化物层或其它电介质层) 形成倒置NAND串，芯材料层布置为与沟道层(例如，未掺杂多晶硅沟道 层)相邻，沟道层布置为相邻于阻挡层(例如，氧化物层或其它电介质层)， 阻挡层布置为相邻于浮置栅极层(或电荷捕获层)，浮置栅极层布置为相邻 于隧穿层(例如，薄氧化物)，隧穿层布置为相邻于控制栅极层(例如，钨)。 隧穿层的厚度可以小于阻挡层的厚度。
图4B图示了沿着图4A的线X-X所截取的截面图的一个实施例。如图 所示，倒置NAND串包含内芯材料层404，内芯材料层404被沟道层材料 406围绕，沟道层材料406被电介质层412围绕，电介质层412被浮置栅极 材料410围绕，浮置栅极材料410被隧穿层材料408围绕，隧穿层材料408 被控制栅极材料层417围绕。在一个实施例中，图4A可以图示沿着图4B 的线Y-Y所截取的截面图。在一个实施例中，可以使用垂直圆柱结构或垂直 锥形圆柱结构来形成倒置NAND串。在此情况下，倒置NAND串的电介质 材料412、浮置栅极材料410、隧穿层材料408、以及沟道层材料406可以包 括围绕芯材料层404的垂直环状结构。在另一实施例中，可以使用垂直柱结 构或垂直矩形棱柱结构来形成倒置NAND串。
在一些实施例中，垂直NAND结构可以包含垂直NAND串，垂直NAND 串在衬底上方形成且定向为使得垂直NAND串正交于衬底。垂直NAND串 可以布置在垂直存储器孔内，垂直存储器孔蚀刻穿过控制栅极材料(例如， 钨或多晶硅)与栅极间绝缘体材料(例如，氧化物或硅氧化物)的交替层。
图5图示了包含用于读取和编程存储器单元(例如，NAND多级单元) 的并行的页面(或其它单元)的读取/写入电路的非易失性储存***596的一 个实施例。如图所示，非易失性储存***596包含存储器裸芯598和控制器 550。存储器裸芯598包含存储器阵列501(例如，NAND闪存存储器阵列)、 控制电路510、行解码器530、列解码器560、以及读取/写入电路565。在一 个实施例中，在阵列的相对侧上通过各种***电路(例如，行解码器或列解 码器)以对称方式实现对存储器阵列501的存取，使得每侧上的存取线和电 路的密度减少一半。存储器阵列501通过字线经由行解码器530且通过位线 经由列解码器560可寻址。字线和位线为存储器阵列控制线的示例。读取/ 写入电路565包含多个感测块500，多个感测块500允许储存元件的页面被 并行读取或编程。在一些情况下，控制器550可以集成在存储器裸芯598上。 命令和数据在主机和控制器550之间经由线520传输，并且在控制器550与 存储器裸芯598之间经由线518传输。
控制电路510与读取/写入电路565协作，以在存储器阵列501上执行存 储器操作。控制电路510包含状态机512、芯片上地址解码器514以及电力 控制模块516。状态机512提供存储器操作的芯片级控制。芯片上地址解码 器514提供由主机使用的地址与由解码器530和560使用的硬件地址之间的 地址接口。电力控制模块516控制在存储器操作期间供给到字线和位线的电 力和电压。在一个实施例中，电力控制模块516包含一个或多个电荷泵，其 可以产生大于供应电压的电压。
在一些实施例中，除了存储器阵列501以外的部件中的一个或多个(单 独或组合)可以称为管理或控制电路。例如，一个或多个管理或控制电路可 以包含控制电路510、状态机512、解码器530/560、电力控制516、感测块500、读取/写入电路565、控制器550等等中的任意一个或组合。一个或多 个管理电路或一个或多个控制电路可以执行或促进包含擦除、编程、或读取 操作的一个或多个存储器阵列操作。
在一些实施例中，一个或多个管理或控制电路可以用于控制诸如存储器 阵列501的存储器阵列的操作。一个或多个管理或控制电路可以将控制信号 提供到存储器阵列，以在存储器阵列上执行读取操作和/或写入操作。在一个 示例中，一个或多个管理或控制电路可以包含控制电路、状态机、解码器、 感测放大器、读取/写入电路、和/或控制器中的任意一个或组合。一个或多 个控制电路可以使能或促进一个或多个存储器阵列操作，包含要在存储器阵 列上执行的擦除、编程、或读取操作。在一个示例中，一个或多个控制电路 可以包括芯片上存储器控制器，以确定行和列地址、字线和位线地址、存储 器阵列使能信号、和/或数据锁存器信号。
在一个实施例中，存储器阵列501可以划分为存储器单元的大量块(例 如，块0-1023，或另一数量)。如对于闪存存储器***常见的，块可以为 擦除的单元。即，每个块可以含有一起擦除的最小数目的存储器单元。还可 以使用擦除的其它单元。块含有经由位线和字线存取的NAND串的集。典 型地，块中的全部NAND串共用字线的公共集。
每个块可以划分为特定数目的页面。在一个实施例中，页面可以为编程 的单位。还可以使用编程的其它单元。数据的一个或多个页面典型地储存在 存储器单元的一行中。例如，数据的一个或多个页面可以储存在连接到公共 字线的存储器单元中。在一个实施例中，连接到公共字线的存储器单元的集 被同时地编程。页面可以储存一个或多个扇区。扇区可以包含用户数据和开 销(overhead)数据(也称为***数据)。开销数据典型地包含标头(header) 信息和已经从扇区的用户数据计算的错误纠正代码(ECC)。当数据正被编 程到阵列中时，控制器(或其它部件)计算ECC，并且当数据正被从阵列读 取时也对其检查。可替代地，ECC和/或其它开销数据可以储存在与它们所 属的用户数据不同页面中，或甚至不同块中。用户数据的扇区典型地为512 字节，对应于磁盘驱动器中扇区的大小。大量的页面形成块，从8个页面例 如上至32个、64个、128个或更多页面中的任意数量。还可以使用不同大 小的块、页面、以及扇区。
图6图示了感测块500的一个实施例，诸如图5中的感测块500。单独 感测块500可以细分为核心部分(称为感测模块580)，以及公共部分590。 在一个实施例中，对于每个位线存在分开的感测模块580且对于多个感测模 块580的集存在一个公共部分590。在一个示例中，感测块将包含一个公共 部分590和八个感测模块580。组中的感测模块中的每一个将与相关联的公 共部分经由数据总线572通信。
感测模块580包括感测电路570，其确定所连接的位线中的导通电流高 于还是低于预定阈值水平。感测模块580还包含位线锁存器582，其用来设 定所连接的位线上的电压条件。例如，位线锁存器582中锁存器的预定的状 态可能导致所连接的位线被拉至指定编程抑制电压(例如，1.5-3V)的状态。
公共部分590包括处理器592、数据锁存器594的集、以及耦合在数据 锁存器594的集与数据总线520之间的I/O接口596。处理器592执行计算。 例如，处理器592可以确定所感测的储存元件中储存的数据，并且将所确定 的数据储存在数据锁存器的集中。数据锁存器594的集可以用来在读取操作 期间储存由处理器592确定的数据位，或在编程操作期间用来储存从数据总 线520导入的数据位。所导入的数据位表现意图编程到诸如图5中的存储器 阵列501中的存储器阵列中的写入数据。I/O接口596提供数据锁存器594 与数据总线520之间的接口。
在读取操作或其它储存元件感测操作期间，诸如图5中的状态机512的 状态机控制不同控制栅极电压对所寻址的储存元件的供给。随着感测模块 580步进通过对应于由存储器支持的各存储器状态的各预定控制栅极电压， 感测模块580可以在这些电压中的一个处触动(trip)，并且输出将从感测 模块580经由总线572被提供到处理器592。在该点处，通过感测模块的(多 个)触动事件和关于从状态机经由输入线593施加的控制栅极电压的信息的 考虑，处理器592确定结果存储器状态。其然后计算存储器状态的二维编码， 并且将结果数据位储存到数据锁存器594中。在核心部分的另一实施例中， 位线锁存器582充当用于锁存感测模块580的输出的锁存器，且充当如上所 述的位线锁存器。
在编程操作期间，待编程的数据储存在数据锁存器594的集中。在状态 机512的控制之下，编程操作包括施加到所寻址的储存元件的控制栅极的一 系列编程电压脉冲。每个编程脉冲之后是回读(read back)(或验证过程)， 以确定储存元件是否已经被编程为期望的存储器状态。处理器592相对于期 望的存储器状态而监视回读存储器状态。当两者一致时，处理器592设定位 线锁存器582，以使得位线被拉至指定编程抑制电压的状态。即使编程脉冲 出现在其控制栅极上，也抑制耦合到位线的储存元件进一步编程。在其它实 施例中，处理器初始地加载位线锁存器582，并且在验证过程期间感测电路 将其设定为抑制值。
数据锁存器堆叠体594含有对应于感测模块的数据锁存器的堆叠体。在 一个实施例中，每个感测模块580有三个数据锁存器。数据锁存器可以实施 为移位寄存器，使得其中储存的平行数据被转换为数据总线520的串行数据， 且反之亦然。对应于读取/写入块的全部数据锁存器可以链接在一起，以形成 块移位寄存器，使得数据的块可以通过串行传输而输入或输出。特别地，读 取/写入模块的库可以配置为使得其数据锁存器的集中的每一个将把数据按 顺序移位进或出数据总线，就像是它们是整个读取/写入块的移位寄存器的部分。
图7A图示了其中每个储存元件储存两位数据的四状态存储器装置的阈 值电压分布的集的一个实施例。为擦除的(E状态)储存元件提供第一阈值 电压(Vth)分布700。三个Vth分布702、704和706分别表现编程的状态 A、B和C。在一个实施例中，E状态中的阈值电压以及A、B和C分布中 的阈值电压是正的。在另一实施例中，E状态的阈值电压分布是负的，而A 状态、B状态以及C状态的阈值电压分布是正的。
还为从储存元件读取数据提供了三个读取参考电压Vra、Vrb和Vrc。通 过测试给定储存元件的阈值电压是高于还是低于Vra、Vrb和Vrc，***可以 确定储存元件处于的状态——例如，编程条件。
此外，提供了三个验证参考电压Vva、Vvb和Vvc。当将储存元件编程 为A状态、B状态或C状态时，***将测试这些储存元件是否分别具有大 于或等于Vva、Vvb或Vvc的阈值电压。
在一个被称为全序列编程的实施例中，可以将储存元件从E状态直接编 程为编程的状态A、B或C中的任意状态。例如，待编程的储存元件的群体 (population)可以首先被擦除，使得群体中的全部储存元件处于E状态。 然后可以将一系列的编程脉冲(诸如图7F中所示的)用来将储存元件直接 编程为状态A、B或C。在一些储存元件被从E状态便成为A状态的同时， 其它储存元件被从E状态便成为B状态和/或从E状态到C状态。
另一选项是对于一个或多个数据状态使用低和高验证水平。例如，对于 A状态，VvaL和Vva分别是较低和较高验证水平；对于B状态，VvbL和 Vvb分别为较低和较高验证水平；并且对于C状态，VvcL和Vvc分别为较 低和较高验证水平。在一些情况下，不使用VvcL，因为降低的编程精度对 于最高状态是可接受的。在编程期间，当正被编程为作为目标状态的A状态 的储存元件的Vth超过VvaL时，在慢速编程模式中，诸如通过将相关联的 位线电压提高到例如，0.6-0.8V的水平——其在标称编程或非抑制水平(例 如，0V)与完全抑制水平(例如，4-6V)之间，减慢储存元件的编程速度。 这通过避免阈值电压上的大步长增长而提供了更高的精确度。当Vth达到 Vva时，储存元件被锁定而不能进一步编程。相似地，当正被编程为作为目 标状态的B状态的储存元件的Vth超过VvbL时，减慢储存元件的编程速度，并且当Vth达到Vvb，储存元件被锁定而不能进一步编程。可选地，当正被 编程为作为目标状态的C状态的储存元件的Vth超过VvcL时，减慢储存元 件的编程速度，并且当Vth达到Vvc时，储存元件被锁定而不能进一步编程。 此编程技术已经被称为快速通过写入或双验证技术。应注意到，在一种途径 中，不对于最高状态使用双验证水平，因为一些溢出对于该状态典型地是可 接受的。反之，双验证水平可以用于编程的状态、高于擦除的状态、以及低 于最高状态。
图7B图示了双通过编程技术的第一通过的一个实施例。在此示例中， 多状态储存元件储存两个不同页面的数据：下部页面和上部页面。通过重复 来自图7A的阈值电压分布700、702、704和706而图示了四个状态。这些 状态(以及它们表现的位)为：E状态(11)、A状态(01)、B状态(00) 以及C状态(10)。对于E状态，两个页面都储存“1”。对于A状态，下 部页面储存“1”且上部页面储存“0”。对于B状态，两个页面都储存“0”。 对于C状态，下部页面储存“0”且上部页面储存“1”。应注意到，尽管已 经将特定位模式分配给状态中的每一个，还可以分配不同的位模式。
在第一编程通过中，对于所选字线WLn编程下部页面。如果下部页面 要保持数据1，则储存元件状态保持在状态E(分布700)。如果数据要被 编程为0，则WLn上的储存元件的阈值电压被升高，使得储存元件被编程 为中间(LM或较低-中间)状态(分布705)。
在一个实施例中，在储存元件被从E状态编程为LM状态之后，其在 NAND串中的相邻字线WLn+1上的相邻储存元件则将在相邻字线的相应的 第一编程通过中被关于其下部页面编程。
图7C图示了图7B中所涉及的双通过编程技术的第二通过的一个实施 例。状态储存元件从E状态分布700被编程为A状态分布702，B状态储存 元件被从LM状态分布705编程为B状态分布704，并且C状态储存元件被 从LM状态分布705编程为C状态分布706。
图7D图示了另一双通过编程技术的第一通过的一个实施例。在此示例 中，称为模糊-精细(foggy-fine)(或粗糙-精细，course-fine)编程，分别 使用较低验证水平VvaL，VvbL和VvcL将A状态、B状态以及C状态储存 元件从E状态分别编程为分布712、714和716。这是模糊(或粗糙)编程 通过。可以使用相对大的编程电压步进大小，例如，以将储存元件快速编程 相应的较低验证水平。
图7E图示了图7D所涉及的双通过编程技术的第二通过的一个实施例。 分别使用标称的、较高验证水平Vva、Vvb和Vvc，将A状态，B状态以及 C状态储存元件分别从相应的较低分布编程为相应的最终分布702、704和 706。这是精细编程通过。可以使用相对小的编程电压步进大小，例如，以 将储存元件缓慢地编程为相应的最终验证水平，而避免大的溢出。与最终分 布702、704和706对应的所编程的数据状态可以称为最终编程的数据状态。 存储器单元的最终编程的数据状态可以与存储器单元的目标阈值电压或目 标阈值电压分布对应。在一些情况下，与最终分布702、704和706对应的 编程的数据状态可以称为目标数据状态或预期编程数据状态。
尽管编程示例图示了四个数据状态和数据的两个页面，本文中所描述的 概念可以应用于具有多于或少于四个状态且多于或少于两个页面的其它实 施方式。例如，存储器装置可以采用每个储存元件八个或十六个状态。此外， 在本文中所讨论的示例性编程技术中，储存元件的Vth可以随着其被编程为 目标数据状态而逐渐升高。然而，可以采用其中储存元件的Vth可以随着其 被编程为目标数据状态而逐渐降低的编程技术。还可以使用测量储存元件电 流的编程技术。本文中所描述的概念可以适用于不同编程技术。
图7F图示了在编程操作期间应用于所选字线的一系列编程和验证脉冲 的一个实施例。编程操作可以包含多个编程-验证迭代，其中每个迭代将之 后是一个或多个验证电压的一个或多个编程电压施加到所选字线。在一个实 施例中，之前的迭代中施加的编程电压可以在相继的迭代中向上步进。此外， 在编程迭代期间施加的一个或多个编程电压可以包含第一部分，其具有通过 电压(Vpass)水平(例如，6-8V)，之后是在编程水平(例如，12-25V) 的第二、最高幅度部分。例如，第一、第二、第三以及第四编程脉冲790， 792，794以及796分别具有Vpgm1，Vpgm2，Vpgm3以及Vpgm4的编程水 平。可以在每个编程脉冲之后提供与验证电压Vva、Vvb和Vvc相关联的一 个或多个验证脉冲798。在一些情况下，由于不期望任何储存元件已经达到 最低编程状态(例如，A状态)，所以一个或多个初始编程脉冲之后没有验 证脉冲。后续地，在一些情况下，编程迭代可以对于A状态使用验证脉冲， 之后是对于A状态和B状态使用验证脉冲的编程迭代，之后是对于B状态 和C状态使用验证脉冲的编程迭代。
在一个实施例中，编程脉冲可以与施加到在编程操作期间连接到存储器 阵列内的选择的存储器单元的所选字线的电压对应，选择的存储器单元从第 一电压(例如，0V)转换到中间电压(例如，Vpass)，然后从中间电压转 换到编程电压(例如，Vpgm1或15V)。编程验证脉冲可以与施加到在编程 验证操作期间连接到存储器阵列内的选择的存储器单元的所选字线的电压， 选择的存储器单元从第一电压(例如，0V)转换到第一验证电压(例如，Vva)，并且然后从第一验证电压转换到第二验证电压(例如，Vvb)。
图8A图示了在读取操作期间施加到NAND串的部分的电压波形的一个 实施例。如图所示，在读取操作期间，在时间t0之前将未选择字线802设定 为读取通过电压VREAD。在时间t0，未选择字线802从VREAD放电，使 得NAND串的沟道804的部分向下耦合。在时间t1，沟道804恢复且使得 未选择字线802在时间t1之后向上电容性耦合。在一个示例中，未选择字线 802可以从时间t1的0V电容地向上耦合到时间t2的4V。
图8B图示了具有与字线WL0-WLn对应的存储器单元晶体管的NAND 串的一个实施例。存储器单元晶体管806最接近于漏极侧选择栅极，并且存 储器单元晶体管808最接近于源极侧选择栅极。在一个示例中，NAND串可 以包含与字线WL0-WL31对应的32个存储器单元晶体管。
图8C图示了图8B中图示的施加到NAND串的电压波形的一个实施例。 如图所示，在时间T0，施加到字线WLn(最接近于漏极侧选择栅极的存储 器单元晶体管)的电压开始从读取通过电压VREAD朝向0V放电。在时间 T0之后的时间T1，施加到字线WLn-1的电压开始从读取通过电压VREAD 朝向0V放电。后续地，放电字线的序列继续，并且在时间T1之后的时间T2，施加到字线WL1的电压开始从读取通过电压VREAD朝向0V放电， 并且在时间T2之后的时间T3，施加到字线WL0的电压开始从读取通过电 压VREAD朝向0V放电。在一些情况下，不是从最接近于漏极侧选择栅极 的存储器单元晶体管开始，并且以最接近于源极侧选择栅极的存储器单元晶 体管结束来放电每个单独存储器单元晶体管的控制栅极，可以从最接近于漏 极侧选择栅极的存储器单元晶体管对开始，并且以最接近于源极侧选择栅极 的存储器单元晶体管对结束来放电控制栅极的对。也可以使用其它存储器单 元晶体管分组。例如，包括32个存储器单元晶体管的NAND串可以划分为 八个晶体管的四组，并且在将其它存储器单元晶体管组放电之前，可以将最 接近于漏极侧选择栅极的存储器单元晶体管组放电或开始放电。可以从最接 近于漏极侧选择栅极的存储器单元晶体管组开始，并且以最接近于源极侧选 择栅极的存储器单元晶体管组结束，来将与每个存储器单元晶体管组对应的 控制栅极的组放电。在时间T3之后，可以将连接到NAND串的选择的存储 器单元晶体管的控制栅极的所选字线取消选择或从感测电压(例如，VCGR) 放电。
在一些实施例中，不是将字线从NAND串的漏极侧端朝向NAND串的 源极侧端单向地放电，字线的顺序取消选择可以反之从NAND串的源极侧 端发生并且朝向NAND串的漏极侧端移动。在一些情况下，可以从最接近 于源极侧选择栅极的存储器单元晶体管对开始，并且以最接近于漏极侧选择 栅极的存储器单元晶体管对结束来放电控制栅极的对。还可以使用其它存储 器单元晶体管分组。例如，包括32个存储器单元晶体管的NAND串可以划分为八个晶体管的四组，并且可以在将其它存储器单元晶体管组放电之前， 将最接近于源极侧选择栅极的存储器单元晶体管组放电或开始放电。可以从 最接近于源极侧选择栅极的存储器单元晶体管组开始，并且以最接近于漏极 侧选择栅极的存储器单元晶体管组结束来与将每个存储器单元晶体管组对 应的控制栅极的组放电。
图8D图示了图8B中图示的施加到NAND串的电压波形的一个实施例。 如图所示，在时间T0，施加到字线WLn(最接近于漏极侧选择栅极的存储 器单元晶体管)的电压开始从读取通过电压VREAD朝向0V放电，并且在 时间T1之前完成放电。在时间T1，施加到字线WLn-1的电压开始从读取 通过电压VREAD朝向0V放电，并且在时间T2之前完成放电。后续地，放电字线的序列继续，并且在时间T1之后的时间T2，施加到字线WL1的电 压开始从读取通过电压VREAD朝向0V放电，并且在时间T3之前完成放电。 在时间T2之后的时间T3，施加到字线WL0的电压开始从读取通过电压 VREAD朝向0V放电。在一些情况下，不是从最接近于漏极侧选择栅极的 存储器单元晶体管开始，并且以最接近于源极侧选择栅极的存储器单元晶体管结束来将每个单独存储器单元晶体管的控制栅极放电，可以从最接近于漏 极侧选择栅极的存储器单元晶体管对开始，并且以最接近于源极侧选择栅极 的存储器单元晶体管对结束而将控制栅极的对完全放电或完全取消选择。还 可以使用其它存储器单元晶体管分组(例如，4个晶体管、8个晶体管或16 个晶体管的分组)。
在一些实施例中，存储器单元晶体管的分组可以为不同大小。例如，存 储器单元晶体管的第一分组可以包括2个晶体管，存储器单元晶体管的第二 分组可以包括4个晶体管，存储器单元晶体管的第三分组可以包括8个晶体 管，并且存储器单元晶体管的第四分组可以包括18个晶体管。在一些情况 下，分组的大小可以从NAND串的漏极侧端到NAND串的源极侧端单调地 增加。
图8E图示了图8B中所示的施加到NAND串的电压波形的一个实施例。 如图所示，在时间T0，施加到字线WLn(最接近于漏极侧选择栅极的存储 器单元晶体管)的电压开始从读取通过电压VREAD朝向中间电压VX(例 如，3V)放电，中间电压VX在读取通过电压与最终取消选择电压(例如， 0V)之间。在时间T0之后的时间T1，施加到字线WLn-1的电压开始从读取通过电压VREAD朝向中间电压VX(例如，3V)放电，中间电压VX在 读取通过电压与最终取消选择电压之间。后续地，放电字线的序列继续，并 且施加到字线WL1的电压最终地开始从读取通过电压VREAD朝向中间电 压VX放电，并且然后施加到字线WL0的电压最后开始从读取通过电压 VREAD朝向中间电压放电。在一些情况下，不是从最接近于漏极侧选择栅 极的存储器单元晶体管开始，并且以最接近于源极侧选择栅极的存储器单元 晶体管结束来将每个单独存储器单元晶体管的控制栅极放电，可以从最接近 于漏极侧选择栅极的存储器单元晶体管对(或分组)开始，并且以最接近于 源极侧选择栅极的存储器单元晶体管对(或分组)结束而将控制栅极的对(或 其它分组)放电。之后，在时间T2，施加到未选择字线的电压从中间电压 VX并发地放电到最终取消选择电压。
图8F图示了图8B中所示的施加到NAND串的电压波形的一个实施例。 如图所示，NAND串的未选择字线以从NAND串的中间字线(或字线的中 间分组)朝向NAND串的端部的顺序开始放电。中间字线可以包括位于 NAND串中间的字线，NAND串的朝向位线的中间字线的漏极侧上的存储器 单元晶体管的数目与朝向源极线的中间字线的源极侧上的存储器单元晶体 管的数目相等。例如，如果NAND串仅具有六个字线，则两个字线WL3和 WL2可以包括中间字线，中间字线在其它未选择字线的放电之前开始放电。 连接到NAND串的选择的存储器单元晶体管的控制栅极的所选字线可以被 取消选择或在未选择字线已经放电的时间之后从小于读取通过电压的感测 电压(例如，VCGR)放电。
如图所示，在时间T0，施加到字线WL2的电压开始从读取通过电压朝 向中间电压VX(例如，3V)放电，中间电压VX在读取通过电压与最终取 消选择电压(例如，0V)之间。施加到字线WL3的电压保持在感测电压， 感测电压用来确定选择的存储器单元晶体管是否处于特定数据状态。在时间 T1，施加到字线WLn-1和WL1的电压开始从读取通过电压朝向中间电压 VX放电，中间电压VX在读取通过电压与最终取消选择电压之间。之后， 在时间T2，施加到全部未选择字线的电压从中间电压VX并发地放电到最 终取消选择电压。在时间T3，施加到所选字线WL3的电压从感测电压VCGR 放电到最终取消选择电压。
图8G图示了图8B中所示的施加到NAND串的电压波形的一个实施例。 如图所示，在时间T0，施加到包含WLn和WL3-WL0的未选择字线的电压 开始从读取通过电压VREAD朝向中间电压VX(例如，3V)放电，中间电 压VX在读取通过电压与最终取消选择电压(例如，0V)之间。之后，在时 间T1，包含WLn的字线的第一集从中间电压VX放电到最终取消选择电压 (例如，0V)。在时间T1之后的时间T2，包含WLn-1和WL2的字线的第 二集开始从中间电压VX放电到最终取消选择电压。在时间T2之后的时间 T3，包含WL1和WL0的字线的第三集开始从中间电压VX放电到最终取消 选择电压。在时间T3之后的时间T4，施加到所选字线WL3的电压从感测 电压VCGR放电到最终取消选择电压。在一些情况下，字线的分组的大小可 以从NAND串的漏极侧端到NAND串的源极侧端单调地增加。在一个示例 中，字线的第一集可以包括1个字线，字线的第二集可以包括7个字线，并 且字线的第三集可以包括24个字线。
图9A是描述读取或验证存储器阵列的存储器单元的过程的一个实施例 的流程图。在一个实施例中，图9A的过程可以通过非易失性储存***执行， 该非易失性储存***诸如图5中的非易失性储存***596。
在步骤902中，在感测操作期间，选择的存储器单元晶体管的控制栅极 设定为感测电压。感测操作可以包括读取操作、或擦除验证操作、或编程验 证操作。在步骤904中，在感测操作期间，未选择的存储器单元晶体管的控 制栅极被设定为通过电压(例如，读取通过电压)。选择的存储器单元晶体 管和未选择的存储器单元晶体管布置在NAND串的第一端与NAND串的第 二端之间。在一个实施例中，选择的存储器单元晶体管和未选择的存储器单元晶体管可以包括NAND串内的全部用户可寻址存储器单元晶体管和/或全 部用户可存取存储器单元晶体管。在另一实施例中，选择的存储器单元晶体 管和未选择的存储器单元晶体管可以包括除了除了虚设晶体管和选择栅极 晶体管以外的NAND串内的全部晶体管。
在步骤906中，以从最接近于NAND串的第一端的第一未选择的存储 器单元晶体管开始，并且以最接近于NAND串的第二端的第二未选择的存 储器单元晶体管结束的顺序，从通过电压到小于通过电压的第二电压发起未 选择的存储器单元晶体管的控制栅极的放电。在一个示例中，NAND串的第 一端可以包括NAND串的连接到位线的漏极侧端。在另一示例中，NAND 串的第一端可以包括NAND串的连接到源极线的源极侧端。在步骤908中， 未选择的存储器单元晶体管的控制栅极从小于通过电压(例如，10V)的第 二电压(例如，3V)放电到小于第二电压的第三电压(例如，0V)。在步 骤910中，选择的存储器单元晶体管的控制栅极从感测电压放电。在一个实 施例中，在未选择的存储器单元晶体管的全部控制栅极已经放电到第三电压(例如，最终取消选择电压)之后，选择的存储器单元晶体管的控制栅极从 感测电压放电。
图9B是描述感测存储器阵列内的存储器单元过程的另一实施例的流程 图。在一个实施例中，图9B的过程可以通过非易失性储存***执行，诸如 图5中的非易失性储存***596。
在步骤922中，选择的存储器单元晶体管的控制栅极设定为感测电压。 选择的存储器单元晶体管的控制栅极可以连接到偏置到感测电压(例如，到 VCGR或验证水平)的所选字线。在步骤924中，未选择的存储器单元晶体 管的控制栅极设定为大于感测电压(例如，6V)的通过电压(例如，10V)。 选择的存储器单元晶体管和未选择的存储器单元晶体管布置在NAND串的 第一端与NAND串的第二端之间。在步骤926中，以从第一未选择的存储 器单元晶体管开始，并且以最接近于NAND串的第二端的第二未选择的存 储器单元晶体管结束的顺序，从通过电压到小于通过电压(例如，10V)的 中间电压(例如，3V)发起未选择的存储器单元晶体管的控制栅极的放电。 在一个示例中，NAND串的第一端可以包括NAND串的连接到位线的漏极 侧端。在另一示例中，NAND串的第一端可以包括NAND串的连接到源极 线的源极侧端。
在步骤928中，未选择的存储器单元晶体管的控制栅极从小于通过电压 的中间电压放电到小于中间电压(例如，3V)的第三电压(例如，0V)。 在一个示例中，未选择的存储器单元晶体管的控制栅极从小于通过电压的中 间电压全部并发地放电到小于中间电压的第三电压。在步骤930中，选择的 存储器单元晶体管的控制栅极从感测电压放电。在一个示例中，在未选择的 存储器单元晶体管的全部控制栅极放电到第三电压之后，选择的存储器单元 晶体管的控制栅极从感测电压放电到第三电压。
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含 布置在NAND串的第一端与NAND串的第二端之间的选择的存储器单元晶 体管和连续的存储器单元晶体管的集。选择的存储器单元晶体管和连续的存 储器单元晶体管的集包括NAND串内的全部用户可存取存储器单元晶体管。 例如，虚设晶体管可以存在于连续的存储器单元晶体管与漏极侧选择栅极之 间。控制电路配置为以从最接近于NAND串的第一端的连续的存储器单元晶体管的集中的第一集，并且以最接近于NAND串的第二端的连续的存储 器单元晶体管的集中的第二集结束的顺序，发起从通过电压到小于通过电压 的第二电压的的与连续的存储器单元晶体管的集中的每个集对应的控制栅 极的放电。
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含 布置在NAND串的第一端与NAND串的第二端之间的选择的存储器单元晶 体管和未选择的存储器单元晶体管的第一集。控制电路配置为，在与未选择 的存储器单元晶体管的第一集对应的控制栅极设定为大于感测电压的通过 电压时，将选择的存储器单元晶体管的控制栅极设定为感测电压。控制电路 配置为将与未选择的存储器单元晶体管的第一集对应的控制栅极从通过电 压放电到小于通过电压的中间电压。控制电路配置为以从最接近于NAND 串的第一端的未选择的存储器单元晶体管的第一集的第一存储器单元晶体 管开始，并且以最接近于NAND串的第二端的未选择的存储器单元晶体管 的第一集的第二存储器单元晶体管结束的顺序，发起从中间电压到小于中间 电压的第二电压的与未选择的存储器单元晶体管的第一集对应的控制栅极 的放电。
所公开的技术的一个实施例包含NAND串和控制电路。NAND串包含 布置在NAND串的第一端与NAND串的第二端之间的存储器单元晶体管的 集。控制电路配置为以从最接近于NAND串的第一端的存储器单元晶体管 的集中的第一集开始，并且以最接近于NAND串的第二端的存储器单元晶 体管的集中的第二集结束的顺序，将与存储器单元晶体管的集中的每个集对 应的控制栅极从通过电压放电到小于通过电压的中间电压。控制电路配置为将与存储器单元晶体管的集对应的控制栅极从中间电压并发地放电到小于 中间电压的第二电压。
所公开的技术的一个实施例包含，在感测存储器单元连接到所选字线 时，并且在将读取通过水平的电压施加到字线的集中的未选择字线时，并且 将字线的集中的字线的不同子集的电压斜降(每次一个子集，从字线的集中 的字线的漏极侧子集开始)时，将控制栅极读取水平的电压施加到字线的集 中的所选字线。在一些情况下，将字线的集中的字线的不同子集的电压斜降 从字线的集中的字线的漏极侧子集到字线的集中的字线的源极侧子集进行。 在一些情况下，将字线的不同子集的电压斜降使得字线的不同子集的电压达到中间水平，在开始水平与最终水平之间；并且方法还包括将字线的不同子 集的电压从中间水平并发地斜降到最终水平。
为此文档的目的，应当注意，附图中所图示的各种特征的尺寸不一定按 比例绘制。
为此文档的目的，说明书中涉及的“实施例”、“一个实施例”、“一 些实施例”、或“另一实施例”可以用来描述不同的实施例，并且不一定涉 及相同的实施例。
为此文档的目的，连接可以为直接连接或间接连接(例如，经由另一部 分)。在一些情况下，当元件称为连接或耦合到另一元件时，元件可以直接 连接到其它元件或经由介于中间的元件间接连接到其它元件。当元件称为直 接连接到另一元件时，则元件与其它元件之间不存在介于中间的元件。
为此文档的目的，术语“基于”可以解读为“至少部分基于”。
为此文档的目的，在没有附加语境的情况下，诸如“第一”物体、“第 二”物体、以及“第三”物体的数字术语的使用可以不暗示物体的顺序，而 是用于识别目的，以识别不同的物体。
为此文档的目的，术语物体的“集”指代物体中的一个或多个的“集”。
尽管已经以针对结构特征和/或方法行为的语言描述了主题，应当理解， 所附权利要求中所限定的主体不一定受限于上述具体特征或行为。反之，公 开上述具体特征和行为作为实施权利要求的示例性形式。

Claims (20)

1.一种设备，包括：
NAND串，所述NAND串包含布置在所述NAND串的第一端与所述NAND串的第二端之间的选择的存储器单元晶体管和连续的存储器单元晶体管的集，所述选择的存储器单元晶体管和所述连续的存储器单元晶体管的集包括所述NAND串内的用户可存取存储器单元晶体管；以及
控制电路，所述控制电路配置为以从最接近于所述NAND串的第一端的所述连续的存储器单元晶体管的集中的第一集开始，并且以最接近于所述NAND串的第二端的所述连续的存储器单元晶体管的集中的第二集结束的顺序，发起从通过电压到小于所述通过电压的第二电压的与所述连续的存储器单元晶体管的集中的每个集对应的控制栅极的放电。
2.根据权利要求1所述的设备，其中：
所述NAND串的第一端包括所述NAND串的漏极侧端，并且所述NAND串的第二端包括所述NAND串的源极侧端；并且
所述连续的存储器单元晶体管的集包括所述NAND串内的全部用户可存取存储器单元晶体管。
3.根据权利要求1所述的设备，其中：
所述控制电路配置为，在将所述通过电压施加到所述连续的存储器单元晶体管的第一集和所述连续的存储器单元晶体管的第二集时，将小于所述通过电压的读取电压施加到所述连续的存储器单元晶体管的第一集与所述连续的存储器单元晶体管的第二集之间布置的所述选择的存储器单元晶体管的控制栅极。
4.根据权利要求1所述的设备，其中：
施加到所述连续的存储器单元晶体管的第一集的所述通过电压将所述连续的存储器单元晶体管的第一集的每个存储器单元晶体管设定为导电状态。
5.根据权利要求1所述的设备，其中：
所述控制电路配置为，在将所述通过电压施加到所述连续的存储器单元晶体管的第一集和所述连续的存储器单元晶体管的第二集时，将感测电压施加到所述选择的存储器单元晶体管的控制栅极。
6.根据权利要求1所述的设备，其中：
所述控制电路配置为，使与所述连续的存储器单元晶体管的第一集对应的控制栅极在第一时间周期期间从所述通过电压放电到所述第二电压，并且使与所述连续的存储器单元晶体管的第二集对应的控制栅极在所述第一时间周期之后的第二时间周期期间从所述通过电压放电到所述第二电压。
7.根据权利要求1所述的设备，其中：
所述第二电压包括0V或2V中的一个。
8.根据权利要求1所述的设备，其中：
所述NAND串包含漏极侧选择栅极，并且所述连续的存储器单元晶体管的第一集位于与所述漏极侧选择栅极相邻。
9.根据权利要求1所述的设备，其中：
所述NAND串包括垂直NAND串。
10.根据权利要求1所述的设备，其中：
所述NAND串是在具有硅衬底之上设置的有源区域的存储器单元的一个或多个物理级中单片地形成的非易失性存储器的一部分。
11.一种设备，包括：
NAND串，所述NAND串包含在所述NAND串的第一端与所述NAND串的第二端之间布置的选择的存储器单元晶体管和未选择的存储器单元晶体管的第一集；以及
控制电路，所述控制电路配置为，在与所述未选择的存储器单元晶体管的第一集对应的控制栅极设定为大于所述感测电压的通过电压时，将所述选择的存储器单元晶体管的控制栅极设定为感测电压，所述控制电路配置为使与所述未选择的存储器单元晶体管的第一集对应的控制栅极从所述通过电压放电到小于所述通过电压的中间电压，所述控制电路配置为以从最接近于所述NAND串的第一端的所述未选择的存储器单元晶体管的第一集的第一存储器单元晶体管开始，并且以最接近于所述NAND串的第二端的所述未选择的存储器单元晶体管的第一集的第二存储器单元晶体管结束的顺序，发起从所述中间电压到小于所述中间电压的第二电压的与所述未选择的存储器单元晶体管的第一集对应的控制栅极的放电。
12.根据权利要求11所述的设备，其中：
所述NAND串的第一端包括所述NAND串的漏极侧端，并且所述NAND串的第二端包括所述NAND串的源极侧端；并且
所述中间电压包括大于与最高编程的数据状态对应的阈值电压的电压。
13.根据权利要求11所述的设备，其中：
所述NAND串包含所述NAND串的第一端与所述NAND串的第二端之间布置的未选择的存储器单元晶体管的第二集；并且
所述控制电路配置为以从最接近于所述NAND串的第二端的所述未选择的存储器单元晶体管的第二集的第三存储器单元晶体管开始，并且以最接近于所述NAND串的第一端的所述未选择的存储器单元晶体管的第二集的第四存储器单元晶体管结束的顺序，使与所述未选择的存储器单元晶体管的第二集对应的控制栅极从所述通过电压放电到所述中间电压，并且发起从所述中间电压到所述第二电压的与所述未选择的存储器单元晶体管的第二集对应的控制栅极的放电。
14.根据权利要求11所述的设备，其中：
施加到与所述未选择的存储器单元晶体管的第一集对应的控制栅极的所述通过电压将所述未选择的存储器单元晶体管的第一集的每个存储器单元晶体管设定为导电状态。
15.根据权利要求11所述的设备，其中：
所述控制电路配置为，使与所述未选择的存储器单元晶体管的第一集的第一存储器单元晶体管对应的控制栅极在第一时间周期期间从所述中间电压放电到所述第二电压，并且使与所述未选择的存储器单元晶体管的第一集的所述第二存储器单元晶体管对应的控制栅极在所述第一时间周期之后的第二时间周期期间从所述中间电压放电到所述第二电压。
16.根据权利要求11所述的设备，其中：
所述第二电压包括0V；
所述通过电压包括8V；并且
所述中间电压包括6V。
17.根据权利要求11所述的设备，其中：
所述NAND串包含漏极侧选择栅极，并且所述未选择的存储器单元晶体管的第一集位于与所述漏极侧选择栅极相邻。
18.一种***，包括：
NAND串，所述NAND串包含所述NAND串的第一端与所述NAND串的第二端之间布置的存储器单元晶体管的集；以及
控制电路，所述控制电路配置为，以从最接近于所述NAND串的第一端的所述存储器单元晶体管的集的第一集开始，并且以最接近于所述NAND串的第二端的所述存储器单元晶体管的集的第二集结束的顺序，使与所述存储器单元晶体管的集中的每个集对应的控制栅极从通过电压放电到小于所述通过电压的中间电压，所述控制电路配置为使与所述存储器单元晶体管的集对应的所述控制栅极从所述中间电压并发地放电到小于所述中间电压的第二电压。
19.根据权利要求18所述的***，其中：
所述NAND串的第一端包括所述NAND串的漏极侧端，并且所述NAND串的第二端包括所述NAND串的源极侧端；并且
所述中间电压包括大于与所述存储器单元晶体管的集的最高编程的数据状态对应的阈值电压的电压。
20.根据权利要求18所述的***，其中：
所述NAND串包含选择的存储器单元晶体管；并且
所述控制电路配置为，在将所述通过电压施加到所述存储器单元晶体管的第一集和所述存储器单元晶体管的第二集时，将小于所述通过电压的读取电压施加到所述选择的存储器单元晶体管的控制栅极，施加到所述存储器单元晶体管的第一集的所述通过电压将所述存储器单元晶体管的第一集的每个存储器单元晶体管设定为导电状态。
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