KR101099986B1 - 전하 축적층을 갖는 메모리 셀을 구비한 반도체 기억 장치 - Google Patents

전하 축적층을 갖는 메모리 셀을 구비한 반도체 기억 장치 Download PDF

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Abstract

일 실시예에 따르면, 반도체 메모리 장치는, 메모리 셀 어레이와, 워드선과, 비트선과, 소스선과, 로우 디코더와, 감지 증폭기와, 제1 MOS 트랜지스터를 포함한다. 워드선은, 메모리 셀의 게이트에 접속된다. 비트선은, 메모리 셀의 드레인에 전기적으로 접속된다. 소스선은, 메모리 셀의 소스에 전기적으로 접속된다. 로우 디코더는, 워드선을 선택한다. 감지 증폭기는, 비트선에 판독된 데이터를 감지ㆍ증폭한다. 제1 MOS 트랜지스터는, 메모리 셀이 형성된 웰 영역과 소스선 사이를 접속한다. 제1 MOS 트랜지스터는, 로우 디코더 또는 감지 증폭기와, 메모리 셀 어레이 사이에 배치된다.

Description

전하 축적층을 갖는 메모리 셀을 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS HAVING CHARGE ACCUMULATION LAYER}
본 출원은 일본 특허 출원 제2009-147856호(2009년 6월 22일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본원에 개시된 실시예들은 일반적으로 전하 축적층을 갖는 메모리 셀을 구비한 반도체 기억 장치에 관한 것이다.
종래, 불휘발성의 반도체 메모리로서 NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리에서는, 데이터의 판독시나 베리파이시에는, 메모리 셀의 소스와, 메모리 셀이 형성된 웰 영역에, 소정의 전위가 공급된다. 이들의 전위를 공급하기 위한 금속 배선층의 배치 방법에는, 다양한 제안이 이루어져 있다. 이러한 제안 중 하나에는, 예를 들어 일본 특허 공개 제2009-033099호 공보가 있다. 이들의 배선은, 배선 저항이 작아지도록 배치하는 것이 바람직하다. 이 점, 금속 배선층의 길이가 길어지면, 배선 저항의 영향을 무시할 수 없을 정도로 커져, 오판독이나 오기입의 원인으로 되는 경우가 있다.
또한, 데이터의 판독시에 있어서는, MOS 트랜지스터에 의해 소스선에 일정한 전위를 공급할 필요가 있다. 이때, MOS 트랜지스터의 게이트ㆍ소스간 전압이 임계값 근방의 값이면, MOS 트랜지스터의 동작이 불안정해져, 판독 정밀도가 저하되는 경우가 있다.
일반적으로, 일 실시예에 따르면, 반도체 기억 장치는, 데이터 유지 가능한 메모리 셀과, 복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와, 상기 메모리 셀의 게이트에 접속된 워드선과, 상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과, 상기 메모리 셀의 소스에 전기적으로 접속된 소스선과, 상기 워드선을 선택하는 로우 디코더와, 판독 동작시에 있어서, 상기 비트선에 판독된 데이터를 감지ㆍ증폭하는 감지 증폭기와, 상기 메모리 셀이 형성된 웰 영역과, 상기 소스선과의 사이를 접속 가능한 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터는 상기 로우 디코더 또는 상기 감지 증폭기와, 상기 메모리 셀 어레이와의 사이에 배치됨 - 와, 상기 웰 영역에 전압을 공급 가능한 제2 MOS 트랜지스터와, 상기 소스선에 전압을 공급 가능하고, 상기 제2 MOS 트랜지스터보다 수가 많은 제3 MOS 트랜지스터를 포함하고, 상기 감지 증폭기는 제1 영역 및 상기 메모리 셀 어레이를 사이에 끼워 상기 제1 영역에 마주 대한 제2 영역을 포함하고, 상기 제1, 제2 MOS 트랜지스터는 상기 제1 영역과 상기 메모리 셀 어레이 사이에 배치되고, 상기 제3 MOS 트랜지스터는 상기 제2 영역과 상기 메모리 셀 어레이 사이에 배치된다.
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도 1은, 제1 실시 형태에 따른 플래시 메모리의 블록도.
도 2는, 제1 실시 형태에 따른 메모리 셀의 임계값 분포를 나타내는 그래프.
도 3은, 제1 실시 형태에 따른 플래시 메모리의 블록도.
도 4는, 제1 실시 형태에 따른 메모리 셀 어레이의 평면도.
도 5는, 도 4에 있어서의 5-5선을 따른 단면도.
도 6 내지 도 8은, 제1 실시 형태에 따른 웰 드라이버 및 단락 회로의 평면도.
도 9 내지 도 11은, 각각 도 6에 있어서의 9-9선, 10-10선 및 11-11선을 따른 단면도.
도 12 및 도 13은, 제1 실시 형태에 따른 NAND 스트링의 회로도 및 단면도.
도 14는, 제1 실시 형태에 따른 판독 전압의 그래프.
도 15는, 제1 실시 형태에 따른 NAND 스트링의 회로도.
도 16은, 제2 실시 형태에 따른 소스선 드라이버의 회로도.
도 17은, 제2 실시 형태에 따른 플래시 메모리의 블록도.
도 18은, 제2 실시 형태에 따른 판독 동작의 흐름도.
도 19는, MOS 트랜지스터의 동작 특성을 나타내는 그래프.
도 20은, 제2 실시 형태에 따른 소스선 드라이버의 특성을 나타내는 그래프.
도 21 및 도 22는, 제1, 제2 실시 형태의 변형예에 따른 플래시 메모리의 블록도.
도 23은, 제1, 제2 실시 형태에 따른 감지 증폭기의 회로도.
[제1 실시 형태]
제1 실시 형태에 따른 반도체 기억 장치에 대하여, NAND형 플래시 메모리를 예로 들어 설명한다.
<NAND형 플래시 메모리의 구성예에 대하여>
도 1은, 제1 실시 형태에 따른 NAND형 플래시 메모리의 블록도이다. 도시한 바와 같이 NAND형 플래시 메모리(1)는, 메모리 셀 어레이(2), 감지 증폭기(3), 로우 디코더(4), MOS 트랜지스터(5), 소스선 드라이버(6), 웰 드라이버(7), 단락 회로(8), 입출력 패드군(9) 및 제어 회로(10)를 구비하고 있다.
우선 메모리 셀 어레이(2)에 대하여 설명한다. 메모리 셀 어레이(2)는, 복수((N+1)개, N은 1 이상의 자연수)의 메모리 블록 BLK0 내지 BLKN을 구비하고 있다. 이하, 메모리 블록 BLK0 내지 BLKN을 구별하지 않는 경우에는, 간단히 메모리 블록 BLK라 칭하는 것으로 한다. 또한, 메모리 블록 BLK가 1개만 설치되는 경우이어도 된다. 메모리 블록 BLK의 각각은, (m+1)개((m+1)은 1 이상의 자연수)의 NAND 스트링(11)을 구비하고 있다.
NAND 스트링(11)의 각각은, (n+1)개((n+1)은 2 이상의 자연수이며, 예를 들어 8개, 16개, 32개, 64개 등 한정되지 않음)의 메모리 셀 트랜지스터 MT와, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 전하 축적층(예를 들어 부유 게이트)과, 전하 축적층 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 메모리 셀 트랜지스터 MT는, 인접하는 것끼리 소스, 드레인을 공유하고 있다. 그리고, 선택 트랜지스터 ST1, ST2 사이에, 그 전류 경로가 직렬 접속되도록 하여 배치되어 있다. 직렬 접속된 메모리 셀 트랜지스터 MT의 일단부측의 드레인은 선택 트랜지스터 ST1의 소스에 접속되고, 타단부측의 소스는 선택 트랜지스터 ST2의 드레인에 접속되어 있다.
메모리 블록 BLK의 각각에 있어서, 동일 행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL0 내지 WLn 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1, ST2의 게이트는, 각각 셀렉트 게이트선 SGD, SGS에 공통 접속되어 있다. 또한 설명을 간단히 하기 위해, 이하에서는 워드선 WL0 내지 WLn을, 간단히 워드선 WL이라 칭하기도 한다. 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속된다.
상기 구성의 메모리 셀 어레이(2)에 있어서, 동일 열에 있는 NAND 스트링(11)에 있어서의 선택 트랜지스터 ST1의 드레인은, 동일한 비트선 BL0 내지 BLm에 공통으로 접속되어 있다. 비트선 BL0 내지 BLm에 대해서도, 간단히 비트선 BL이라 칭하기도 한다. 즉 비트선 BL은, 복수의 메모리 블록 BLK 사이에서, NAND 스트링(11)을 공통 접속한다. 한편, 워드선 WL 및 셀렉트 게이트선 SGD, SGS는, 동일한 메모리 블록 BLK 내에 있어서, NAND 스트링(11)을 공통 접속한다. 또한, 메모리 셀 어레이(2)에 포함되는 NAND 스트링(11)은, 동일한 소스선 SL에 공통 접속되어 있다.
또한, 동일한 워드선 WL에 접속된 복수의 메모리 셀 트랜지스터 MT에는 일괄하여 데이터가 기입되고, 또한 판독된다. 이 단위를 페이지라 칭한다. 또한, 동일한 메모리 블록 BLK 내에 있어서의 NAND 스트링(11)은 일괄하여 데이터가 소거된다. 즉, 메모리 블록 BLK가 소거 단위로 된다.
도 2는, 상기 메모리 셀 트랜지스터 MT의 임계값 분포를 나타내는 그래프이다. 도 2에 있어서 횡축은 임계값 전압 Vth를 나타내고, 종축은 메모리 셀 트랜지스터 MT의 존재 확률을 나타낸다.
도시한 바와 같이, 각각의 메모리 셀 트랜지스터 MT는 4치(4-levels)의 데이터(2비트 데이터)를 유지할 수 있다. 즉 메모리 셀 트랜지스터 MT는, 임계값 전압 Vth가 낮은 순서대로 소거 레벨("Er"), A 레벨, B 레벨 및 C 레벨의 4개의 상태(4종의 데이터)를 취할 수 있다. 소거 레벨의 임계값 전압 VthE는, VthE<VEA이다. A 레벨의 임계값 전압 VthA는, VEA<VthA<VAB이다. B 레벨의 임계값 전압 VthB는, VAB<VthB<VBC이다. C 레벨의 임계값 전압 VthC는, VBC<VthC이다. 그리고, 예를 들어 전압 VAB가 0V이다. 그러나, VBC가 0V이어도 된다. 또한 메모리 셀 트랜지스터 MT가 유지 가능한 데이터는, 상기 4치에 한정되지 않는다. 예를 들어 2치(1비트 데이터), 8치(3비트 데이터) 또는 16치(4비트 데이터) 등이어도 된다.
도 1로 복귀하여 플래시 메모리(1)의 구성에 관한 설명을 계속한다. 감지 증폭기(3)는, 데이터의 판독시에는, 메모리 셀 트랜지스터 MT로부터 비트선 BL에 판독된 데이터를 감지하여 증폭한다. 이때 감지 증폭기(3)는, 비트선 BL에 흐르는 전류를 감지함으로써, 전체 비트선 BL에 대하여 일괄하여 데이터를 판별한다. 또한 전류 대신에, 전압을 감지하여도 된다. 또한 데이터의 기입시에는, 비트선 BL에 기입 데이터를 전송한다.
로우 디코더(4)는, 데이터의 기입 동작시, 판독 동작시 및 소거시에 있어서, 외부로부터 공급되는 로우 어드레스 RA에 기초하여, 어느 하나의 메모리 블록 BLK에 접속된 셀렉트 게이트선 SGD, SGS 및 워드선 WL을 선택하여, 전압을 인가한다.
소스선 드라이버(6)는, 소스선 SL에 전압을 공급한다. 소스선 드라이버(6)는, n채널 MOS 트랜지스터(12) 및 연산 증폭기(13)를 구비하고 있다. 연산 증폭기(13)는, 소스선 SL의 전위를, 예를 들어 제어 회로(10)로부터 공급되는 기준 전압 VREF와 비교한다. 그리고 비교 결과를 신호 SRCVSS로서 출력한다. MOS 트랜지스터(12)는, 소스가 접지되고, 드레인이 소스선 SL에 접속되고, 게이트에 신호 SRCVSS가 공급된다. MOS 트랜지스터(12)는, 예를 들어 메모리 셀 트랜지스터 MT보다도 게이트 절연막의 막 두께가 큰 고내압형의 트랜지스터이다.
본 구성에 있어서, 소스선 SL의 전위가 VREF를 초과하면 MOS 트랜지스터(12)가 온 상태로 된다. 이에 의해, 소스선 SL의 전위는 대략 VREF로 유지된다. VREF의 값은, 예를 들어 제어 회로(10)에 의해 다양하게 설정 가능하고, 0V나 또는 플러스의 전위이다.
웰 드라이버(7)는, 메모리 셀 트랜지스터 MT가 형성되는 웰 영역에 전압을 공급한다. 웰 드라이버(7)는, n채널 MOS 트랜지스터(14)를 구비하고 있다. MOS 트랜지스터(14)는, 소스가 접지되고, 드레인이 웰 영역에 접속되고, 게이트에 신호 WELVSS가 입력된다. 신호 WELVSS는, 예를 들어 제어 회로(10)에 의해 공급된다. MOS 트랜지스터(14)도 MOS 트랜지스터(12)와 마찬가지로, 고내압형의 트랜지스터이다. 그리고, MOS 트랜지스터(14)가 온 상태로 됨으로써, 웰 영역에 0V가 공급된다. 또한, 예를 들어 MOS 트랜지스터(14)의 수는, MOS 트랜지스터(15)의 수보다도 적게 된다.
단락 회로(8)는, 소스선 SL과 상기 웰 영역을 단락한다. 단락 회로(8)는, n채널 MOS 트랜지스터(15)를 구비하고 있다. MOS 트랜지스터(15)의 전류 경로의 일단부는 소스선 SL에 접속되고, 타단부는 웰 영역에 접속되고, 게이트에 신호 SRCWEL이 입력된다. 신호 SRCWEL은, 예를 들어 제어 회로(10)에 의해 공급된다. MOS 트랜지스터(15)도 고내압형의 트랜지스터이다. 그리고, MOS 트랜지스터(15)가 온 상태로 됨으로써, 소스선 SL과 웰 영역이 단락된다.
MOS 트랜지스터(5)의 각각은, 감지 증폭기(3)와 비트선 BL을 접속한다. 즉, MOS 트랜지스터(5)의 전류 경로의 일단부는 감지 증폭기(3)에 접속되고, 타단부는 비트선(BL)에 접속되고, 게이트에 신호 BLS가 입력된다. 신호 BLS는, 예를 들어 제어 회로(10)에 의해 공급된다. MOS 트랜지스터(5)도 고내압형의 트랜지스터이다.
입출력 패드군은, 도시하지 않은 복수의 패드를 갖는다. 패드의 각각에는, 외부로부터 전원 전압 V㏄나 VSS(0V) 등이 공급되고, 이들의 패드를 통해 플래시 메모리(1)에 외부로부터 전압이 공급된다.
제어 회로(10)는, 플래시 메모리(1) 전체의 동작의 제어를 담당한다. 즉, 데이터의 판독, 기입 및 소거를 실행하기 위해 필요한 처리를 행하고, 또한 다양한 신호를 각 회로에 전송한다.
<NAND형 플래시 메모리의 평면 배치에 대하여>
다음에, 상기 구성의 NAND형 플래시 메모리의, 특히 메모리 셀 어레이(2), 감지 증폭기(3), 로우 디코더(4), 소스선 드라이버(6), 웰 드라이버(7), 단락 회로(8) 및 입출력 패드군(9)의 평면 배치에 대하여, 도 3을 이용하여 설명한다. 도 3은, 상기 회로의 배치를 도시하는 블록도이다. 또한, 소스선 드라이버(5)에 대해서는 MOS 트랜지스터(12)만을 도시한다.
도시한 바와 같이, 감지 증폭기(3)는, 반도체 기판면 내의 제2 방향을 따라, 또한 메모리 셀 어레이(2)를 사이에 끼우도록 하여 배치된다. 도 3을 기재한 지면(紙面) 내에 있어서의 상측을 감지 증폭기(3-1)라 칭하고, 하측을 감지 증폭기(3-2)라 칭한다. 감지 증폭기(3-1과 3-2)는, 제2 방향에 직교하는 제1 방향에서 메모리 셀 어레이(2)를 사이에 끼우도록 하여 배치된다. 예를 들어, 감지 증폭기(3-1)는 짝수 비트선 BL0, BL2, BL4, …에 대응하여 설치되고, 감지 증폭기(3-2)는 홀수 비트선 BL1, BL3, BL5, …에 대응하여 설치된다. 단, 감지 증폭기(3-1, 3-2)를 구별하지 않는 경우에는, 일괄하여 감지 증폭기(3)라 칭한다.
또한 로우 디코더(4)는, 제1 방향을 따라, 또한 메모리 셀 어레이(2)를 사이에 끼우도록 하여 배치된다. 도 3을 기재한 지면 내에 있어서의 좌측을 로우 디코더(4-1)라 칭하고, 우측을 로우 디코더(4-2)라 칭한다. 로우 디코더(4-1과 4-2)는, 제2 방향에서 메모리 셀 어레이(2)를 사이에 끼우도록 하여 배치된다. 또한, 로우 디코더(4-1, 4-2)를 구별하지 않는 경우에는, 일괄하여 로우 디코더(4)라 칭한다.
입출력 패드군(9)은, 제2 방향을 따라 설치되고, 메모리 셀 어레이(2)와 함께 감지 증폭기(3-2)를 제1 방향에서 사이에 끼우도록 하여 배치된다. 즉 입출력 패드군(9)은, 감지 증폭기(3-1, 3-2) 중, 감지 증폭기(3-1)보다도 감지 증폭기(3-2)에 근접하여 배치된다. 그리고 입출력 패드군(9) 내에 있어서, 복수의 입출력 패드(16)가, 제2 방향을 따라 배치되어 있다.
제어 회로(10)는, 메모리 셀 어레이(2)의 네 구석에 인접하도록 하여 배치된다. 도면 중에 있어서, 네 구석에 배치된 각 제어 회로를, 제어 회로(10-1 내지 10-4)라 칭한다. 제어 회로(10-1)는, 감지 증폭기(3-1)와 로우 디코더(4-1)에 인접하여 배치된다. 제어 회로(10-2)는, 감지 증폭기(3-1)와 로우 디코더(4-2)에 인접하여 배치된다. 제어 회로(10-3)는, 감지 증폭기(3-2)와 로우 디코더(4-1)에 인접하여 배치된다. 제어 회로(10-4)는, 감지 증폭기(3-2)와 로우 디코더(4-2)에 인접하여 배치된다. 또한, 제어 회로(10-1 내지 10-4)도 구별하지 않는 경우에는, 일괄하여 제어 회로(10)라 칭한다.
소스선 드라이버(6)는, 메모리 셀 어레이(2)와 감지 증폭기(3-2) 사이의 영역에 배치된다. 보다 구체적으로는, 소스선 드라이버(6)의 MOS 트랜지스터(12)가, 메모리 셀 어레이(2)와 감지 증폭기(3-2) 사이에 배치된다. 그리고 MOS 트랜지스터(12)의 게이트는 제어 회로(10-3)까지 인출되어, 제어 회로(10-3) 내부에 배치된 연산 증폭기(13)로부터 신호 SRCVSS가 공급된다.
웰 드라이버(7)는, 메모리 셀 어레이(2)와 감지 증폭기(3-1) 사이의 영역에 배치된다. 보다 구체적으로는, 웰 드라이버(7)의 MOS 트랜지스터(14)가, 메모리 셀 어레이(2)와 감지 증폭기(3-1) 사이에 배치된다. 그리고 MOS 트랜지스터(14)의 게이트는 제어 회로(10-1)까지 인출되어, 제어 회로(10-1)에 의해 신호 WELVSS가 공급된다.
단락 회로(8)도, 메모리 셀 어레이(2)와 감지 증폭기(3-1) 사이의 영역에 배치된다. 보다 구체적으로는, 단락 회로(8)의 MOS 트랜지스터(15)가, 메모리 셀 어레이(2)와 감지 증폭기(3-1) 사이에 배치된다. 그리고 MOS 트랜지스터(15)의 게이트는 제어 회로(10-1)까지 인출되어, 제어 회로(10-1)에 의해 신호 SRCWEL이 공급된다.
이상의 구성에 있어서, 메모리 셀 어레이(2) 상에는, 소스선 SL, 메모리 셀 트랜지스터 MT가 형성된 p형 웰 영역에 접속된 웰선 WEL_L, 및 전압 VSS를 전송하는 전원선 VSS_L이, 제1 방향을 따른 스트라이프 형상으로 형성되어 있다. 이들의 배선은, 메모리 셀 어레이(2)와 감지 증폭기(3-1) 사이의 영역, 및 메모리 셀 어레이(2)와 감지 증폭기(3-2) 사이의 영역까지 인출되어 있다. 그리고, 인출된 영역 내에 있어서, MOS 트랜지스터(12)는 소스선 SL 및 전원선 VSS_L에 접속되고, MOS 트랜지스터(14)는 웰선 WEL_L 및 전원선 VSS_L에 접속되고, MOS 트랜지스터(15)는 소스선 SL 및 웰선 WEL_L에 접속된다. 또한, 도시의 사정상, 도 3에서는 각 배선을 겹쳐 기재하고 있지만, 각 배선이 어느 레벨에 배치되고, 어떻게 교차하는지는, 도 3에 한정되는 것은 아니다.
<메모리 셀 어레이(2)의 평면 및 단면 구조에 대하여>
다음에 상기 구성의 메모리 셀 어레이(2)의 평면 및 단면 구성에 대하여 설명한다. 우선, 도 4를 이용하여 평면 구성에 대하여 설명한다. 도 4는, 메모리 셀 어레이(10)의 일부 영역의 평면도이다.
도시한 바와 같이, 반도체 기판(20) 중에는 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가, 제2 방향을 따라 복수 설치되어 있다. 인접하는 소자 영역 AA 사이에는 소자 분리 영역 STI가 형성되고, 이 소자 분리 영역 STI에 의해 소자 영역 AA는 전기적으로 분리되어 있다. 반도체 기판(20) 상에는, 복수의 소자 영역 AA를 걸치도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성되어 있다. 워드선 WL과 소자 영역 AA가 교차하는 영역에는, 부유 게이트 FG가 설치되어 있다. 그리고, 워드선 WL과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 설치되고, 셀렉트 게이트선 SGD, SGS와 소자 영역 AA가 교차하는 영역에는, 각각 선택 트랜지스터 ST1, ST2가 설치되어 있다. 제1 방향에서 인접하는 워드선 WL 사이, 셀렉트 게이트선 사이, 및 워드선과 셀렉트 게이트선과의 사이의 소자 영역 AA 중에는, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 소스 영역 또는 드레인 영역으로 되는 불순물 확산층이 형성되어 있다.
제1 방향에서 인접하는 셀렉트 게이트선 SGD 사이의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 그리고 이 드레인 영역 상에는 콘택트 플러그 CP1이 형성된다. 콘택트 플러그 CP1은, 제1 방향을 따라 설치된 스트라이프 형상의 비트선 BL(도시하지 않음)에 접속된다. 또한, 제1 방향에서 인접하는 셀렉트 게이트선 SGS 사이의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 그리고 이 소스 영역 상에는 콘택트 플러그 CP2가 형성된다. 콘택트 플러그 CP2는, 도시하지 않은 소스선에 접속된다.
다음에 상기 구성의 메모리 셀 어레이(2)의 단면 구성에 대하여, 도 5를 이용하여 설명한다. 도 5는, NAND 스트링(11)의 비트선 방향(제1 방향)을 따른 단면도이며, 도 4에 있어서의 5-5선을 따른 단면도이다.
도시한 바와 같이, p형 반도체 기판(20)의 표면 영역 내에 n형 웰 영역(21)이 형성되고, n형 웰 영역(21)의 표면 영역 내에 p형 웰 영역(22)이 형성되어 있다. p형 웰 영역(22) 상에는 게이트 절연막(23)이 형성되고, 게이트막(23) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(23) 상에 형성된 다결정 실리콘층(24), 다결정 실리콘층(24) 상에 형성된 게이트간 절연막(25), 및 게이트간 절연막(25) 상에 형성된 다결정 실리콘층(26)을 갖고 있다. 게이트간 절연막(25)은, 예를 들어 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막과의 적층 구조인 ON막, NO막, 또는 ONO막, 또는 그들을 포함하는 적층 구조, 또는 TiO2, HfO2, Al2O3, HfAlOx, HfAlSi막과 실리콘 산화막 또는 실리콘 질화막과의 적층 구조로 형성된다. 또한 게이트 절연막(23)은 터널 절연막으로서 기능하는 것이다.
메모리 셀 트랜지스터 MT에 있어서는, 다결정 실리콘층(24)은 부유 게이트(FG)로서 기능한다. 한편, 다결정 실리콘층(26)은, 비트선에 직교하는 방향에서 인접하는 것끼리 공통 접속되어 있고, 제어 게이트 전극(워드선 WL)으로서 기능한다. 선택 트랜지스터 ST1, ST2에 있어서는, 다결정 실리콘층(24, 26)은 워드선 방향에서 인접하는 것끼리 공통 접속되어 있다. 그리고, 다결정 실리콘층(24, 26)이, 셀렉트 게이트선 SGS, SGD로서 기능한다. 또한, 다결정 실리콘층(24)만이 셀렉트 게이트선으로서 기능하여도 된다. 이 경우, 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(26)의 전위는, 일정한 전위, 또는 플로팅의 상태로 된다. 게이트 전극 사이에 위치하는 반도체 기판(20) 표면 내에는, n+형 불순물 확산층(27)이 형성되어 있다. 불순물 확산층(27)은 인접하는 트랜지스터끼리 공용되고 있고, 소스(S) 또는 드레인(D)으로서 기능한다. 또한, 인접하는 소스와 드레인 사이의 영역은, 전자의 이동 영역으로 되는 채널 영역으로서 기능한다. 이들의 게이트 전극, 불순물 확산층(27) 및 채널 영역에 의해, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2로 되는 MOS 트랜지스터가 형성되어 있다.
반도체 기판(20) 상에는, 상기 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여, 층간 절연막(28)이 형성되어 있다. 층간 절연막(28) 중에는, 소스측의 선택 트랜지스터 ST2의 불순물 확산층(소스)(27)에 도달하는 콘택트 플러그 CP2가 형성되어 있다. 그리고 층간 절연막(28) 상에는, 콘택트 플러그 CP2에 접속되는 금속 배선층(29)이 형성되어 있다. 금속 배선층(29)은 소스선 SL의 일부로서 기능한다. 또한 층간 절연막(28) 중에는, 드레인측의 선택 트랜지스터 ST1의 불순물 확산층(드레인)(27)에 도달하는 콘택트 플러그 CP3이 형성되어 있다. 그리고 층간 절연막(28) 상에, 콘택트 플러그 CP3에 접속되는 금속 배선층(30)이 형성되어 있다.
층간 절연막(28) 상에는, 금속 배선층(29, 30)을 피복하도록 하여, 층간 절연막(31)이 형성되어 있다. 그리고 층간 절연막(31) 중에, 금속 배선층(30)에 도달하는 콘택트 플러그 CP4가 형성되어 있다. 그리고, 층간 절연막(31) 상에는, 복수의 콘택트 플러그 CP4에 공통으로 접속된 금속 배선층(32)이 형성되어 있다. 금속 배선층(32)은 비트선 BL로서 기능한다. 또한, 콘택트 플러그 CP3, CP4 및 금속 배선층(30)이, 도 4에 있어서의 콘택트 플러그 CP1에 상당한다.
층간 절연막(31) 상에는, 금속 배선층(32)을 피복하도록 하여, 층간 절연막(33)이 형성되어 있다. 그리고 층간 절연막(33) 상에, 메모리 셀 어레이(2)의 상부를 피복하는 금속 배선층(34)이 형성되어 있다. 금속 배선층(34)은, 예를 들어 도 3에서 설명한 소스선 SL로서 기능하고, 도시하지 않은 영역에서, 금속 배선층(29)과 접속되어 있다.
또한, 메모리 셀 어레이(2)에 있어서 몇 개의 소자 영역 AA는, 션트 영역으로 된다. 션트 영역에 있어서도, 도 5에 도시한 NAND 스트링(11)과 마찬가지의 구성이 설치된다. 그러나, 션트 영역에 있어서의 구조는, 데이터를 유지하기 위한 것이 아니라, 더미이다. 그리고 션트 영역 내에서는, 웰 영역(22)과의 콘택트나, 금속 배선층(29, 34)의 콘택트 등이 도모된다.
예를 들어 임의의 션트 영역에서는, 도 5의 구조에 있어서 불순물 확산층(27)이 제거되고, 콘택트 플러그 CP3이 웰 영역(22)에 접하고 있다. 그리고, 금속 배선층(32)이 비트선 BL이 아니라 웰선 WEL_L로서 기능한다. 다른 션트 영역에서는, 콘택트 플러그 CP1이 배제되고, 금속 배선층(32)은 전압 VSS를 전송하는 전원선 VSS_L로서 기능한다. 또 다른 션트 영역에서는, 콘택트 플러그 CP1이 배제되고, 금속 배선층(32)을 개재하여 금속 배선층(29와 34)이 접속된다.
또한, 제3층째의 금속 배선층(34)도, 메모리 셀 어레이(2) 상의 임의의 영역에서는 소스선 SL로서 기능하고, 션트 영역에 있어서 금속 배선층(29)과 접속된다. 다른 영역에서는, 금속 배선층(34)은 웰선 WEL_L로서 기능하고, 션트 영역에 있어서 금속 배선층(32) 및 콘택트 플러그 CP1을 통해 웰 영역(22)에 접속된다. 또 다른 영역에서는, 금속 배선층(34)은 전원선 VSS_L로서 기능한다.
<웰 드라이버(7) 및 단락 회로(8)의 평면 및 단면 구조에 대하여>
다음에, 웰 드라이버(7) 및 단락 회로(8)의 평면 및 단면 구조에 대하여 설명한다. 우선 평면 구조에 대하여 도 6 내지 도 8을 이용하여 설명한다. 도 6은, 도 3에 있어서의 감지 증폭기(3-1)와 메모리 셀 어레이(2) 사이의 일부 영역의 평면도이다. 도 7 및 도 8은, 다층 배선의 이해를 돕기 위해 도 6과 동일한 영역을 도시하고 있고, 도 7은 소자 영역 및 게이트 전극과, 그 위에 설치되는 제2층째의 금속 배선층의 평면 패턴을 도시하고, 도 8은 제2층째의 상층에 설치되는 제3층째의 금속 배선층의 평면 패턴을 도시하고 있다. 또한, 도 7 및 도 8에 있어서, 사선을 부여한 영역이, 각각 제2, 제3층째의 금속 배선층이다. 또한, 도면의 간략화를 위해, 제2층째의 금속 배선층의 하층에 있는 제1층째의 금속 배선층에 대해서는, 도시를 생략하고 있다.
우선, 반도체 기판(20) 상의 구성에 대하여, 도 6 및 도 7을 참조하여 설명한다. 도시한 바와 같이, 반도체 기판(20) 중에는 소자 영역 AA1, AA2가 설치되어 있다. 소자 영역 AA1, AA2는, 제2 방향을 따라 배열되어 있다. 각 소자 영역 사이의 영역에는 소자 분리 영역 STI(도시하지 않음)가 형성되고, 소자 영역 사이를 전기적으로 분리하고 있다. 또한, 도면 중에서는 소자 영역 AA1이 1개, 소자 영역 AA2가 2개, 설치되는 경우를 도시하고 있지만, 물론, 이 수에 한정되는 것은 아니다.
소자 영역 AA1 상에는, 제2 방향을 따른 스트라이프 형상의 게이트 전극(40)이 형성되고, 또한 도시하지 않은 불순물 확산층이 형성되어 있다. 그리고 이들에 의해, 웰 드라이버(7)의 MOS 트랜지스터(14)가 형성되어 있다.
소자 영역 AA2 상에는, 제2 방향을 따른 스트라이프 형상의 게이트 전극(41)이 형성되고, 또한 도시하지 않은 불순물 확산층이 형성되어 있다. 그리고 이들에 의해, 단락 회로(8)의 MOS 트랜지스터(15)가 형성되어 있다.
다음에, 제2층째의 금속 배선층에 대하여, 계속해서 도 6 및 도 7을 참조하여 설명한다. 소자 영역 AA1 상에는, 제2 방향을 따른 스트라이프 형상의, 제2층째의 금속 배선층(42, 43)이 형성되어 있다. 금속 배선층(42)은 웰 영역(22)에 전기적으로 접속되어, 웰선 WEL_L로서 기능한다. 금속 배선층(42)은, 콘택트 플러그 CP5에 의해, MOS 트랜지스터(14)의 드레인에 접속되어 있다. 또한 금속 배선층(43)에는 VSS가 공급되어, 전원선 VSS_L로서 기능한다. 금속 배선층(43)은, 콘택트 플러그 CP6에 의해, MOS 트랜지스터(14)의 소스에 접속되어 있다.
상기 금속 배선층(42)은, 소자 영역 AA2 상까지 연장되어 있다. 또한 소자 영역 AA2 상에는, 제2 방향을 따른 스트라이프 형상의, 제2층째의 금속 배선층(44)이 형성되어 있고, 소자 영역 AA1 상의 게이트 전극(40) 상도 통과한다. 금속 배선층(44)은 금속 배선층(29)(도 5 참조)에 전기적으로 접속되어, 소스선 SL로서 기능한다. 금속 배선층(44)은, 콘택트 플러그 CP8에 의해, MOS 트랜지스터(15)의 전류 경로의 일단부로 되는 불순물 확산층에 접속되어 있다. 또한 금속 배선층(42)은, 콘택트 플러그 CP7에 의해, MOS 트랜지스터(15)의 전류 경로의 타단부로 되는 불순물 확산층에 접속되어 있다.
메모리 셀 어레이(2) 내의 제2층째의 금속 배선층(32)은, 메모리 셀 어레이(2)와 감지 증폭기(3-1)의 경계 부분까지 인출되어 있다. 전술한 바와 같이, 금속 배선층(32)은 비트선 BL, 웰선 WEL_L 또는 전원선 VSS_L로서 기능하는 것이다(일부는 소스선 SL로서 기능하여도 됨). 또한, 감지 증폭기(3-1)로부터는, 제2층째의 금속 배선층(45, 46)이 당해 영역까지 인출되어 있다. 금속 배선층(32와 45)은, 대응하는 것끼리, 도시하지 않은 제1층째의 금속 배선층에 의해 접속되어 있다. 즉, 금속 배선층(45)도, 비트선 BL, 웰선 WEL_L 또는 전원선 VSS_L로서 기능한다. 금속 배선층(46)은, 예를 들어 전원선 VSS_L이나, 그 밖의 필요한 신호의 전송선으로서 기능한다.
다음에, 제3층째의 금속 배선층에 대하여, 도 6 및 도 8을 참조하여 설명한다. 도시한 바와 같이, 메모리 셀 어레이(2) 내의 제3층째의 금속 배선층(34)도, 메모리 셀 어레이(2)와 감지 증폭기(3-1)의 경계 부분까지 인출되어 있다.
소스선 SL, 웰선 WEL_L 및 전원선 VSS_L로서 기능하는 금속 배선층(34)은, MOS 트랜지스터(14, 15)의 상면을 피복하도록 설치되어 있다. 소스선 SL로서 기능하는 금속 배선층(34)은, 콘택트 플러그 CP14에 의해, 제2층째의 금속 배선층(44)과 접속되어 있다. 웰선 WEL_L로서 기능하는 금속 배선층(34)은, 콘택트 플러그 CP9에 의해, 제2층째의 금속 배선층(42)과 접속되어 있다. 전원선 VSS_L로서 기능하는 금속 배선층(34)은, 콘택트 플러그 CP10에 의해, 제2층째의 금속 배선층(43)과 접속되어 있다. 이 금속 배선층(34)은, 콘택트 플러그 CP13에 의해, 전원선 VSS_L로서 기능하는 금속 배선층(46)과도 접속되어 있다. 또한 금속 배선층(43)은, 콘택트 플러그 CP11, 제3층째의 금속 배선층(47) 및 콘택트 플러그 CP12를 통해, 전원선 VSS_L로서 기능하는 금속 배선층(46)과도 접속되어 있다.
또한, 제2 방향을 따른 스트라이프 형상의, 제3층째의 금속 배선층(48 내지 50)이 형성되어 있다. 이들의 금속 배선층(48 내지 50)은 각각, 신호 BLS, WELVSS, SRCWEL의 전송선으로서 기능한다.
또한, 도 6 내지 도 8의 예에서는, MOS 트랜지스터(14, 15)는, 메모리 셀 어레이(2) 근방의 불순물 확산층에 웰선 WEL_L이 접속되고, 감지 증폭기(3-1) 근방의 불순물 확산층에 전원선 VSS_L 또는 소스선 SL이 접속되어 있다. 그러나, 본 예에 한정되는 것은 아니다.
다음에, 상기 구성의 웰 드라이버(7) 및 단락 회로(8)의 단면 구조에 대하여, 도 9 내지 도 11을 이용하여 설명한다. 도 9 내지 도 11은 각각, 도 6에 있어서의 9-9선, 10-10선 및 11-11선을 따른 단면도이다.
도시한 바와 같이, 반도체 기판(20) 중에는 소자 영역 AA1, AA2가 형성되고, 그 주위를 소자 분리 영역 STI가 둘러싸고 있다. 소자 영역 AA2의 표면 내에는, MOS 트랜지스터(15)의 각각 전류 경로의 일단부 및 타단부로 되는 불순물 확산층(51, 52)이 서로 이격하여 형성되어 있다. 불순물 확산층(51, 52) 사이의 반도체 기판(20) 상에는, 게이트 절연막(53)을 개재하여, 게이트 전극(41)이 형성되어 있다. 게이트 전극(41)은, 예를 들어 다결정 실리콘층(54, 55)이 순차 적층된 구조를 갖고 있다. 이 다결정 실리콘층(54, 55)은, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(24, 26)과 동시에 형성될 수 있다. 또한 게이트 전극(41)은, 2개의 소자 영역 AA2를 걸치도록 하여 형성되어 있다. 보다 구체적으로는, 다결정 실리콘층(54)은, 각 소자 영역 AA2 상에 형성되고, 다결정 실리콘층(55)이 제2 방향에 있어서 이 2개의 다결정 실리콘층(54)을 둘러싸도록 하여 형성된다.
또한, 소자 영역 AA1의 표면 내에는, MOS 트랜지스터(14)의 각각 소스 및 드레인으로 되는 불순물 확산층(58, 59)이 서로 이격하여 형성되어 있다. 불순물 확산층(58, 59) 사이의 반도체 기판(20) 상에는, 게이트 절연막(60)을 개재하여, 게이트 전극(40)이 형성되어 있다. 게이트 전극(40)은, 예를 들어 다결정 실리콘층(61, 62)이 순차 적층된 구조를 갖고 있다. 이 다결정 실리콘층(61, 62)도, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(24, 26)과 동시에 형성될 수 있다. 또한 다결정 실리콘층(62)도, 제2 방향에 있어서 다결정 실리콘층(61)을 둘러싸도록 하여 형성된다.
그리고, 상기 MOS 트랜지스터(14, 15)를 피복하도록 하여, 반도체 기판(20) 상에 층간 절연막(28)이 형성되고, 층간 절연막(28) 중에는 콘택트 플러그 CP15, CP16, CP19, CP20, CP24, CP25가 형성되어 있다. 콘택트 플러그 CP15, CP16은 각각 불순물 확산층(51, 52)에 접속되어 있다. 콘택트 플러그 CP24는 다결정 실리콘층(55)에 접속되어 있다. 또한, 콘택트 플러그 CP19, CP20은 각각 불순물 확산층(58, 59)에 접속되어 있다. 콘택트 플러그 CP25는 다결정 실리콘층(62)에 접속되어 있다.
층간 절연막(28) 상에는, 제1층째의 금속 배선층(56, 57, 63 내지 65)이 형성되어 있다. 금속 배선층(56, 57)은 각각 MOS 트랜지스터(15)의 콘택트 플러그 CP15, CP16에 접속된다. 또한 금속 배선층(63, 64)은 각각 MOS 트랜지스터(14)의 콘택트 플러그 CP19, CP20에 접속된다. 금속 배선층(65)은, 제2 방향을 따른 스트라이프 형상을 갖고, 복수 설치되어 있다. 금속 배선층(65)은, 비트선 BL, 전원선 VSS_L, 소스선 SL 또는 신호 WELVSS 또는 SRCWEL의 전송선으로서 기능한다. 비트선 BL, 전원선 VSS_L 및 소스선 SL로서 기능하는 금속 배선층(65)은, 도시하지 않은 영역에 있어서, 금속 배선층(32, 45)에 접속된다. 즉, 금속 배선층(65)을 개재하여, 금속 배선층(32와 45)이 전기적으로 접속된다. 신호 WELVSS 또는 SRCWEL의 전송선으로서 기능하는 금속 배선층(65)은, 도시하지 않은 영역에 있어서, 예를 들어 제어 회로(10)에 접속되고, 그리고 콘택트 플러그 CP25, CP24에 각각 접속된다.
상기한 금속 배선층(56, 57, 63 내지 65)을 피복하도록 하여, 층간 절연막(28) 상에 층간 절연막(31)이 형성되어 있다. 층간 절연막(31) 중에는, 콘택트 플러그 CP17, CP18, CP21, CP22가 형성되어 있다. 콘택트 플러그 CP17, 18은 각각 금속 배선층(56, 57)에 접속되어 있다. 콘택트 플러그 CP21, 22는 각각 금속 배선층(63, 64)에 접속되어 있다.
층간 절연막(31) 상에는, 제2층째의 금속 배선층(32, 42 내지 46)이 형성되어 있다. 소스선 SL로서 기능하는 금속 배선층(44)은 콘택트 플러그 CP17에 접속되고, 전원선 VSS_L로서 기능하는 금속 배선층(43)은 콘택트 플러그 CP21에 접속되고, 웰선 WEL_L로서 기능하는 금속 배선층(42)은 콘택트 플러그 CP18, CP22에 접속된다. 즉, 도 7에 있어서의 콘택트 플러그 CP5는, 금속 배선층(64) 및 콘택트 플러그 CP20, CP22에 상당한다. 콘택트 플러그 CP6은, 금속 배선층(63) 및 콘택트 플러그 CP19, CP21에 상당한다. 또한 콘택트 플러그 CP7은, 금속 배선층(57) 및 콘택트 플러그 CP16, CP18에 상당한다. 콘택트 플러그 CP8은, 금속 배선층(56) 및 콘택트 플러그 CP15, CP17에 상당한다.
층간 절연막(31) 상에는, 금속 배선층(32, 42 내지 46)을 피복하는 층간 절연막(33)이 형성되고, 층간 절연막(33) 상에는, 제3층째의 금속 배선층(34, 47)이 형성되어 있다. 또한 층간 절연막(33) 중에는, 콘택트 플러그 CP9, CP11, CP12, CP14가 형성되어 있다. 그리고, 금속 배선층(44)과, 소스선으로서 기능하는 금속 배선층(34)이, 콘택트 플러그 CP14에 의해 접속된다. 또한 금속 배선층(42)과, 웰선 WEL_L로서 기능하는 금속 배선층(34)이, 콘택트 플러그 CP9에 의해 접속된다. 또한 금속 배선층(47)은, 콘택트 플러그 CP11에 의해 금속 배선층(43)에 접속되고, 또한 콘택트 플러그 CP12를 통해 금속 배선층(46)에 접속된다.
<NAND형 플래시 메모리의 판독 동작>
다음에, 상기 구성의 NAND형 플래시 메모리에 있어서의, 데이터의 판독 동작에 대하여 설명한다. 또한, 이하에 설명하는 판독 동작은, 데이터의 기입시나 소거시에 행하는 베리파이 동작도 마찬가지이다.
<<각 신호선의 전압 관계에 대하여>>
우선 도 12를 사용하여, 판독 동작시에 있어서의 각 신호선의 전압 관계에 대하여 설명한다. 도 12는, 데이터의 판독시에 있어서의 NAND 스트링(11)의 회로도이다. 이하에서는, 워드선 WL1에 접속된 메모리 셀 트랜지스터 MT에 대하여 판독이 행하여지는 경우를 예로 들어 설명한다.
우선, 도시하지 않은 감지 증폭기(3)가, MOS 트랜지스터(5)의 전류 경로를 통해 전체 비트선 BL을 프리차지한다. 소스선 드라이버(6)는 소스선 SL에 전압 VREF를 인가한다. VREF는 예를 들어 플러스의 전압이다. 또한, 제어 회로(10)는 신호 SRCWEL을 "H" 레벨로 함으로써, MOS 트랜지스터(15)를 온 상태로 한다. 이에 의해 단락 회로(8)는, 소스선 SL과 웰 영역(22)을 단락한다. 따라서, 웰 영역(22)의 전위 VPW는, 소스선 SL과 마찬가지로 VREF로 된다.
로우 디코더(4)는 워드선 WL1을 선택하고, 선택 워드선 WL1에 판독하여 전압 VCGR을 인가한다. 또한 로우 디코더(4)는, 비선택 워드선 WL0, WL2 내지 WLn에 전압 VREAD를 인가한다. 또한 로우 디코더(4)는, 셀렉트 게이트선 SGD, SGS에 전압(VDD+VREF)을 인가한다.
전압 VREAD는, 유지하는 데이터에 관계없이 메모리 셀 트랜지스터 MT를 온 상태로 하는 전압이다. 또한 전압 VCGR은, 판독 대상으로 되는 메모리 셀 트랜지스터에 인가되는 전압이며, 판독하고자 하는 데이터에 따라서 변화된다. 셀렉트 게이트선 SGD, SGS에 인가되는 전압(VDD+VREF)은, 선택 트랜지스터 ST1, ST2를 온 상태로 할 수 있는 전압이다.
이상의 결과, 비선택 워드선 WL0, WL2 내지 WLn에 접속된 메모리 셀 트랜지스터 MT는 온 상태로 되고, 채널이 형성된다. 또한 선택 트랜지스터 ST1, ST2도 온 상태로 된다.
그리고, 선택 워드선 WL1에 접속된 메모리 셀 트랜지스터 MT가 온 상태로 되면, 비트선 BL과 소스선 SL이 전기적으로 도통 상태로 된다. 즉, 비트선 BL로부터 소스선 SL로 전류가 흐른다. 한편, 오프 상태이면, 비트선 BL과 소스선 SL은 전기적으로 비도통 상태로 된다. 즉, 비트선 BL로부터 소스선 SL로는 전류는 흐르지 않는다. 이상의 동작에 의해, 전체 비트선에 대하여 일괄하여 데이터가 판독된다.
<<메모리 셀 트랜지스터의 전압 관계에 대하여>>
다음에, 메모리 셀 트랜지스터 MT의 전압 관계에 대하여, 이하 "Er" 레벨의 데이터를 판독하는 경우를 예로 들어, 도 13을 이용하여 설명한다. 도 13은, NAND 스트링(11)의 일부 영역의 단면도이다.
도시한 바와 같이, 소스선 SL 및 웰 영역(22)에는 전압 VREF가 인가되어 있다. 또한 셀렉트 게이트선 SGS에는 전압(VDD+VREF)이 인가되고, 워드선 WL0에는 전압 VREAD가 인가된다. 따라서, 선택 트랜지스터 ST2 및 메모리 셀 트랜지스터 MT0에는 채널(66)이 형성된다. 선택 트랜지스터 ST1 및 메모리 셀 트랜지스터 MT2 내지 MTn도 마찬가지이다. 그리고, 선택 워드선 WL1에는 전압 VCGR이 인가된다. 판독 레벨이 마이너스인 경우, 전압 VCGR의 값은, 전압 VREF로부터 판독하여 레벨의 절대값을 감산한 값이다. 즉 "Er" 레벨의 데이터를 판독하는 경우, 전압 VCGR=VEA'=(VREF-｜VEA｜)이며(도 2 참조), 바람직하게는 제로 이상의 값이다. 예를 들어 전압 VREF=｜VEA｜이면, 전압 VCGR=VEA'=0V로 된다.
따라서, 메모리 셀 트랜지스터 MT1에 있어서는, 게이트ㆍ소스간 전압 VGS로서, 전압 VEA(<0V)가 인가된다. 메모리 셀 트랜지스터 MT1이 유지하는 데이터가 "A" 레벨 이상이면, 메모리 셀 트랜지스터 MT1은 오프 상태로 되어, 셀 전류는 흐르지 않는다. 반대로, 메모리 셀 트랜지스터 MT1이 온 상태로 되면, 당해 트랜지스터 MT1이 유지하는 데이터는 "Er" 레벨인 것을 알 수 있다.
판독 레벨이 제로 또는 플러스인 경우, 전압 VCGR의 값은, 전압 VREF에 판독하여 레벨을 가산한 값으로 된다. 즉 "A" 레벨을 판독하는 경우, 바꾸어 말하면 판독 데이터가 "A" 레벨 이하인지 "B" 레벨 이상인지를 판정할 때에는, VAB=0V이므로(도 2 참조), 전압 VCGR=VAB'=VREF로 된다. 또한 "B" 레벨을 판독하는 경우, 바꾸어 말하면 판독 데이터가 "B" 레벨 이하인지 "C" 레벨인지를 판정할 때에는, 전압 VCGR=VBC'=(VREF+VBC)로 된다.
도 14는, 판독 레벨과 전압 VCGR의 관계를 나타내는 그래프이다. 도시한 바와 같이, 판독 레벨이 마이너스인 데이터를 판독할 때에는, VREF로부터 판독하여 레벨의 절대값을 감산한 값을 VCGR로 하고, 플러스인 데이터를 판독할 때에는, VREF에 판독 레벨을 가산한 값을 VCGR로 한다. 이에 의해, VCGR을 항상 0 이상의 값으로 하면서, 메모리 셀 트랜지스터 MT의 게이트ㆍ소스 사이에, 판독 레벨의 전압을 인가할 수 있다.
<NAND형 플래시 메모리의 기입 동작>
다음에, 본 실시 형태에 따른 NAND형 플래시 메모리에 있어서의, 데이터의 기입 동작에 대하여, 간단하게 설명한다.
도 15는, 데이터의 기입시에 있어서의 NAND 스트링(11)의 회로도이다. 이하에서는, 워드선 WL1에 접속된 메모리 셀 트랜지스터 MT에 대하여 기입이 행하여지는 경우를 예로 들어 설명한다.
우선, 도시하지 않은 감지 증폭기(3)가, MOS 트랜지스터(5)의 전류 경로를 통해 전체 비트선 BL에 데이터를 전송한다. 보다 구체적으로는, 전하 축적층에 전하를 주입하여 임계값 전압을 상승시켜야 할 메모리 셀 트랜지스터 MT(이것을 선택 메모리 셀이라 칭함)가 접속된 비트선 BL(이것을 선택 비트선이라 칭함)에는, 기입 전압(예를 들어 0V)을 인가한다. 한편, 임계값 전압을 상승시켜야 하지 않는 메모리 셀 트랜지스터 MT(이것을 비선택 메모리 셀이라 칭함)가 접속된 비트선 BL(이것을 비선택 비트선이라 칭함)에는, 기입 금지 전압 VDD(>0V)를 인가한다.
로우 디코더(4)는 워드선 WL1을 선택하고, 선택 워드선 WL1에 프로그램 전압 VPGM을 인가한다. 또한 로우 디코더(4)는, 비선택 워드선 WL0, WL2 내지 WLn에 전압 VPASS를 인가한다. 또한 로우 디코더(4)는, 셀렉트 게이트선 SGD에 전압 V1을 인가하고, 셀렉트 게이트선 SGS에 0V를 인가한다.
전압 VPGM은, FN(Fowler-Nordheim) 터널링에 의해 전하 축적층에 전하를 주입하기 위한 고전압(예를 들어 20V)이다. 전압 VPASS는, 유지하는 데이터에 관계없이 메모리 셀 트랜지스터 MT를 온 상태로 하는 전압이다. 또한 전압 V1은, 선택 트랜지스터 ST1에 대하여 0V는 통과시키지만 VDD는 통과시키지 않는 전압이다. 따라서, 선택 비트선에 접속된 선택 트랜지스터 ST1은 온 상태로 되지만, 비선택 비트선에 접속된 선택 트랜지스터 ST1은 오프 상태로 된다.
이상의 결과, 선택 메모리 셀의 채널은 0V로 되고, 제어 게이트와 채널 사이에 높은 전위차가 발생한다. 그로 인해, 전하 축적층에 전하가 주입되고, 임계값 전압이 상승된다. 한편, 비선택 메모리 셀의 채널은 전기적으로 플로팅으로 되고, 제어 게이트와의 커플링에 의해, 제어 게이트와 대략 동일 정도의 전위까지 상승한다. 그 결과, 전하 축적층으로의 전하의 주입이 억제되어, 임계값 전압은 상승하지 않는다.
상기한 프로그램 동작 후, 앞서 설명한 베리파이 동작을 행하여, 원하는 데이터가 기입되었는지 여부를 확인한다. 그리고 원하는 데이터가 기입될 때까지, 상기 프로그램 동작 및 베리파이 동작이 반복된다.
또한, 상기 프로그램 동작의 기간, 웰 영역(22)의 전위 VPW는 예를 들어 0V로 되고, 소스선 SL의 전위는 임의의 전위 V1로 된다. 전위 V1은 0V이어도 되고, V1=VPW인 경우에는, 단락 회로(8)의 MOS 트랜지스터(15)가 온 상태로 되어도 된다.
<효과>
이상과 같이, 제1 실시 형태에 따른 반도체 기억 장치이면, NAND형 플래시 메모리의 동작 안정성을 향상시킬 수 있다. 본 효과에 대하여, 이하 상세하게 설명한다.
NAND형 플래시 메모리의 메모리 셀에 있어서는, 보다 넓은 범위의 임계값 영역을 사용하기 때문에, 프로그램 셀의 임계값으로서 마이너스의 임계값 영역을 사용할 수 있다. NAND형 플래시 메모리에서는, 일반적으로 소거 상태의 메모리 셀은 마이너스의 임계값을 갖고 있다. 소거 상태로부터 마이너스의 임계값으로 프로그램하기(도 2의 예에 있어서, "Er" 레벨로부터 "A" 레벨로 프로그램하기) 위해서는, 2개의 방법을 고려할 수 있다. 우선, 워드선에 마이너스 전압을 인가하여 베리파이를 행하는 방법이다. 다른 방법은, 워드선에 플러스의 전압을 공급하면서 소스선 및 메모리 셀의 웰(셀 웰이라 칭함)에 플러스의 전압을 공급함으로써, 가상적으로 마이너스의 게이트ㆍ소스간 전압 VGS를 실현하여, 마이너스의 임계값 영역에서의 베리파이를 가능하게 하는 방법이다.
후자의 방법이, 상기 NAND형 플래시 메모리의 판독 동작에 있어서 설명한 방법이다. 본 방법이면, 소스선과 셀 웰을 동일 전위로 하기 위해, 양쪽 노드를 단락시킬 필요가 있다. 그러나, 양쪽 노드를 단락시키기 위한 배선에 있어서의 전압 강하가 커지면, 소스선과 셀 웰 사이의 전위차가 커진다. 그 결과, 오기입(오판독)이 발생하기 쉬워져, NAND형 플래시 메모리의 동작 안정성이 악화될 우려가 있다.
예를 들어, 도 3에 도시한 구성에 있어서, MOS 트랜지스터(14)를 제어 회로(10) 내에 배치하는 경우에는, 소스선 및 셀 웰의 배선을 제어 회로(10)까지 인출해야만 하여, 배선에 있어서의 전압 강하는 무시할 수 없는 레벨이 된다.
또한, 소스선 및 셀 웰의 배선은 저저항인 것이 기대된다. 따라서, 이들의 배선의 배선 폭은 크게 되는 것이 일반적이다. 또한, 이들을 단락시키기 위한 MOS 트랜지스터는 고내압인 것이 요구되고, 비교적 크기가 큰 트랜지스터가 사용된다. 이 점, 제어 회로(10)에는 어드레스 배선이나 다양한 신호선 등, 매우 다수의 배선이 주변으로부터 인입되고, 이들은 제어 회로(10)로부터 감지 증폭기(3)나 로우 디코더(4)에 분배된다. 따라서, 제어 회로(10) 내부는 매우 많은 배선이 혼재되어 있고, 이 제어 회로(10) 내부에 소스선 및 셀 웰의 배선을 끌어넣어, 단락시키기 위한 트랜지스터를 배치하는 것은 곤란하다. 또한, 그러한 경우에는, 제어 회로(10)의 레이아웃이 압박되고, NAND형 플래시 메모리의 면적이 커진다는 문제도 있다.
이에 반해 본 실시 형태에 따른 구성이면, 단락 회로(8)(MOS 트랜지스터(15))를, 웰 드라이버(7)(MOS 트랜지스터(14))가 설치되는 영역에 배치하고 있다. 보다 구체적으로는, 감지 증폭기(3-1)와 메모리 셀 어레이(2) 사이에 배치하고 있다. 감지 증폭기(3-1)와 메모리 셀 어레이(2) 사이에 배치함으로써, 메모리 셀 어레이(2) 내에 있어서 소스선 SL 및 웰선 WEL_L로서 기능하는 금속 배선층(예를 들어 제2층째의 금속 배선층 등)에, MOS 트랜지스터(15)를 직접 접속할 수 있다. 즉, 쓸데없는 인출 배선이 불필요하게 된다. 따라서, 소스선 SL과 웰선 WEL_L의 배선을 짧게 하고, 배선 저항을 무시할 수 있을 정도로 할 수 있다. 그 결과, 소스선 SL과 셀 웰(22)의 전위차를 작게 할 수 있어, NAND형 플래시 메모리의 동작 안정성을 향상시킬 수 있다.
또한, 상기 구성에 따르면, 제어 회로(10) 내에 소스선 SL 및 웰선 WEL_L을 끌어넣을 필요나, 고내압형의 트랜지스터(15)를 배치할 필요가 없다. 그로 인해, 제어 회로(10) 내의 레이아웃을 간략화하여, NAND형 플래시 메모리의 면적의 증대를 억제할 수 있다.
또한 본 실시 형태에 따른 구성이면, 입출력 패드군(9)에 가까운 영역에 소스선 드라이버(6)(MOS 트랜지스터(12))를 배치하고, 먼 영역에 MOS 트랜지스터(14, 15)를 배치하고 있다. 이에 의해, 전원선 VSS_L의 저항을 낮게 억제할 수 있다. 소스선 SL에는, 비트선 BL로부터 큰 셀 전류가 흐른다. 따라서, MOS 트랜지스터(12)에 의해 소스선 SL에 접속되는 전원선 VSS_L은, 전위가 오르기 쉽다. 그러나, 입출력 패드군(9)의 근방에 MOS 트랜지스터(12)를 배치함으로써, 이 전원선 VSS_L을 강력하게 접지할 수 있어, 소스선 드라이버(6)의 동작 성능을 향상시킬 수 있다.
한편, 셀 웰(22)에는 셀 전류는 직접 유입되지 않는다. 따라서, MOS 트랜지스터(14)를 입출력 패드군(9)으로부터 먼 영역에 배치하였다고 하여도, 특별히 문제는 발생하지 않는다. 이러한 배치로 함으로써, 다음과 같은 효과도 얻어진다. 전술한 바와 같이, 웰 드라이버(7)의 접지 능력은, 소스선 드라이버(6) 정도로 강력할 필요는 없다. 따라서, MOS 트랜지스터(14)의 수는 MOS 트랜지스터(12)보다도 적으면 된다. 따라서, MOS 트랜지스터(14)를 줄여 빈 영역으로 된 영역에, MOS 트랜지스터(15)를 배치할 수 있다. 그로 인해, MOS 트랜지스터(12, 14, 15)를 보다 효율적으로 배치하는 것이 가능해져, NAND형 플래시 메모리의 면적을 축소할 수 있다.
[제2 실시 형태]
다음에, 제2 실시 형태에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시 형태는, 상기 제1 실시 형태에 있어서, 소스선 드라이버(6)에 있어서의 MOS 트랜지스터(12)의 게이트 폭을 가변하도록 한 것이다. 이하에서는, 제1 실시 형태와 상이한 점에 대해서만 설명한다.
<소스선 드라이버(6)에 대하여>
도 16은, 본 실시 형태에 따른 소스선 드라이버(6)의 회로도이다. 도시한 바와 같이 소스선 드라이버(6)는, 제1 실시 형태에 있어서 도 1을 이용하여 설명한 구성에 있어서, MOS 트랜지스터(12)를 2개의 MOS 트랜지스터(12-1, 12-2)에 의해 구성하고, 또한 새롭게 MOS 트랜지스터(70, 71)를 추가한 것이다.
연산 증폭기(13)는, 소스선 SL의 전위 VSL과 기준 전압 VREF를 비교한다. 그리고 비교 결과를 신호 SRCVSS1로서 출력한다. 보다 구체적으로는, VSL이 VREF를 초과하면, 신호 SRCVSS1을 "H" 레벨로 한다.
MOS 트랜지스터(12-1)는 고내압형의 n채널 MOS 트랜지스터이며, 드레인이 소스선 SL에 접속되고, 소스가 접지되고, 게이트에 신호 SRCVSS1이 입력된다. MOS 트랜지스터(12-2)도 고내압형의 n채널 MOS 트랜지스터이며, 드레인이 소스선 SL에 접속되고, 소스가 접지되고, 게이트에 신호 SRCVSS2가 입력된다. MOS 트랜지스터(12-1, 12-2)는, 예를 들어 동일 크기의 MOS 트랜지스터이다. 즉, 동일한 게이트 폭을 갖고, 동일한 전류 구동력을 갖는다.
MOS 트랜지스터(70)는 고내압형의 n채널 MOS 트랜지스터이며, 드레인에 연산 증폭기(13)의 출력 노드(신호 SRCVSS1의 출력 노드)가 접속되고, 게이트에 신호 ENB가 입력된다. MOS 트랜지스터(71)도 고내압형의 n채널 MOS 트랜지스터이며, 드레인이 MOS 트랜지스터(70)의 소스에 접속되고, 소스가 접지되고, 게이트에 신호 ENBn이 입력된다. 그리고, MOS 트랜지스터(70)의 소스와 MOS 트랜지스터(71)의 드레인과의 접속 노드에 있어서의 전위가, 신호 SRCVSS2로서 출력된다. 신호 ENB, ENBn은, 예를 들어 제어 회로(10)에 의해 공급된다.
도 17은, 본 실시 형태에 따른 NAND형 플래시 메모리의, 메모리 셀 어레이(2), 감지 증폭기(3), 로우 디코더(4), 소스선 드라이버(6), 웰 드라이버(7) 및 단락 회로(8)의 평면 배치를 도시하는 블록도이다.
도시한 바와 같이, 소스선 드라이버(6)의 MOS 트랜지스터(12-1, 12-2)는, 메모리 셀 어레이(2)와 감지 증폭기(3-2) 사이에 배치된다. 그리고, 각각의 게이트 전극은 제어 회로(10-3)까지 인출되어, 신호 SRCVSS1, SRCVSS2가 공급된다. 또한 도 17에서는 도시를 생략하고 있지만, 입출력 패드군(9)은, MOS 트랜지스터(14, 15)보다도 MOS 트랜지스터(12-1, 12-2)에 근접하여 배치되어 있다.
<제어 회로(10)에 의한 소스선 드라이버(6)의 제어에 대하여>
다음에, 데이터의 판독시에 있어서의, 제어 회로(10)에 의한 소스선 드라이버(6)의 제어에 대하여, 도 18을 이용하여 설명한다. 도 18은, 데이터의 판독시에 있어서의 제어 회로(10)의 동작의 일부의 흐름도이다.
도시한 바와 같이, 제어 회로(10)는 소스선 SL의 전위 VSL을 모니터한다(스텝 S10). 이것은, 제어 회로(10)가 전위 VSL로서 설정하고자 하는 값이면 된다. 그리고 제어 회로(10)는, 이 전위 VSL이, 미리 정해진 상한값보다 낮은지 여부를 확인한다. VSL이 상한값보다 낮으면(스텝 S11, "예"), 제어 회로(10)는 신호 ENB를 "H" 레벨, ENBn을 "L" 레벨로 한다(스텝 S12). 그 결과, 신호 SRCVSS2는 신호 SRCVSS1과 동일한 레벨로 된다. 따라서, 소스선 SL은 MOS 트랜지스터(12-1, 12-2)의 양쪽에 의해 구동된다. 즉, 소스선 드라이버(6)의 MOS 트랜지스터(12)의 게이트 폭 W는, 2개의 MOS 트랜지스터(12-1, 12-2)의 게이트 폭의 합 Wc로 된다(스텝 S13).
한편, VSL이 상한값보다 낮지 않으면(스텝 S11, "아니오"), 제어 회로(10)는 신호 ENB를 "L" 레벨, ENBn을 "H" 레벨로 한다(스텝 S14). 그 결과, 신호 SRCVSS2는 접지 레벨("L" 레벨)로 고정되고, MOS 트랜지스터(12-2)는 오프 상태로 된다. 따라서, 소스선 SL은 MOS 트랜지스터(12-1)에 의해서만 구동된다. 즉, 소스선 드라이버(6)의 MOS 트랜지스터(12)의 게이트 폭 W는, Wc/2로 된다(스텝 S15).
<효과>
본 실시 형태에 따른 구성이면, 상기 제1 실시 형태에서 설명한 효과가 얻어짐과 함께, 또한 NAND형 플래시 메모리의 동작 안정성을 향상시킬 수 있다. 본 효과에 대하여, 이하 상세하게 설명한다.
제1 실시 형태에서 설명한 바와 같이, 메모리 셀을 마이너스의 임계값으로 프로그램하는 1개의 방법으로서, 소스선을 플러스의 임의의 레벨로 함으로써, 가상적으로 마이너스의 VGS를 실현하여, 베리파이를 행하는 방법이 있다. 소스선 SL의 레벨은, 제1 실시 형태에서는 판독 중에는 VREF 일정한 경우에 대하여 설명하였지만, 동작이나, 목적의 임계값 레벨에 따라 바뀌는 경우가 있다. 또한, 셀 전류는 메모리 셀의 데이터 패턴에 따라 그때마다 상이하다. 셀의 데이터 패턴을 예측하는 것은 곤란하지만, 셀 소스의 타깃 레벨은 판독시나 베리파이시에 아는 것이 가능하다.
소스선 SL의 레벨을 플러스의 전압으로 고정하기 위해서는, 소스선 SL에 대하여 정상적으로 전류를 흘림과 동시에, 방전할 필요가 있다. 이 방전은, 소스선 드라이버(6)의 MOS 트랜지스터(12)에 의해 행하여진다. 이때, 셀 전류에 의해 MOS 트랜지스터(12)의 게이트 전압은 크게 변화할 수 있다. 그로 인해 MOS 트랜지스터(12)에는, 보다 넓은 전압 범위에서 안정적으로 동작시킬 필요가 있다. 예를 들어, 소스선 SL의 레벨이 낮고, 셀 전류가 많은 경우에는, MOS 트랜지스터(12)의 VGS는 커져, 보다 많은 전류를 방전할 필요가 있다. 한편, 소스선 SL의 레벨이 낮고, 셀 전류가 적은 경우에는, MOS 트랜지스터(12)의 VGS는 매우 낮아져, MOS 트랜지스터(12)의 임계값 근방의 게이트 레벨이 되는 경우도 있다. 그러나, 임계값 근방에서의 동작은 불안정해지기 쉽다는 문제가 있다.
이 점에 대하여, 도 19를 이용하여 설명한다. 도 19는, 소스선의 방전용의 MOS 트랜지스터의 드레인 전압 Vd(=소스선의 전압 VSL)에 대한 드레인 전류 Id(= 셀 전류 Icell)의 특성을 나타내는 그래프이다.
도시한 바와 같이, 임의의 셀 전류 Icell1을 고려한 경우, MOS 트랜지스터의 게이트 전압 Vg가 높을수록, 보다 낮은 셀 소스 레벨(소스선 전압)을 실현할 수 있다. 또한, 임의의 셀 소스 레벨 Vcelsrc1을 고려한 경우, MOS 트랜지스터의 게이트 전압 Vg가 높을수록, 보다 많은 셀 전류를 방전할 수 있다. 게이트 전압에 의해 임의의 범위의 셀 소스 레벨에 대응하는 것이 가능하지만, 게이트 전압의 조건은, 그 게이트 전압을 제어하는 연산 증폭기의 전원 전압에 의한다. 또한, 셀 전류가 극단적으로 적은 상태(Icell_min)에서 높은 셀 소스 레벨 Vcelsrc2를 실현하고자 한 경우, 게이트 전압이 임계값 Vthn 근방으로 되어, MOS 트랜지스터의 동작이 불안정해져 버린다.
이에 반해 본 실시 형태에 따른 구성이면, 제어 회로(10)는, 셀 소스 레벨에 따라서 MOS 트랜지스터(12)의 게이트 폭을 변화시켜, 구동력을 제어한다. 보다 구체적으로는, 셀 소스 레벨이 높은 경우에는, 소스선 SL을 방전하는 MOS 트랜지스터(12)의 게이트 폭 W는 작으면 되기 때문에, MOS 트랜지스터(12-1)만을 사용한다. 한편, 셀 소스 레벨이 낮을 때에는, 보다 높은 방전 능력이 필요하게 되기 때문에, MOS 트랜지스터(12-1)뿐만 아니라 MOS 트랜지스터(12-2)도 동시에 사용한다.
이 점에 대하여, 도 20을 이용하여 설명한다. 도 20은, 본 실시 형태에 따른 MOS 트랜지스터(12)의 드레인 전압 Vd(=소스선의 전압 VSL)에 대한 드레인 전류 Id(=셀 전류 Icell)의 특성을 나타내는 그래프이며, 지면의 좌측이 MOS 트랜지스터(12-1과 12-2)의 양쪽을 사용하는 경우(W=Wc)에 대하여 나타내고, 우측이 MOS 트랜지스터(12-1)만을 사용하는 경우(W=Wc/2)에 대하여 나타내고 있다.
도시한 바와 같이, 극단적으로 적은 셀 전류 Icell_min에 있어서 임의의 셀 소스 레벨 Vcelsrc1을 실현하고자 하는 경우, W=Wc의 경우에는, MOS 트랜지스터(12)의 게이트 전압 Vg는 대략 임계값 Vthn 근방의 레벨로 되어, 동작이 불안정해진다. 따라서 이러한 셀 소스 레벨의 경우에는(도 18에 있어서의 스텝 S11, "아니오"), 제어 회로(10)는 신호 ENB="L", ENBn="H"로서, MOS 트랜지스터(12-2)의 사용을 정지한다. 그 결과, MOS 트랜지스터(12)의 게이트 폭 W는 Wc/2로 된다. 게이트 폭 W가 절반이 됨으로써, MOS 트랜지스터(12)는 도 20의 우측의 특성을 갖게 된다. 즉, 동일한 셀 소스 레벨 Vcelsrc를 실현하기 위한 게이트 전압을 높게 하는 것이 가능해진다. 그 결과, MOS 트랜지스터(12)의 동작 안정성을 향상시킬 수 있다.
이와 같이, 원하는 셀 소스 레벨에 따라서 MOS 트랜지스터(12)의 게이트 폭(온 상태로 시키는 MOS 트랜지스터(12-1, 12-2)의 수)을 변화시킴으로써, 보다 넓은 범위의 셀 소스 레벨, 셀 전류에 대응하는 것이 가능해진다.
또한, 도 18의 흐름도 및 상기한 설명에서는, 셀 소스 레벨에 따라서 MOS 트랜지스터(12)의 게이트 폭을 제어하는 경우에 대하여 설명하였다. 그러나, 전술한 바와 같이 셀 소스 레벨뿐만 아니라 셀 전류도, MOS 트랜지스터(12)의 게이트 폭을 결정하는 요소로 된다. 따라서, 셀 소스 레벨뿐만 아니라, 셀 전류도 고려하여, MOS 트랜지스터(12)의 게이트 폭을 제어하여도 된다. 또는, 셀 소스 레벨이 아니라 셀 전류에 의해 제어하여도 된다. 이 경우, 셀 전류가 임의의 하한값을 하회한 경우에, MOS 트랜지스터(12)의 게이트 폭 W를 Wc/2로 하면 된다.
이상과 같이, 제1, 제2 실시 형태에 따른 반도체 기억 장치는, 복수의 메모리 셀 MT가 배치된 메모리 셀 어레이(2)와, 메모리 셀 MT의 게이트에 접속된 워드선 WL과, 메모리 셀 MT의 드레인에 전기적으로 접속된 비트선 BL과, 메모리 셀 MT의 소스에 전기적으로 접속된 소스선 SL과, 워드선 WL을 선택하는 로우 디코더(4)와, 판독 동작시에 있어서 비트선 BL에 판독된 데이터를 감지ㆍ증폭하는 감지 증폭기(3)와, 메모리 셀 MT가 형성된 웰 영역(22)과, 소스선 SL과의 사이를 접속 가능한 제1 MOS 트랜지스터(15)를 구비한다. 그리고 제1 MOS 트랜지스터(15)는, 감지 증폭기(3)와 메모리 셀 어레이(2) 사이에 배치된다.
또한, 제2 실시 형태에 따른 반도체 기억 장치이면, 소스선 드라이버(6)는, 병렬 접속된 복수의 MOS 트랜지스터(12-1, 12-2)를 구비하고, 온 상태로 되는 상기 MOS 트랜지스터(12-1, 12-2)의 수는, 소스선 SL에 흐르는 전류 또는/및 전압에 따라서 가변이다.
이상의 구성에 의해, 반도체 기억 장치의 동작 안정성을 향상시킬 수 있다.
또한, MOS 트랜지스터(12, 14, 15)의 배치는, 도 3의 배치에 한정되는 것이 아니라, MOS 트랜지스터(15)가 메모리 셀 어레이(2)와, 감지 증폭기(3) 또는 로우 디코더(4) 사이에 배치되면 된다. 예를 들어, 도 21의 평면도에 도시한 바와 같이, MOS 트랜지스터(15)를 메모리 셀 어레이(2)와 로우 디코더(4-1) 사이, 및 메모리 셀 어레이(2)와 로우 디코더(4-2) 사이에 설치하여도 된다.
또한 도 22의 평면도에 도시한 바와 같이, 입출력 패드군(9)이 로우 디코더(4-1)에 근접하여 배치되는 경우, 즉 로우 디코더(4-1)가 입출력 패드군(9)과 메모리 셀 어레이(2) 사이에 끼워져 배치되는 경우에는, MOS 트랜지스터(12)는 메모리 셀 어레이(2)와 로우 디코더(4-1) 사이에 배치되면 된다. 이 경우, MOS 트랜지스터(14, 15)는 각각 메모리 셀 어레이(2)와 감지 증폭기(3-1, 3-2) 사이에 배치될 수 있다. 물론, MOS 트랜지스터(14, 15) 중 어느 하나가 메모리 셀 어레이(2)와 로우 디코더(4-2) 사이에 배치되어도 된다.
또한, MOS 트랜지스터(12)는, 반드시 입출력 패드군(9)에 근접하여 배치되지 않아도 된다. 즉, MOS 트랜지스터(12)에 그만큼 강력한 접지 능력이 필요하게 되지 않는 경우에는, 입출력 패드군(9)과의 위치 관계를 감안하지 않고, 자유롭게 배치 가능하다. 그리고, MOS 트랜지스터(14)는 반드시 MOS 트랜지스터(12)보다 적어야만 하는 것은 아니고, 동일 수이어도 되고 많아도 되며, MOS 트랜지스터(15)는, MOS 트랜지스터(12)가 배치되는 영역과 동일한 영역에 설치되어도 된다.
또한 상기 실시 형태에서는, 입출력 패드군(9)이 메모리 셀 어레이(2)의 한 변에만 인접하여(한쪽측에만 인접하여) 배치되는 경우를 예로 들어 설명하였다. 그러나, 입출력 패드군(9)이 복수 설치되어도 된다. 예를 들어 도 3에 있어서, 메모리 셀 어레이(2)를 사이에 끼워 입출력 패드군(9)과 대향하도록 하여, 다른 입출력 패드군이 배치되어도 된다.
또한, 제2 실시 형태에서는, MOS 트랜지스터(12)를 구성하는 트랜지스터가, MOS 트랜지스터(12-1, 12-2)의 2개인 경우를 예로 들어 설명하였지만, 3개 이상의 MOS 트랜지스터로 구성되어도 된다. 또한 MOS 트랜지스터(12-1, 12-2)는, 상이한 크기(게이트 폭)를 갖고 있어도 된다. 또한 상기 제2 실시 형태는, 제1 실시 형태와는 별개로 실시될 수 있다. 즉, 제2 실시 형태에 있어서, MOS 트랜지스터(15)가 제어 회로(10) 내에 배치되어도 된다. 이 경우, 제1 실시 형태에서 설명한 효과는 얻어지지 않지만, 제2 실시 형태에서 설명한 효과는 얻어진다.
또한, 도 2에서는, 소거 상태("Er" 레벨) 이외에 판독 레벨이 마이너스인 데이터가 1개만("A" 레벨)인 경우를 예로 들어 설명하였지만, 물론 2개 이상이면 좋다. 또한 판독시에는, 어느 레벨을 판독하는 경우에도 소스선 SL 및 셀 웰(22)에 플러스의 전압 VREF가 인가되는 경우에 대하여 설명하였지만, VREF가 인가되지 않는(바꾸어 말하면 VREF=0V) 경우이어도 된다. 또한, 마이너스의 임계값 레벨을 판독할 때에만 VREF가 인가되고, 플러스의 임계값 레벨을 판독할 때에는 인가되지 않는 경우이어도 된다.
상기 감지 증폭기(3)의 일 구성예에 대하여, 도 23을 이용하여 설명한다. 도 23은 감지 증폭기(3)의 회로도이며, 도 23의 구성이, 예를 들어 비트선 BL마다 설치된다. 도시한 바와 같이 감지 증폭기(3)는, n채널 MOS 트랜지스터(81 내지 88), p채널 MOS 트랜지스터(89 내지 92), 캐패시터 소자(93) 및 래치 회로(94)를 구비하고 있다.
MOS 트랜지스터(81)는, 전류 경로의 일단부가 비트선 BL의 어느 하나에 접속되고, 타단부가 노드 COM2에 접속되고, 게이트에 신호 BLC가 인가된다. MOS 트랜지스터(90)는, 전류 경로의 일단부가 노드 COM2에 접속되고, 타단부가 전압 VSS(예를 들어 0V)의 인가되는 노드 N_VSS에 접속되고, 게이트가 노드 LAT에 접속된다. MOS 트랜지스터(86)는, 전류 경로의 일단부가 노드 COM2에 접속되고, 타단부가 노드 N_VSS에 접속되고, 게이트가 노드 INV에 접속된다. MOS 트랜지스터(89)는, 전류 경로의 일단부가 노드 COM2에 접속되고, 타단부가 노드 COM1에 접속되고, 게이트가 노드 INV에 접속된다. MOS 트랜지스터(85)는, 전류 경로의 일단부가 노드 COM2에 접속되고, 타단부가 노드 COM1에 접속되고, 게이트가 노드 LAT에 접속된다. MOS 트랜지스터(87)는, 전류 경로의 일단부가 노드 COM1에 접속되고, 타단부가 노드 N_VSS에 접속되고, 게이트에 신호 SET가 입력된다. MOS 트랜지스터(82)는, 전류 경로의 일단부가 전압 VDD(예를 들어 1.5V)의 인가되는 노드 N_VDD에 접속되고, 타단부가 노드 COM1에 접속되고, 게이트에 신호 BLX가 입력된다. MOS 트랜지스터(83)는, 전류 경로의 일단부가 노드 SEN에 접속되고, 타단부가 노드 COM1에 접속되고, 게이트에 신호 XXL이 입력된다. MOS 트랜지스터(84)는, 전류 경로의 일단부가 노드 N_VDD에 접속되고, 타단부가 노드 SEN에 접속되고, 게이트에 신호 HLL이 입력된다. 캐패시터 소자(93)는, 한쪽의 전극이 노드 SEN에 접속되고, 다른 쪽의 전극이 노드 N_VSS에 접속된다. MOS 트랜지스터(88)는, 전류 경로의 일단부가 노드 INV에 접속되고, 타단부가 노드 N_VSS에 접속되고, 게이트에 신호 RST_NCO가 입력된다. MOS 트랜지스터(91)는, 전류 경로의 일단부가 노드 INV에 접속되고, 게이트가 노드 SEN에 접속된다. MOS 트랜지스터(92)는, 전류 경로의 일단부가 노드 N_VDD에 접속되고, 타단부가 MOS 트랜지스터(91)의 전류 경로의 타단부에 접속되고, 게이트에 신호 STBn이 입력된다.
래치 회로(94)는, MOS 트랜지스터(88, 91)의 접속 노드인 노드 INV에 있어서의 데이터를 래치한다. 즉 래치 회로(94)는, n채널 MOS 트랜지스터(95 내지 97) 및 p채널 MOS 트랜지스터(98 내지 100)를 구비하고 있다.
MOS 트랜지스터(95)는, 전류 경로의 일단부가 노드 INV에 접속되고, 게이트에 신호 STBn이 입력된다. MOS 트랜지스터(96)는, 전류 경로의 일단부가 노드 N_VSS에 접속되고, 타단부가 MOS 트랜지스터(95)의 전류 경로의 타단부에 접속되고, 게이트가 노드 LAT에 접속된다. MOS 트랜지스터(99)는, 전류 경로의 일단부가 노드 INV에 접속되고, 게이트가 노드 LAT에 접속된다. MOS 트랜지스터(98)는, 전류 경로의 일단부가 노드 N_VDD에 접속되고, 타단부가 MOS 트랜지스터(99)의 전류 경로의 타단부에 접속되고, 게이트에 신호 RST_PCO가 입력된다. MOS 트랜지스터(97)는, 전류 경로의 일단부가 노드 N_VSS에 접속되고, 타단부가 노드 LAT에 접속되고, 게이트가 노드 INV에 접속된다. MOS 트랜지스터(100)는, 전류 경로의 일단부가 노드 N_VDD에 접속되고, 타단부가 노드 LAT에 접속되고, 게이트가 노드 INV에 접속된다.
또한, 데이터의 판독시에 있어서 소스선 SL 및 셀 웰(22)에 0V가 공급되는 경우에는, 노드 N_VSS, N_VDD에는, 상기와 같이 VSS 및 VDD가 공급된다. 한편, 소스선 SL 및 셀 웰(22)에 VREF(>0V)가 공급되는 경우에는, 노드 N_VSS, N_VDD에는 각각 (VSS+VREF) 및 (VDD+VREF)가 공급된다.
<데이터의 판독시에 있어서의 감지 증폭기의 동작에 대하여>
다음에, 데이터의 판독시에 있어서의 상기 구성의 감지 증폭기(3)의 동작에 대하여, 도 23을 참조하면서, 간단하게 설명한다. 이하에서는, 데이터의 판독시에 메모리 셀 트랜지스터 MT가 온 상태로 되는 것을 "1" 판독이라 칭하고, 오프 상태인 것을 "0" 판독이라 칭하는 것으로 한다. 또한, 판독 동작 동안에, 소스선 SL 및 셀 웰(22)에 0V가 공급되는 경우에는, 신호 BLX, XXL은 각각 (Vt+0.9V), (Vt+1.2V)로 된다. 또한, 신호 BLC는 (VTN+0.7V)로 된다. Vt는 MOS 트랜지스터(82, 83)의 임계값 전압이며, VTN은 MOS 트랜지스터(81)의 임계값 전압이다. 소스선 SL 및 셀 웰(22)에 VREF(>0V)가 공급되는 경우에는, 상기한 값에 VREF를 더한 전압이 공급된다. 하기의 설명에 있어서의 그 밖의 전압도 마찬가지이다.
또한, 신호 SET, RST_NCO는, 리셋 동작시에 있어서 "H"로 하는 것이 가능하게 되고, 이에 의해 노드 COM1, INV는 "L" 레벨(0V)로 되고, 노드 LAT는 "H" 레벨(VDD)로 된다. 한편, 통상 동작시에는 "H" 레벨로 되고, MOS 트랜지스터(88, 89)는 오프 상태로 된다. 또한 신호 RST_PCO는, 리셋 동작시에 "H"로 하는 것이 가능하게 되어, 통상 동작시에는 "L" 레벨로 된다.
(CASE I)
우선, "1" 판독을 행하는 경우에 대하여, CASE I로서, 이하 설명한다.
처음에, 비트선 BL의 프리차지가 행하여진다. 이하에서는, 프리차지 레벨VPRE가 0.7V인 경우를 가정한다.
프리차지는, MOS 트랜지스터(82)에 의해 행하여진다. 즉, 신호 BLX가 공급됨으로써 MOS 트랜지스터(82)가 온 상태로 된다. 그러면, NAND 스트링(11)은 도통 상태에 있기 때문에, MOS 트랜지스터(81, 85, 89)의 전류 경로 및 노드 COM1, COM2를 통해 비트선 BL에 전류가 흐른다. 그 결과, 비트선 BL의 전위는 0.7V(또는 0.7V+VREF, 이하 마찬가지임) 정도로 된다. 즉, 비트선 BL로부터 소스선 SL로 전류를 흘리면서, 비트선 BL의 전위는 0.7V로 고정된다. 이때, MOS 트랜지스터(86, 90)는 오프 상태이다. 또한, 신호 HLL이 공급됨으로써 캐패시터 소자(93)가 충전되고, 노드 SEN의 전위는 2.5V 정도로 된다.
다음에, 노드 SEN의 디스차지가 행하여진다. 즉, 신호 HLL이 "L" 레벨로 됨으로써, MOS 트랜지스터(84)가 오프 상태로 된다. 그러면, 노드 SEN으로부터 비트선 BL로 흐르는 전류에 의해, 노드 SEN이 방전되고, 그 전위는 약 0.9V 정도("L" 레벨)로 저하된다.
계속해서, 노드 SEN의 디스차지가 행하여진다. 이때, 노드 COM1의 전위가 0.9V 이하로 저하되려고 하면, MOS 트랜지스터(82)가 전류를 공급하기 시작한다. 그 결과, 노드 COM1의 전위는 0.9V로 유지된다.
다음에, 데이터의 감지가 행하여진다. 즉, 신호 STBn이 "L" 레벨로 되고, MOS 트랜지스터(92)가 온 상태로 된다. 또한, 노드 SEN의 전위가 0.9V이므로, MOS 트랜지스터(91)가 온 상태로 된다. 따라서, 노드 INV의 전위는 "H" 레벨(VDD)로 되고, 이것을 래치 회로(94)가 유지한다. 즉, 노드 INV가 "H" 레벨로 됨으로써, MOS 트랜지스터(97)가 온 상태로 되고, 노드 LAT는 "L" 레벨로 된다. 그 결과, MOS 트랜지스터(85, 89)는 오프 상태로 되고, MOS 트랜지스터(86, 90)가 온 상태로 된다. 이에 의해 비트선 BL은, MOS 트랜지스터(86, 90)의 전류 경로를 통해, 노드 N_VSS에 접속되고, 그 전위는 VSS로 고정된다.
(CASE II)
다음에 "0" 판독을 행하는 경우에 대하여, CASE II로서, 이하 설명한다.
이 경우, 비트선 BL에 전류는 흐르지 않고, 그 전위는 0.7V 일정해진다. 그리고 노드 SEN의 전위는, 약 2.5V("H" 레벨)를 유지한다. 따라서, MOS 트랜지스터(91)는 오프 상태로 되고, 노드 INV는 "L" 레벨인 상태로 된다. 그리고 래치 회로(94)는, 노드 INV의 "L" 레벨을 래치한다.
이상과 같이, 본 실시 형태에 따른 감지 증폭기는, 비트선 BL에 흐르는 전류를 감지함으로써, 전체 비트선에 대하여 일괄하여 데이터의 판독 동작을 실행한다. 그러나, 전류 대신에 전압을 감지하여도 된다.
또한, 상기 실시 형태에서는 NAND형 플래시 메모리를 예로 들어 설명하였지만, 예를 들어 NOR형 플래시 메모리에도 적용할 수 있고, 셀의 소스와 셀 웰을 단락할 필요가 있는 반도체 메모리나, 소스선의 구동 능력이 문제로 되는 반도체 메모리 전반에 적용 가능하다.
본 발명의 소정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것으로 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 신규의 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다. 또한, 본 발명의 사상으로부터 일탈하지 않는 범위 내에서, 본 명세서에 기재된 방법 및 시스템의 형태에 있어 각종의 생략, 치환 및 변경을 행할 수 있다. 첨부하는 청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 들어가는 이러한 형태 또는 수정을 포함시키기 위한 것이다.

Claims (17)

  1. 반도체 기억 장치로서,
    데이터 유지 가능한 메모리 셀과,
    복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 메모리 셀의 게이트에 접속된 워드선과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    상기 워드선을 선택하는 로우 디코더와,
    판독 동작시에 있어서, 상기 비트선에 판독된 데이터를 감지ㆍ증폭하는 감지 증폭기와,
    상기 메모리 셀이 형성된 웰 영역과, 상기 소스선과의 사이를 접속 가능한 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터는 상기 로우 디코더 또는 상기 감지 증폭기와, 상기 메모리 셀 어레이와의 사이에 배치됨 - 와,
    상기 웰 영역에 전압을 공급 가능한 제2 MOS 트랜지스터와,
    상기 소스선에 전압을 공급 가능하고, 상기 제2 MOS 트랜지스터보다 수가 많은 제3 MOS 트랜지스터를 포함하고,
    상기 감지 증폭기는 제1 영역 및 상기 메모리 셀 어레이를 사이에 끼워 상기 제1 영역에 마주 대한 제2 영역을 포함하고,
    상기 제1, 제2 MOS 트랜지스터는 상기 제1 영역과 상기 메모리 셀 어레이 사이에 배치되고,
    상기 제3 MOS 트랜지스터는 상기 제2 영역과 상기 메모리 셀 어레이 사이에 배치되는, 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1, 제2 MOS 트랜지스터는 반도체 기판 중에 있어서 소자 분리 영역에 의해 서로 전기적으로 분리된 제1, 제2 소자 영역 상에 형성되고, 상기 제1, 제2 소자 영역은 상기 로우 디코더와 상기 메모리 셀 어레이가 배열되는 방향에서, 상기 소자 분리 영역을 개재하여 인접하고,
    상기 제1 MOS 트랜지스터는 상기 제1 소자 영역의 표면 내에 서로 이격하여 형성된 제1, 제2 불순물 확산층과, 상기 제1, 제2 불순물 확산층 사이의 상기 제1 소자 영역 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극을 구비하고,
    상기 제1 불순물 확산층은 제1 레벨 및 상기 제1 레벨보다 위인 제2 레벨의 금속 배선층을 개재하여, 상기 제2 레벨보다 위인 제3 레벨에 있는 상기 소스선에 접속되고,
    상기 제2 불순물 확산층은 상기 제1 레벨의 금속 배선층을 개재하여, 상기 제2 레벨에 있고 또한 상기 웰 영역에 접속된 금속 배선층에 접속되고,
    상기 제2 MOS 트랜지스터는 상기 제2 소자 영역의 표면 내에 서로 이격하여 형성된 제3, 제4 불순물 확산층과, 상기 제3, 제4 불순물 확산층 사이의 상기 제2 소자 영역 상에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 구비하고,
    상기 제3 불순물 확산층은 상기 제1, 제2 레벨의 금속 배선층을 개재하여, 상기 제3 레벨에 있고 또한 제1 전압이 공급되는 금속 배선층에 접속되고,
    상기 제4 불순물 확산층은 상기 제1, 제2 레벨의 금속 배선층을 개재하여, 상기 제3 레벨에 있고 또한 상기 웰 영역에 접속된 금속 배선층에 접속되는, 반도체 기억 장치.
  4. 제3항에 있어서,
    외부로부터 상기 제1 전압이 공급되는 전원 패드를 더 포함하고,
    상기 전원 패드와 상기 제3 MOS 트랜지스터와의 사이의 거리는 상기 전원 패드와 상기 제2 MOS 트랜지스터와의 사이의 거리보다도 작은, 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 셀의 임계값은 유지하는 데이터에 따라서, 적어도 제1 내지 제3 레벨 중 어느 하나를 갖고,
    상기 제1, 제2 레벨은 마이너스의 값인, 반도체 기억 장치.
  6. 제5항에 있어서,
    적어도 상기 제1 레벨에 대하여 데이터를 판독할 때, 상기 워드선에는 제로 이상의 전압이 인가되고, 상기 소스선에는 플러스의 전압이 인가되는, 반도체 기억 장치.
  7. 반도체 기억 장치로서,
    데이터 유지 가능한 메모리 셀과,
    복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 메모리 셀의 게이트에 접속된 워드선과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    상기 워드선을 선택하는 로우 디코더와,
    판독 동작시에 있어서, 상기 비트선에 판독된 데이터를 감지ㆍ증폭하는 감지 증폭기와,
    상기 메모리 셀이 형성된 웰 영역과, 상기 소스선과의 사이를 접속 가능한 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터는 상기 로우 디코더 또는 상기 감지 증폭기와, 상기 메모리 셀 어레이와의 사이에 배치됨 - 와,
    상기 웰 영역에 전압을 공급 가능한 제2 MOS 트랜지스터와,
    상기 소스선에 전압을 공급 가능하고, 상기 제2 MOS 트랜지스터보다 수가 많은 제3 MOS 트랜지스터를 포함하고,
    상기 감지 증폭기는 제1 영역과, 상기 메모리 셀 어레이를 사이에 끼워 상기 제1 영역에 마주 대한 제2 영역을 포함하고,
    상기 제1 MOS 트랜지스터는 상기 로우 디코더와 상기 메모리 셀 어레이 사이에 배치되고,
    상기 제2 MOS 트랜지스터는 상기 제1 영역과 상기 메모리 셀 어레이 사이에 배치되고,
    상기 제3 MOS 트랜지스터는 상기 제2 영역과 상기 메모리 셀 어레이 사이에 배치되는, 반도체 기억 장치.
  8. 반도체 기억 장치로서,
    데이터 유지 가능한 메모리 셀과,
    복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 메모리 셀의 게이트에 접속된 워드선과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    상기 워드선을 선택하는 로우 디코더와,
    판독 동작시에 있어서, 상기 비트선에 판독된 데이터를 감지ㆍ증폭하는 감지 증폭기와,
    상기 메모리 셀이 형성된 웰 영역과, 상기 소스선과의 사이를 접속 가능한 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터는 상기 로우 디코더 또는 상기 감지 증폭기와, 상기 메모리 셀 어레이와의 사이에 배치됨 - 와,
    상기 웰 영역에 전압을 공급 가능한 제2 MOS 트랜지스터와,
    상기 소스선에 전압을 공급 가능하고, 상기 제2 MOS 트랜지스터보다 수가 많은 제3 MOS 트랜지스터를 포함하고,
    상기 감지 증폭기는 제1 영역과, 상기 메모리 셀 어레이를 사이에 끼워 상기 제1 영역에 마주 대한 제2 영역을 포함하고,
    상기 제1 MOS 트랜지스터는 상기 제2 영역과 상기 메모리 셀 어레이 사이에 배치되고,
    상기 제2 MOS 트랜지스터는 상기 제1 영역과 상기 메모리 셀 어레이 사이에 배치되고,
    상기 제3 MOS트랜지스터는 상기 로우 디코더와 상기 메모리 셀 어레이 사이에 배치되는, 반도체 기억 장치.
  9. 삭제
  10. 반도체 기억 장치로서,
    데이터 유지 가능한 메모리 셀과,
    복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 메모리 셀의 게이트에 접속된 워드선과,
    상기 메모리 셀의 드레인에 전기적으로 접속된 비트선과,
    상기 메모리 셀의 소스에 전기적으로 접속된 소스선과,
    상기 워드선을 선택하는 로우 디코더와,
    판독 동작시에 있어서, 상기 비트선에 판독된 데이터를 감지ㆍ증폭하는 감지 증폭기와,
    상기 메모리 셀이 형성된 웰 영역과, 상기 소스선과의 사이를 접속 가능한 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터는 상기 로우 디코더 또는 상기 감지 증폭기와, 상기 메모리 셀 어레이와의 사이에 배치됨 - 와,
    상기 소스선을 방전하는 소스선 드라이버를 포함하고,
    상기 소스선 드라이버의 구동력은 가변이며,
    상기 소스선 드라이버는 병렬 접속된 복수의 MOS 트랜지스터를 구비하고, 상기 구동력은, 온 상태로 되는 상기 MOS 트랜지스터의 수에 의해 제어되는, 반도체 기억 장치.
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