CN110134367A - 用于类神经计算***的积项和阵列 - Google Patents

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Abstract

本发明描述一种可变电阻单元阵列，其基于一可编程阈值晶体管及一电阻并联连接。一输入电压被施加到晶体管，且晶体管的可编程阈值可代表积项和运算的变量。可变电阻单元的可编程阈值晶体管包括电荷储存式存储器晶体管，例如浮栅晶体管或电介质电荷储存式晶体管。可变电阻单元的电阻可包括一内嵌植入电阻连接至可编程阈值晶体管的载流端(例如源极或漏极)。电压感测放大器用以感测由可变电阻单元产生的电压，此电压为施加的电流与可变电阻单元的电阻值的函数。

Description

用于类神经计算***的积项和阵列
技术领域
本发明涉及一种电路，特别涉及一种用以执行或辅助积项和运算的电路。
背景技术
在类神经计算***中，包括：机器学习***以及用于根据线性算法执行某种类型计算的电路，例如积项和(sum-of-products)函数就是一个很重要的元件。此函数可表示如下：
在这个表示中，各个乘积项是一变量输入Xi与一权重Wi的乘积。权重Wi可随项的不同而改变，例如对应于变量输入Xi的系数。
积项和函数可通过使用交错点阵列结构的电路操作(运算)来实现，其中阵列的多个单元点的电性参数将可实现此函数。
在高速的实际应用中，会期望能够有非常大的阵列，以让很多的操作(运算)能够平行(并行)进行，或可执行非常大的积项和串行。在这个***中，会有很大量的输入及输出，而将会使得电流总和消耗量很大。
有鉴于此，有需要提供用于积项和的运算且适合实现在大型阵列的结构，又可具有更佳的能量效率。
发明内容
本发明描述了一种装置，包括一阵列，此阵列包括多个可变电阻单元，其中阵列中各可变电阻单元包括一可编程阈值晶体管以及一电阻并联连接。此装置可***作以使得一输入电压施加于晶体管上，且晶体管的可变阈值可代表积项和运算中的变量。本发明描述的实施例中，各可变电阻单元的可变电阻值是施加到可变电阻单元中的可编程阈值晶体管的控制栅的电压、可编程阈值晶体管的阈值以及电阻的函数。
在一些实施例中，此装置包括一电压感测放大器，用以感测可变电阻单元产生的电压，作为施加的电流与可变电阻单元的电阻值的函数。在这个方式中，用来产生积项和结果的电流的大小可以是受限制的或固定的，以降低功率消耗。
此阵列可借由单晶体管及单电阻(one transistor and one resistor,1T-1R)组成的多个电阻单元来实现。此外，本发明描述的实施例可将电阻以可变阈值晶体管的布局区域中的内嵌植入电阻的方式实现，有效地制造了多个单晶体管(one transistor,1T)单元形成的阵列，而作为用来借由电压感测进行积项和运算的高度紧密布局。
在一些实施例中，此阵列中的可变电阻单元配置于多个可变电阻单元串中，其中可变电阻单元串具有串联连接的多个可变电阻单元。多条字线可耦接至可变电阻单元串。多个字线驱动电路连接至此些字线以施加多种栅极电压至可变电阻单元中的可编程阈值晶体管。
在一些实施例中，可变电阻单元中的可编程阈值晶体管包括电荷储存式记忆晶体管，例如浮栅晶体管或电介质电荷储存式晶体管。
在一些实施例中，可变电阻单元中的电阻包括一内嵌植入电阻，连接于可编程阈值晶体管的载流节点(例如源极及漏极)。
用于产生积项和数据的装置包括一阵列，此阵列包括多个可变电阻单元，其中阵列中各可变电阻单元包括一可编程阈值晶体管以及一电阻并联连接。此阵列包括n列可变电阻单元(包括可变电阻单元串)及m行可变电阻单元。控制及偏压电路耦接至此阵列。控制及偏压电路包括用于编程此阵列中的可编程阈值晶体管的逻辑，其中对于对应的可变电阻单元，可编程阈值晶体管的阈值被编程为对应于一权重系数Wmn的值。多个输入驱动电路耦接至m行可变电阻单元中的对应者，输入驱动电路选择性地施加输入Xm至此m行可变电阻单元。多个电压感测电路操作性耦接至此些列可变电阻单元。
本发明描述了一种***，包括一存储器阵列以及一积项和加速器阵列借由一数据路径控制器相互连接。此积项和加速器阵列包括一阵列，此阵列包括多个可编程电阻单元。存储器阵列可与积项和加速器阵列搭配使用，以进行积项和函数的配置与运算。
用于操作可变电阻单元阵列以提供积项和数据的方法包括：对于对应的可变电阻单元，编程可编程阈值晶体管的阈值为对应于一权重系数Wmn的值；选择性地施加输入至阵列中的行可变电阻单元、施加电流至阵列中的列可变电阻单元中的对应者；以及感测阵列中的列可变电阻单元中的一或多个上的电压。
本发明的其他方面及优点可通过后面的附图及细节描述进一步了解。
附图说明
图1绘示积项和运算的功能性方块图，积项和运算可为本领域所熟知的类神经计算***的基础元件。
图2绘示用于积项和运算的可变电阻单元阵列的一部分。
图3绘示根据本发明实施例的可变电阻单元阵列的***方块图。
图4绘示可变电阻单元的简化剖面图，其中可变电阻单元包括一浮栅记忆晶体管以及一内嵌植入电阻。
图5绘示可变电阻单元的简化剖面图，其中可变电阻单元包括一电介质电荷储存式记忆晶体管以及一内嵌植入电阻。
图6～9绘示根据本发明实施例的可变电阻单元的制造程序的多个阶段。
图10A及10B绘示可变电阻单元串联配置在类NAND结构中的剖面图及布局图。
图11A及图11B绘示可变电阻单元的操作演示。
图12绘示用以实现积项和运算的可变电阻单元串。
图13绘示感测电路的简化方块图，感测电路可与可变电阻单元阵列搭配使用，用于积项和运算。
图13A绘示用来说明使用图13的电路进行感测操作的示意图。
图14绘示参考电压电路的简化示意图，其中参考电压电路可与感测电路(像是图13的电路)搭配使用。
图15绘示可变电阻单元阵列的配置，包括一参考串。
图16绘示可变电阻单元阵列的另一种配置，包括一参考串及多个未使用可变电阻单元。
图17绘示可变电阻单元阵列的另一种配置，包括二参考串及多个未使用可变电阻单元。
图18-22绘示用来实现具有乘法位权重的积项和运算的项的可变电阻单元的功能性集合。
图23绘示应用在例如类神经存储器的装置的简化方块图，此装置包括一可变电阻单元阵列。
图24-26绘示一***及其各种操作，此***包括一积项和加速器阵列。
【符号说明】
12、35：可编程阈值晶体管
14、36：电阻
21～24：电流源
26：接地
30：第一载流节点
31：第二载流节点
32：控制端
100、200、300、400：基板
101、201：源极端
102、202：漏极端
103：浮栅多晶硅层
104、204：控制栅多晶硅层
105：栅极电介质层
106：多晶硅间电介质
107、108、207、208：接点
109、209：接点层
110、210、304：内嵌植入电阻
112、114、212、214：电流路径
113、213：P型通道区域
203：电介质电荷储存层
205：隧穿电介质层
206：阻隔电介质
301、302：隔离结构
310：源极区域
311：漏极区域
315：浮栅
316：控制栅
320：侧壁
321：蚀刻停止层
322：层间电介质
325：源极接点
326：漏极接点
401、402：串选择字线
410～415：栅极堆叠
420～427：N型注入
450：P型保护层
451：N型内嵌植入电阻
500、501：位线
502：位线接点
503：源极线接点
504、505：有源区域
600、601：载流端
650：感测放大器
651：缓冲器
652、656：线
655：参考电压电路
660：缓存器
661：算术逻辑单元
665：参考列
666：电阻式分压器
667：选择器
680、690、700：运算串
681、691、701、702：参考串
692、703：区域
901：集成电路
910：控制器
920：偏压配置供应电压
930：总线
940：驱动电路
945：字线
960：类神经存储器阵列
965、975：线
970：列译码器
980：电压感测放大器
985：第二数据线
990：缓冲器
991：输入/输出电路
1000：***
1001：积项和加速器阵列
1002：存储器阵列
1003：数据路径控制器
具体实施方式
本发明的实施例的细节将搭配图1～26进行说明。
图1绘示积项和运算的示意图，其中用来计算和的项为输入Xi与权重Wi的乘积，其中在本例中i＝1,2,…,7。权重Wi可根据用来计算和的项的不同而不同。在运算中，权重可被指定为多个系数组成的一个集合，接着此些输入被应用以计算和，其中和随着输入改变而改变。此外，在用来执行学习程序的算法中，由于学习程序会改变系数以从达到有用结果的和中学习，权重可随时间改变。
在这个例子中，所述和的输出被应用在一sigmoid函数以产生介于一最小值与一最大值之间(例如0与1)的一非线性方式输出。这是一个常见的突触(synapse)模型，例如用于类神经计算。其他激活函数也可被使用，例如logit函数。积项和的运算也可应用在非类神经配置或不被认为是仿真类神经的其他***中。
图2绘示可变电阻单元阵列的示意图，其中此阵列中的各可变电阻单元包括一可编程阈值晶体管(例如12)以及一电阻(例如14)并联连接。在这个例子中，此阵列包括四可变电阻单元串，其中各可变电阻单元串包括四可变电阻单元串联连接于一和节点(SUM1～SUM4)及一参考线(例如接地(例如26))之间。四字线WL1～WL4耦接至各可变电阻单元串的可变电阻单元的控制端。如图中所示，列的数量可为任意值且和节点可扩展到SUMn，而字线则可扩展到WLm。位于第n列第m行的可变电阻单元具有权重Wnm，权重Wnm被设定为可变电阻单元的可编程阈值Vt、可变电阻单元的电阻的电阻值Rnm以及该列的电流In的函数。
施加到字线的电压对应到可变的输入Xi～X4,…Xm。在这个方式中，可变电阻单元串中的各可变电阻单元的可变电阻值为施加在字线上到可变电阻单元的栅极的电压、可变电阻单元中的可编程阈值晶体管的阈值、可变电阻单元内的电流以及电阻的函数。
和节点(SUM1～SUM4,…SUMn)耦接至一电压感测放大器以产生代表各可变电阻单元串的积项和输出的信号。在一个代表性的例子中，一电流源21～24耦接至各可变电阻单元串以在感测操作期间施加一定值电流(constant current)到各可变电阻单元串。
图3绘示一个可变电阻单元的示意图，此可变电阻单元可例如是图2的阵列所用者。此可变电阻单元包括一第一载流节点30、一第二载流节点31以及一控制端32。一可编程阈值晶体管35以及一电阻36并联连接于第一载流节点30与第二载流节点31之间。可编程阈值晶体管具有一栅极连接至控制端32。
控制端32上的电压VG可代表用于可编程阈值晶体管35的栅极电压。控制端32可对应到图2所示的阵列中的一字线。第一载流节点30上的电压VS可代表用于可变电阻单元的源极电压。第二载流节点31上的电压VD可代表用于可变电阻单元的漏极电压。
在此例的设计中，一单元电流IC被施加到第二载流节点31以建立一压降于可变电阻单元中，此单元电流的电流大小是在设计中设定好的或可调整的，且取决于电压感测放大器的电压范围与可变电阻单元中电阻36的电阻值。电流幅度可根据阵列的特定实施例进行调整，以便产生有用的电压范围用来供应至和节点。此外，电阻的电阻值大小以及可编程阈值晶体管的配置可被设计来配合所选定的电流级别及一特定感测范围进行操作。
可编程阈值晶体管35可使用浮栅存储单元(floating gate memory cell)、分离栅浮栅存储器单元(split gate floating gate memory cell)、电介质电荷储存式存储单元(dielectric charge trapping memory cell)(例如SONOS元件或其他类型的电介质电荷储存式单元如BE-SONOS及TANOS)以及分离栅电介质电荷储存式存储单元来实现。其他可编程存储器单元技术诸如相变存储器、金属氧化物存储器等也可被使用。
此外，在本发明的实施例中，电阻36可采用可编程阈值晶体管35的源极端与漏极端之间的内嵌植入电阻的形式来实现。
图4绘示一浮栅元件的简化剖面图，此浮栅元件的通道与一电阻并联连接，且此电阻使用离子注入制程产生的一内嵌植入电阻110来实现。
在此例中，此元件是实现在一基板100上，此基板100可为一P型基板。一源极端101以及一漏极端102借由N型离子注入于基板100中。源极端101以及漏极端102具有接点107、108形成于其上，耦接至具有电压VS的一源极节点及具有电压VD的一漏极节点。一P型通道区域113设置在内嵌植入电阻110与一栅极电介质层105(隧穿氧化层)，其中栅极电介质层覆盖于基板100且在源极端101及漏极端102之间。一浮栅多晶硅层103设置在栅极电介质层105之上。一多晶硅间电介质106设置于浮栅多晶硅层103之上，在一些实施例中多晶硅间电介质使用包括有氧化硅(silicon oxide)、氮化硅(silicon nitride)及氧化硅层(siliconoxide/silicon nitride/silicon oxide layer,ONO)的多层结构实现。一控制栅多晶硅层104设置在多晶硅间电介质106之上。一接点层109形成于控制栅多晶硅层104之上。侧壁结构(未绘示)沿着栅极堆叠的侧壁形成。
图4所示的结构可使用浮栅单元制造技术实现，借由加入一额外掺杂步骤以形成内嵌植入电阻110。内嵌植入电阻110连接源极端101以及漏极端102以像一个被动电阻一样动作。在这个方式中，浮栅元件及内嵌植入电阻110提供一可编程阈值晶体管及一电阻并联连接于一第一载流端(源极端101)以及一第二载流端(漏极端102)之间。
在图4中，一电流路径112显示介于源极端101与漏极端102之间通过内嵌植入电阻110的路径。此外，当栅极电压及浮栅中储存的电荷结合源极电压VS造成电流流经晶体管的通道时，电流路径114会被激活。
因此，此元件具有一可变电阻值(或可变电导值)，此可变电阻值为内嵌植入电阻110的电阻值及浮栅元件的通道的电阻值的函数。浮栅元件的通道的电阻值为栅极电压及浮栅中储存的电荷的函数。
图5绘示一电介质电荷储存式元件的简化剖面图，此电介质电荷储存式元件的通道与一电阻并联连接，且使用一离子注入工艺产生的一内嵌植入电阻210来实现。
在本例中，此元件是实现在一基板200上，此基板200可为一P型基板。一源极端201以及一漏极端202借由N型离子注入于基板200中。源极端201以及漏极端202具有接点207、208形成于其上，耦接至具有电压VS的一源极节点及具有电压VD的一漏极节点。一P型通道区域213设置在内嵌植入电阻210与一隧穿电介质层205，其中隧穿电介质层覆盖于基板200且在源极端201及漏极端202之间。一电介质电荷储存层203设置在隧穿电介质层205之上。一阻隔电介质206设置在电介质电荷储存层203之上。一控制栅多晶硅层204设置在阻隔电介质206之上。一接点层209形成于控制栅多晶硅层204之上。侧壁结构(未标示)沿着栅极堆叠的侧壁形成。
图5所示的结构可使用电介质电荷储存存储单元制造技术实现，借由加入一额外掺杂步骤以形成内嵌植入电阻210。内嵌植入电阻210连接源极端201以及漏极端202以像一个被动电阻一样动作。在这个方式中，电介质电荷储存元件及内嵌植入电阻210提供一可编程阈值晶体管及一电阻并联连接于源极端201以及漏极端202之间。
在图5中，一电流路径212显示介于源极端201与漏极端202之间通过内嵌植入电阻210的路径。此外，当栅极电压及电介质电荷储存层中储存的电荷的组合造成电流流经晶体管的通道时，电流路径214会被激活。
因此，此元件具有一可变电阻值(或电导值)，此可变电阻值为内嵌植入电阻210的电阻值及电介质电荷储存元件的通道的电阻值的函数。电介质电荷储存元件的通道的电阻值为栅极电压及电介质电荷储存栅中储存的电荷的函数。
在图4及图5中的实施例中，绘示了可变电阻单元是由单晶体管及单电阻(1T-1R)所组成。此外，图4及图5的实施例可将电阻以可变阈值晶体管的布局区域中的内嵌植入电阻的方式实现，有效地制造了多个单晶体管(1T)单元形成的阵列，而作为用来借由电压感测进行积项和运算的高度紧密布局。
在操作中，图4及图5中的可变电阻单元具有如下的特征。
当栅极-源极电压VGS小于阈值电压Vt时，可形成可流入内嵌植入电阻的电流，但无晶体管通道(“表面通道(surface channel)”)形成，即只允许电流IB流入植入电阻。因此，在可变电阻单元中的电流等于IB且电阻值等于栅极-源极电压VGS除以电流IB。
当栅极-源极电压VGS大于阈值电压Vt时，表面通道电流IS及内嵌电阻电流IB皆会形成。通道电阻值可远小于内嵌电阻的电阻值，于是当晶体管导通时IS能够主控。因此，列中的电流In在可变电阻单元中被分割，而等于IS+IB的和，且单元电阻值等于栅极-源极电压VGS除以电流In。
由于浮栅或电介质电荷储存单元的阈值为可编程的，此单元电阻值可仿真由栅极电压表示的参数X(i)与由可变电阻单元中储存的电荷、可变电阻单元中的电阻的电阻值及单元电流表示的参数W(i)的乘积。参数W(i)可为二进制(binary)的值，其中可变电阻单元操作于二种状态(只有IB的高电阻状态及IB+IS的低电阻状态)的其中之一。若可变电阻单元是操作在场效应晶体管(FET)特性中特定的线性区域，参数W(i)可为模拟的，且范围根据可变电阻单元中储存的电荷而变动。
图6～9绘示用来制造如图4中的可变电阻单元的制造程序的多个阶段。在图6中，显示了形成浅沟隔离结构301及302之后的基板300，其中浅沟隔离结构301及302为可变电阻单元提供了电介质边界。此外，阱区注入可被用来形成一P型阱区，其中此P型阱区是由边界303所表示，边界303提供基板300中的一个区域，而可变电阻单元形成于此区域中。此阵列中的可变电阻单元的不同区块可以分开的区块实现，而能允许此些分开的区块有独立的阱区偏压。
图7绘示N型掺杂物(例如磷或砷等用来形成内嵌植入电阻304于浅沟槽隔离结构301及302之间)的内嵌通道注入之后的阶段。
图8绘示栅极堆叠(浮栅315、控制栅316、隧穿电介质及沿着侧壁320的多晶硅间电介质)形成与使用N型掺杂物注入的源极与漏极区域310、311形成之后的阶段。
图9绘示层间电介质322及层间接点325、326形成之后的工艺阶段。在本实施例中，此结构的形成是使用在源极与漏极区域上形成硅化物的程序，且此结构的形成是在一薄电介质及位于栅极堆叠及源极与漏极区域310、311之上的一蚀刻停止层321之后。层间电介质322被沉积，且通道被蚀刻以在源极与漏极接点325、326形成开口，其中源极与漏极接点325、326借由钨沉积或其他技术形成。
就如所见的，如图4所示的可变电阻单元根据上述程序被制造。这些程序可为了制造如图5所示的可变电阻单元而进行修改，例如借由更改栅极堆叠，使栅极堆叠包括栅极电介质、电荷储存层、阻隔层与控制栅。
具有如图4及图5中所示的结构的可变电阻单元可使用连接到接点325、326的图样导电层以串联配置。
图10A及图10B绘示可变电阻单元串联配置在类NAND结构中的剖面图。
图10A绘示一基板的简化剖面图，其中串联连接的可变电阻单元形成的可变电阻单元串400(串联连接串)形成于基板400中。栅极堆叠410～415包括电荷储存层(浮栅或电介质)以及字线，覆盖于基板且如字线的元件般延伸在垂直于图面的方向。在代表性的实施例中，可有例如32或64条有源字线。在一些实施例中，可变电阻单元串可包括数量较小的有源字线或较大数量以适合特定的实施例。在一些状况下，可有一或多虚设字线，此一或多字线可位于串联连接串的相对端上，就如同典型的高密度NAND闪存一样。虚设字线可出于质量或偏压的目的设置，而不是用于可变电阻单元串的积项和运算。
在此例中，基板是P型基板，且可变电阻单元的载流端(即源极/漏极端)是N型注入420～427。在一些高密度的实施例中，注入没有被用在可变电阻单元的载流端中，所以载流端依赖的是如通道区域中的载子电荷的反转。没有接点直接被制造在所示类NAND型实施例中的所有可变电阻单元中。
串选择字线401、402设置于串联连接串的相对端上。有源区域504包括N型注入于基板中，用于连接位线与共享源极线以串联连接。位线接点502连接有源区域504至位线，其中位线位于一覆盖图样导体层。源极线接点503连接有源区域505至源极线，其中源极线位于一覆盖图样导体层。
在本实施例中，一N型内嵌植入电阻451实现在从由位线侧串选择字线401控制的一选择栅极的通道边缘，到由源极线侧串选择线402控制一选择栅极的通道边缘。在这个方式中，选择栅极操作以连接与不连接内嵌植入电阻451至有源区域504、505。
在本例中，一P型保护层450(具有高于可变电阻单元的通道区域的P型掺杂浓度)设置于通道与内嵌植入电阻451之间。P型保护层450协助内嵌植入电阻451阻隔栅极电压，并维持并联电阻值的稳定性。
图10B绘示与位线500、501平行配置的二串联连接串，其中位线设置于栅极堆叠410～415上的覆盖图样导体层。
使用可变电阻单元的积项和阵列的实施例可具有很大的阵列，包括具有上千或上百万个可变电阻单元的阵列。用来制作大尺寸NAND装置的工艺技术可被应用在制造如图10A及10B所示的类NAND结构的大型积项和阵列，并加入用来实现内嵌植入电阻或电阻结构的步骤。写入(编程与擦除)权重到可编程电阻单元的操作技术可采用类似于用于大尺寸NAND装置的操作技术，如上面提到的。
可编程电阻单元可操作在模拟模式。在模拟模式中，用于感侧电路与信号路由的外设电路可以是复杂的。
外设电路可借由配置可变电阻单元阵列中的可编程电阻单元以操作于二进制模式而被简化。可变阈值晶体管可储存二进制状态。施加于列的电流可为定值，或者为固定数量的二进制位阶。整个阵列中的可编程电阻单元中的电阻可为定值，或以一固定数量的二进制位阶电阻值实现。
二进制模式操作可允许外设电路简化，借由减少需要被用来编程可变电阻单元的阈值的编程算法的复杂度、用来施加电流到阵列中的列的电流源及用来产生输出值的感测电路。
图11A绘示一个可编程电阻单元的电路架构。图11B提供可变电阻单元操作于每单元点一位下的IV曲线(电流对电压图)，可理解的，此操作是在二进制模式下。可变电阻单元如载流端600及601。输入端602连接到可编程晶体管的栅极，如前所述。可变电阻单元中的并联电阻的电阻值被设定为Rmn，其中m对应于可变电阻单元的行，n对应于可变电阻单元的列。
图11B绘示二电压对电流轨迹。第一电压对电流轨迹对应于「1」的单元权重Wmn，其中此可变电阻单元具有低阈值低Vt。第二轨迹对应于「0」的单元权重Wmn，其中此可变电阻单元具有高阈值高Vt。当输入值为低态，而使得低Vt大于输入电压，可变电阻单元的晶体管会关闭，并导通非常低的电流给可变电阻单元的任何二进制权重。当输入值为高态，而使得低Vt小于输入电压，且输入电压小于高Vt，若权重为对应到低Vt可变电阻单元的「1」，可变电阻单元中的晶体管导通，以及若权重为对应到高Vt可变电阻单元的「0」，可变电阻单元中的晶体管关闭。
当晶体管关闭，一较大的电压降VdLg由电流流经电阻所造成的电压降I*Rmn所决定。当晶体管导通，一较小的电压降VdSm可被认为趋近于零，由电流流经晶体管通道所造成的电压降所决定。此关系将显示在底下的表1中。
表1
所述二进制操作可扩展到如图12所示的可变电阻单元串。在图12中，阵列中的第n列的可变电阻单元串包括三可变电阻单元。此列接收定值电流In及各行上的输入值X1～X3。此列的电压降取决于此列中的各个可变电阻单元的权重W1n、W2n及W3n，以及输入值。此例使用三个可变电阻单元来产生电压Vn以实现并代表积项和运算中三个乘积项XiWi相加的和，其中i为从1到3。
借由三个输入变量(如第一列所示)以及三个电位权重(如表中整个第二行所示)，且假设对于各可变电阻单元提供定值电流及具有定值电阻，此列的电压降Vn的变化可如底下的表2所示(假设VdSm趋近于零)。
表2
借由根据此四个电压级别Vn设定感测参考电压，此列的跨压可被转译为从0到3的数字输出，如底下的表3所示。
表3
随着这些行各自提供的独特输入以及此些可变电阻单元列的数量增加，当依赖个别的可编程电阻单元的“二进制”操作(也就是编程晶体管为低阈值或高阈值)，此阵列可产生复杂的积项和。
在一些实施例中，多位二进制权重可储存在阵列中部分或所有的可变电阻单元中，而使可变电阻单元的可编程权重增加进一步的分辨率。
图13绘示感测电路的方块图，此感测电路可搭配用于积项和运算的可变电阻单元阵列使用，进行上述的电压感测。本实施例中的感测电路包括一感测放大器650，例如使用运算放大器或其他类型的比较器实现。感测放大器650的输入包括电压Vn以及线652上的一参考电压Vref。电压Vn是来自于所选的列上，且可通过一缓冲器651传递。缓冲器651例如可使用单位增益的运算放大器或其他电压至电压放大器来实现。线652上的参考电压Vref是由一参考电压电路655提供，参考电压电路655是用来响应于线656上的次序信号以依序通过一组参考电压，此组参考电压是对应于感测放大器650所要辨识的各电压电平。参考电压电路655可接收输入电压Vmax以及Vmin做为参考电压Vref，其中Vmax与Vmin可决定来自线652上的最大与最小电压。
图13A绘示感测操作的示意图。给定电压Vmax及Vmin，图14的电路可在感测范围中的多个电平上产生参考电压，就如图中所示。来自阵列中一所选的列的电压Vn可落在感测范围内的一个电平，而高于电压Vmin一差值。感测电路为电压Vn决定一电平，在本实施例中此电平高于参考电压V1～V5，并小于参考电压V6。于是，可对应于参考电压V6指定一数字值给电压Vn。
感测放大器650的输出包括一信号序列，此信号序列与输入参考电压电平相对应。这些信号可被储存在缓存器660中，且被提供给一算数逻辑单元661或其他类型的处理电路像是数字信号处理器、通用处理器等，其中进一步的算术运算可在积项和之后进一步被执行。例如，根据如下所述的可编程电阻单元阵列的配置方式，阵列中的多个列上产生的输出可出于产生一个积项和运算的一个单独项的目的而被结合在一起。
图14绘示参考电压电路的示意图，此参考电压电路可与一感测放大器(配置可如图13中所示)搭配使用。在图14中，可编程电阻单元阵列(或使用被用在阵列中的单元结构)中的一参考列或多个参考列665可被用来提供电压Vmax及Vmin的其中之一者或两者。在本实施例中，电压Vmax及Vmin被施加到一电阻式分压器666，其中电阻式分压器666提供多个参考电压电平于电阻式分压器666的多电阻之间的多个节点。此些响应于参考电压电平的节点被耦接至一选择器667。选择器667响应于线652上的次序信号以提供一参考电压Vref序列于线652上，其中在图13的配置中，线652被耦接至感测放大器650。
图15绘示用于产生电压Vmin(可如图13及14所述用来产生用于感测电路的参考电压)的一参考列的配置。在这个例子中，在第n列上的一三单元运算串680是用于积项和运算，其中可变电阻单元具有输入X1～X3以及权重W1n、W2n及W3n。此些权重根据要执行的积项和运算的多个项而被编程到运算串680中。电流In通过运算串所产生的电压被指定为Vn。
参考列681使用三个单元点而被实现于此阵列中，其中此些单元点的电性特征可匹配于运算串680的三个单元点的电性特征。为了产生电压Vmin，参考串681中的单元点的权重(W1ref、W2ref及W3ref)皆被设定为对应至低阈值状态(本实施例中为「1」)。参考串681中的单元点的电阻可具有一定值电阻值R，此定值电阻值R匹配于运算串680的单元点的电阻值R。参考串681的单元点的输入被绑定在一起且在运算时被耦接至一电压VON，以使得参考串681中的单元点皆导通，并产生一小电压降VdSm。因此，本例中的电压Vmin大约等于3*VdSm或三倍的小电压降(运算串680所用的单元单元点的小电压降)。底下的表4展示为运算串(计算列)及参考列提供给定输入与权重配置时的一个运算示例。
表4
在一实施例中，一参考串只被用于产生Vmin，参考电压电路所用的Vmax的值可被设定在一足够高的值以为装置提供良好的运算范围。图15所示的例子是基于一可变电阻单元串包括三个可变电阻单元。
在本发明的实施例中，可变电阻单元可被实施在使用类NAND技术的大尺寸阵列中。因此，任何给定的可变电阻单元列中可具有例如16、32、64或更多个可变电阻单元。少于给定的列中所有的可变电阻单元可被使用在任何给定的积项和运算的配置中。
图16绘示一个示例性配置，此示例性配置包括在运算列n中的运算串690以及一参考列中的一参考串691，且具有多个未使用单元于运算列与参考列上的区域692中。本例中的参考列是用来产生电压Vmin(可如图13及14所述用来产生用于感测电路的参考电压)。
在这个例子中，在运算列n上的一三单元运算串690是用于积项和运算，其中可变电阻单元具有输入X1～X3以及权重W1n、W2n及W3n。此些权重根据要执行的积项和运算的多个项而被编程到运算串690中。运算列n上的未使用单元被给定输入Y1、Y2及权重W4n、W5n。电流In通过此串产生的电压被指定为Vn。输入Y1及Y2与权重W4n及W5n被配置，以使得运算列中的未使用单元在积项和运算的期间导通。
参考串691可设置在此阵列中或是设置在一参考阵列中，且在一参考列的参考串691中的三个单元点的电性特征可匹配于运算串690中的三个单元点的电性特征。参考列上的未使用单元包括具有权重W4ref及W5ref的参考串691。为了产生电压Vmin，参考串691中的单元点的权重(W1ref、W2ref及W3ref)以及在此列中的未使用部分中具有权重W4ref及W5ref的单元点的权重皆被设定为对应至低阈值状态的值(在本例中为「1」)。区域692中的此列的未使用部分中的参考串691的单元点中的电阻可具有一定值电阻R，此定值电阻R匹配于运算串690中的单元点的值R以及运算列690中同一个列中的区域692中的单元点的值R。参考串691中的单元点(包括未使用单元)的输入被绑定在一起并于运算期间耦接至一电压VON，以使得此列包括参考串691在内的中的所有单元点导通，并产生小电压降VdSm。因此，本例(此串具有五个单元点)中的电压Vmin大约等于5*VdSm或五倍的小电压降(运算串680所用的单元单元点的小电压降)。当一串中的单元点越多，Vmin的值也会随之变动。
底下的表5展示为运算串(计算列)及参考列提供给定输入与权重配置(图16的配置)时的一个运算示例。
表5
图17绘示产生电压Vmin及Vmax的示例性配置。在这个配置中，运算列n中的运算串700包括三个单元点，就如同图15及16一般。因此，运算列n是用于积项和运算，其中运算串700具有输入X1～X3以及权重W1n、W2n及W3n。此些权重根据要执行的积项和运算的多个项而被编程到运算串700之中。运算列n上的未使用单元被给定输入Y1、Y2及权重W4n、W5n。电流In通过此串产生的电压被指定为Vn。输入Y1及Y2与权重W4n及W5n被配置，以使得运算列中的未使用单元在积项和运算的期间导通。
一Vmin参考列包括一参考串701及未使用单元于阵列中的区域703中。参考串701包括三个单元点，此三个单元点的电性特征可匹配于运算串700中的三个单元点的电性特征。Vmin参考列上的未使用单元包括具有权重W4Lref及W5Lref的参考串691。为了产生电压Vmin，参考串701中的单元点的权重(W1Lref、W2Lref及W3Lref)以及在此列中的未使用部分中具有权重W4Lref及W5Lref的Vmin列中的未使用单元的权重皆被设定为对应至低阈值状态的值(在本例中为「1」)。参考串701中的单元点及此列中未使用区域中的单元点的电阻可具有一定值电阻R，此定值电阻R匹配于运算串700中的单元点的值R以及运算列n中区域703中的单元点的值R。Vmin参考列中的单元点(包括参考串701与未使用单元)的输入被绑定在一起并于运算期间耦接至一电压VON，以使得Vmin参考列包括参考串701在内的中的所有单元点导通，并假设Iref等于In，产生小电压降VdSm。因此，本例(此串具有五个单元点)中的电压Vmin大约等于5*VdSm或五倍的小电压降(运算串700所用的单元单元点的小电压降)。当一串中的单元点越多，Vmin的值也会随之变动。
一Vmax参考列包括一参考串702以及未使用单元于阵列中的区域703中。参考串702包括三个电阻单元，此三个单元点的电性特征可匹配于运算串700中的三个单元点的电性特征。包括参考串702的Vmax参考列上的未使用单元具有权重W4Href及W5Href。为了产生电压Vmax，参考串702中的单元点的权重(W1Href、W2Href及W3Href)以及在Vmin列中的未使用部分中具有权重W4Lref及W5Lref的Vmax列中的未使用单元的权重皆被设定为对应至高阈值状态的值(在本例中为「0」)。参考串701中的单元点及此列中未使用区域中的单元点的电阻可具有一定值电阻R，此定值电阻R匹配于运算串700中的单元点的值R以及运算列n中区域703中的单元点的值R。Vmax参考列中的单元点(包括参考串702)的输入被绑定在一起并于运算期间耦接至一电压VOFF，且未使用单元被耦接至电压VON，以使得此列的三个单元点中的晶体管包括Vmax参考串701在内皆关闭，并假设Iref等于In，产生大电压降VdLg。因此，本例(此串具有五个单元点)中的电压Vmax大约等于3*VdLg或三倍的大电压降(运算串700所用的单元单元点的大电压降)。当一串中的单元点越多，Vmax的值也会随之变动。
底下的表6展示为运算串(计算列)及参考列提供给定输入与权重配置(图17的配置)时的一个运算示例。
表6
在参考图12及15～17所描述的实施例中，可编程电阻单元阵列被配置为功能性集合，其具有一输入Xi以及包括一成员单元，运算列中的各成员单元实现了项XiWi的运算，其中Wi是一位(one bit)二进制权重(binary weight)，Wi是由单元点中的可编程阈值晶体管的阈值所决定。单元点中的电阻的电阻值R以及流经串中的电流In为定值。
在一些实施例中，可编程电阻单元阵列可被配置在功能性集合中，功能性集合具有一输入及多成员单元以实现积项和运算中的项XiWi，其中权重Wi可为不同于一位二进制值「0」或「1」的值(例如一多位二进制值(multiple bit binary value))，借由使用编程于单元点的可编程晶体管的一单一位值。
图18～22绘示用来实现多位二进制值的功能性集合的一些示例性配置。
图18绘示一功能性集合，此功能性集合包括三成员单元于阵列的一列n的一单元点串上。此列接收一定值电流In。输入值Xm被连接至此三行中的单元点中的晶体管的栅极。在这个例子中，此集合中的此三个单元点中的电阻的电阻值R1.min、R2.min及R3.min是不同的。因此，电阻R3具有一电阻值R，电阻R2具有一电阻值2*R，且电阻R1具有一电阻值4*R。因此，根据有效电阻值的组合的变化从0*R(功能性集合中的晶体管皆导通)到7*R(功能性集合中的晶体管皆关闭)，此功能性集合的权重具有一三位二进制值，范围从0到7。使用图18的功能性集合所实现的积项和运算的项可被表示为Xm(W1*4R+W2*2R+W3*R)。在其他实施例中，在阵列中的单元点的一功能性集合(例如图18所示)，连接在一列中的成员单元可多于三个，且具有共同输入Xm。
如上所述的可变电阻单元阵列可使用逻辑电路来配置以实现积项和运算中的多个项，使用许多功能性集合用来实现此运算中许多形式的项。
图19绘示一功能性集合，此功能性集合包括三成员单元于阵列的三个不同列n1、n2及n3的一个行上。此三列各自接收一定值电流In。输入值Xm被连接至此行中的单元点中的晶体管的栅极。在这个例子中，此集合中的此三个单元点中的电阻的电阻值R1.min、R2.min及R3.min是不同的。因此，电阻R3具有一电阻值R，电阻R2具有一电阻值2*R，且电阻R1具有一电阻值4*R。各列所产生的电压Vn1、Vn2及Vn3在外设电路中加总以提供和项输出。
使用图19的功能性集合所实现的积项和运算的项可被表示为Xm(W1*I4R+W2*I2R+W3*IR)，即各列所产生的电压代表此项中的一部分。因此，根据电压组合的变化从0*IR(功能性集合中的晶体管皆导通)到7*IR(功能性集合中的晶体管都关闭)，此功能性集合的权重具有一三位二进制值，范围从0到7。
用来执行和运算的外设电路可包括模拟加法放大器或数字逻辑。在一实施例中，各列上的电压可依序被感测，且各感测步骤的结果可在如图13所示的算术逻辑中加总。
在其他实施例中，在阵列中的单元点的一功能性集合(例如图19所示)，连接在一列中的成员单元可多于三个，且具有共同输入Xm。
图20绘示一功能性集合，此功能性集合包括三成员单元于阵列的三个不同列n1、n2及n3的一个行上。输入值Xm被连接至此行中的单元点中的晶体管的栅极。在这个例子中，此集合中的此三个单元点中的电阻的电阻值R1.min、R2.min及R3.min是相同的。此三列各自接收不同的一定值电流In。因此，一电流源提供I3至列3(I3等于I)，一电流源提供I2至列2(I2等于2*I)，以及一电流源提供I1至列1(I1等于4*I)。各列所产生的电压Vn1、Vn2及Vn3在外设电路中加总以提供和项输出。因此，根据电压组合的变化从0*IR(功能性集合中的晶体管皆导通)到7*IR(功能性集合中的晶体管皆关闭)，此功能性集合的权重具有一三位二进制值，范围从0到7。
使用图20的功能性集合所实现的积项和运算的项可被表示为Xm(W1*I4R+W2*I2R+W3*IR)，即各列所产生的电压代表此项中的一部分。
用来执行和运算的外设电路可包括模拟加法放大器或数字逻辑。在一实施例中，各列上的电压可依序被感测，且各感测步骤的结果可在如图13所示的算术逻辑中加总。
在其他实施例中，在阵列中的单元点的一功能性集合(例如图20所示)，连接在一列中的成员单元可多于三个，且具有共同输入Xm。
图21绘示一功能性集合，此功能性集合包括三成员单元于阵列的三个不同列n1、n2及n3的一个行上。输入值Xm被连接至此行中的单元点中的晶体管的栅极。在这个例子中，此集合中的此三个单元点中的电阻的电阻值R1.min、R2.min及R3.min是相同的。此三列各自接收相同的一定值电流In。各列所产生的电压Vn1、Vn2及Vn3分别被除以4、2及1，并在外设电路中加总以提供和项输出。因此，根据电压组合的变化从0*IR(功能性集合中的晶体管皆导通)到7*IR(功能性集合中的晶体管皆关闭)，此功能性集合的权重具有一三位二进制值，范围从0到7。
使用图21的功能性集合所实现的积项和运算的项可被表示为Xm(W1*I4R+W2*I2R+W3*IR)，即各列所产生的电压且在外设电路中执行除法后代表此项中的一部分。
用来执行和运算的外设电路可包括模拟加法放大器或数字逻辑。在一实施例中，各列上的电压可依序被感测，且各感测步骤的结果可在如图13所示的算术逻辑中加总。
在其他实施例中，在阵列中的单元点的一功能性集合(例如图21所示)，连接在一列中的成员单元可多于三个，且具有共同输入Xm。
图22绘示一功能性集合，此功能性集合包括四成员单元，其中二个成员单元包括在阵列的一行，另外二个成员单元则包括在阵列的一第二行，且成员单元两两设置于阵列的不同列n1及n2上。输入值Xm被连接至此二行中的所有单元点中的晶体管的栅极。在这个例子中，此集合中的此四个单元点中的电阻的电阻值R1.min、R2.min、R3.min及R4.min是不同的。因此，电阻R3及R4具有一电阻值R，电阻R1及R2具有电阻值4*R。此二列各自接收不同的一定值电流In。因此，一电流源提供I2至列2(I2等于I)，以及一电流源提供I1至列1(I1等于2*I)。此二列所产生的电压Vn1及Vn2在外设电路中加总以提供和项输出。
使用图22的功能性集合所实现的积项和运算的项可被表示为Xm(W1*2I*4R+W2*I*4R+W3*2I*R+W4*I*R)，即各列所产生的电压代表此项中的一部分。因此，根据电压组合的变化从0*IR(功能性集合中的晶体管皆导通)到15*IR(功能性集合中的晶体管皆关闭)，此功能性集合的权重具有一四位二进制值，范围从0到15。
用来执行和运算的外设电路可包括模拟加法放大器或数字逻辑。在一实施例中，各列上的电压可依序被感测，且各感测步骤的结果可在如图13所示的算术逻辑中加总。
在其他实施例中，在阵列中的单元点的一功能性集合(例如图22所示)，连接在一列中的成员单元可多于三个，且具有共同输入Xm。
其他功能性集合配置也可以被使用。
基于各个要执行的计算的需要，可将一个大型可编程电阻单元阵列配置在运算之间以执行具有各种用于和项的函数的复杂积项和运算。此外，和项的系数(即权重Wi)可以非挥发性形式设定在单元点的晶体管中，并根据各个要执行的计算的需要，借由编程及擦除来改变。
图23绘示集成电路901的简化芯片方块图，其中集成电路901包括一积项和阵列，此积项和阵列具有电压感测与内嵌通道单元点，例如图5及图6及图10A/10B所示者，并被配置为一类神经存储器阵列960。
一字线驱动电路940耦接至多条字线945。此驱动电路例如在一些实施例中包括数字至模拟转换器，数字至模拟转换器为各个所选的字线产生一输入变量x(i)，或者对于一二进制字符线驱动电路可应用二进制输入。一列译码器970经由线965耦接至一或多层的串联连接的单元点，此些串联连接的单元点沿着阵列中的列配置，而列译码器970是用来从这些串联连接的单元点串中选择以从存储器阵列960读取积项和数据或写入参数数据至存储器阵列960。控制逻辑(控制器)910通过总线930提供地址到译码器970及驱动电路940。电压感测放大器经由线975耦接至列译码器，再由列译码器耦接至缓冲器电路980。施加负载电流In的电流源与感测电路耦接。一编程缓冲器可与感测放大器一起包括于电路980中以储存用于阵列中的可编程阈值晶体管的二阶或多阶编程的编程数据。此外，控制逻辑910可包括用来响应于编程缓冲器内的编程数据值选择性施加编程或禁止电压到存储器中的单元点串的电路。
来自感测放大器的感测数据经由第二数据线985被提供到数据缓冲器990，再由数据缓冲器990经由一数据路径993耦接至输入/输出电路991。感测放大器可包括运算放大器，用以施加单位增益或所期望的增益电平，并用以提供模拟输出到数字至模拟转换器或其他信号处理或信号路由电路。额外的算术单元与路由电路可被包括在内以将多层单元点串配置为类神经电路。
此外，算术单元与路由电路可被包括在内以将多层单元点串配置为矩阵乘法单元。
输入/输出电路991将数据驱动到集成电路901外部的目的地。输入/输出数据与控制信号通过数据总线905移动于输出/输出电路991、控制逻辑910及集成电路901或集成电路901内部或外部的其他数据源(诸如通用处理器或专用电路或存储器阵列960支持且提供***单芯片(system-on-a-chip)功能的模块组合)上的输入/输出埠之间。
在图23所示的例子中，控制逻辑910(使用一偏压配置状态机)控制由区块920的一或多个电压供应器所产生或提供的供应电压的应用，用于积项和读取操作，及参数写入操作以设定参数(例如单元点权重)，其中参数由用于电荷储存单元及浮栅单元的电荷捕捉电平表示，电荷捕捉电平包括擦除、验证及编程电压。控制逻辑910耦接至缓冲器990及存储器阵列960。
控制逻辑910可使用本领域熟知的专用逻辑电路来实现。在替代的实施例中，控制逻辑包括一通用处理器，此通用处理器可被实施在同一个集成电路上，且执行一计算器程序以控制此装置的操作。在又一实施例中，控制逻辑则可采用专用逻辑电路与通用处理器的组合来实现。
图24～26绘示***1000的配置，***1000包括一存储器阵列1002以及一积项和加速器阵列1001使用一数据路径控制器1003相互连接。积项和加速器阵列1001包括根据前述任一实施例的一可编程电阻单元阵列。存储器阵列可包括一NAND快闪阵列、一SRAM阵列、一DRAM阵列、一NOR快闪阵列或可搭配积项和加速器阵列1001的其他类型存储器。
***可接收来自***外部的输入/输出数据(如图24所示)，并将此数据发送至存储器阵列。此数据可包括用来配置用来实现一或多个积项和运算的项的单元点的功能性集合的配置数据、阵列中用于运算的功能性集合的权重以及用于积项和运算的输入值。
如图25所示，来自存储器阵列1002的数据可使用由数据路径控制器1003控制的一直接数据路径传送到积项和加速器阵列1001。替代地，对于适合的特定实施例，通过数据路径控制器1003的一数据路径可被用来传送来自存储器阵列1002的数据到积项和加速器阵列1001。
如图26所示，来自积项和加速器阵列的输出数据可通过数据路径控制器1003施加到用于***1000的输入输出数据路径。用于***1000的输入输出数据路径可耦接至一处理单元，此处理单元用以计算权重、提供输出及使用积项和加速器阵列的输出。
此外，来自积项和加速器阵列1001的输出数据可通过数据路径控制器1003被发送回存储器阵列1002，用于迭代积项和运算。
在一些实施例中，包括有存储器、积项和加速器阵列及数据路径逻辑的***1000可被实现在单一个集成电路上。此外，***1000可包括在相同或不同的集成电路、算术逻辑单元、数字信号处理器、通用中央处理器、状态机等于执行计算器程序期间受益于积项和加速器阵列1001的装置之上。
用于使用根据前述任一实施例的可编程单元阵列的方法可使用如图24～26中的***来执行，也可使用实现于相同集成电路上、耦接至此集成电路的逻辑或两者之组合来执行，实现于相同集成电路上、耦接至此集成电路的逻辑或两者之组合于阵列中被编程以个别的权重的单元点的功能性集合中执行一配置步骤及一运算步骤，其中此阵列用于产生积项和数据。
用于操作一可变电阻单元阵列以产生积项和数据的方法包括：对于对应的可变电阻单元，编程可编程阈值晶体管的阈值为对应于一权重系数的值；选择性地施加输入至阵列中的行可变电阻单元、施加电流至阵列中的列可变电阻单元中的对应者；以及感测阵列中的列可变电阻单元中的一或多个上的电压。
此方法可包括：配置阵列中的单元点到包括一或多个成员的单元点的功能性集合；其中功能性集合实现一积项和函数的各个项。各功能性集合可接收一对应的输入项，并可被以一权重编程，此权重为功能性集合中的一或多个成员的可编程阈值的函数。功能性集合可采用多种方式配置，例如参考图18～22所做的说明。在这个方式中，阵列中的可编程电阻单元可借由使用一位二进制模式对个别单元点配置权重而***作，这些单元点可被配置到具有多位权重的单元点的功能性集合中。多位权重可使用以下方式配置：使用具有不同电阻值的电阻的单元点的功能性集合；于感测功能性集合中具有不同权重的不同列的期间使用不同电流电平；以及其他所描述于本文者。
此外，在一些实施例中，***可***作以使用一参考列单元点以产生一列参考电压，或在一特定实施例中产生一低列参考电压及一高列参考电压。本方法可包括产生感测参考电压，其中感测参考电压为一或多列参考电压的函数。感测操作可包括将所选的单元点列上的电压与感测参考电压比较，以产生指示出所选列的电压电平的输出。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种装置，包括一可变电阻单元阵列，该可变电阻单元阵列中的各可变电阻单元包括一可编程阈值晶体管及一电阻并联连接。
2.如权利要求1项所述的装置，其中该可变电阻单元阵列包括多个可变电阻单元串，各该可变电阻单元串包括串联连接的所述可变电阻单元中的多个。
3.如权利要求2项所述的装置，还包括多条耦接至所述可变电阻单元串；以及多个字线驱动电路连接至所述字线以施加多个可变栅极电压到所述可变电阻单元中的所述可编程阈值晶体管。
4.如权利要求1项所述的装置，其中各该可变电阻单元中的该可编程阈值晶体管包括一电荷储存式存储器晶体管。
5.如权利要求4项所述的装置，其中各该可变电阻单元中的该电阻包括一内嵌植入电阻于该电荷储存式存储器晶体管中。
6.如权利要求1项所述的装置，其中各该可变电阻单元中的该可编程阈值晶体管包括一浮栅电荷储存式存储器晶体管，以及各该可变电阻单元中的该电阻包括一内嵌植入电阻于该浮栅电荷储存式存储器晶体管中。
7.如权利要求1项所述的装置，其中各该可变电阻单元中的该可编程阈值晶体管包括一电介质电荷储存式存储器晶体管，以及各该可变电阻单元中的该电阻包括一内嵌植入电阻于该电介质电荷储存式存储器晶体管中。
8.如权利要求1项所述的装置，还包括一感测放大器用于连接至该可变电阻单元阵列，该感测放大器响应于由一施加的电流与该可变电阻单元阵列中的所述可变电阻单元的多个可变电阻值的和所产生的一电压。
9.如权利要求1项所述的装置，其中该可变电阻单元阵列中的所述可变电阻单元包括一晶体管及一电阻，该晶体管具有一布局区域，其中该电阻设置于该晶体管的该布局区域中。
10.一种装置，包括：
多个可变电阻单元串，各该可变电阻单元串包括多个可变电阻单元；
所述可变电阻单元串中的各该可变电阻单元包括一第一载流节点、一第二载流节点以及一控制端，且各该可变电阻单元包括一可编程阈值晶体管及一电阻并联连接至该第一载流节点及该第二载流节点，该可编程阈值晶体管具有一栅极连接至该控制端，以及其中：
所述可变电阻单元串中的各该可变电阻单元的一电阻值为施加到该可变电阻单元的该控制端的一电压、该可变阈值晶体管的一阈值及该电阻的一函数。
11.如权利要求10项所述的装置，还包括：
多条字线耦接至所述可变电阻单元串的所述可变电阻单元的所述控制端；以及
多个字线驱动电路耦接至所述字线以施加多个可变栅极电压至所述字线。
12.如权利要求10项所述的装置，其中各该可变电阻单元的该可编程阈值晶体管包括一电荷储存式存储器晶体管，且该电荷储存式存储器晶体管的一阈值为储存于该电荷储存式存储器晶体管中的电荷的一函数。
13.如权利要求12项所述的装置，其中各该可变电阻单元的该电阻包括一内嵌植入电阻于该电荷储存式存储器晶体管中。
14.如权利要求12项所述的装置，还包括用来以多电平编程各该电荷储存式存储器晶体管的电路。
15.如权利要求10项所述的装置，其中各该可变电阻单元的该可编程阈值晶体管包括一浮栅电荷储存式存储器晶体管，以及各该可变电阻单元的该电阻包括一内嵌植入电阻于该浮栅电荷储存式存储器晶体管中，且该浮栅电荷储存式存储器晶体管的一阈值为储存于该浮栅电荷储存式存储器晶体管中的电荷的一函数。
16.如权利要求10项所述的装置，其中各该可变电阻单元的该可编程阈值晶体管包括一电介质电荷储存式存储器晶体管，以及各该可变电阻单元的该电阻包括一内嵌植入电阻于该电介质电荷储存式存储器晶体管中，且该电介质电荷储存式存储器晶体管的一阈值为储存于该电介质电荷储存式存储器晶体管中的电荷的一函数。
17.如权利要求10项所述的装置，还包括一感测放大器用于连接至所述可变电阻单元串中的一所选串，该感测放大器响应于由一施加的电流与该所选串的所述可变电阻单元的多个可变电阻值的和所产生的一电压。
18.如权利要求10项所述的装置，其中所述可变电阻单元串中的所述可变电阻单元包括一晶体管及一电阻，该晶体管具有一布局区域，其中该电阻设置于该晶体管的该布局区域中。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10957392B2 (en) * 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
US10998052B2 (en) 2018-04-12 2021-05-04 Samsung Electronics Co., Ltd. Non-volatile memory device and initialization information reading method thereof
KR102508529B1 (ko) * 2018-04-12 2023-03-09 삼성전자주식회사 불휘발성 메모리 장치의 초기화 정보를 읽는 방법
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
KR102405226B1 (ko) * 2019-12-30 2022-06-02 광운대학교 산학협력단 가변 정전 용량형 가중치 메모리 소자와 가중치 메모리 시스템 및 그 동작 방법
TWI761147B (zh) * 2020-04-17 2022-04-11 神盾股份有限公司 乘積和計算電路及其乘積和計算方法
JP2022061591A (ja) * 2020-10-07 2022-04-19 キオクシア株式会社 記憶装置
JP2022061710A (ja) * 2020-10-07 2022-04-19 キオクシア株式会社 記憶装置
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
CN114597232B (zh) * 2022-05-10 2022-07-19 华中科技大学 一种实现负权重的矩阵乘和运算的crossbar器件制备方法
FR3135562A1 (fr) * 2022-05-11 2023-11-17 Commissariat à l'énergie atomique et aux énergies alternatives Cellule mémoire, circuit électronique comprenant de telles cellules, procédé de programmation et procédé de multiplication et accumulation associés

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110286258A1 (en) * 2010-05-24 2011-11-24 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
CN104009082A (zh) * 2013-02-27 2014-08-27 爱思开海力士有限公司 晶体管、包含晶体管的可变电阻存储器件及其制造方法
CN105825887A (zh) * 2015-01-04 2016-08-03 旺宏电子股份有限公司 存储器阵列及其操作方法
US20160358661A1 (en) * 2012-02-23 2016-12-08 Micron Technology, Inc. Methods of operating memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3073645B2 (ja) * 1993-12-27 2000-08-07 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
US6313486B1 (en) * 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
US20120044742A1 (en) * 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
JP5998521B2 (ja) * 2012-02-28 2016-09-28 セイコーエプソン株式会社 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法
US9019771B2 (en) * 2012-10-26 2015-04-28 Macronix International Co., Ltd. Dielectric charge trapping memory cells with redundancy
US9934463B2 (en) * 2015-05-15 2018-04-03 Arizona Board Of Regents On Behalf Of Arizona State University Neuromorphic computational system(s) using resistive synaptic devices
KR101701250B1 (ko) * 2015-08-03 2017-02-01 서울대학교산학협력단 딥 빌리프 네트워크를 위한 복수 레이어가 적층된 뉴런 어레이 및 뉴런 어레이 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110286258A1 (en) * 2010-05-24 2011-11-24 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
US20160358661A1 (en) * 2012-02-23 2016-12-08 Micron Technology, Inc. Methods of operating memory
CN104009082A (zh) * 2013-02-27 2014-08-27 爱思开海力士有限公司 晶体管、包含晶体管的可变电阻存储器件及其制造方法
CN105825887A (zh) * 2015-01-04 2016-08-03 旺宏电子股份有限公司 存储器阵列及其操作方法

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