CN106504791A - 存储装置、存储***、操作存储装置以及存储***的方法 - Google Patents

存储装置、存储***、操作存储装置以及存储***的方法 Download PDF

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Abstract

如下提供擦除包括多个NAND串的非易失性存储装置的方法。施加第一电压到每个字线达相应的有效擦除运行时间。对连接到字线中的每一个的存储单元执行擦除操作达相应的有效擦除运行时间。在相应的擦除禁止时间逝去后，施加第二电压到字线中的至少一些字线中的每一个达相应的有效擦除运行时间。所述至少一些字线中的每一个的相应的有效擦除运行时间和相应的擦除禁止时间之和基本上等于在其期间使用第一电压和比第一电压高的第二电压执行擦除操作的擦除间隔。字线堆叠在衬底上。

Description

存储装置、存储***、操作存储装置以及存储***的方法
相关申请的交叉引用
本申请要求于2015年9月4日提交到韩国知识产权局的韩国专利申请10-2015-0125602的优先权，其公开内容通过引用全部并入本文。
技术领域
本发明构思涉及存储装置、存储***，操作该存储装置的方法，以及操作该存储***的方法。
背景技术
存储装置用于存储数据，并分类为易失性存储装置和非易失性存储装置。闪存设备是非易失性存储装置的例子，可以用于移动电话、数码相机、个人数字助理(PDA)、移动计算机设备、固定计算机设备和其他设备。
发明内容
根据本发明构思的示例性实施例，如下提供了擦除包括多个NAND串的非易失性存储装置方法。将第一电压施加到字线中的每一个达相应的有效擦除运行时间。对与每一个字线相连的存储单元进行擦除操作达相应的有效擦除运行时间。在相应的有效擦除运行时间逝去后，将第二电压施加到字线中的至少一些字线中的每一个达相应的擦除禁止时间。至少一些字线中的每一个的相应的有效擦除运行时间和相应的擦除禁止时间之和，基本上等于在其期间使用第一电压和比第一电压高的第二电压执行擦除操作的擦除间隔。字线堆叠在衬底上。
根据本发明构思的示例性实施例，如下提供了擦除包括存储器控制器和非易失性存储装置的存储***方法。擦除命令从存储器控制器发送到非易失性存储装置。响应于在其期间对连接到字线中的每一个的多个存储单元进行擦除操作的擦除间隔中的擦除命令，施加第一电压到每个字线达以至少一个字线为单位确定的相应的有效擦除运行时间。在擦除间隔中并且相应的有效擦除运行时间逝去之后，将第二电压施加到字线之间的至少一些字线的每一个。第二电压高于第一电压。
根据本发明构思的示例性实施例，如下提供了存储装置。存储单元阵列包括NAND串。每个NAND串包括存储单元。每个存储单元连接到垂直堆叠在衬底上的字线中的相应的字线。控制逻辑生成擦除控制信号，以升高施加到每个字线的电压。在其期间对存储单元进行擦除操作的擦除间隔期间，以至少一个字线为单位生成擦除控制信号。
根据本发明构思的示例性实施例，如下提供了存储***。存储装置包括包括NAND串的存储单元阵列。每个NAND串包括存储单元。每个存储单元连接到垂直堆叠在衬底上的字线。存储器控制器在其期间对存储单元执行擦除操作的擦除间隔期间，以至少一个字线为单位生成用于控制施加到字线的电压升高的电压变化时间点的擦除控制信号，并发送擦除控制信号到存储装置。
根据本发明构思的示例性实施例，如下提供了操作非易失性存储装置的方法。响应于擦除命令，施加衬底电压到衬底上。在第一擦除间隔，衬底电压升高到目标电压并且在第二擦除间隔保持目标电压。在第一擦除间隔之后，在第一有效擦除时间中施加第一电压到第一字线达。在第一擦除间隔之后，在第二有效擦除时间中施加第一电压到第二字线。第二有效擦除时间比第一有效擦除时间长。在第一有效擦除时间之后的第一擦除禁止时间，施加第二电压到第一字线。第一字线和第二字线垂直地堆叠在衬底上。第二字线位于在第一字线之上。第一有效擦除时间和第一擦除禁止时间之和基本上等于第二有效擦除时间。
附图说明
本发明构思的这些和其它特征将通过参照附图详细描述它的示例性实施例变得更加显而易见：
图1是根据本发明构思的示例性实施例的存储***的示意框图；
图2是图1的存储装置的详细框图；
图3是作为图2的块中的一个的第一块的等效电路的电路图；
图4是作为图2的块中的一个的第一块的例子的透视图；
图5A是对应于图4的第一存储单元的第一沟道孔的横截面；
图5B是对应于图4的第八存储单元的第二沟道孔的横截面；
图6是根据本发明构思的示例性实施例的擦除存储装置的方法的流程图；
图7是根据本发明构思的示例性实施例的擦除存储装置的方法的流程图；
图8示出了根据本发明构思的示例性实施例的显示在在其期间执行擦除操作的擦除间隔期间施加到存储单元的电压的曲线图；
图9示出了根据本发明构思的示例性实施例的在其中NAND串被划分成多个组的情况；
图10示出了根据本发明构思的示例性实施例的分别施加到连接到NAND串的多个字线的字线擦除电压；
图11示出了根据本发明构思的示例性实施例的分别施加到连接到NAND串的多个字线的字线擦除电压；
图12A是示出了存储单元的阈值电压的第一分布的曲线图；
图12B是示出了存储单元的阈值电压的第二分布的曲线图；
图13是根据本发明构思的示例性实施例的控制逻辑的框图；
图14是根据本发明构思的示例性实施例的生成存储装置的擦除控制信号的方法的流程图；
图15A是显示了存储装置的编程完成后的存储单元的阈值电压的分布的图；
图15B是显示了具有图15A的阈值电压的分布的存储装置的编程完成后，在预定时间的存储单元的阈值电压的分布的曲线图；
图16是根据本发明构思的示例性实施例的控制逻辑的框图；
图17是根据本发明构思的示例性实施例的生成存储装置的擦除控制信号的方法的流程图；
图18是图2的存储单元阵列的例子的电路；
图19是图2的存储单元阵列的另一例子的电路图；
图20是根据本发明构思的示例性实施例的存储***的示意性框图；
图21是示出了根据本发明构思的示例性实施例的存储器控制器和存储装置的操作的流程图；
图22是根据本发明构思的示例性实施例的存储卡***的方框图；以及
图23是根据本发明构思的示例性实施例的固态驱动器(SSD)***的框图。
具体实施方式
下面将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思的可实施为不同的形式，并不应被解释为限于这里阐述的实施例。在附图中，为清晰，可能夸大了层和区域的厚度。还应当理解，当元件被称为“在”另一元件或衬底时，它可以是直接在另一元件或衬底上，或者也可以存在中间层。还应当理解，当元件被称作“耦接到”或“连接到”另一元件时，它可以直接耦接到或连接到另一元件，或者也可以存在中间元件。在整个说明书和附图中相同的参考数字可以指代相同的元件。
图1是根据本发明构思的示例性实施例的存储***10的示意框图。
参照图1，存储***10可包括存储装置100和存储器控制器200，存储装置100可以包括存储单元阵列110和控制逻辑120。
响应于从主机接收的读/写命令，存储器控制器200可以控制存储装置100，从存储装置100读取数据或写数据到存储装置100。例如，存储器控制器200可以通过给存储装置100提供地址ADDR、命令CMD和控制信号CTRL控制存储装置100上的编程/写操作、读操作、以及擦除操作的执行。此外，用于执行编程的操作的数据DATA和读数据DATA可在存储器控制器200和存储装置100之间交换。
存储单元阵列110可以包括多个存储单元。例如，多个存储单元可以是快闪存储单元。在下文中，本发明构思的示例性实施例将相对于其是NAND快闪存储单元的多个存储单元来描述。然而，本发明构思不限于此，多个存储单元可以是电阻性存储单元，例如本发明构思的另一实施例中的电阻随机存取存储器(RRAM)单元、相变RAM(PRAM)单元或磁性RAM(MRAM)单元。
存储单元阵列110可以包括每个包括分别连接到垂直堆叠在衬底上的字线的存储单元的多个NAND串。如上所述，在本发明构思的实施例中，存储单元阵列110可以是三维(3D)存储器阵列。3D存储器阵列是在具有设置在硅衬底之上的有源区域以及与那些存储单元的操作相关联的电路的存储单元阵列的一个或多个物理层中单片(monolithically)地形成。这些相关联的电路在这样的衬底之上或者之内。术语“单片”的意思是该阵列的每一层的层次直接沉积在阵列的每个底层的层次。
在本发明构思的实施例中，3D存储器阵列包括垂直定向使得至少一个存储单元位于在另一存储单元上的垂直NAND串。该至少一个存储单元可以包括电荷捕获层。下面的通过引用并入本文的专利文献描述了用于三维存储器阵列的合适的配置，其中，三维存储器阵列被配置为多个具有在层之间共享的字线和/或位线的层：美国专利号7679133；8553466；8654587；和8559235；以及美国专利公开2011/0233648。此外，美国专利公开2012/0051138和2011/0204420都通过引用并入本文。
控制逻辑120可生成用于在擦除期间以至少一个字线为单位控制电压改变点时间的擦除控制信号。这里，施加到连接到存储单元的字线的电压在电压变化点时间升高，并且在存储单元执行擦除操作。根据本实施例，第一电压可以在擦除间隔施加到字线达有效擦除运行时间，并且当有效擦除运行时间逝去时可以施加第二电压到字线之间的至少一些字线。这里，第二电压高于第一电压。
在擦除间隔，可以施加约20伏的高电压到衬底或衬底的阱区，并且可以施加约为0伏的低电压的第一电压到字线。因此，存储在存储单元中的每一个的电荷存储层中的电子被排放到衬底或衬底的阱区，并因此可以对存储单元进行擦除操作。根据本实施例，当在擦除间隔施加到字线上的电压从第一电压升高至第二电压时，施加到存储单元的擦除电位(potential)下降，从而对存储单元执行的擦除操作可以基本上停止。
图2是图1的存储装置100的详细框图。
参照图2，存储装置100可以包括存储单元阵列110、控制逻辑120、电压发生器130、行译码器140和页缓冲器150。尽管未示出，存储装置100还可以包括数据输入/输出(I/O)电路或I/O接口。
存储单元阵列110可以包括多个存储单元，并连接到字线WL、串选择线SSL、地选择线GSL、以及位线BL。例如，存储单元阵列110可经由字线WL、串选择线SSL和地选择线GSL连接到行译码器140，并经由位线BL连接到页缓冲器150。
存储单元阵列110可以包括其中的每一个都具有3D结构(或垂直结构)的多个块BLK1至BLKz。例如，多个块BLK1至BLKz中的每一个包括沿从第一方向至第三方向延伸的结构。例如，该多个块BLK1至BLKz中的每一个包括多个沿第三方向延伸的NAND串。多个NAND串可以在第一方向和第二方向上以特定距离彼此间隔开。块BLK1至BLKz可以由行解码器140选择。例如，行译码器140可以从块BLK1至BLKz当中选择对应于块地址的块。
存储单元阵列110可包括包括单级单元的单级单元块、包括多级单元的多级单元块、以及包括三级单元的三级单元块中的至少一个。例如，在块存储单元阵列110中包括的块BLK1至BLKz当中的一些块可以是单级单元块以及其他块可以是多级单元块或三级单元块。
控制逻辑120可以基于从存储器控制器200接收的命令CMD、地址ADDR以及控制信号CTRL输出各种控制信号，所述控制信号用于将数据写入存储单元阵列110或从存储单元阵列110读取数据，或擦除存储在存储单元阵列110中的数据。因此，控制逻辑120可以控制存储装置100中的各种操作。
从控制逻辑120输出的各种控制信号可以提供给电压发生器130、行解码器140和页缓冲器150。例如，控制逻辑120可以提供电压控制信号CTRL_vol给电压发生器130、提供行地址X-ADDR给行解码器140、以及提供与列地址Y-ADDR给页缓冲器150。然而，本发明构思不限于此，控制逻辑120可提供其他控制信号给电压发生器130、行解码器140和页缓冲器150。
在本实施例中，控制逻辑120可以包括擦除控制器121。擦除控制器121可以基于衬底与字线之间的距离以至少一个字线为单位确定有效擦除运行时间。这里，术语“有效擦除运行时间”是指在此期间，在擦除间隔擦除操作分别在存储单元中大致执行的时间。在一个示例性实施例中，有效擦除运行时间可以被理解为在此期间第一电压被施加到字线的时间。
在一些示例性实施例中，擦除控制器121可以以至少一个字线为单位预先确定有效擦除运行时间，并存储关于所确定的有效擦除运行时间的信息。在一个示例性实施例中，关于以至少一个字线为单位确定的有效擦除运行时间的信息可以存储在包括在控制逻辑120中的锁存器或寄存器中。在一个示例性实施例中，关于以至少一个字线为单位确定的有效擦除运行时间的信息可以存储在存储单元阵列110的区域。
然后，擦除控制器121可以在所确定的有效擦除运行时间结束时生成擦除控制信号，以在电压变化时间点将施加到字线的电压从第一电压升高到第二电压。这里，擦除控制信号可以包括关于第一电压、第二电压、以及电压变化时间点的信息。擦除控制器121可以提供擦除控制信号给电压发生器130。在这种情况下，擦除控制信号可以被提供给电压发生器130作为电压控制信号CTRL_vol的一部分。
在一些示例性实施例中，擦除控制器121可以响应从存储器控制器200接收的擦除指令生成擦除控制信号。例如，擦除控制器121可以搜索关于以至少一个字线为单位的有效擦除运行时间的信息，并响应擦除命令，基于搜索到的信息，在以至少一个字线为单位的不同的电压变化时间点，生成用于升高将施加到字线的电压的擦除控制信号。然而，本发明构思不限于此，并且在一些示例性实施例中，擦除控制器121可以响应于从存储器控制器200接收到的擦除命令以至少一个字线为单位确定有效擦除运行时间，并基于所确定的有效擦除运行时间，生成擦除控制信号。
在一些示例性实施例中，擦除控制器121可以生成擦除控制信号，使得作为在擦除间隔施加到字线的电压的字线擦除电压——其从第一电压升高到第二电压——在擦除间隔被提供给所有在擦除间隔将被删除的存储单元的电压。在一些示例性实施例中，擦除控制器121可以生成擦除控制信号，使得该字线擦除电压——其从第一电压上升到第二电压——在擦除间隔被提供给要被擦除的一些存储单元。
擦除控制器121可以根据该擦除控制信号控制电压发生器130、行解码器140、以及页缓冲器150。例如，擦除控制信号可以被提供给电压发生器130作为电压控制信号CTRL_vol的一部分。在本实施例中，擦除控制器121可确定将提供给字线的字线擦除电压和将要提供给衬底的衬底擦除电压，并根据字线擦除电压和衬底擦除电压生成擦除控制信号。另外，擦除控制器121可确定在擦除间隔将被施加到串选择线和地选择线的选择电压，并且根据所选择的选择电压进一步生成擦除控制信号。
电压发生器130可以基于电压控制信号CTRL_vol生成各种类型的电压用于在存储单元阵列110上执行编程操作、读操作和擦除操作。例如，电压发生器130可以生成字线电压VWL，例如，编程电压(或写电压)、程序前电压、读取电压、程序禁止电压、读禁止电压、擦除验证电压、编程验证电压等。电压发生器130还可以基于电压控制信号CTRL_vol生成串选择线电压VSSL和地选择线电压VGSL。另外，电压发生器130还可以生成将被施加到存储单元阵列110的衬底擦除电压VSE。
在本实施例中，电压发生器130可以基于对应于擦除控制信号的电压控制信号CTRL_vol生成是不同电压的第一电压和第二电压。电压发生器130可以在有效擦除运行时间施加第一电压到字线，以及在有效擦除运行时间结束后在电压变化时间点施加第二电压到字线。例如，电压发生器130可以包括多个电压发生器以生成多个电压，或者可以使用分压器或根据分压方法生成多个电压。
解码器140可以响应于从控制逻辑120接收的行地址X-ADDR选择字线WL的行中的一些。例如，在擦除操作期间，行译码器140可以顺序地施加字线擦除电压，即，第一电压和第二电压，到选定的字线中的至少部分。同样，行译码器140可以响应于从控制逻辑120接收到的行地址X-ADDR，选择串选择线SSL中的一些或者地选择线GSL中的一些。
页面缓冲器150可以经由位线BL连接到存储单元阵列110，并响应于从控制逻辑120接收的列地址Y-ADD选择位线BL中的一些。例如，在读操作期间，页缓冲器150可以充当感测放大器，并且感测存储在存储单元阵列110中的数据。在编程操作期间，页缓冲器150可以充当写驱动器并输入将被存储的数据DATA到存储单元阵列110。
图3是图2的第一块BLK1的等效电路的电路图。
参照图3，第一块BLK1可以是垂直NAND闪存，并且图2的块BLK1到块BLKz可以如在图3中所示实施。第一块BLK1可包括多个NAND串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1到GSL3、多个串选择线SSL1到SSL3以及公共源线CSL。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量可以根据实施例而不同。
NAND串NS11、NS21和NS31提供在第一位线BL1和公共源极线CSL之间。NAND串NS12、NS22和NS32提供在第二位线BL2和公共源线CSL之间。NAND串NS13、NS23和NS33在第三位线BL3和公共源极线CSL之间提供。NAND串NS11、NS21和NS31中的每一个，例如，NAND串NS11，可以包括串选择晶体管SST、多个存储单元MC1至MC8、以及串联连接的地选择晶体管GST。下文中，为了便于说明，NAND串将被简称为串。
共同连接到一个位线的串一起形成一列。例如，共同连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，以及共同连接到第三位线BL3的串NS13，NS23和NS33可以对应于第三列。
连接到一个串选择线的串一起形成一行。例如，连接到第一串选择线SSL1的串NS11、NS12和NS13可对应于第一行，连接到第二串选择线SSL2的串NS21、NS22和NS23可对应于第二行，并且连接到第三串选择线SSL3的串NS31、NS32和NS33可对应于第三行。
串选择晶体管SST被连接到与其对应的串选择线SSL1到SSL3。多个存储单元MC1至MC8分别连接到与其对应的字线WL1至WL8。地选择晶体管GST被连接到与其对应的地选择线GSL1至GSL3。串选择晶体管SST被连接到与其对应的位线BL1至BL3，并且地选择晶体管GST被连接到公共源线CSL。
在本实施例中，具有相同高度的字线，例如字线WL1，彼此连接，串选择线SSL1至SSL3彼此分离，并且地选择线GSL1到GSL3彼此分离。例如，当连接到第一字线WL1并属于串NS11、NS12和NS13的存储单元被编程时，选择第一字线WL1和第一串选择线SSL1。然而，本发明构思并不限于此，并且地选择线GSL1至GSL3在另一示例性实施例中可以彼此连接。
图4是其是图2的块中的一个的第一块BLK1的例子的透视图。
参照图4，第一块BLK1垂直于衬底SUB形成。在图4中，第一块BLK1包括两个选择线GSL和SSL、八个字线WL1至WL8、以及三个位线BL1至BL3，但选择线的数量、字线的数量、以及位线的数量不限于此。
衬底SUB是第一导电型(例如，p型)衬底。在衬底SUB上提供了沿第一方向上延伸(例如，Y轴方向)并掺杂有第二导电类型(例如n型)杂质的公共源极线CSL。在第三方向(例如，Z轴方向)的两个相邻的公共源极线CSL之间的衬底SUB区域中顺序提供了在第一方向上延伸的多个绝缘的IL薄膜。多个绝缘膜IL沿第三方向上间隔特定距离。例如，多个绝缘薄膜IL可以包括诸如氧化硅的绝缘材料。
在两个相邻的公共源极线CSL之间的衬底SUB的区域提供了沿第一方向顺序布置的并且穿过在第三方向的多个绝缘膜IL的多个支柱(pillar)P。例如，多个支柱P可以穿过多个绝缘膜IL并与衬底SUB接触。例如，该多个支柱的P中的每一个的表面层S可以包括第一类型的硅材料，并充当沟道区域(channel region)。该多个支柱P的每一个的内部层I可以包括诸如氧化硅或气隙的绝缘材料。
在两个相邻的公共源线CSL之间的区域中的绝缘膜IL、支柱P和衬底SUB的暴露表面上提供电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(其可也称为“隧穿绝缘层”)、电荷陷获层、以及阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，在两个相邻的公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上提供栅电极GE，如选择线GSL和SSL以及字线WL1至WL8。
分别在多个支柱P上提供漏极或漏极触点DR。例如，漏极或漏极触点的DR可以包括掺杂有第二导电型杂质的硅材料。在漏极DR上提供沿第二方向(例如，X轴方向)上延伸并在第一方向上的间隔开特定距离的位线BL1至BL3。
图5A是对应于图4的第一存储单元MC1的第一沟道孔CHa的横截面图。图5B是对应于图4的第八沟道孔MC8的第二沟道孔CHb的横截面图。
参照图4和图5A，可以在第一沟道孔Cha中形成包括表面层S和内部层I的的支柱P，并且可在第一沟道孔CHa的圆周表面上形成电荷存储层CS。电荷存储层CS可以具有ONO结构。在这种情况下，第一沟道孔CHa的直径可以是“D1”，并且表面层S的圆周表面上形成的第一隧穿绝缘层TO1的厚度为'Tox1'。
参照图4和图5B，可以在第二沟道孔CHb中形成包括表面层S和内部层I的支柱P，并且可以在第二沟道孔CHb的圆周表面上形成电荷储存层CS。电荷存储层CS可以具有ONO结构。在这种情况下，第二沟道孔CHb的直径可以是“D2”，以及表面层S的圆周表面上形成的第二隧穿绝缘层TO2的厚度为'Tox2'。
在一些示例性实施例中，“D1”可以小于“D2”。下面将参照图4、图5A和图5B描述由沟道孔的不同直径引起的存储单元的不同操作特性。在其中栅极电极GE位于沟道孔的周围表面的栅极-全能型3D存储装置中，当沟道孔的直径短时，从栅电极GE到沟道区域S形成的电场的聚焦的程度升高。因此，对具有例如第一沟道孔CHa的具有短直径的沟道孔的存储单元执行编程操作和擦除操作的速度，要比对具有例如第二沟道孔CHb的具有长直径的沟道孔的存储单元执行编程操作和擦除操作的速度高。
在一些示例性实施例中，'Tox1'可小于'Tox2'。下面将参照图4、图5A和图5B描述由隧穿绝缘层的不同厚度引起的存储单元的不同操作特性。根据沟道孔的直径，构成栅电极GE和沟道区S之间的电荷存储层CS的各层厚度和组成比可变化。当具有ONO结构的电荷存储层CS沉积时，每个沟道孔的沉积区域和沉积表面粗糙度可以根据沟道孔的直径而变化。从而，沉积气体与每个沟道孔的沉积表面接触以沉积电荷存储层CS的速度可以不同。如果隧穿绝缘层是薄的，则当施加相同的电压时，会形成更强的电场。因此，对具有诸如第一隧穿绝缘层TO1的薄的隧穿绝缘层的存储单元执行编程操作和擦除操作的速度，要比对具有诸如第二隧穿绝缘层TO2的厚的隧穿绝缘层的存储单元执行的编程操作和擦除操作的速度高。
如上所述，当相同的电压施加到下部和上部字线时，由于下部存储单元的沟道孔的相对短的直径或相对薄的隧穿绝缘层，施加到连接到相对邻近于衬底的下部字线的下部存储单元的电场比施加到上部存储单元的电场更高。因此，当使用相同的字线擦除电压进行擦除操作时，施加到包括在下部存储单元中的隧穿绝缘层的电场的强度比施加到包括在上部存储单元中的隧穿绝缘层的电场要高。因此，由于擦除下部存储单元的速度比擦除上部存储单元的速度高，所以下部存储单元可能被深擦除或过擦除，从而比起上部存储单元，下部存储单元的质量可能会下降。
图6是根据本发明构思的示例性实施例的擦除存储装置的方法的流程图。
图6的根据本发明构思的方法可以包括由诸如图2的存储装置100的存储装置顺序执行的操作。上述相对图1至图5B的描述也可以适用于本实施例，因此不冗余描述。
在操作S110，通过以至少一个字线为单位确定有效擦除运行时间，生成擦除控制信号。例如，擦除控制器121可以基于衬底与字线之间的距离，以至少一个字线为单位确定有效擦除运行时间，并根据有效擦除运行时间生成擦除控制信号，以在电压变化时间点将施加到字线的电压从第一电压升高到第二电压。
在操作S130中，在擦除间隔施加第一电压到字线达有效擦除运行时间。例如，可以施加第一电压到与衬底相邻的第一字线达第一有效擦除运行时间，并且可以施加第一电压到位于第一字线之上的第二字线达第二有效擦除运行时间。在一个示例性实施例中，第一有效擦除运行时间可以比第二有效擦除运行时间短。
在操作S150中，当有效擦除运行时间逝去时，第二电压在擦除间隔被施加到字线中的至少一些字线。例如，可以在第一电压变化时间点施加第二电压到与衬底相邻的第一字线，并且在第二电压变化时间点施加到在第一字线之上的第二字线。在一个示例性实施例中，第一电压变化时间点可以比第二电压变化时间点更早。
图7是根据本发明构思的示例性实施例的擦除存储装置的方法的流程图。
根据本实施例的图7的方法可以包括在图6的方法中的操作S130和S150的详细的实施例。因此，上述相对图6的说明也可以适用于本实施例。
在操作S210中，在擦除间隔施加第一电压到字线。在一个示例性实施例中，擦除操作可以以块为单位来执行，并且可以施加第一电压到连接到将要被擦除的块的字线。在一个示例性实施例中，擦除操作可以以子块为单位来执行，并且可以施加第一电压到连接到将要被擦除的子块的字线。
在操作S230中，确定有效擦除运行时间TEXE是否逝去。这里，有效擦除运行时间TEXE可小于或等于总擦除时间TTOTAL。当确定有效擦除运行时间TEXE逝去时，执行操作S250。在一个示例性实施例中，有效擦除运行时间TEXE可以以至少一个字线为单位进行设置，使得至少一个字线的各个单元可以具有与其它单元不同的有效擦除运行时间TEXE。例如，如果至少一个字线是一个字线，则每个字线具有与其它字线不同的有效擦除运行时间TEXE。例如，如果至少一个字线是包括两个或更多字线的字线组，则每个字线组具有与其它字线组不同的有效擦除运行时间TEXE。总擦除时间TTOTAL可以称为擦除块或子块必需的擦除时间。
在操作S250中，确定总擦除时间TTOTAL是否逝去。当确定总擦除时间TTOTAL逝去时，擦除操作结束。当确定总擦除时间TTOTAL没有逝去时，执行操作S270。在一个示例性实施例中，对应于字线中的至少一个字线的有效擦除运行时间TEXE可以等于总擦除时间TTOTAL。在这种情况下，不必施加第二电压到至少一个字线，并且当总擦除时间TTOTAL逝去时，擦除操作可以结束。
在操作S270中，施加第二电压到字线。当有效擦除运行时间TEXE逝去但总擦除时间TTOTAL没有逝去时，可以施加比第一电压高的第二电压到所希望的字线。因此，对连接到字线的存储单元的擦除操作可以基本上停止。
图8示出了根据本发明构思的示例性实施例的显示在执行擦除操作的擦除间隔ERS中施加到存储单元的电压。
参照图8，擦除间隔ERS可以响应于从存储器控制器(例如，图1的存储器控制器200)接收到的擦除命令，由存储装置(例如，存储装置图100)的控制逻辑(例如，图1的控制逻辑120)生成的擦除控制信号启动。擦除间隔ERS可以被划分为第一擦除间隔ERS1和第二擦除间隔ERS2。
在第一擦除间隔ERS1，施加到衬底SUB(特别是，在衬底SUB的阱区，例如，P阱区)的衬底电压升高至衬底擦除电压VSUB。在第一擦除间隔ERS1，可以施加第一电压V1到字线WL0至WLn。在这种情况下，第一电压V1可近似于0V。例如，第一电压V1可以是约0.3V。
在第二擦除间隔ERS2，施加到衬底SUB的衬底电压保持为等于衬底擦除电压VSUB。衬底擦除电压VSUB可以是例如近似于约16V至20V的电压的高电压。在第二擦除间隔ERS2，可以施加第一电压V1到字线WL0到WLn达有效擦除运行时间。在一个示例性实施例中，可以根据衬底擦除电压VSUB和第一电压V1之间的差确定第一电压V1，使得对存储单元执行擦除操作。
在这里，术语“有效擦除运行时间”可理解为从第二擦除间隔ERS2为起点到电压变化时间点的时间段。在本实施例中，对应于字线WL0到WLn的有效擦除运行时间可以比第二擦除间隔ERS2的长度短。然而，本发明构思不限于此，并且在一些示例性实施例中，对应于该字线WL0到WLn当中的一些字线的有效擦除运行时间可以等于第二擦除间隔ERS2的长度。
根据本实施例，对应于该字线的有效擦除运行时间可以彼此不同。在一些示例性实施例中，对应于与衬底相邻的下部字线的有效擦除运行时间可能比对应于上部字线的有效擦除运行时间短。例如，第一电压V1可以被施加到字线WL0达第一有效擦除运行时间TEXE0，施加到字线WLn-1达第(N-1)个有效擦除运行时间TEXEn-1，以及施加到字线WLn达第n有效擦除运行时间TEXEn。在这种情况下，第n有效擦除运行时间TEXE可以长于第(n-1)有效擦除运行时间TEXE-1，并且第(n-1)有效擦除运行时间TEXE-1可以长于第一有效擦除运行时间TEXE0。
在第二擦除间隔ERS2，在电压变化时间点后，可以施加第二电压V2到字线WL0到WLn达禁止擦除时间。第二电压V2可以是高于第一电压V1的任何电压电平。例如，该第二电压V2可以为约1至2V。在一个示例性实施例中，可以确定第二电压V2，使得根据衬底擦除电压VSUB和比第一电压V1大的第二电压V2之间的差，基本上不会对存储单元执行擦除操作。
在这里，擦除禁止时间可以是从电压改变时间点到第二擦除间隔ERS2的终点的时间周期。在本实施例中，对应于字线WL0至WLn的擦除禁止时间可以大于‘0’并且比第二擦除间隔ERS2的长度短。然而，本发明构思不限于此，并且对应于字线WL0至WLn中的一些擦除禁止时间在一些示例性实施例中可以是‘0’。例如，第n个字线WLn的第n有效擦除运行时间TEXE可以基本上等于第二擦除间隔ERS2，使得不需要施加第二电压V2到连接到第n个字线WLn的存储单元。在这种情况下，第n有效擦除运行时间TEXE可以基本上等于总擦除时间TTOTAL或有效擦除运行时间与受限于第一电压V1和第二电压V2的字线的擦除禁止时间之和。
根据本实施例，对应于字线的擦除禁止时间可以彼此不同。在一些示例性实施例中，对应于与衬底相邻的下部字线的擦除禁止时间可能比对应于上部字线的擦除禁止时间长。例如，第二电压V2可以被施加到字线WL0达第一擦除禁止时间TINH0，施加到第(n-1)字线WLn-1达禁止擦除时TINHn-1，以及施加到第n字线WLn达擦除禁止时间TINHn。在这种情况下，第n擦除禁止时间TINHn可以比第(n-1)禁止擦除时间TINHn-1更短，并且第(n-1)禁止擦除时间TINHn-1可能比第一擦除禁止时间TINH0更短。
如上所述，根据本实施例，在其期间擦除操作基本上在连接到下部字线的存储单元中执行的有效擦除运行时间可以比在其期间擦除操作基本上在连接到上部字线的存储单元中执行的有效擦除运行时间更短。连接到下部字线的下部存储单元的沟道孔的直径或者下部存储单元的隧穿绝缘层的厚度比那些连接到上部字线的上部存储单元的要小。因此，擦除下部存储单元的速度可以比擦除上部存储单元的速度更高。
在这种情况下，当施加相同的擦除电压到下部存储单元和上部存储单元达相同的擦除时间时，下部存储单元可能被过度擦除。然而，根据本实施例，通过施加字线擦除电压到下部字线为相对短的擦除时间，可以防止下部存储单元被过擦除。在现有技术中，要施加到多个字线的字线的擦除电压被设定为不同的，以便补偿用于擦除多个字线的速度之间的差异。在这种情况下，不同的字线擦除电压应该设置为分别对应于多个字线，并因而增加了电压发生器的尺寸。因此，制造存储器的尺寸或成本增加。与此相反，根据本实施例，不同地设置对应于字线的有效擦除运行时间，从而可以补偿擦除字线的速度之间的差异，而不增加制造存储装置的尺寸或成本。
图9示出了根据本发明构思的示例性实施例的在其中NAND串被划分成多个组的情况。
图9示出了对应于包括在3D存储装置中的一个NAND串的沟道孔CH。沟道孔CH是通过蚀刻栅极电极的部分区域和衬底上形成的绝缘薄膜而形成的。因此，栅电极和绝缘膜的蚀刻可能随着栅电极表面和绝缘膜的深度增加变得不同。因此，该沟道孔CH的直径可以朝向衬底逐渐变细。
在一个示例性实施例中，沟道孔CH可以根据其直径分为四个部分Z1至Z4。在擦除间隔，施加到连接到第一至第四部分Z1至Z4字线的初始字线擦除电压可确定为等于第一电压，例如，图8的第一电压V1。接下来，施加到连接到第一至第四部分Z1至Z4字线的字线擦除电压可以在对应于第一至第四部分Z1至Z4的电压变化时间点从第一电压增大到第二电压(例如，图8的第二电压V2)。
图10示出了根据本发明构思的示例性实施例的分别施加到连接到NAND串NS1的多个字线的字线擦除电压。
参考图10，NAND串NS1可以包括16个字线WL0至WL15，并被划分成多个字线组。例如，第一字线组WLG0可包括邻近于衬底的下部字线WL0至WL3并对应于图9的第一部分Z1。第二字线组WLG1可以包括字线WL4和WL5，并对应于图9的第二部分Z2。第三字线组WLG2可以包括字线WL10和WL11，并对应于图9的第三部分Z3。第四字线组WLG3可以包括字线WL12至WL15，并对应于图9的第四部分Z4。然而，本发明构思不限于此，NAND串NS1可以包括其总数量小于或大于16的字线，并且被分成总数量为小于或大于四的字线组。
对应于第一字线组WLG0的第一有效擦除运行时间TEXE0可以是最短的，第一电压变化时间T0可以是最早的，并且和第一擦除禁止时间TINH0可能最长。在一个示例性实施例中，第一有效擦除运行时间TEXE0可能比第一擦除禁止时间TINH0短。本发明构思的并不限于此。在一个示例性实施例中，第一有效擦除运行时间TEXE0可能比第一擦除禁止时间TINH0长。在一个示例性实施例中，第一有效擦除运行时间TEXE0可以根据编程/擦除周期计数或数据保留时间而变化。
对应于第二字线组WLG1的第二有效擦除运行时间TEXE1可能比第一有效擦除运行时间TEXE0长，第二电压变化时间点T1可能比第一电压变化时间点T0晚，以及第二擦除禁止时间TINH1可以比第一擦除禁止时间TINH0短。在一个示例性实施例中，第二有效擦除运行时间TEXE1可以确定为是比第一有效擦除运行时间TEXE0更长的任何时间段。
对应于第三字线组WLG2的第三有效擦除运行时间TEXE2可以比第二有效擦除运行时间TEXE1长，第三电压变化时间点T2可以比第二电压变化时间点T1晚，以及第三擦除禁止时间TINH2可以比第二擦除禁止时间TINH1短。在一个示例性实施例中，第三有效擦除运行时间TEXE2可以确定为是比第二有效擦除运行时间TEXE1长的任何时间段。
对应于第四字线组WLG3的第四有效擦除运行时间TEXE3可以比第三有效擦除运行时间TEXE2长，第四电压变化时间点T3可以比第三电压变化时间点T2晚，以及第四擦除禁止时间TINH3可以比第三擦除禁止时间TINH2短。在一个示例性实施例中，第四有效擦除运行时间TEXE3可以确定为是比第三有效擦除运行时间TEXE2长的任何时间段。在一个示例性实施例中，第四有效擦除运行时间TEXE3可以比第四擦除禁止时间TINH3短，但本发明构思的并不限于此。在一个示例性实施例中，第四有效擦除运行时间TEXE3可以比第四擦除禁止时间TINH3长。
根据本实施例，多个字线组的电压变化时间点可以是不同的，可以不论多个字线组为何都施加相同的第一电压达有效擦除运行时间，以及可以不论多个字线组为何都施加相同的第二电压达擦除禁止时间。因此，在其期间对在很短的时间内被擦除的下部存储单元实际上执行擦除操作的时间可以设置为相对短，而不论NAND串NS1中的沟道孔的不同直径或隧穿绝缘层的不同厚度，从而防止下部存储单元被过度擦除。因此，在完成擦除操作之后，包括在NAND串NS1中的所有存储单元的阈值电压可以改变为对应于擦除状态的分布范围。
图11示出了根据本发明构思的实施例的分别施加到多个连接到NAND串的NS2字线的字线擦除电压。
参考图11，NAND串NS2可以包括16个字线WL0至WL15，并被划分成多个字线组。根据本实施例的施加字线擦除电压的方法可以是上面参考图10描述的方法的修改示例。因此，参考图10的描述也可以适用于本实施例。图11的实施例将着重于描述与图10的实施例的不同。
对应于第一字线组WLG0的第二电压V2a可以确定为比第一电压V1大的任何电压电平。在一个示例性实施例中，第二电压V2a可以确定为使得由于第二电压V2a和施加到衬底上的擦除电压之间的差，所以对连接到包括在第一字线组WLG0中的字线WL0到WL3的存储单元的擦除操作的执行基本上停止。
对应于第二字线组WLG1的第二电压V2b可以确定为比对应于第一字线组WLG0的第一电压V2a低的任何电压电平。在一个示例性实施例中，第二电压V2b可以确定为使得由于第二电压V2b和施加到衬底上的擦除电压之间的差，所以对连接到包含在第二字线组WLG1中的字线WL4和WL5的存储单元的擦除操作的执行基本上停止。
对应于第三字线组WLG2的第二电压V2c可以确定为比对应于第二字线组WLG1的第二电压V2b低的任何电压电平。在一个示例性实施例中，第二电压V2c可以确定为使得由于第二电压V2c和施加到衬底上的擦除电压之间的差，所以对连接到包括在第三字线组WLG2中的字线WL10和WL11的存储单元的擦除操作的执行基本上停止。
对应于第四字线组WLG3的第二电压V2d可以确定为比对应于第三字线组WLG2的第二电压V2c低的任何电压电平。在一个示例性实施例中，第二电压V2d可以确定为使得由于第二电压V2d和施加到衬底上的擦除电压之间的差，所以对连接到包括在第四字线组WLG3中的字线WL12和WL15的存储单元的擦除操作的执行基本上停止。
根据本实施例，多个字线组的电压变化时间点可以是不同的，可以不论多个字线组为何都施加相同的第一电压达有效擦除运行时间，并且可以不论多个字线组为何都施加不同的第二电压到字线达擦除禁止时间。因此，不论NAND串NS2的沟道孔的不同直径或隧穿绝缘层的不同厚度，在其期间对将在很短的时间被擦除的下部存储单元实际上执行擦除操作的时间可以设置为相对较短，从而防止下部存储单元被过度擦除。因此，在完成擦除操作之后，所有包括在NAND串NS2中的存储单元的阈值电压可被改变为对应于擦除状态的分布范围。
尽管未示出，但是在一些示例性实施例中，对应于第一字线组WLG0的第二电压V2a可以是最低的，而第二电压可以从下部字线提高到上部字线。根据一些示例性实施例，对应于第一至第四字线组WLG0至WLG3的第二电压不需要根据到衬底的距离增加或减小，并且可以彼此不同而不论到衬底上的距离为何。
图12A是示出了存储单元的阈值电压的第一分布的图。图12B是示出了存储单元的阈值电压的第二分布的图。
在图12A和图12B中，水平轴表示阈值电压Vth，并且纵轴表示存储单元的数量。例如，当存储单元是被编程为2比特的多级单元时，存储单元可以具有擦除状态E、第一编程状态P1、第二编程状态P2、或第三编程状态P3。
图12A的第一分布可以是当编程/擦除周期(P/E周期)计数小于阈值时的存储单元的阈值电压的初始分布。例如，第一分布包括第一存储单元的阈值电压的分布12a以及第二存储单元的阈值电压的分布12b。这里，第一存储单元可以理解为其沟道孔的直径小于基准值的存储单元，并且第二存储单元可以理解为其沟道孔的直径等于或大于参考值的存储单元。
在一些示例性实施例中，第一存储单元可以是相对接近衬底的下部存储单元，以及第二存储单元可以是相对远离衬底的上部存储单元。在一些示例性实施例中，包括在一个块中的字线可以分成两组，连接到包括在下部组中的字线的存储单元可以是第一存储单元，以及连接到包括在上部组中的存储单元可以是第二存储单元。
第一存储单元的沟道孔的直径相对较小，从而擦除第一存储单元的速度相对高。因此，在擦除状态E中的第一存储单元的阈值电压可以比在擦除状态E中的第二存储单元低。由于第一存储单元的沟道孔的直径相对较小，所以第一存储单元的编程速度相对较高。因此，在第一编程状态P1中的第一存储单元的阈值电压可以比在第一编程状态P1中的第二存储单元的阀值电压高。
在图12B中示出的第二分布可以是当编程/擦除周期(P/E周期)计数等于或大于阈值时的存储单元的阈值电压的分布。例如，第二分布包括第一存储单元的阈值电压的分布12c和第二存储单元的阈值电压的分布12d。这里，第一存储单元可以被理解为其沟道孔的直径小于阈值的存储单元，以及第二存储单元可以被理解为其沟道孔的直径等于或大于阈值的存储单元。
在一些示例性实施例中，第一存储单元可以是相对接近衬底的下部存储单元，以及第二存储单元可以是相对远离衬底的上部存储单元。在一些示例性实施例中，包括在一个块中的字线可以分成两组，连接到包括在下部组中的字线的存储单元可以是第一存储单元，以及连接到包括在上部组中的存储单元可以是第二存储单元。
擦除第一存储单元的速度在初始阶段可以相对高，但随着编程/擦除周期计数的增加可能变得相对较低。这是因为，编程和擦除第一存储单元的速度很高，因此随着编程/擦除周期数的增加，它的阈值电压的变化增加，从而加速了第一存储单元的劣化。因此，第一存储单元可能由于在包括在第一存储单元中的电荷存储层(例如，图4的电荷存储层CS)中捕获的电子而不容易被擦除。
随着编程/擦除周期计数增加，擦除第一存储单元的速度可能越发增加。在第一至第三编程状态P1至P3下的第一存储单元的上部电压可能由于捕获在包含在第一存储单元中的电荷存储层中的电子而越发升高。因此，当编程/擦除周期数等于或高于阈值时，在第一至第三编程状态P1至P3下的第一存储单元的上部电压升高，因此，第一至第三编程状态P1至P3之间的谷值可能推移到更高。
如上所述，随着编程/擦除周期计数增加，擦除包括具有短直径的沟道孔的存储单元的速度可能降低，并且在第一至第三编程状态P1至P3下的存储单元的上部电压可能升高。因此，根据本实施例，当编程/擦除周期计数增加时，在其期间在第一至第三编程状态P1至P3下的存储单元被擦除的有效擦除运行时间可能增大，并且如将在下面参照图13和图14进行说明的，可以基于该增加的有效擦除运行时间生成擦除控制信号。
图13是根据本发明构思的示例性实施例的控制逻辑120a的框图。
参考图13，控制逻辑120a可以包括擦除控制器121a和周期信息存储单元123。根据本实施例的控制逻辑120a可以是图2的控制逻辑120的修改示例。上述参考图1至图12B的描述也可以适用于本实施例并且因此被省略。
周期信息存储单元123可以存储关于与包括在存储单元阵列110中的多个存储单元有关的编程/擦除周期计数的周期信息。这里，编程/擦除周期计数意味着编程/擦除周期执行的次数的数字。周期信息存储单元123可以实施为锁存器或寄存器。在一个示例性实施例中，周期信息可以存储在存储单元阵列110中。在一些示例性实施例的区域中，周期信息可以存储在存储器控制器200的缓冲存储器中。在一些示例性实施例中，周期信息可以存储在包含在存储***10中的附加非易失性存储器中。
擦除控制器121a可以基于周期信息，改变以至少一个字线为单位的预先确定的有效擦除运行时间，并基于该改变的有效擦除运行时间生成擦除控制信号。例如，当操作周期计数小于阈值时，擦除控制器121a可以基于所确定的有效擦除运行时间生成擦除控制信号。当操作周期计数等于或大于阈值时，擦除控制器121a可以改变对下部存储单元的有效擦除运行时间为比预先确定的有效擦除运行时间更长，并且基于改变后的有效擦除运行时间生成擦除控制信号。
图14是生据本发明构思的示例性实施例的生成存储装置的擦除控制信号的方法的流程图。
当从存储器控制器(例如，图1的存储器控制器200)接收到擦除命令时，根据本实施例图14的方法可以通过存储装置(例如，图1的存储装置100)来执行。例如，根据本实施例的方法可以包括由例如图13的控制逻辑120a依次执行的操作。
在操作S310中，接收到擦除命令。例如，控制逻辑120a可以从存储器控制器200接收擦除命令。然而，本发明构思不限于此，并且在一些示例性实施例中，用于准备擦除操作的命令(例如，编程前命令等)可以从存储器控制器200接收，以执行如下操作。例如，在基本上执行擦除操作之前，也可以预先执行下面的操作，以生成擦除控制信号。
在操作S330中，确定操作周期是否小于阈值。在一个示例性实施例中，操作周期可对应于程序/擦除操作周期计数。当确定该操作周期小于阈值时，执行操作S350。当确定该操作周期等于或大于阈值时，执行操作S370。然而，本发明构思不限于此，并且可以在操作S330中确定该操作周期是否小于阈值，当操作周期小于阈值时，可以执行操作S350，并且当操作周期比阈值大时，可以执行操作S370。
在操作S350，基于预定的有效擦除运行时间，生成擦除控制信号。当操作周期小于阈值时，存储单元可以具有如图12A所示的阈值电压的分布。如在图6中的操作S110，擦除控制器(例如，图2的擦除控制器121)可以提前确定有效擦除运行时间，使得用于下部存储单元的有效擦除运行时间相对较短。在这种情况下，在接收到擦除命令之前，可以执行操作S110，并且可以存储关于所确定的有效擦除运行时间的信息。因此，在本实施例中，在接收到擦除命令之后，当操作周期小于阈值时，可以基于预定的有效擦除运行时间生成擦除控制信号。
在操作中S370中，通过增加下部存储单元的有效擦除运行时间生成擦除控制信号。当操作周期等于或大于阀值时，存储单元可以具有如图12B所示的阈值电压的分布。在这种情况下，在编程状态中的下部存储单元的上部电压可能会升高，从而有效擦除运行时间可被调整，使得对于下部存储单元的有效擦除运行时间比预定值大。另外，也可以基于复位有效擦除运行时间来生成擦除控制信号。
图15A是显示在存储装置的编程完成之后存储单元的阈值电压的分布的图。图15B是显示在具有图15A的阈值电压分布的存储装置的编程完成之后的预定时间存储单元的阈值电压的分布的图。
在图15A中，水平轴表示阈值电压Vth，纵轴表示存储单元的数量。例如，当存储单元是编程为2比特的多级单元时，存储单元可以具有擦除状态E、第一编程状态P1、第二编程状态P2、或第三编程状态P3。
第一至第三读取电压Vr1、Vr2和Vr3分别对应于最初设置的默认级别。例如，第一读取电压Vr1等于在具有擦除状态E的存储单元的阈值电压的分布和具有第一编程状态P1的存储单元的阈值电压的分布之间的电压。第二读取电压Vr2是等于在具有第一编程状态P1的存储单元的阈值电压的分布和具有第二编程状态P2的存储单元的阈值电压的分布之间的电压。第三读取电压Vr3等于具有第二编程状态P2的存储单元的阈值电压的分布和具有第三编程状态P3的存储单元的阈值电压的分布之间的电压。
参考图15B，存储单元的阈值电压Vth的分布分别编程到擦除状态E，并且第一至第三编程状态P1至P3可以展开，使得随着存储单元的数据保留时间增加，两个相邻的状态对读电压Vr1至Vr3重叠。因此，如图15B所示，存储单元的阈值电压Vth的分布可能会改变。在图15B中，可能在对应于图的阴影部分的存储单元中发生读错误，因此，存储装置的可靠性可能降低。
如上所述，随着存储单元的数据保留时间增加，在第一至第三编程状态P1至P3存储单元的较低电压可以转换到低阈值电压。因此，根据本实施例，当数据保留时间增加时，擦除在第一至第三编程状态P1至P3的存储单元的有效擦除运行时间可能减少，并且如下面将参照图16和图17进行详细描述的那样，可以基于减少的有效擦除运行时间生成擦除控制信号。
图16是根据本发明构思的示例性实施例的控制逻辑120b的框图。
参考图16，控制逻辑120b可包括擦除控制器121b和数据保留时间信息存储单元125。根据本实施例的控制逻辑部120b可以是图2的控制逻辑120的修改示例。因此，参考图1至图11、图15A和图15B的描述也可以适用于本实施例，这里不冗余描述。
数据保留时间信息存储单元125可以存储关于包括在存储单元阵列110中存储单元的数据保留时间的数据保留时间信息。在此情况下，数据保留时间信息存储单元125可以实施为锁存器或寄存器。在一些示例性实施例中，数据保留时间信息可以存储在存储单元阵列110的区域中。在一些实施例中，数据保留时间信息可以存储在存储器控制器200的缓冲存储器中。在一些示例性实施例中，数据保留时间信息可被存储在存储***10中的附加非易失性存储器中。
在一个示例性实施例中，可以基于代表程序操作的相对顺序的程序顺序时间戳(program order stamps)(POS)确定数据保留时间。例如，数据保留时间信息存储单元125可以存储当对存储单元进行编程操作或擦除操作时分配的POS，并当分配新的POS时更新关于数据保留时间的信息。在本实施例中，数据保留时间信息存储单元125可以以至少一个字线为单位顺序地存储POS。
擦除控制器121b可以基于数据保留时间信息，改变以至少一个字线为单位确定的有效擦除运行时间，并基于该改变的有效擦除运行时间生成擦除控制信号。例如，当数据保留时间小于阈值时，擦除控制器121b可以基于所确定的有效擦除运行时间生成擦除控制信号。当数据保留时间等于或大于阈值时，擦除控制器121b可以改变所确定的有效擦除运行时间为小于为下部存储单元确定的预定有效擦除运行时间，并基于该改变的擦除控制信号生成有效擦除运行时间。
图17是根据本发明构思的示例性实施例生成存储装置的擦除控制信号的方法的流程图。
当从存储器控制器(例如，图1的存储器控制器200)接收到擦除命令时，根据本实施例的图17的方法可以由存储装置(例如，图1的存储装置100)来执行。例如，根据本实施例的图17的方法可以由例如，图16的控制逻辑部120b顺序执行。
在操作S410中，可以接收擦除命令。例如，控制逻辑120b可从存储器控制器200接收擦除命令。然而，本发明构思不限于此，并且在一些示例性实施例中，可从存储器控制器200接收用于制备擦除操作的命令(例如，程序前命令等)以执行如下操作。例如，可以在擦除操作基本上执行之前执行下列操作，以生成擦除控制信号。
在操作S430中，确定存储单元的数据保留时间是否小于阈值。在一个示例性实施例中，可以基于代表程序操作的相对顺序的POS确定数据保留时间。当确定该数据保留时间小于阈值时，执行操作S450，并且当确定该数据保留时间等于或大于阈值时，执行操作S470。当确定数据保留时间小于阈值时，可以执行操作S450，并且当数据保留时间大于阈值时，可以执行操作S470。然而，本发明构思不限于此，并且可以在操作S430中确定数据保留时间是否比阈值大。
在操作中S450中，根据预定的有效擦除运行时间生成擦除控制信号。当数据保留时间小于阈值时，存储单元可具有，例如，如图15A所示的阈值电压的分布。如在图6的S110操作，擦除控制器(例如，图2的擦除控制器121)可预先确定有效擦除执行时间，使得用于下部存储单元的有效擦除运行时间相对较短。在这种情况下，可以在接受擦除命令之前执行操作S110，并且可以存储关于所确定的有效擦除运行时间的信息。因此，在本实施例中，在接收到擦除命令之后，当数据保留时间小于阈值时，可以基于预定的有效擦除运行时间生成擦除控制信号。
在操作中S470中，通过减小有效擦除运行时间生成擦除控制信号。当数据保留时间等于或大于阈值时，存储单元可具有，例如，如图15B所示的阈值电压分布。在这种情况下，在各种编程状态下的存储单元的较低电压可能会降低，从而可以调整有效擦除运行时间，使得用于存储单元的有效擦除运行时间小于预定值。擦除控制信号可以基于经调整的有效擦除运行时间生成。
图18是图2的存储单元阵列的例子110a'的电路图。
参考图18，存储单元阵列110a'可以包括沿垂直方向布置的多个块BLKb和BLKu。例如，存储单元阵列110a'可包括位于衬底上的下部块BLKb以及位于下部块BLKb之上的上部块BLKu。每个下部块BLKb和上部块BLKu的可以是垂直的NAND闪存。
下部块BLKb可以包括多个NAND串、多个字线WLb0至WLb3、多个位线BLb0至BLb2、多个地选择线GSLb0至GSLb2、多个串选择线SSLb0至SSLb2、以及公共源极线CBLb。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量、以及串选择线的数量可以根据实施例而有所不同。
上部块BLKu可包括多个NAND串、多个字线WLu0至WLu3、多个位线BLu0至BLu2、多个地选择线GSLu0至GSLu2、多个串选择线SSLu0至SSLu2、以及公共源极线CBLu。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量、以及串选择线的数量可以根据实施例而有所不同。
如上所述，下部块BLKb和上部块BLKu可实施为基本上相同，并且可以与图4的第一块BLK1基本上相同。连接到下部块BLKb的第一字线WLb0的存储单元的沟道孔的直径可以与连接到上部块BLKu的第一字线WLu0的存储单元的沟道孔基本上相同，并可以相对较小。此外，连接到下部块BLKb的第四字线WLb3的存储单元的沟道孔的直径可以与连接到上部块BLKu的第四字线WLu3的存储单元的沟道孔基本上相同，并可以相对较大。
因此，根据本实施例，对应于下部块BLKb的第一字线WLb0的有效擦除运行时间可以与对应于上部块BLKu的第一字线WLu0的有效擦除运行时间基本相同。因此，对应于第一字线WLb0的电压变化时间点与对应于第一字线WLu0的电压变化时间点可以基本相同。在这种情况下，上部块BLKu的第一字线WLu0和衬底之间的距离可以比下部块BLKb的第一字线WLb0和衬底之间的距离大，但是在其期间例如图8的第一电压这样的字线擦除电压被施加到WLu0和WLb0的有效擦除运行时间可以基本相同。
对应于下部块BLKb的第四字线WLb3的有效擦除运行时间与对应于上部块BLKu的第四字线WLu3的有效擦除运行时间可以基本相同。在这种情况下，上部块BLKu的第四字线WLu0和衬底之间的距离比下部块BLKb的第四字线WLb0和衬底之间的距离大，但是在其期间例如图8的第一电压这样的字线擦除电压被施加到WLu0和WLb0的有效擦除运行时间可以基本相同。
例如，根据本实施例，控制逻辑(例如，图2的控制逻辑120)可以生成擦除控制信号，使得对应于位于与下部块BLKb和上部块BLKu相应的电平的字线的有效擦除运行时间或电压变化时间点是相同的。因此，根据本实施例，有效擦除运行时间或电压变化时间点不是均匀地基于衬底和字线之间的距离增加，而是可以通过考虑到衬底和字线之间的距离以及根据距离的存储单元的操作两者来个别确定。
图19是图2的存储单元阵列的另一实例110a”的电路图。
参考图19，存储单元阵列110a”可以包括多个布置在垂直方向上的块BLKb'和BLKu'。例如，存储单元阵列110a”可包括位于衬底上的下部块BLKb'，以及位于下部块BLKb'之上的上部块BLKu'。每个下部块BLKb'和上部块BLKu'可以是垂直的NAND闪存。根据本实施例的存储单元阵列110a”是图18的存储单元阵列110a的修改示例，下面将要着重描述与图19中的存储单元阵列110a的不同。
该下部块BLKb'可包括多个NAND串、多个字线WLb0至WLb3、多个位线BLB0至BLB2、多个地选择线GSLb0至GSLb2、多个串选择线SSLb0至SSLb2、以及公共源极线CBLB。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量、以及串选择线的数量可以根据实施例而不同。
上部块BLKu'可以包括多个NAND串、多个字线WLu0至WLu3、多个位线BLB0至BLB2、多个地选择线GSLu0至GSLu2、多个串选择线SSLu0至SSLu2、以及公共源极线CBLu。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量、以及串选择线的数量可以根据实施例而不同。
如上所述，上部块BLKu'可以具有通过在垂直方向上相对于衬底倒置下部块BLKb'而获得的形状，并且多个位线BLb0至BLb2可以由上部块BLKu'和下部块BLKb'共享。另外，相应的字线可以由上部块BLKu'和下部块BLKb'共享。例如，字线WLu0和WLb0可以彼此连接。
根据本实施例，相同的有效擦除运行时间或相同的电压变化时间点可施加到下部块BLKb'的第一字线WLu0和上部块BLKu'的第一字线WLb0。此外，相同的有效擦除运行时间或相同的电压变化时间点可以施加到下部块BLKb'的第四字线WLu3和上部块BLKu'的第四字线WLb3。例如，随着字线和衬底之间距离的增加，对应于下部块BLKb'的字线的有效擦除运行时间可能增加。随着字线和衬底之间距离的增加，对应于上部块BLKu'的字线的有效擦除运行时间可能减小。
例如，根据本实施例，控制逻辑(例如，图2的控制逻辑120)可生成擦除控制信号，使得对应于位于与下部块BLKb'和上部块BLKu'的字线的电平的有效擦除运行时间或电压变化时间点是相同的。因此，根据本实施例，有效擦除运行时间或电压变化时间点不是基于衬底和字线之间的距离均匀地增加，而是可以通过考虑到衬底和字线之间的距离以及根据距离的存储单元的操作两者来个别确定。
图20是根据本发明构思的示例性实施例的存储***20的示意框图。
参考图20，存储***20可包括存储装置100和存储器控制器200a。存储器控制器200a可包括擦除控制器210。根据本实施例的存储装置100可以和图1的存储装置100基本上相同。因此，上面的参考图1至图19的描述也适用于本实施例，这里不冗余描述。
擦除控制器210可基于沟道孔的直径或隧穿绝缘层的厚度以至少一个字线为单位确定有效擦除运行时间或电压变化时间点，并基于所确定的有效擦除运行时间或电压变化时间点生成擦除控制信号。擦除控制信号可以使用命令、地址或数据传送到存储装置100。
在一个示例性实施例中，擦除控制器210可基于衬底和字线之间的距离，以字线为单位确定有效擦除运行时间或电压变化时间点。关于以字线为单位确定的有效擦除运行时间或电压变化时间点的信息可以存储在包含在存储器控制器200a中的缓冲存储器中。
在一个示例性实施例中，擦除控制器210可以基于操作周期信息，以字线为单位改变有效擦除运行时间或电压变化时间点。例如，当操作周期计数小于阈值时，擦除控制器210可确定将施加的初始有效擦除运行时间或初始电压变化时间点。另外，当操作周期计数等于或大于阈值时，擦除控制器210可以确定将要施加的后期有效擦除运行时间或后期电压变化时间点。在这种情况下，关于所确定的初始有效擦除运行时间或初始电压变化时间点的信息以及关于所确定的新的有效擦除运行时间或新的电压变化时间点的信息可以存储在包括在存储器控制器200a中的缓冲存储器中。
在一个示例性实施例中，擦除控制器210可以基于数据保留时间信息，以字线为单位改变有效擦除运行时间或电压变化时间点。例如，当数据保持时间小于阈值时，擦除控制器210可以确定将要施加的初始有效擦除运行时间或初始电压变化时间点。另外，数据保持时间等于或大于阈值时，擦除控制器210可确定将要施加的后期(later)的有效擦除执行时间或后期的电压变化时间点。在这种情况下，关于所确定的初始有效擦除运行时间或初始电压变化时间点的信息以及关于所确定的后期有效擦除运行时间或后期电压变化时间点的信息的可以存储在包括在存储器控制器200a中的缓冲存储器中。
图21是示出了根据本发明构思的示例性实施例的存储器控制器200a和存储装置100的操作的流程图。
参考图21，在操作S510，存储器控制器200a生成擦除指令。在操作S520，存储器控制器200a生成擦除控制信号。例如，擦除控制器210可以基于以至少一个字线为单位所确定的有效擦除运行时间或电压变化时间点，生成擦除控制信号。在一个示例性实施例中，用于下部字线的有效擦除运行时间可以比用于上部字线的短。
在操作S530中，存储器控制器200a发送命令和地址到存储装置100。该命令可以是擦除命令，并且该地址可以是对应于将要擦除的块的地址。然而，本发明构思不限于此，并且地址可以对应于将被擦除的子块。子块可以对应于块的区域。
在操作S540中，存储装置100根据擦除控制信号施加第一电压到字线。例如，存储装置100可以将对应于字线擦除电压的第一电压施加到包括在被选择来执行擦除操作的存储器块中的字线，并施加衬底擦除电压到衬底。在这种情况下，衬底擦除电压可以是例如约16至20伏的高电压，并且第一电压可以是近似于约0V的低电压。因此，在操作S540中，擦除操作可基本上在存储单元上执行。
在操作S550中，存储装置100施加第二电压到至少一些字线。例如，存储装置100可以根据擦除控制信号，在电压变化点施加第二电压到一些字线。在这种情况下，电压变化时间点可以对字线不同。在一个示例性实施例中，电压变化时间点可能随着到衬底的距离的增加被延迟。这里，第二电压可以大于第一电压。因此，在操作S550中，在施加第二电压的至少一些存储单元上的擦除操作的执行基本停止。
图22是根据本发明构思的示例性实施例的存储卡***1000的框图。
参考图22，存储卡***1000可以包括主机1100和存储卡1200。主机1100可以包括主机控制器1110和主机连接单元1120。存储卡1200可以包括卡连接单元1210、卡控制器1220和存储装置1230。存储卡1200可以使用图1至图21的实施例来实施。
例如，在存储卡1200中，在其中执行擦除操作的擦除间隔，第一字线擦除电压可以施加到字线达针对字线的不同的有效擦除运行时间，并且第二字线擦除电压可以在字线不同的电压变化时间点施加到至少一些字线。在这种情况下，第二字线擦除电压可以比第一字线擦除电压更高。因此，在施加第二字线擦除电压的至少一些存储单元上的擦除操作的执行在不同的电压变化时间点之后基本上停止。
因此，由于衬底和字线之间的距离造成的存储单元的不同的几何形状而引起的存储单元的操作特性之间的差异可以被补偿。因此，即使编程/擦除包括具有小直径的沟道孔或者薄隧穿绝缘层的存储单元的速度高，也可基于擦除控制信号执行擦除操作。因此，包括在NAND串中的存储单元的阈值电压可以对应于基本上相同的擦除状态。
存储卡1200可以被配置为经由各种协议中的至少一个与主机1100进行通信，例如通用串行总线(USB)、多媒体卡(MMC)、***组件互连快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强小型装置接口(ESDI)和集成驱动器电子设备(IDE)。
主机1100可以向存储卡1200写入数据或从其读取数据。主控制器1110可以经由主机连接单元1120向存储卡1200发送命令CMD、由包括在主机1100中的时钟发生器(未示出)生成的时钟信号CLK、以及数据DATA。
响应于经由卡连接单元1210接收的CMD命令，卡控制器1220可以与包括在卡控制器1220中的由时钟发生器(未示出)生成的时钟信号CLK同步，在存储装置1230中存储数据。存储装置1230可以存储从主机1100发送的数据DATA。
存储卡1200可以被实施为紧凑式闪存卡(CFC)、微驱动器、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒、USB闪存驱动器等。
图23是根据本发明构思的示例性实施例的固态驱动器(SSD)的***2000的框图。
参考图23，SSD***2000可以包括主机2100和固态盘2200。SSD 2200可以经由信号连接器与主机2100交换信号，并通过电源连接器(未示出)供以电力。SSD 2200可包括SSD控制器2210、辅助电源装置2220、及多个存储装置2230、2240和2250。SSD 2200可以使用图1至图18的实施例来实施。
例如，在多个存储装置2230、2240和2250中，在其中执行擦除操作的擦除间隔中，第一字线擦除电压可以施加到字线达字线的不同的有效擦除运行时间，并且第二字线擦除电压可以在字线的不同的电压变化时间点施加到字线中的至少一些字线。在这种情况下，第二字线擦除电压可以比第一字线擦除电压高。因此，在不同的电压变化时间点后，对施加第二字线擦除电压的至少一些存储单元的擦除操作的执行可能基本上停止。
因此，由于衬底和字线之间的距离的存储单元的不同几何形状所引起的存储单元的操作特性之间的差异可以被补偿。因此，即使编程/擦除包括具有短直径的沟道孔或者薄隧穿绝缘层的存储单元的速度高，也可以基于擦除控制信号执行擦除操作。因此，包括在NAND串中的存储单元的阈值电压可以对应于基本上相同的擦除状态。
根据本发明构思的的实施例的存储卡、非易失性存储装置、以及卡控制器可使用各种类型的封装安装。例如，根据本发明构思的实施例的闪存装置和/或存储器控制器可以使用各种软件包，例如，封装上封装(PoP)、球栅阵列(BGA)、芯片级封装被安装程序(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、平板模具封装、薄片模具形式、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、紧缩小型封装(SSOP)、薄小外形(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造的包(WFP)、晶圆级处理的堆叠封装(WSP)等。
尽管已经参照其示例性实施例具体示出和描述了本发明构思，但可以理解的是，可以在形式和细节上做出各种改变而不脱离下面的权利要求的精神和范围。

Claims (24)

1.一种擦除包括多个NAND串的非易失性存储装置的方法，该方法包括：
将第一电压施加到多个字线中的一个达相应的有效擦除运行时间，其中，对连接到字线中的每一个的多个存储单元执行擦除操作达相应的有效擦除运行时间；以及
在相应的有效擦除运行时间逝去后，施加第二电压到字线之中的至少一些字线中的每一个达相应的擦除禁止时间，
其中，所述至少一些字线中的每一个的相应的有效擦除运行时间和相应的擦除禁止时间之和基本上等于在其期间使用第一电压和高于第一电压的第二电压执行擦除操作的擦除间隔，以及
其中，所述多个字线堆叠在衬底上。
2.如权利要求1所述的方法，
其中，所述施加所述第一电压包括：
将第一电压施加到与衬底相邻的第一字线达第一有效擦除运行时间，以及ytlk到在第一字线之上的第二字线达比第一有效擦除运行时间更长的第二有效擦除执行时间。
3.如权利要求1所述的方法，
其中，所述施加所述第一电压包括：
Uqf所述第一电压施加到包括与衬底相邻的字线的第一字线组达第一有效擦除运行时间，以及施加到包括在第一字线组之上的字线的第二字线组达比第一有效擦除运行时间更长的第二有效擦除运行时间。
4.如权利要求2所述的方法，
其中，所述施加所述第二电压包括：
在第一有效擦除运行时间之后，将第二电压施加到第一字线达第一擦除禁止时间，以及在第二有效擦除运行时间之后，将第二电压施加到第二字线达第二擦除禁止时间；
其中，所述第二擦除禁止时间比所述第一擦除禁止时间短，
其中，所述第一有效擦除运行时间和第一擦除禁止时间之和大致等于所述擦除间隔，以及
其中，第二有效擦除运行时间和第二擦除禁止时间之和大致等于所述擦除间隔。
5.如权利要求3所述的方法，
其中，所述施加所述第二电压包括：
在第一有效擦除运行时间之后，将第二电压施加到第一字线组达第一擦除禁止时间，并且在第二有效擦除运行时间之后将第二电压施加到第二字线组达第二次擦除禁止时间，
其中，所述第二擦除禁止时间比所述第一擦除禁止时间短，
其中，所述第一有效擦除运行时间和第一擦除禁止时间之和大致等于所述擦除间隔，以及
其中，所述第二有效擦除运行时间和第二擦除禁止时间之和大致等于所述擦除间隔。
6.如权利要求1所述的方法，
其中，使用所述第一电压执行所述擦除操作，并且基本上使用第二电压禁止所述擦除操作。
7.如权利要求1所述的方法，
其中，所述第一电压的施加以及所述第二电压的施加以所述至少一些字线之中的至少一个字线为单位执行。
8.如权利要求1所述的方法，还包括：
基于所述衬底与字线之间的距离，通过以所述至少一个字线为单位确定相应的有效擦除运行时间来生成擦除控制信号，以及
其中，基于所述擦除控制信号执行所述第一电压的施加以及第二电压的施加。
9.如权利要求8所述的方法，
其中，生成所述擦除控制信号，使得当编程/擦除周期数等于或大于阈值时，相应的有效擦除运行时间增加。
10.如权利要求8所述的方法，
其中，生成所述擦除控制信号，使得当数据保留时间等于或大于阈值时，相应的有效擦除运行时间减小。
11.一种存储装置，包括：
包括多个NAND串的存储单元阵列，每个NAND串包括多个存储单元并且每个存储单元连接到垂直堆叠在衬底上的多个字线的相应的字线；以及
控制逻辑被配置为生成擦除控制信号，以升高施加到字线中的每一个的电压，
其中，在其中对存储单元执行擦除操作的擦除间隔期间以至少一个字线为单位生成所述擦除控制信号。
12.如权利要求11所述的存储装置，
其中，所述控制逻辑基于所述衬底和所述字线之间的距离，以所述至少一个字线为单位确定有效擦除运行时间，并根据所确定的有效擦除运行时间生成擦除控制信号。
13.如权利要求12的存储装置，
其中所述控制逻辑通过确定有效擦除运行时间来生成擦除控制信号，使得当编程/擦除周期数等于或大于阈值时，有效擦除运行时间增加。
14.如权利要求12所述的存储装置，
其中，所述控制逻辑通过确定有效擦除运行时间来生成擦除控制信号，使得当数据保留时间等于或大于阈值时，有效擦除运行时间减小。
15.如权利要求12所述的存储装置，
其中，第一有效擦除运行时间比第二有效擦除运行时间短，
其中，所述第一电压被施加到邻近衬底的第一字线达第一有效擦除运行时间，以及
所述第一电压施加到在第一字线之上的第二字线达第二有效擦除执行时间。
16.如权利要求11所述的存储装置，
其中，所述存储单元阵列包括三维(3D)存储单元阵列。
17.如权利要求16所述的存储装置，
其中，所述3D存储单元阵列包括具有设置在衬底之上的有源区域的被单片地在存储单元的一个或多个物理层中形成的非易失性存储器。
18.如权利要求16所述的存储装置，
其中，3D存储器阵列包括多个存储单元，每个存储单元包括电荷陷落层。
19.如权利要求16所述的存储装置，
其中，3D存储器阵列包括多个位线，每个位线在3D存储器阵列的多个层之间共享。
20.一种操作非易失性存储装置的方法，所述方法包括：
响应于擦除指令施加衬底电压到衬底，其中，所述衬底电压升高到衬底擦除电压达第一擦除间隔，并且保持衬底擦除电压达第二擦除间隔；
在第一擦除间隔之后，施加第一电压到第一字线达第一有效擦除时间；
在第一擦除间隔之后，施加第一电压到第二字线达第二有效擦除时间，其中所述第二有效擦除时间比第一有效擦除时间长；以及
在第一有效擦除时间之后，施加第二电压至第一字线达第一擦除禁止时间，
其中，所述第一字线和第二字线垂直地堆叠在衬底上，
其中，所述第二字线设置在第一字线之上，以及
其中，第一有效擦除时间和第一擦除禁止时间之和大致等于第二有效擦除时间。
21.如权利要求20所述的方法，还包括：
将第三电压施加到第三字线达第二擦除禁止时间，
其中，第三字线***在第一字线和第二字线之间，以及
其中，所述第二擦除禁止时间比所述第一擦除禁止时间短。
22.如权利要求21所述的方法，
其中，所述第二电压和所述第三电压基本上相同。
23.如权利要求20所述的方法，
其中，使用第一电压和衬底擦除电压之间的电压差擦除多个连接到第一字线的存储单元达第一有效擦除运行时间，以及
其中，在第一有效擦除运行时间后，施加第二电压和衬底擦除电压之间的电压差到多个连接到第一字线的存储单元达第一擦除禁止时间。
24.如权利要求20所述的方法，
其中，第一有效擦除时间和第一擦除禁止时间之和大致等于所述第二擦除间隔。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619913A (zh) * 2018-06-18 2019-12-27 三星电子株式会社 其中具有增强的擦除控制电路的非易失性存储器器件
CN110808077A (zh) * 2018-08-06 2020-02-18 三星电子株式会社 非易失性存储器装置及操作其的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190057701A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR102341260B1 (ko) * 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
US10978160B2 (en) * 2018-12-31 2021-04-13 Sandisk Technologies Llc Mitigating grown bad blocks
KR20210128231A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20230016270A (ko) 2021-07-26 2023-02-02 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 스토리지 시스템
US20230104982A1 (en) * 2021-10-04 2023-04-06 Macronix International Co., Ltd. Flash memory and erase method thereof
TWI775631B (zh) * 2021-10-04 2022-08-21 旺宏電子股份有限公司 快閃記憶體及其抹除方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1441439A (zh) * 2002-02-28 2003-09-10 株式会社日立制作所 非易失存储器、ic卡和数据处理***
CN101399083A (zh) * 2007-09-27 2009-04-01 海力士半导体有限公司 非易失性存储装置及其操作方法
US20120243309A1 (en) * 2011-03-25 2012-09-27 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20140126291A1 (en) * 2012-11-06 2014-05-08 Sandisk Technologies Inc. 3d stacked non-volatile storage programming to conductive state

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE457518T1 (de) 2005-03-31 2010-02-15 Sandisk Corp Löschen eines nichtflüchtigen speichers unter verwendung veränderlicher wortleitungsbedingungen zum ausgleichen langsamer schreibender speicherzellen
KR100749736B1 (ko) 2005-06-13 2007-08-16 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
US7286408B1 (en) * 2006-05-05 2007-10-23 Sandisk Corporation Boosting methods for NAND flash memory
JP4994815B2 (ja) 2006-12-06 2012-08-08 三星電子株式会社 不揮発性半導体記憶装置の消去電圧の設定方法
KR20080091951A (ko) 2007-04-10 2008-10-15 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 데이터 소거방법
KR100895855B1 (ko) 2007-05-18 2009-05-06 삼성전자주식회사 메모리 셀들의 소거 속도 편차를 줄이는 플래시 메모리장치 및 그것의 소거 방법
US7995392B2 (en) * 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
KR20100034617A (ko) 2008-09-24 2010-04-01 주식회사 하이닉스반도체 전하트랩형 플래시 메모리소자의 데이터 소거 방법
US7839690B2 (en) * 2008-12-11 2010-11-23 Sandisk Corporation Adaptive erase and soft programming for memory
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US8174895B2 (en) * 2009-12-15 2012-05-08 Sandisk Technologies Inc. Programming non-volatile storage with fast bit detection and verify skip
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8638609B2 (en) * 2010-05-19 2014-01-28 Spansion Llc Partial local self boosting for NAND
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
KR101732585B1 (ko) * 2010-08-26 2017-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101762828B1 (ko) * 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR101716713B1 (ko) * 2011-05-23 2017-03-15 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR101811035B1 (ko) * 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
US8787094B2 (en) * 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
JP2014075169A (ja) 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
US8824211B1 (en) * 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
US8958249B2 (en) * 2013-03-04 2015-02-17 Sandisk Technologies Inc. Partitioned erase and erase verification in non-volatile memory
US8923054B1 (en) * 2013-06-14 2014-12-30 Sandisk Technologies Inc. Pseudo block operation mode in 3D NAND
US9449924B2 (en) * 2013-12-20 2016-09-20 Sandisk Technologies Llc Multilevel contact to a 3D memory array and method of making thereof
JP2015130213A (ja) * 2014-01-07 2015-07-16 株式会社東芝 半導体記憶装置
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US9343159B2 (en) * 2014-08-21 2016-05-17 Sandisk Technologies Inc. Avoiding unintentional program or erase of a select gate transistor
US9318204B1 (en) * 2014-10-07 2016-04-19 SanDisk Technologies, Inc. Non-volatile memory and method with adjusted timing for individual programming pulses
US9305937B1 (en) * 2014-10-21 2016-04-05 Sandisk Technologies Inc. Bottom recess process for an outer blocking dielectric layer inside a memory opening
US9728499B2 (en) * 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1441439A (zh) * 2002-02-28 2003-09-10 株式会社日立制作所 非易失存储器、ic卡和数据处理***
CN101399083A (zh) * 2007-09-27 2009-04-01 海力士半导体有限公司 非易失性存储装置及其操作方法
US20120243309A1 (en) * 2011-03-25 2012-09-27 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20140126291A1 (en) * 2012-11-06 2014-05-08 Sandisk Technologies Inc. 3d stacked non-volatile storage programming to conductive state

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619913A (zh) * 2018-06-18 2019-12-27 三星电子株式会社 其中具有增强的擦除控制电路的非易失性存储器器件
CN110808077A (zh) * 2018-08-06 2020-02-18 三星电子株式会社 非易失性存储器装置及操作其的方法

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