CN1056763A - 用于半导体存储器的传感放大器驱动电路 - Google Patents
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Abstract
通过导通或截止外部电压端与接地端之间的驱
动晶体管来控制高密度半导体存储器的传感放大器
的传感放大器驱动电路，它包括连接到驱动晶体管棚
极的偏置电路，以控制其栅压，降低传感放大器驱动
信号的峰值电流。而且，以具有双线性斜率的波形产
生驱动信号，使噪声功率下降。该偏置电路连接到箝
位电路实现对所述驱动电路有效恢复电压的箝位。
所述驱动电路还包括含有两个以上顺序启动镜象电
流电路的恒定电流电路使传感放大器驱动信号具有
稳定双线性斜率。
Description
本发明涉及用于放大存储在高密度存储器存储单元中的数据的一种传感放大器驱动电路，更准确地说涉及这样一种传感放大器驱动电路，即，降低驱动存储器的传感放大器时的峰值电流，从而改善传感放大器的稳定性，用于驱动传感放大器的信号将具有双斜率，并且输入到P-MOS传感放大器的锁存结点的有效恢复电压将箝位在内部电压电平。
近来已研制出许多不同类型的半导体存储器，在所有这些存储器中均使用传感放大器来放大存储在存储单元中的数据。但是，随半导体存储器密度增加而出现问题，以致传感放大器驱动信号的峰值电流增加到高电平，而且在驱动传感放大器之际传感放大器的稳定性降低。因此，为减少传感放大器驱动信号的峰值电流、减小其产生的噪声、增强传感放大器的稳定性已作出了很多努力。
图1示出通常使用的常规传感放大器及它的驱动电路。如该图所示，这种常规传感放大器包括两个连接到锁存结点LAp的P-MOS晶体管，两个连接到锁存结点LAN的N-MOS晶体管，以及连接到MOS晶体管栅极端的位线BLL、BLR，多个以上组合构成多级传感放大器SA1-SAN。
该传感放大器驱动电路包括：用于驱动传感放大器的大型P-MOS晶体管Q1和大型N-MOS晶体管Q2，它们分别连接到锁存结点LAp、LAN，并分别连接到外部电压Vcc端和地电位Vss端;反相器INV1，INV2，它们分别连接到MOS晶体管Q1、Q2的栅极上。
如上述组成的常规传感放大器驱动电路现参照图2对其操作进行描述。在传感放大器的有效恢复操作期间，如果行址选通信号RAS变为低电平，则有效恢复启动信号Φsp变为高电平，该信号由反相器INV1转换为低电平，因此它输入到驱动晶体管Q1的栅极将晶体管Q1导通。
以相似的方法，在N-MOS传感放大器的传感操作期间，如果行址选通信号RAS为低电平，则传感启动信号ΦSN变为低电平，然后，该信号由反相器INV2转换为高电平，因此将它输入到晶体管Q2的栅极使晶体管Q2导通。
这样，常规传感放大器由驱动MOS晶体管Q1，Q2的导通/截止操作控制。因此，当驱动MOS晶体管Q1和Q2导通时，有峰值电流Iccp和Issp发生并且是陡然增大。由此产生大功率噪声。而且，传感放大器公共锁存结点LAp、LAN的电位如图2中驱动信号ΦLAp、ΦLAN的波形所示是以陡峭形式变化，所以该微型传感放大器的稳定性进一步降低。
为了改善传感放大器的稳定性，常规传感放大器驱动电路可这样构成，即，通过两个或多个晶体管的顺序操作提供双传感选通脉冲。但是，由于在这种情况下必须控制大量晶体管，使控制变得非常复杂和困难。
为了克服上述缺点，对驱动传感放大器SA1-SAN的MOS晶体管Q1、Q2的规模进行划分，并将这些分离的MOS晶体管分别连接到各个传感放大器，这可参见图1B。
然后，在这类传感放大器驱动电路中，由于存在大量的传感放大器，结点LAp、LAN的寄生电容增加，结果传感速度降低，并使电路的布局及双传感斜率的形成变得困难。除了有多个驱动晶体管Q11-Q1n、Q21-Q2n分别连接到传感放大器SA1-SAN之外，图1B所示的这种传感放大器驱动电路与图1A的电路类似。亦即，以分布方式配置的传感放大器驱动P-MOS晶体管Q11-Q1n和传感放大器驱动N-MOS晶体管Q21-Q2n分别连接在公共锁存结点LAp、LAN与端点Vcc、Vss之间。
因此当驱动传感放大器时，若图2的行址选通信号RAS变为低电平，P-MOS晶体管Q11-Q1n和N-MOS晶体管Q21-Q2n由已经过反相器INV1和INV2转换的有效恢复启动信号Φsp和传感启动信号Φsn导通/截止，由此控制传感放大器的操作。
于是，在驱动传感放大器时，晶体管Q11-Q1n或Q21-Q2n同时导通以致产生陡然增加的峰值电流，因此，锁存结点LAp、LAN的电位发生突变。从而使微型传感放大器的稳定性恶化。
此外，既然传感放大器驱动晶体管在存储单元阵列内以分布方式配置，由于电路布局困难及芯片面积的增加，该装置很难采纳能够由具有双斜率的驱动信号驱动传感放大器的传感方案。如图2中常规传感放大器驱动电路的时序图所示，驱动信号电流Icc和Iss的峰值非常大，而且驱动信号ΦLAp和ΦLAN的电压变化非常急剧。
如上所述，常规传感放大器驱动电路存在缺点，在传感放大器的驱动操作期间，尤其当导通驱动晶体管时，驱动信号ΦLAp和ΦLAN的电流峰值很大，驱动电压的变化很急剧，因此由于寄生电容增加使传感速度变得很慢，电路布局变困难，以及形成双传感斜率也变得困难。
本发明试图克服上述常规电路的缺点。
所以，本发明的一个目的是提供一种传感放大器驱动电路，在该驱动电路中驱动晶体管的栅极电压在晶体管工作期间由包括与驱动晶体管一起形成镜象电路的MOS晶体管的偏置电路控制，这样驱动晶体管可以缓慢地导通，驱动信号ΦLAp和ΦLAN可分别具有线性上升或线性下降的斜率，由此降低驱动信号的峰值电流，并改善微型传感放大器的稳定性。
本发明的另一个目的是提供一种在传感放大器的有效恢复驱动期间，存储单元阵列的外部电压Vcc箝位于内部电平（约4伏），由此可防止该单元装置的特性变坏的传感放大器驱动电路。
本发明另外还有一个目的是提供一种仅在有效恢复方式时启动，由此消除因使用常规技术中的内部电压发生电路而可能产生的附加旁路电流的传感放大器驱动电路。
本发明另外还有一个目的是提供一种其中形成以顺序方式驱动的两镜象电流电路，以使传感放大器驱动信号可具有双线性斜率，由此使它能够快速稳定地驱动传感放大器的传感放大器驱动电路。
为了达到上述目的，按照本发明实施例，有一种用来驱动每一个由两个P-MOS晶体管和两个N-MOS晶体管组成的多个传感放大器的传感放大器驱动电路，它包括通过其输入端接收有效恢复启动信号Φsp和产生有效恢复驱动信号ΦLAp的有效恢复驱动电路，所述有效恢复驱动电路连接在所述传感放大器与电源端Vcc之间，还包括用来通过其输入端接收传感启动信号ΦSN和产生传感驱动信号ΦLAN的传感驱动电路，所述传感驱动电路连接在传感放大器与接地端Vss之间，其特征在于：
所述有效恢复驱动电路包括：
含有一个或多个驱动P-MOS晶体管以及另一用于调节驱动晶体管电流大小的P-MOS晶体管的镜象电流电路;
含有P-MOS晶体管和N-MOS晶体管、用于根据有效恢复启动信号Φsp控制镜象电流电路操作的反相电路;以及
用作所述镜象电流电路的恒定电流源，并通过其栅极接收偏置电压，其漏极连接到反相电路N-MOS晶体管的源极，其源极连接到接地端Vss的N-MOS晶体管;
从而控制有效恢复驱动信号ΦLAp的电位以使信号ΦLAp的波形具有线性上升斜率，
所述传感驱动电路包括：
含有一个或多个驱动N-MOS晶体管以及另一用于调节驱动晶体管电流大小的N-MOS晶体管的镜象电流电路;
含有N-MOS晶体管和P-MOS晶体管，用于根据传感启动信号Φ控制镜象电流电路操作的反相电路，以及
用作所述镜象电流电路的恒定电流源，并通过其栅极引出线接收偏置电压Vbias，其源极连接到所述反相电路P-MOS晶体管的漏极，其漏极连接到外接电源端Vcc的P-MOS晶体管，
借此控制传感驱动信号ΦLAN的电位以使信号ΦLAN的波形具有线性下降斜率。
按照本发明的又一实施例，提供有一种用于驱动多个传感放大器的传感放大器驱动电路，它包括备置有一个或多个连接在传感放大器与外部电源端Vcc之间的驱动P-MOS晶体管的有效恢复驱动电路，所述传感放大器驱动电路包括：
由连接到所述驱动P-MOS晶体管栅极用于与所述驱动P-MOS晶体管一道形成镜象电流电路的P-MOS晶体管和包括一个P-MOS晶体管和一个N-MOS晶体管用于根据有效恢复启动信号Φsp控制镜象电流电路工作的反相电路，以及用于作为所述镜象电流电路的恒定电流源并通过其栅极接收偏压Vbias且其漏极端连接到反相电路N-MOS晶体管源极而源极连接到接地端的N-MOS晶体管所组成，用于调节所述驱动P-MOS晶体管的电流强度的偏置电路;
由差分放大器电路和恒定电流源组成，用来检测传感放大器锁存结点的电压VCAP并将检测结果与基准电压VREF相比较的比较电路;以及
用于将偏置电路触发为高或低状态以便响应比较电路输出而激发或断开偏置电路的触发电路，
借此将有效恢复电压箝位到恒定电平（约4V）的内部电压而不管外部供电电压。
按照本发明另一实施例，提供一种用于驱动多个传感放电器的传感放大器驱动电路，它包括配置有多个连接在外部电压端Vcc和所述传感放大器之间的驱动P-MOS晶体管的有效恢复驱动电路，所述传感放大器驱动电路包括：
与所述驱动晶体管一起形成第一镜象电流电路以调节该驱动晶体管的电流强度且其栅极及源极连接到所述驱动晶体管栅极的第一P-MOS晶体管;
其漏极连接到驱动晶体管栅极和所述第一P-MOS晶体管的源极上并通过其栅极接收第一有效恢复启动时钟Φsp1的第一N-MOS晶体管;
由通过其栅极接收偏置电压Vbias且其漏极连接到第一N-MOS晶体管的源极上的第三N-MOS晶体管组成、用于作为所述第一镜象电流电路的恒定电源源的第一恒定电流源;
与所述驱动晶体管一起形成第二镜象电流电路且其棚极和源极连接到所述驱动晶体管栅极上的第二P-MOS晶体管;
其漏极连接到驱动晶体管栅极和所述P-MOS晶体管的源极上并在其栅极接收第二有效恢复启动时钟信号Φsp2的第二N-MOS晶体管;
由通过栅极接收偏置电压Vbias且漏极连接到所述第二N-MOS晶体管源极的第四N-MOS晶体管组成、用于作为第二镜象电流电路恒定电流源的第二恒定电流源;以及
通过第三P-MOS晶体管连接到驱动晶体管栅极、用于接收第一和第二有效恢复启动信号Φsp1、Φsp2并输出驱动控制时钟ΦEN的“或”门。
借此顺序启动第一和第二镜象电流电路以使有效恢复驱动信号ΦLAp具有双线性斜率。
按照本发明的又一实施例，提供一种用于驱动多个传感放大器的传感放大器驱动电路，它包括配置有一个或多个连接在传感放大器和接地端Vss之间的N-MOS晶体管的传感驱动电路，所述传感放大器驱动电路包括：
与所述驱动晶体管一起形成第一镜象电流电路以调节所述驱动晶体管的电流强度且其栅极和漏极连接到所述驱动N-MOS晶体管栅极上的第一N-MOS晶体管;
其源极连接到所述驱动晶体管的栅极和所述第一N-MOS晶体管的漏极上并通过其栅极接收第一传感启动信号ΦSN1的第一P-MOS晶体管;
由接收偏置电压且其源极连接到所述P-MOS晶体管漏极上的第三P-MOS晶体管组成、用于作为所述第一镜象电流电路的恒定电流源的第一恒定电流源;
与所述驱动晶体管一起形成第二镜象电流电路且其栅极和漏极连接到所述驱动N-MOS晶体管栅极上的第二N-MOS晶体管;
其源极连接到所述驱动晶体管的栅极和所述第二N-MOS晶体管漏极上并接收第二传感启动时钟ΦSN2的第二P-MOS晶体管，
由通过其栅极接收偏置电压Vbias且其源极连接到所述第二P-MOS晶体管漏极上的第四P-MOS晶体管组成、用于作为所述第二镜象电流电路的恒定电流源的第二恒定电流源;以及
接收驱动控制时钟ΦEN、且其源极接地和漏极连接到所述驱动晶体管栅极上的第三N-MOS晶体管，
借此顺序启动所述第一和第二镜象电流电路以使传感驱动信号ΦLAN具有双线性斜率。
本发明的上述目的和其它优点通过参照附图对本发明最佳实施例进行详细描述会变得更为明显，附图中：
图1是常规传感放大器驱动电路的电路图;
图2是图1常规传感放大器驱动电路所产生驱动信号的时序图;
图3是按照本发明的传感放大器驱动电路第一实施例的电路图示;
图4是图3传感放大器驱动电路中所产生驱动信号的时序图;
图5示出本发明传感放大器驱动电路第二实施例的示意框图，其中对有效恢复驱动信号进行箝位;
图6是图5所示按照本发明的传感放大器驱动电路第二实施例的详细电路图;
图7是类似于图6第二实施例电路但略加修改的电路的详细图示;
图8是本发明第二实施例所产生驱动信号的时序图;
图9是按照本发明的传感放大器驱动电路第三实施例的电路图和时序图，其中在有效恢复操作时形成双斜率;以及
图10是按照本发明的传感放大器驱动电路第四实施例的电路图和时序图，其中形成双传感斜率。
参照图3A和3B，以下对按照本发明的传感放大器驱动电路第一实施例进行描述。
按照图3A，一个大型P-MOS晶体管Q10和一个大型N-MOS晶体管Q20分别连接到N个传感放大器SA1-SAN的锁存结点LAp，LAN。按照图3B，除了分为N个的多个P-MOS晶体管Q101-Q10n和多个N-MOS晶体管Q201-Q20n（取代图3A中的单个P-MOS晶体管和单个N-MOS晶体管）分别通过N个传感放大器SA1-SAN的锁存结点LAp、LAN以分布方式连接，该电路与图3A的电路是相同的。
在图3A和图3B的电路中，每个传感放大器SA1-SAN由两个P-MOS晶体管和两个N-MOS晶体管组成。传感放大器的锁存结点LAp、LAN通过所述驱动P-MOS晶体管或晶体管Q10或Q101-Q10n和N-MOS晶体管或晶体管Q20或Q201-Q20n分别连接到Vcc和Vss。
另外，提供一栅极和源极连接到所述驱动P-MOS晶体管Q10或Q101-Q10n的栅极的P-MOS晶体管Q11，以便与所述驱动P-MOS晶体管一道形成镜象电流电路，由此在所述传感放大器的有效恢复工作期间调节所述驱动晶体管或晶体管Q10或Q101-Q10n的电流强度。
所述晶体管Q11的栅极和源极连接到由P-MOS晶体管Q12和N-MOS晶体管Q13组成的反相电路的输出端，这样，上述镜象电流电路将由有效恢复启动信号Φsp进行操作控制。N-MOS晶体管Q13的源极连接到作为镜象电流电路恒定电流源的N-MOS晶体管Q14。
所述N-MOS晶体管Q14通过它的栅极接收偏置电压Vbias，其源极连接到接地端Vss，所述P-MOS晶体管Q11、Q12的漏极也连接到电源接点Vcc。
同时，镜象电流电路需要恒定电流源，按照本发明的恒定电流源这样来组成，即使MOS晶体管Q14的栅极电压Vbias具有在Vcc和Vss之间的中间电平，并且正比于Vcc。
下面描述如上所述组成的传感放大器驱动电路的操作。
在该传感放大器有效恢复工作期间，如果行地址选通信号RAS变为低电平以便处于有效循环中，则输入到反相电路的有效恢复启动信号Φsp定为高电平，P-MOS晶体管Q12将截止，而N-MOS晶体管Q13将导通。
因此，反相电路的输出端处在低电平，导致镜象电流电路的P-MOS晶体管Q11导通，驱动晶体管Q10或Q101-Q10n也导通，从而引导晶体管Q11的电流Ip至恒定电流源Q14。
这样，在结点LApc的信号ΦLApc设定于高电平和低电平之间的中间电压，其小于[Vcc-Vth]，由此驱动晶体管Q10或Q101-Q10n将会缓慢地导通，其中Vth是驱动晶体管的阈值电压。
亦即，配置于节点LAp一侧的驱动晶体管Q10或Q101-Q10n与P-MOS晶体管Q11一起装配以形成镜象电流电路，由此驱动晶体管Q10或Q101-Q10n的电流强度将正比于P-MOS晶体管Q11的电流强度。
因此，在有效恢复工作期间，对应于各个晶体管的大小可调节地提供有效恢复驱动信号ΦLAp的峰值电流，而且节点LAp的电位将以线性形式变化，以致于高度微型传感放大器的稳定性得到改善。
以类似的方式，在传感放大器的传感工作期间，通过将N-MOS晶体管Q15的栅极和源极连接到传感放大器驱动N-MOS晶体管Q20或Q201-Q20n的栅极、以这种方式它与所述驱动N-MOS晶体管形成镜象电流电路，从而调节驱动晶体管的电流强度。
而且，晶体管Q15的栅极和漏极连接到由N-MOS晶体管Q16和P-MOS晶体管Q17组成的反相电路的输出端，以这种方式依照传感启动信号ΦSN控制镜象电流电路的工作。
P-MOS晶体管Q17的漏极连接到用作为镜象电流电路恒定电流源的P-MOS晶体管Q18。P-MOS晶体管Q18的栅极设定接收为Vcc和Vss之间中间电平的偏置电压，晶体管Q18的漏极设定接收外部电源端电压Vcc，而N-MOS晶体管Q15、Q16的源极连接到接地端Vss。
上述电路的传感驱动操作以如下方式进行。参照图4，如果行地址选通信号RAS变为低电平，表明为有效操作过程，则输入到反相电路的传感启动信号ΦSN也被设定为低电平，从而使N-MOS晶体管Q16截止，P-MOS晶体管Q17导通。由此，反相电路的输出端以高电平形式输出，以致镜象电流电路的N-MOS晶体管Q15导通，驱动晶体管Q20或Q201-Q20n也导通。
以这种方法，驱动晶体管Q20或Q201-Q20n的电流强度正比于晶体管Q15的电流强度，使得驱动晶体管缓慢导通。
驱动晶体管Q20或Q201-Q20n与N-MOS晶体管Q15一起以镜象电流电路的形成构成，以这样的方式驱动晶体管Q20或Q201-Q20n的电流强度正比于N-MOS晶体管Q15电流强度。
结果，在传感操作期间，依照各个晶体管的尺寸比率调节传感驱动信号QLAN的峰值电流，结点LAN的电位线性变化。因此微型高密度半导体存储器的稳定性得到改进。
如果在图3A和图3B中构成镜象电流电路的晶体管Q10，Q101-Q10nQ20，Q201-Q20n，Q11和Q15的各自的沟道宽度/长度由W10/Lp，W101/Lp-W10n/Lp，W20/Ln，W201/Ln-W20n/Ln，W11/Lp，和W15/Ln表示，并且如果在镜象电流电路工作期间流过晶体管Q11，Q15的电流以Ip，IN表示，则有效恢复和传感驱动信号ΦLAp、ΦLAN的电流Icca、Issa取决于下列方程：
Icca= (W10)/(W11) ×IP= (W101+W102+W103+……W10n)/(W11) ×IP[1]
Issa= (W20)/(W15) ×IN= (W201+W202+W203+……W20n)/(W15) ×IN[2]
在式[1]和[2]中，可以看出有效恢复和传感驱动信号的峰值电流Iccap和Issap由各个晶体管的尺寸比率决定。
因此，驱动晶体管Q10或Q101-Q10n以及Q20或Q201-Q20n的电流强度正比于与之一道形成镜象电流电路的晶体管Q11、Q15的电流强度。
如图4所示，与图2所示的常规电路比较，除了在锁存结点的有效恢复和传感驱动信号ΦLAp、ΦLAN的峰值电流减小大约一半以外，按照本发明的传感放大器驱动电路的传感放大器控制时钟信号序列与常规传感放大器中的相同，而按照本发明的有效恢复和传感驱动信号ΦLAp、ΦLAN的电位是线性变化的。
图5至图8是本发明传感放大器驱动电路第二实施例的电路图示和时序图，其中有效恢复驱动信号箝位于内部电压电平（约4V）。
在高密度半导体存储器中，有必要将存储单元的恢复电压箝位于内部电压而不管外部电压。为了满足这个要求，本发明包括由与镜象电流电路一起工作的差分放大器组成的比较电路。
如图5和图6所示，本发明的传感放大器驱动电路的第二实施例按如下所述构成。
传感放大器SA1-SAN的多个P-MOS晶体管连接到锁存结点LAp，驱动晶体管Q10也连接到那里，驱动晶体管Q10的漏极连接到外部电源接点Vcc。
按照本发明的传感放大器驱动电路进一步包括偏置电路10，触发电路20和比较电路30。
更具体地说，图6的驱动晶体管Q10的栅极连接到偏置电路10，以这样的方式控制驱动晶体管Q10的栅极电压，以使有效恢复驱动信号ΦLAp具有线性上升斜率。
用于调节驱动晶体管Q10的电流强度的偏置电路10包括：连接到驱动晶体管Q10栅极以便与所述驱动晶体管Q10一起形成镜象电流电路的P-MOS晶体管Q11;连接到晶体管Q11的源极和栅极、由P-MOS晶体管Q12和N-MOS晶体管Q13组成、用于控制镜象电流电路的操作的反相电路;连接到所述反相电路的N-MOS晶体管Q13的源极、用于作为镜象电流电路的恒定电流源的N-MOS晶体管Q14。
晶体管Q11，Q12的漏极连接到外部电源端Vcc，晶体管Q14的栅极接收偏置电压Vbias，而它的源极连接到接地端Vss。
根据比较电路的输出，将偏置电路10触发为高状态或低状态以导通或截止偏置电路10的触发电路20包括：漏极连接到外部电压Vcc上的P-MOS晶体管Q21;栅极的漏极分别连接到晶体管Q21的栅极和源极的N-MOS晶体管Q22;漏极连接到N-MOS晶体管Q22的源极、源极连接到接地端Vss的N-MOS晶体管Q23;一个输入端连接到晶体管Q21的源极和晶体管Q22的漏极、另一输入端接收启动时钟信号Φs的与非门NAND;以及连接到所述与非门输出端的反相器INV3。
检测传感放大器锁存结点的电压VLAP、将该电压与基准电压VREF比较并输出结果的比较电路30包括：恒定电流源Q35以及由两个P-MOS晶体管Q31、Q33和两个N-MOS晶体管Q32、Q34组成的差分放大电路。将基准电压VREF提供给晶体管Q32的栅极，而锁存结点的电压VLAP提供给晶体管Q34的栅极。
如上所述构成的、实现对有效恢复电压箝位功能的本发明传感放大器驱动电路的第二实施例现参照图8的波形描述它的操作。
如果传感放大器驱动电路的启动时钟Φs为高电平，则比较电路30输出低电平信号，该信号通过触发电路20时转变为高电平。这样，以图3所描述的同样方式，将高电平信号输入到偏置电路10以便缓慢导通驱动晶体管Q10，由此最终导通传感放大器SA1-SAN。
在这种状态下，有效恢复驱动信号ΦLAp的电压线性上升，如果该电压达到与基准电压VREF同样的电平，则由晶体管Q31，Q33，Q32，Q34和Q35组成的比较电路输出高电平信号，而所述触发电路20输出低电平信号。结果有效恢复启动信号Φsp被禁止，于是驱动晶体管截止。
由此可见，通过检测线路检测ΦLAp的电压，而LAp的电压与具有内部电位VINT的基准电压VREF相互进行比较。如果结点LAp的电压低于基准电压VREF，则启动有效恢复启动信号Φsp，以便缓慢导通传感放大器驱动晶体管，而如果结点LAp的电压等于或大于基准电压VREF，则比较电路30输出高电平信号，当经过触发电路以后该信号转换为低电平信号。因此，禁止有效恢复启动信号Φsp导致驱动晶体管的截止，从而如图8中波形图所示将有效恢复驱动信号ΦLAp箝位于内部电压电平。亦即，有效恢复驱动信号ΦLAp保持在基准电压VREF的电平。
图7示出按照本发明的用于箝位有效恢复电压的电路实例，并表明对图5和图6传感放大器驱动电路的微小修改。
在图7中，单元标号30表示比较电路，40表示触发电路，50表示偏置电路，60表示电平转换器。
比较电路30以与图6同样的形式构成，而触发电路40包括一个由两晶体管Q41、Q42组成的转换器。
偏置电路50包括形成电流源的两个晶体管Q51、Q52，还包括由两个晶体管Q51、Q52和驱动晶体管Q50组成的镜象电流电路，这是不同于图6电路的特征，在图6中偏置电路10包括由驱动晶体管Q10和Q11组成的镜象电流电路。除了上面所提及的，图7电路的所有其它单元与图6中的相同。
所以，图7传感放大器驱动电路几乎以与图6电路同样的方式进行操作。亦即，如果传感放大器驱动电路启动时钟Φs为高电平，则该信号的电压电平与内部电压电平相同，并且由电平转换器60将其上拉至外部电压电平Vcc，由此几乎同时使晶体管Q61截止。
传感放大器驱动电路启动时钟Φs输入到形成比较电路30的恒定电流源的晶体管Q35，这样比较电路30的输出转换为低电平。比较电路30的低电平输出输入到触发电路40的反相器，以转换为高状态信号，该高状态信号输入到偏置电路50以触发该偏值电路50。
因此，如图8所示结点LAPG的电位为一中间电平，这样驱动晶体管Q50将缓慢地上升到基准电压VREF。亦即，由晶体管Q51、Q52用这样的方式控制使恒定电流流过传感放大器的驱动晶体管Q50。
如同图3中的电路，在该电路中这样来构成恒定电流源以使作为恒定电流源的MOS晶体管Q55的栅极电压Vbias具有正比于Vcc电平并在Vcc与Vss之间的中间电平，因此恒定电流流过镜象电流电路。
然而，在传统技术中，为了改进传感放大器的稳定性和传感灵敏度而实现双斜率传感和有效恢复操作是困难的，亦即，传感放大器驱动晶体管以发散方式配置在存储阵列中，因此从电路布局和芯片尺寸方面来讲采纳双斜率方法变得困难。
为了克服这样的问题，本发明用这样的方式使用两个或多个镜象电流电路，使各个镜象电流电路顺序激发，因此有可能采取双斜率的方法。
图9和图10示出本发明传感放大器驱动电路的电路示意图和时序图，其中在进行传感和有效恢复操作时形成双斜率。
在图9中，提供与驱动P-MOS晶体管Q110一起形成第一镜象电流电路的一个P-MOS晶体管Q111，以便调节驱动晶体管Q110的电流强度，晶体管Q111的栅极和源极连接到驱动晶体管Q110的栅极。另有一P-MOS晶体管Q114连接到驱动晶体管Q110的栅极和晶体管Q111的栅极和源极，由此使晶体管Q114与所述驱动晶体管Q110一起形成第二镜象电流电路。
而且，第一N-MOS晶体管Q112连接到所述驱动晶体管Q110的栅极和第一镜象电流电路的晶体管Q111的栅极和源极，而第一有效恢复启动时钟信号Φsp1加到晶体管Q112的栅极。第一N-MOS晶体管Q112的源极连接到另一N-MOS晶体管Q113，该晶体管Q113形成恒定电流源并通过其栅极接收为Vcc与Vss之间的中间电平的偏置电压。
第二N-MOS晶体管Q115连接到驱动晶体管的栅极和第二镜象电流电路的晶体管Q114的栅极和源极，而第二有效恢复启动时钟信号Φsp2输入到晶体管Q115的栅极。第二N-MOS晶体管Q115的源极连接到N-MOS晶体管Q116，晶体管Q116的栅极接收为Vcc和Vss之间的中间电平的偏置电压并形成一恒定电流源。
在驱动晶体管Q110的栅极和P-MOS晶体管Q111的栅极与源极之间连接有一晶体管Q117，其漏极连接到外部电源端Vcc，而其栅极接收从“或”门OR输出的驱动控制时钟ΦEN。另外，“或”门OR的两输入端分别接收第一和第二有效恢复启动时钟信号Φsp1、Φsp2。
由此可见，在有效恢复操作期间，如果行地址选通信号RAS为低电平，则它处在有效循环中，然后第一有效恢复启动时钟信号Φsp1设置为高电平。结果，晶体管Q117截止，晶体管Q114，晶体管Q112以及第一镜象电流电路的晶体管Q111导通，由此使驱动晶体管Q110导通。
在这种情况下，结点LAp的电位开始缓慢上升，经过一定的时间周期以后，当第二有效恢复启动时钟信号Φsp达到高电平时，与晶体管Q114一起形成第二镜象电流电路的晶体管Q115导通，以致流过驱动晶体管Q110的电流强度增加，由此以稳定和快速方式驱动传感放大器。图10的传感驱动电路也以与图9电路类似的形式构成，其中形成有双传感斜率。
亦即，以这样一种方式提供另一N-MOS晶体管Q121，它与驱动N-MOS晶体管Q120一起形成第一镜象电流电路，因此流过传感放大器驱动晶体管Q120的电流强度得到调节，然而为了同样的目的，晶体管Q121的栅极和漏极连接到驱动晶体管Q120的栅极。
另外，以这样的方式提供一N-MOS晶体管Q124，即它连接到驱动晶体管的栅极和晶体管Q121的栅极和漏极，因此晶体管Q124与驱动晶体管一起形成第二镜象电流电路。
再有，第一P-MOS晶体管Q122连接到驱动晶体管的栅极和第一镜象电流电路的晶体管Q121的栅极和漏极，而第一传感启动时钟信号ΦSN1输入到晶体管Q122的栅极。
此外，第二P-MOS晶体管Q125连接到驱动晶体管的栅极和第二镜象电流电路的晶体管Q124的漏极以及栅极上，同时第二传感启动时钟信号ΦSN2输入到晶体管Q125的栅极。
并且，第二P-MOS晶体管Q125的漏极连接到P-MOS晶体管Q126，晶体管Q126的栅极接收为外部电压Vcc和地电压Vss之间的中间电平的偏置电压。驱动晶体管Q120的栅极和N-MOS晶体管Q121、Q124的栅极及漏极也连接到晶体管Q127，晶体管Q127的源极连接到接地端Vss，其栅极接收驱动控制时钟ΦEN。
由此可见，在传感操作期间，如果行地址选通信号RAS为低电平以便处于有效循环中，第一传感启动时钟信号ΦSN1成为低电平，驱动控制时钟ΦEN也成为低电平，因此晶体管Q127截止，晶体管Q122导通。
从而，高电平信号输入到驱动晶体管Q120、第一镜象电流电路晶体管Q124和晶体管Q121的栅极，导致晶体管Q121、Q120导通，ΦLAN的电位首先开始缓慢地下降。经过一定时间周期以后，当第二传感启动时钟ΦSN2变成为低电平时，与晶体管Q125一道组成第二镜象电流电路的晶体管Q124导通，导致驱动晶体管Q120的电流强度增加，因此使它能够以快速而稳定的方式驱动传感放大器。
同时，如果在图9和图10中组成镜象电流电路的晶体管Q110、Q111、Q114、Q120、Q121、及Q124的信道宽度分别以W110、W111、W114、W120、W121和W124表示，并且以IP1，IP2，IN1和IN2分别表示镜象电流电路工作期间流过晶体管Q111、Q114、Q121，和Q124的电流，则有效恢复驱动信号和传感驱动信号ΦLAp，ΦLAN在有效恢复和传感操作期间产生的电流取决于下列方程式：
Icca＝ (W110)/(W111+W114) ×（IP1+IP2）[3]
Issa＝ (W120)/(W121+W124) ×（IN1+IN2）[4]
由以上方程式[3]和[4]可见，在有效恢复和传感操作期间产生的驱动信号的峰值电流值根据晶体管的大小比率以及第一镜象电流电路的电流强度确定。首先启动第一镜象电流电路并设定其比后来启动的第二镜象电流电路要小。以这种方式先后启动第一和第二镜象电流电路以使有效恢复驱动信号ΦLAp和传感驱动信号ΦLAN具有线性双斜率，从而使它能够以快速而稳定的方式驱动传感放大器。
根据以上描述的本发明，在半导体存储器的传感放大器驱动晶体管操作期间，驱动晶体管的栅极电压由包括与驱动晶体管一起组成镜象电流电路的MOS晶体管的偏置电路控制。
结果，驱动晶体管缓慢地导通，这样有效恢复和传感驱动信号应分别具有线性上升或下降的斜率。这导致驱动信号的峰值电流下降，由此使得能够提供微型传感放大器的稳定性得到改进的传感放大器驱动电路。
另外，传感放大器驱动电路配置有两个顺序启动的镜象电流电路，因此能够以线性双斜率形式获得。
再者，偏置电路配置有包括比较电路的箝位电路，因此可将有效恢复驱动信号箝位于内部电压电平（约为4V），从而防止电池设备特性畸变。
而且，按照本发明，仅对有效恢复操作进行启动，因此形成消除伴随常规内部电压发生电路的附加电流的传感放大器驱动电路。
Claims (17)
1、一种用于驱动多个传感放大器的传感放大器驱动电路，所述每个传感放大器由两个P-MOS晶体管和两个N-MOS晶体管组成，该传感放大器驱动电路包括：
一个用于通过其输入端接收有效恢复启动信号φsp并产生一个有效恢复驱动信号φLAp的有效恢复驱动电路，所述有效恢复驱动电路连接在所述传感放大器和电源端Vcc之间，
一个用于通过其输入端接收传感启动信号φSN并产生一个传感驱动信号φLAN的传感驱动电路，所述传感驱动电路连接在传感放大器和接地端Vss之间，
其特征在于：
所述有效恢复驱动电路包括：
一个含有一个或多个驱动P-MOS晶体管和另一个用于调节驱动晶体管电流量的P-MOS晶体管的镜象电流电路，
一个根据有效恢复启动信号φsp控制镜象电流电路的操作的反相电路，所述反相电路包括一个P-MOS晶体管和一个N-MOS晶体管，
一个N-MOS晶体管，它作为所述镜象电流电路的恒定电流源并通过其栅极接收偏置电压Vbias，其漏极连接到反相电路N-MOS晶体管的源极，源极连接到接地端Vss，
由此控制有效恢复驱动信号φLAp的电位使得信号φLAp的波形具有线性上升的斜率，
所述传感电路包括：
包含一个或多个驱动N-MOS晶体管和另一用于调节驱动晶体管的电流量的N-MOS晶体管的镜象电流电路，
一个含有一N-MOS晶体管和一P-MOS晶体管、按照传感启动信号φsN控制镜象电流电路工作的反相电路，以及
一个作为所述镜象电流电路的恒定电流源并通过其栅极接收偏置电压Vbias、其源极连接到所述所相电路P-MOS晶体管的漏极、漏极连接到外部电源端VCC的P-MOS晶体管，
由此控制传感驱动信号φLAN的电位使得信号φLAN的波形具有线性下降的斜率。
2、如权利要求1所述的传感放大器驱动电路，其特征在于：加到作为所述镜象电流电路的恒定电流源的所述MOS晶体管栅极的偏置电压Vbias保持在外部电源电压Vcc和地电压Vss之间的中间电平。
3、一种包括配置有连接在传感放大器与外部电源端Vcc之间的一个或多个驱动P-MOS晶体管的有效恢复驱动电路、用于驱动多个传感放大器的传感放大器驱动电路，它包括：
一个含有与所述驱动P-MOS晶体管一起形成的镜象电流电路、用于根据有效恢复启动信号Φsp控制所述驱动P-MOS晶体管的栅极电压VLAPG以便调节所述晶体管的电流强度的偏置电路，
一个由差分放大器电路和恒定电流源组成，用来检测传感放大器锁存结点的电压VLAP并将检测结果与基准电压VREF比较的比较电路，以及
用于将偏置电路触发为高或低状态以便响应比较电路输出而激发或断开偏置电路的触发电路，
借此将有恢复电压箝位到恒定电平（约4V）的内部电压而不管外部供电电压。
4、如权利要求3所述的传感放大器驱动电路，其特征在于：所述偏置电路含有：
一个连接到所述驱动P-MOS晶体管栅极、用于与所述驱动P-MOS晶体管一道形成镜象电路电路的P-MOS晶体管，
一个包括-P-MOS晶体管和-N-MOS晶体管、用于根据有效恢复启动信号Φsp控制镜象电流电路工作的反相电路，以及
一个用于作为所述镜象电流电路的恒定电流源并通过其栅极接收偏压Vbias、其漏极连接到反相电路N-MOS晶体管源极而源极连接到接地端的N-MOS晶体管。
5、如权利要求3所述的传感放大器驱动电路，其特征在于：所述偏置电路包括：
一个栅极和漏极连接到外部电压Vcc的N-MOS晶体管，
一个漏极连接到所述N-MOS晶体管的源极、栅极连接到接地端Vss以及源极连接到所述驱动晶体管的栅极的P-MOS晶体管，
所述N-MOS晶体管和P-MOS晶体管与所述驱动P-MOS晶体管一起形成一镜象电流电路，
一个由一P-MOS晶体管和一N-MOS晶体管组成的反相电路，以及
一个作为所述镜象电流电路的恒定电流源并通过其栅极接收偏置电压Vbias其漏极连接到反相电路N-MOS晶体管的源极、源极连接到接地端的N-MOS晶体管。
6、如权利要求3、4和5中任一项所述的传感放大器驱动电路，其特征在于：输入到作为所述镜象电流电路的恒定电流源的所述MOS晶体管栅极的偏置电压Vbias保持在外部电压Vcc和地电压Vss之间的中间电平。
7、如权利要求3、4和5中任一项所述的传感放大器驱动电路，其特征在于：所述驱动晶体管的栅极电压在所述传感放大器驱动期间变化为外部电压Vcc和地电压Vss之间的中间电平。
8、如权利要求3所述的传感放大器驱动电路，其特征在于：所述触发电路可包括：
一个漏极连接到外部电压Vcc的第一P-MOS晶体管，
一个栅极和漏极分别连接到所述第一P-MOS晶体管的栅极和源极的第一N-MOS晶体管，
一个漏极连接到所述第一N-MOS晶体管的源极和源极连接到接地端Vss的第二N-MOS晶体管，
一个“与非”门NAND其一个输入端连接到所述第一P-MOS晶体管的源极和所述第一N-MOS晶体管的漏极，另一端接收用于启动传感放大器驱动电路的启动时钟信号Φs，以及
一个连接到所述与非门NAND的输出端的反相器INV3。
9、如权利要求3所述的传感放大器驱动电路，其特征在于：所述触发电路可由配置有一P-MOS晶体管和一N-MOS晶体管的反相器组成。
10、如权利要求3所述的传感放大器驱动电路，其特征在于：所述比较电路包括：
一个由两个P-MOS晶体管和两个N-MOS晶体管组成的差分放大电路，
一个连接到所述差分放大电路的所述N-MOS晶体管的源极并通过其栅极接收驱动控制时钟Φs的恒定电流源，
所述比较电路能够比较输入到所述N-MOS晶体管之一的栅极的基准电压VREF和输入到另一所述N-MOS晶体管栅极的电压VLAP（结点LAp的电压）。
11、如权利要求3、4、5、8、9和10中任何一项所述的传感放大器驱动电路，其特征在于：基准电压VREF和所述传感放大器的锁存节点LAp的电压VCAP在有效恢复操作时相互比较，如果电压VCAP等于或大于基准电压，停止镜象电流电路的操作以将有效恢复电压箝位到恒定电平。
12、一种用于驱动多个传感放电器的传感放大器驱动电路，它包括配置有多个连接在外部电压端Vcc和所述传感放大器之间的驱动P-MOS晶体管的有效恢复驱动电路，所述传感放大器驱动电路包括：
与所述驱动晶体管一起形成第一镜象电流电路以调节该驱动晶体管的电流强度且其栅极及源极连接到所述驱动晶体管栅极的第一P-MOS晶体管，
其漏极连接到驱动晶体管栅极和所述第一P-MOS晶体管的源极上并通过其栅极接收第一有效恢复启动时钟Φsp1的第一N-MOS晶体管，
由通过其棚极接收偏置电压Vbias且其漏极连接到第一N-MOS晶体管的源极上的第三N-MOS晶体管组成、用于作为所述第一镜象电流电路的恒定电流源的第一恒定电流源，
与所述驱动晶体管一起形成第二镜象电流电路且其棚极和源极连接到所述驱动晶体管栅极上的第二P-MOS晶体管，
其漏极连接到驱动晶体管栅极和所述P-MOS晶体管的源极上并在其栅极接收第二有效恢复启动时钟信号Φsp2的第二N-MOS晶体管;
由通过栅极接收偏置电压Vbias且漏极连接到所述第二N-MOS晶体管源极上的第四N-MOS晶体管组成、用于作为第二镜象电流电路恒定电流源的第二恒定电流源;以及
通过第三P-MOS晶体管连接到驱动晶体管栅极、用于接收第一和第二有效恢复启动信号Φsp1、Φsp2和输出驱动控制时钟ΦEN的“或”门。
借此顺序启动第一和第二镜象电流电路以使有效恢复驱动信号ΦLAp具有双线性斜率。
13、如权利要求12所述的传感放大器驱动电路，其特征在于：输入到作为所述第一和第二镜象电流电路恒定电流源的所述第三和第四N-MOS晶体管的栅极的偏置电压保持在外部电压和地电压之间的中间电平的恒定电压。
14、如权利要求12和13中任何一项所述的传感放大器驱动电路，其特征在于：所述第一镜象电流电路的电流设置得比所述第二镜象电流电路的小。
15、一种用于驱动多个传感放大器的传感放大器驱动电路，它包括配置有一个或多个连接在传感放大器和接地端Vss之间的N-MOS晶体管的传感驱动电路，所述传感放大器驱动电路包括：
与所述驱动晶体管一起形成第一镜象电流电路以调节所述驱动晶体管的电流强度且其栅极和漏极连接到所述驱动N-MOS晶体管栅极上的第一N-MOS晶体管，
其源极连接到所述驱动晶体管的栅极和所述第一N-MOS晶体管的漏极上并通过其栅极接收第一传感启动信号ΦSN1的第一P-MOS晶体管，
由接收偏置电压且其源极连接到所述P-MOS晶体管漏极上的第三P-MOS晶体管组成、用于作为所述第一镜象电流电路的恒定电流源的第一恒定电流源，
与所述驱动晶体管一起形成第二镜象电流电路且其栅极和漏极连接到所述驱动N-MOS晶体管栅极上的第二N-MOS晶体管，
其源极连接到所述驱动晶体管的栅极和所述第二N-MOS晶体管漏极上并接收第二传感启动时钟ΦSN2的第二P-MOS晶体管，
由通过其栅极接收偏置电压Vbias且其源极连接到所述第二P-MOS晶体管漏极上的第四P-MOS晶体管组成、用于作为所述第二镜象电流电路的恒定电流源的第二恒定电流源;以及
接收驱动控制时钟ΦEN、且其源极接地和漏极连接到所述驱动晶体管栅极上的第三N-MOS晶体管，
借此顺序启动所述第一和第二镜象电流电路因此传感驱动信号ΦLAN具有双线性斜率。
16、如权利要求15所述的传感放大器驱动电路，其特征在于：输入到作为所述第一和第二镜象电流电路恒定电流源的第三和第四P-MOS晶体管的偏置电压保持在为外部电压Vcc和地电压Vss的中间电平的恒定电平上。
17、如权利要求15和16中任何一项所述的传感放大器驱动电路，其特征在于：所述第一镜象电流电路的电流设置为比所述第二镜象电流电路的电流小。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104956441A (zh) * | 2013-02-25 | 2015-09-30 | 美光科技公司 | 用于补偿字线电压增加的设备、感测电路及方法 |
| CN108428466A (zh) * | 2017-02-02 | 2018-08-21 | 桑迪士克科技有限责任公司 | 用于抑制第一读取问题的字线的顺序取消选择 |
| CN111010147A (zh) * | 2019-12-04 | 2020-04-14 | 南京轨道交通***工程有限公司 | 一种双斜率尖峰抑制模拟电路的igbt栅极驱动器 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2789779B2 (ja) * | 1990-04-14 | 1998-08-20 | 日本電気株式会社 | メモリ装置 |
| JPH04356799A (ja) * | 1990-08-29 | 1992-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5334948A (en) * | 1993-02-17 | 1994-08-02 | National Semiconductor Corporation | CMOS operational amplifier with improved rail-to-rail performance |
| US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
| JPH07211081A (ja) * | 1994-01-06 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0122108B1 (ko) * | 1994-06-10 | 1997-12-05 | 윤종용 | 반도체 메모리 장치의 비트라인 센싱회로 및 그 방법 |
| KR0121781B1 (ko) * | 1994-07-20 | 1997-12-05 | 김영환 | 비트라인 센스 앰프 구동회로 |
| JPH08180697A (ja) * | 1994-09-16 | 1996-07-12 | Texas Instr Inc <Ti> | センス増幅器用の基準電流を供給する基準回路及び方法 |
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| KR0158476B1 (ko) * | 1994-12-20 | 1999-02-01 | 김광호 | 반도체 메모리장치의 비트라인 감지회로 |
| US5587684A (en) * | 1995-05-12 | 1996-12-24 | Exar Corporation | Power down circuit for use in intergrated circuits |
| DE19536486C2 (de) * | 1995-09-29 | 1997-08-07 | Siemens Ag | Bewerter- und Verstärkerschaltung |
| US5828239A (en) * | 1997-04-14 | 1998-10-27 | International Business Machines Corporation | Sense amplifier circuit with minimized clock skew effect |
| US6002634A (en) * | 1997-11-14 | 1999-12-14 | Ramtron International Corporation | Sense amplifier latch driver circuit for a 1T/1C ferroelectric memory |
| US6420908B2 (en) * | 1999-01-05 | 2002-07-16 | Infineon Technologies Ag | Sense amplifier |
| JP3490045B2 (ja) | 2000-04-26 | 2004-01-26 | Ｎｅｃマイクロシステム株式会社 | ローノイズバッファ回路 |
| US6552581B1 (en) * | 2000-08-25 | 2003-04-22 | Agere Systems Inc. | Current recycling circuit and a method of current recycling |
| US6507523B2 (en) | 2000-12-20 | 2003-01-14 | Micron Technology, Inc. | Non-volatile memory with power standby |
| JP2002208277A (ja) * | 2001-01-05 | 2002-07-26 | Toshiba Corp | 半導体記憶装置のセンスアンプ制御回路 |
| AU2003303685A1 (en) * | 2003-01-08 | 2004-08-10 | Agency For Science, Technology And Research | Apparatus and method for making a constant current source |
| US7372746B2 (en) | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
| US9236102B2 (en) | 2012-10-12 | 2016-01-12 | Micron Technology, Inc. | Apparatuses, circuits, and methods for biasing signal lines |
| US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
| TW201817169A (zh) * | 2016-10-21 | 2018-05-01 | 燦瑞半導體有限公司 | 用於驅動高壓或負壓的閘極驅動電路 |
| US11258250B2 (en) * | 2018-12-04 | 2022-02-22 | Synaptics Incorporated | Over current protection with improved stability systems and methods |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038646A (en) * | 1976-03-12 | 1977-07-26 | Intel Corporation | Dynamic mos ram |
| US4694205A (en) * | 1985-06-03 | 1987-09-15 | Advanced Micro Devices, Inc. | Midpoint sense amplification scheme for a CMOS DRAM |
| US4873673A (en) * | 1986-12-03 | 1989-10-10 | Hitachi, Ltd. | Driver circuit having a current mirror circuit |
| US4888503A (en) * | 1987-10-13 | 1989-12-19 | Intel Corporation | Constant current biased common gate differential sense amplifier |
| KR900008436B1 (ko) * | 1987-12-08 | 1990-11-20 | 삼성반도체통신 주식회사 | 듀얼 슬로프 파형 발생회로 |
| KR910002033B1 (ko) * | 1988-07-11 | 1991-03-30 | 삼성전자 주식회사 | 메모리 셀의 센스앰프 구동회로 |
| KR920001325B1 (ko) * | 1989-06-10 | 1992-02-10 | 삼성전자 주식회사 | 메모리 소자내의 센스 앰프 드라이버 |
-
1990
- 1990-05-23 KR KR1019900007388A patent/KR920010346B1/ko not_active IP Right Cessation
- 1990-07-11 US US07/550,997 patent/US5130580A/en not_active Expired - Lifetime
- 1990-07-25 DE DE4023640A patent/DE4023640C2/de not_active Expired - Fee Related
- 1990-08-27 FR FR9010674A patent/FR2662536A1/fr active Pending
- 1990-11-23 IT IT04851090A patent/IT1246334B/it active IP Right Grant
- 1990-11-29 JP JP2336945A patent/JP2607309B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-20 GB GB9110880A patent/GB2246005B/en not_active Expired - Fee Related
- 1991-05-20 CN CN91103355A patent/CN1023623C/zh not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104956441A (zh) * | 2013-02-25 | 2015-09-30 | 美光科技公司 | 用于补偿字线电压增加的设备、感测电路及方法 |
| CN104956441B (zh) * | 2013-02-25 | 2018-06-08 | 美光科技公司 | 用于补偿字线电压增加的设备、感测电路及方法 |
| CN108428466A (zh) * | 2017-02-02 | 2018-08-21 | 桑迪士克科技有限责任公司 | 用于抑制第一读取问题的字线的顺序取消选择 |
| CN111010147A (zh) * | 2019-12-04 | 2020-04-14 | 南京轨道交通***工程有限公司 | 一种双斜率尖峰抑制模拟电路的igbt栅极驱动器 |
| CN111010147B (zh) * | 2019-12-04 | 2023-06-16 | 南京轨道交通***工程有限公司 | 一种双斜率尖峰抑制模拟电路的igbt栅极驱动器 |
Also Published As
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| GB2246005B (en) | 1994-08-31 |
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