CN1149576C - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路，它备有能向内部电路供给不随时钟频率的变化而变化的稳定的输出电压的内部电源电路。还备有：根据规定的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部。由频率判断部判断的频率越高，内部电源降压部使对应于内部电源电压下降的输出电流的增加速度越快。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，特别是涉及具有将从外部供给的电源电压变换成规定的电压后供给内部电路的内部电源电路的半导体集成电路。
背景技术
图16是表示64M位×8的同步DRAM的现有例的简略框图。
图16中，同步DRAM(以下称SDRAM)200备有内部电源电路205，该内部电源电路205有：内部电源降压电路201；衬底电压发生电路202；升压电压发生电路203及基准电压发生电路204。另外，SDRAM200还备有：地址缓冲电路206；控制信号缓冲电路207；时钟缓冲电路208；4个存储器阵列存储区209、210、211、212；进行数据的输入输出的输入输出缓冲电路213；以及具有方式寄存电路214且对各存储器阵列存储区209～212及输入输出缓冲电路213进行控制的控制电路215。
内部电源降压电路201将从电源端Vcc供给的来自外部的电源电压降压后生成内部电源电压int.Vcc，供给SDRAM200的各内部电路，并根据从基准电压发生电路204输入的基准电压Vref决定内部电源电压int.Vcc的电压值。即，内部电源降压电路201控制并输出内部电源电压int.Vcc的电压值，以便达到从基准电压发生电路204输入的基准电压Vref。衬底电压发生电路202生成并输出半导体衬底的偏压，将负的衬底电压Vbb加到半导体衬底上。升压电压发生电路203将从电源端Vcc供给的来自外部的电源电压升压后生成升压电压Vpp，供给各存储器阵列存储区209～212。
地址缓冲电路206连接在从外部输入地址信号的地址信号输入端，例如连接在输入存储区选择信号的BA0、BA1端、以及连接在输入地址信号的A0～A11端上。控制信号缓冲电路207连接在从外部输入控制信号的各控制信号输入端上，例如连接在输入芯片选择信号的/CS端、输入低位地址选通信号的/RAS端、输入列地址选通信号的/CAS端、输入允许写入信号的/WE端、以及输入输出屏蔽信号被输入的DQM端上。
时钟缓冲电路208根据从外部输入的时钟信号，生成并输出内部时钟信号INTCLK，它连接着地址缓冲电路206、控制信号缓冲电路207、输入输出缓冲电路213及控制电路215。时钟缓冲电路208还连接着输入来自外部的时钟信号的CLK端及输入时钟起动信号的CKE端。
控制电路215连接着各存储器阵列存储区209～212，还连接着地址缓冲电路206、控制信号缓冲电路207及输入输出缓冲电路213。另外，方式寄存电路214是由控制电路215根据从地址信号输入端输入的地址信号，判断脉冲串长度时使用的电路。
可是，在内部电源降压电路201及升压电压发生电路203中，内部时钟信号INTCLK的频率高时比低时消耗的电流量大，因此存在输出电压即内部电源电压int.Vcc及升压电压Vpp的下降增大的问题。另外，在衬底电压发生电路202中，存在内部时钟信号INTCLK的频率高时比低时输出电压即负的衬底电压Vbb容易上升的问题。
本发明就是为了解决这些问题而完成的，其目的在于获得一种备有内部电源电路的半导体集成电路，该内部电源电路能将不随内部时钟信号INTCLK的频率的变化而变化的稳定的输出电压供给内部电路。
另外，在特开昭58-171842号及特开平4-112312号公报中公开的半导体集成电路，其目的及结构与本发明的半导体集成电路不同，它是为了降低电路的消耗电流，随着时钟脉冲频率的不同而改变工作电压的。
本发明的第1发明的半导体集成电路备有：根据规定的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部。由频率判断部判断的频率越高，上述内部电源降压部使对应于内部电源电压下降的输出电流的增加速度越快。
本发明的第2发明的半导体集成电路是在第1发明的半导体集成电路中，上述内部电源降压部备有：输入所输出的内部电源电压和规定的基准电压的差动放大电路部；控制流入该差动放大电路部的电流，并控制差动放大电路部的增益的增益控制部；以及根据上述差动放大电路部的输出电压，改变电流供给能力的输出电路部，内部时钟信号的频率越高，上述增益控制部越增加流入差动放大电路部的电流，使差动放大电路部的增益越大。
本发明的第3发明的半导体集成电路是在第2发明的半导体集成电路中，上述增益控制部由向差动放大电路部供给电流的栅极尺寸不同的多个MOS晶体管构成，内部时钟信号的频率越高，使漏电流越大的MOS晶体管工作，增加流入差动放大电路部的电流。
本发明的第4发明的半导体集成电路是在第2发明的半导体集成电路中，上述增益控制部由向差动放大电路部供给电流的多个MOS晶体管构成，内部时钟信号的频率越高，越增加工作的MOS晶体管数，增加流入差动放大电路部的电流。
本发明的第5发明的半导体集成电路是在第2发明的半导体集成电路中，上述增益控制部由向差动放大电路部供给电流的MOS晶体管和根据内部时钟信号的频率控制该MOS晶体管的栅极电压的栅极电压控制电路构成，内部时钟信号的频率越高，栅极电压控制电路控制上述MOS晶体管的栅极电压，增加供给差动放大电路部的电流。
本发明的第6发明的半导体集成电路备有：生成并输出多个不同的基准电压的基准电压发生部；选择从该基准电压发生部输入的基准电压，并根据该选择的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部。由频率判断部判断的频率越高，上述内部电源降压部选择越大的基准电压，补偿内部电源电压的下降。
本发明的第7发明的半导体集成电路是在第6发明的半导体集成电路中，上述内部电源降压部备有：根据内部时钟信号的频率，选择来自基准电压发生部的基准电压的基准电压选择部；输入所输出的内部电源电压和基准电压选择部选择的基准电压的差动放大电路部；以及根据差动放大电路部的输出电压，改变电流供给能力的输出电路部。内部时钟信号的频率越高，上述基准电压选择部选择越大的基准电压。
本发明的第8发明的半导体集成电路备有：根据规定的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部。由频率判断部判断的频率越高，上述内部电源降压部越增加输出电流供给能力。
本发明的第9发明的半导体集成电路是在第8发明的半导体集成电路中，上述内部电源降压部备有：输入所输出的内部电源电压和规定的基准电压的差动放大电路部；以及根据内部时钟信号频率，改变电流供给能力的输出电路部。内部时钟信号的频率越高，该输出电路部越增加电流供给能力。
本发明的第10发明的半导体集成电路是在第1至第9发明的半导体集成电路中，还备有生成并输出半导体衬底的偏压、将衬底电压加到半导体衬底上的衬底电压发生部，由频率判断部判断的频率越高，该衬底电压发生部对衬底电压的上升的应答性越好，加快衬底电压上升的检测速度。
本发明的第11发明的半导体集成电路是在第1至第9发明的半导体集成电路中，还备有升高来自外部的电源电压，生成并输出升压电压的升压电压发生部。由频率判断部判断的频率越高，该升压电压发生部对升压电压的下降的应答性越好，加快升压电压下降的检测速度。
本发明的第12发明的半导体集成电路备有：生成并输出半导体衬底的偏压、将衬底电压加到半导体衬底上的衬底电压发生部，根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部。由频率判断部判断的频率越高，上述衬底电压发生部对衬底电压的上升的应答性越好，加快衬底电压上升的检测速度。
本发明的第13发明的半导体集成电路是在第12发明的半导体集成电路中，上述衬底电压发生部备有：降低衬底电压的充电电路部；以及检测输出的衬底电压、当衬底电压达到规定值以上时使充电电路部工作的衬底电压检测部。内部时钟信号频率越高，上述衬底电压检测部对衬底电压的上升的应答性越好，加快衬底电压达到规定值以上的检测速度。
本发明的第14发明的半导体集成电路备有：升高来自外部的电源电压，生成并输出升压电压的升压电压发生部；根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部。由频率判断部判断的频率越高，上述升压电压发生部对升压电压的下降的应答性越好，加快升压电压下降的检测速度。
本发明的第15发明的半导体集成电路是在第14发明的半导体集成电路中，上述升压电压发生部备有：使升压电压上升的充电电路部；以及检测输出的升压电压、当升压电压达到规定值以下时使充电电路部工作的升压电压检测部。内部时钟信号频率越高，上述升压电压检测部对升压电压的下降的应答性越好，加快升压电压达到规定值以下的检测速度。
附图说明
图1是表示本发明的实施例1的半导体集成电路例的简略框图。
图2是图1中的频率检测电路21的电路例图。
图3是表示图2中的频率检测电路21的工作例的时间图。
图4是图1中的内部电源降压电路2的电路例图。
图5是本发明的实施例1的半导体集成电路的变形例图。
图6是表示本发明的实施例2的半导体集成电路例的简略框图。
图7是图6中的内部电源降压电路61的电路例图。
图8是表示本发明的实施例3的半导体集成电路例的简略框图。
图9是图8中的内部电源降压电路81的电路例图。
图10是表示本发明的实施例4的半导体集成电路例的简略框图。
图11是图10中的内部电源降压电路101的电路例图。
图12是表示本发明的实施例5的半导体集成电路例的简略框图。
图13是图12中的衬底电压发生电路121的电路例图。
图14是表示本发明的实施例6的半导体集成电路例的简略框图。
图15是图14中的升压电压发生电路141的电路例图。
图16是表示64M位×8的同步DRAM的现有例的简略框图。
下面，根据附图所示的实施例，详细说明本发明。
具体实施方式
实施例1
图1是表示本发明的实施例1的半导体集成电路例的简略框图，举例示出了64M位×8的同步DRAM。
图1中，同步DRAM(以下称SDRAM)1备有内部电源电路10，该内部电源电路10有：内部电源降压电路2；衬底电压发生电路3；升压电压发生电路4；以及生成并输出基准电压Vref的基准电压发生电路5。另外，SDRAM1还备有：地址缓冲电路11；控制信号缓冲电路12；时钟缓冲电路13；4个存储器阵列存储区14、15、16、17；进行数据的输入输出的输入输出缓冲电路18；以及具有方式寄存电路19且对各存储器阵列存储区14～17及输入输出缓冲电路18进行控制的控制电路20，另外，还备有检测时钟频率的频率检测电路21。另外，内部电源降压电路2及基准电压发生电路5构成内部电源降压部，时钟缓冲电路13构成内部时钟信号生成部，频率检测电路21构成频率判断部。
内部电源降压电路10连接在从外部供电的电源端Vcc上，基准电压发生电路5连接在内部电源降压电路2上，内部电源降压电路2连接在SDRAM1的各内部电路上，但其连接省略。另外，衬底电压发生电路3连接在形成SDRAM1的半导体衬底上，但其连接省略。升压电压发生电路4分别连接在存储器阵列存储区14～17。
地址缓冲电路11上连接着从外部输入地址信号的A0～A11端，还分别连接着从外部输入存储区选择信号的BA0及BA1端，地址缓冲电路11连接在控制电路20上。另外，控制信号缓冲电路12上分别连接着输入芯片选择信号的/CS端、输入低位地址选通信号的/RAS端、输入列地址选通信号的/CAS端、输入允许写入信号的/WE端、以及输入输出屏蔽信号被输入的DQM端，控制信号缓冲电路12连接在控制电路20上。
时钟缓冲电路13上连接着从外部输入时钟信号的CLK端及输入从外部输入的时钟起动信号的CKE端，时钟缓冲电路13分别连接在地址缓冲电路11、控制信号缓冲电路12、输入输出缓冲电路18、控制电路20及频率检测电路21上。另外，频率检测电路21连接在内部电源降压电路2上，控制电路20分别连接在各存储器阵列存储区14～17上，还连接在输入输出缓冲电路18上。输入输出缓冲电路18上还分别连接着进行数据的输入输出的数据输入输出端DQ0～DQ7。
内部电源降压电路2将从电源端Vcc供给的来自外部的电源电压降压后，生成内部电源电压int.Vcc，供给SDRAM1的各内部电路，并根据从基准电压发生电路5输入的基准电压Vref决定内部电源电压int.Vcc的电压值。即，内部电源降压电路2控制并输出内部电源电压int.Vcc的电压值，以便达到从基准电压发生电路5输入的基准电压Vref。衬底电压发生电路3生成并输出半导体衬底的偏压，将负的衬底电压Vbb加到半导体衬底上。升压电压发生电路4将从电源端Vcc供给的来自外部的电源电压升压后，生成升压电压Vpp，供给各存储器阵列存储区14～17。
时钟缓冲电路13根据从外部输入的时钟信号，生成并输出内部时钟信号INTCLK，地址缓冲电路11、控制信号缓冲电路12、输入输出缓冲电路18及控制电路20根据从时钟缓冲电路13输入的内部时钟信号INTCLK而工作。控制电路20在根据从地址信号输入端输入的地址信号判断脉冲串长度时，使用方式寄存电路19。频率检测电路21检测从时钟缓冲电路13输出的内部时钟信号INTCLK的频率，将表示所检测的频率超过了规定值或在规定值以下的信号输出给内部电源降压电路2。
图2是频率检测电路21的电路例图。
图2中，频率检测电路21由T触发器31、延迟电路32、33、34、NOR电路35、36、反相电路37～43及传输门44构成。延迟电路32由n(n是自然数)个NAND电路NA1～NAn及n个反相电路INV1～INVn构成。
在延迟电路32中，NAND电路NA1的输出端连接在反相电路INV1的输入端上，反相电路INV1的输出端连接在NAND电路NA2的一个输入端上。同样，NAND电路NA2的输出端连接在反相电路INV2的输入端上，反相电路INV2的输出端连接在NAND电路NA3的一个输入端上。n个NAND电路和n个反相电路按同样的方法连接，NAND电路NA1的一个输入端连接在T触发器31的非反转输出端Q上，设该连接部为a。另外，第n个反相电路INVn的输出端连接在传输门44的输入端上。设该连接部为b。
另一方面，延迟电路33的输出端连接在反相电路37的输入端上，反相电路37的输出端连接在NOR电路35的一个输入端上。延迟电路33的输入端和NOR电路35的另一个输入端分别连接在连接部a上。同样，延迟电路34的输出端连接在反相电路38的输入端上，反相电路38的输出端连接在NOR电路36的一个输入端上。延迟电路34的输入端和NOR电路36的另一个输入端分别连接在NOR电路35的输出端上，设该连接部为c。另外，NOR电路36的输出端连接在反相电路39的输入端上，设该连接部为d。NAND电路NA1～NAn各自的另一个输入端分别连接在反相电路39的输出端上。
另外，形成传输门44的n沟道型MOS晶体管的栅极及反相电路40的输入端分别连接在连接部c上，反相电路40的输出端连接在形成传输门44的p沟道型MOS晶体管的栅极上。反相电路41及42的输入和输出端互相连接，形成锁存电路45，锁存电路45的输出端连接在内部电源降压电路2上，输出非反转输出信号CLKH，同时通过反相电路43连接在内部电源降压电路2上，输出非反转输出信号CLKH的反转信号即反转输出信号/CLKH。
延迟电路33、NOR电路35及反相电路37形成单稳态多谐振荡器46，同样，延迟电路34、NOR电路36及反相电路38形成单稳态多谐振荡器47。T触发器31输入端T连接在时钟缓冲电路13上，输入内部时钟信号INTCLK，T触发器31是当输入的内部时钟信号INTCLK上升时，将输出信号的电平反转用的电路。
图3是表示图2中的频率检测电路21的工作例的时间图，用图3说明图2的频率检测电路21的工作例。图3中，假设由延迟电路32产生的延迟时间为τ0，内部时钟信号INTCLK的周期为τ。内部时钟信号INTCLK上升时，连接部a变为高电平，经过时间τ后，连接部a变为低电平。通过连接部a从高电平下降到低电平，在连接部c产生单触发信号。
这里，设τ＜τ0，在连接部a的高电平传送到连接部b之前，在连接部c产生单触发脉冲信号，传输门44导通，变成导通状态后，便被截止而变成非导通状态。因此，锁存电路45的输入端变为低电平，来自频率检测电路21的非反转输出信号CLKH变为高电平，反转输出信号/CLKH变为低电平。另一方面，当τ≥τ0时，连接部a的高电平被传送到连接部b，因此在连接部c产生单触发脉冲信号，传输门44导通，变成导通状态后，便被截止而变成非导通状态。因此，锁存电路45的输入端变为高电平，来自频率检测电路21的非反转输出信号CLKH变为低电平，反转输出信号/CLKH变为高电平。
即，频率检测电路21在从时钟缓冲电路13输入的内部时钟信号INTCLK的频率为规定频率以下时，输出低电平的非反转输出信号CLKH及高电平的反转输出信号/CLKH，当超过规定频率时，输出高电平的非反转输出信号CLKH及低电平的反转输出信号/CLKH。另外，单稳态多谐振荡器47根据单稳态多谐振荡器46输出的单触发脉冲信号，在传输门44开闭后，输出使延迟电路32上残留的脉冲信号复位用的信号。
图4是内部电源降压电路2的电路例图。
在图4中，内部电源降压电路2由差动放大电路55、增益控制电路58和形成输出电路的p沟道型MOS晶体管59构成，上述差动放大电路55由2个p沟道型MOS晶体管51及52和2个n沟道型MOS晶体管53及54构成，上述增益控制电路58由2个n沟道型MOS晶体管56及57构成，进行差动放大电路55的增益控制。另外，差动放大电路55构成差动放大电路部，增益控制电路58构成增益控制部，p沟道型MOS晶体管59构成输出电路部。
在差动放大电路55中，p沟道型MOS晶体管51及52的各栅极相连接，该连接部连接在p沟道型MOS晶体管51的漏极上。另外，p沟道型MOS晶体管51及52的各源极分别连接在电源端Vcc上。而p沟道型MOS晶体管51的漏极连接在n沟道型MOS晶体管53的漏极上，p沟道型MOS晶体管52的漏极连接在n沟道型MOS晶体管54的漏极上，该连接部上连接着p沟道型MOS晶体管59的栅极。
从内部电源降压电路2输出的内部电源电压int.Vcc输入到n沟道型MOS晶体管53的栅极上，n沟道型MOS晶体管54栅极连接在基准电压发生电路5上，输入基准电压Vref.n沟道型MOS晶体管53及54的各源极相连接，该连接部连接在增益控制电路58中的n沟道型MOS晶体管56及57的各漏极的连接部上。
n沟道型MOS晶体管56及57的各漏极相连接并接地。n沟道型MOS晶体管56及57的各栅极分别连接在频率检测电路21上，n沟道型MOS晶体管56栅极连接在频率检测电路21的锁存电路45的输出端上，输入非反转输出信号CLKH，n沟道型MOS晶体管57栅极连接在反相电路43的输出端上，输入反转输出信号/CLKH。另外，p沟道型MOS晶体管59的源极连接在电源端Vcc上。p沟道型MOS晶体管59的漏极构成内部电源降压电路2的输出端，从p沟道型MOS晶体管59的漏极输出内部电源电压int.Vcc。
在上述的结构中，形成增益控制电路58的n沟道型MOS晶体管56及57的栅极尺寸不同，流过n沟道型MOS晶体管56的电流比流过n沟道型MOS晶体管57的电流大。即n沟道型MOS晶体管57的栅极宽度比n沟道型MOS晶体管56的栅极宽度窄，或前者的栅极形成得长。
通过这样构成，当内部时钟信号INTCLK的频率在规定值以下时，来自频率检测电路21的非反转输出信号CLKH为低电平，同时来自频率检测电路21的反转输出信号/CLKH为高电平，则n沟道型MOS晶体管56截止，同时n沟道型MOS晶体管57导通，于是漏电流id57流过n沟道型MOS晶体管57。其次，当内部时钟信号INTCLK的频率超过在规定值时，来自频率检测电路21的非反转输出信号CLKH为高电平，同时来自频率检测电路21的反转输出信号/CLKH为低电平，则n沟道型MOS晶体管56导通，同时n沟道型MOS晶体管57截止，于是漏电流id56流过n沟道型MOS晶体管56。
这里，由于n沟道型MOS晶体管56形成得流过它的电流比流过n沟道型MOS晶体管57的电流大，所以id56＞id57。即，当n沟道型MOS晶体管56导通时，流过差动放大电路55的电流比n沟道型MOS晶体管57导通时流过的电流大。
流过差动放大电路55的电流越大，差动放大电路55的增益越大，应答性能越好，对应于内部电源电压int.Vcc的下降，能在短时间内降低p沟道型MOS晶体管59的栅极电压。另外，如果p沟道型MOS晶体管59的栅极电压变低，则流过的电流变大。由于这些原因，与内部时钟信号INTCLK的频率低于规定值时相比较，内部时钟信号INTCLK的频率超过规定值时，对应于内部电源电压int.Vcc的下降，能在短时间内供给更多的电流，能防止内部电源电压int.Vcc的下降。
另一方面，图5中将n沟道型MOS晶体管57的栅极连接在频率检测电路21的反相电路43的输出端上，输入反转输出信号/CLKH，但作为实施例1的变形例，如图5所示，也可以不将n沟道型MOS晶体管57的栅极连接成输入反转输出信号/CLKH，而是连接在电源端Vcc上等，使之经常为高电平，使n沟道型MOS晶体管57经常导通。
通过这样构成，当内部时钟信号INTCLK的频率低于规定值时，只有n沟道型MOS晶体管57导通，当内部时钟信号INTCLK的频率超过规定值时，n沟道型MOS晶体管56及57导通。由于这个原因，与内部时钟信号INTCLK的频率低于规定值时相比较，内部时钟信号INTCLK的频率超过规定值时，流过差动放大电路55的电流变大，能获得与图4相同的效果。
这样，本发明的实施例1的半导体集成电路在内部电源降压电路2的差动放大电路55中，能根据内部时钟信号INTCLK的频率改变增益，改变应答性能。即，在内部电源降压电路2中，内部时钟信号INTCLK的频率超过规定值时比低于规定值时，差动放大电路55的增益大，应答性能好。由于这个原因，当内部时钟信号INTCLK的频率超过规定值时，内部电源降压电路2对应于内部电源电压int.Vcc的下降，能在短时间内供给更多的电流，因此能防止由内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降。另外，频率低时能减小差动放大电路55中消耗的电流，能谋求降低SDRAM中的消耗电流。
实施例2
在上述实施例1中，由2个n沟道型MOS晶体管56及57形成增益控制电路58，利用这2个n沟道型MOS晶体管56及57，当内部时钟信号INTCLK的频率高时和低时，通过改变流过差动放大电路55的电流，改变差动放大电路55的增益，改变应答性能，但也可以用1个n沟道型MOS晶体管控制流过差动放大电路55的电流，本发明的实施例2就是这样构成的。
图6是表示本发明的实施例2的半导体集成电路例的简略框图，示出了64M位×8的SDRAM的例。另外，在图6中，与图1相同的部分标以相同的符号，这里，省略其说明，只说明与图1不同的地方。
图6中与图1不同的地方在于通过改变图1中的内部电源降压电路2的电路结构，变成内部电源降压电路61，同时增加了第1电压发生电路62及第2电压发生电路63，使图1中的内部电源电路10有内部电源降压电路61、衬底电压发生电路3、升压电压发生电路4、基准电压发生电路5、第1电压发生电路62及第2电压发生电路63，这样处理后将图1中的内部电源电路10作为内部电源电路64，与此相伴随，将图1中SDRAM1作为SDRAM65。内部电源降压电路61构成内部电源降压部。
在图6中，SDRAM65备有内部电源电路64，该内部电源电路64有：内部电源降压电路61；衬底电压发生电路3；升压电压发生电路4；基准电压发生电路5；生成并输出规定的电压VaL的第1电压发生电路62及生成并输出规定的电压VaH的第2电压发生电路63。另外，SDRAM65还备有：地址缓冲电路11；控制信号缓冲电路12；时钟缓冲电路13；4个存储器阵列存储区14～17；进行数据的输入输出的输入输出缓冲电路18；具有方式寄存电路19且对各存储器阵列存储区14～17及输入输出缓冲电路18进行控制的控制电路20；以及频率检测电路21。
内部电源电路64连接在从外部供电的电源端Vcc上，基准电压发生电路5、第1电压发生电路62及第2电压发生电路63分别连接在内部电源降压电路61上，内部电源降压电路61连接在SDRAM65的各内部电路上，其连接省略。另外，频率检测电路21连接在内部电源降压电路61上。
内部电源降压电路61降低从电源端Vcc供给的来自外部的电源电压，生成内部电源电压int.Vcc，供给SDRAM65的各内部电路，并根据从基准电压发生电路5输入的基准电压Vref，确定内部电源电压int.Vcc的电压值。即，内部电源降压电路61控制并输出内部电源电压int.Vcc的电压值，以便达到从基准电压发生电路5输入的基准电压Vref。内部电源降压电路61根据从频率检测电路21输出的信号，切换电流供给能力。
图7是内部电源降压电路61的电路例图。另外，在图7中，与图4相同的部分标以相同的符号，这里，省略其说明，只说明与图4不同的地方。
图7中与图4不同的地方在于由n沟道型MOS晶体管71、2个传输门72及73形成增益控制电路58，然后将图4中的增益控制电路58作为增益控制电路74。另外，增益控制电路74、第1电压发生电路62及第2电压发生电路63构成增益控制部，传输门72及73构成栅极电压控制电路。
在图7中，内部电源降压电路61由差动放大电路55、增益控制电路74形成输出电路的p沟道型MOS晶体管59构成，上述增益控制电路74由n沟道型MOS晶体管71和传输门72及73构成，进行差动放大电路55的增益控制。
n沟道型MOS晶体管53及54的各源极相连接，该连接部连接在n沟道型MOS晶体管71的漏极上，n沟道型MOS晶体管71的源极接地。n沟道型MOS晶体管71的栅极分别连接着传输门72及73的各输出端，传输门72的输入端连接在第1电压发生电路62上，传输门73的输入端连接在第2电压发生电路63上。
形成传输门72的p沟道型MOS晶体管的栅极及形成传输门73的n沟道型MOS晶体管的栅极分别连接在频率检测电路21中的锁存电路45的输出端上，分别输入非反转输出信号CLKH，形成传输门72的n沟道型MOS晶体管的栅极及形成传输门73的p沟道型MOS晶体管的栅极分别连接在频率检测电路21中的反相电路43的输出端上，分别输入反转输出信号/CLKH。
在上述的结构中，从第1电压发生电路62输入的规定的电压VaL被输入传输门72的输入端，从第2电压发生电路63输入的规定的电压VaH被输入传输门73的输入端。规定的电压VaL和VaH有VaH＞VaL的关系。当内部时钟信号INTCLK的频率在规定值以下时，非反转输出信号CLKH为低电平，同时反转输出信号/CLKH为高电平。于是，传输门72导通而呈导通状态，传输门73截止而呈非导通状态。因此，规定的电压VaL被输入n沟道型MOS晶体管71的栅极。
另一方面，当内部时钟信号INTCLK的频率超过规定值时，非反转输出信号CLKH为高电平，同时反转输出信号/CLKH为低电平。于是，传输门72截止而呈非导通状态，传输门73导通而呈导通状态。因此，规定的电压VaH被输入n沟道型MOS晶体管71的栅极。如上所述，由于具有VaH＞VaL的关系，所以与内部时钟信号INTCLK的频率在规定值以下时相比较，超过规定值时输入n沟道型MOS晶体管71的栅极的电压高，即，n沟道型MOS晶体管71的漏极电流大，流过差动放大电路55的电流变大。
流过差动放大电路55的电流越大，差动放大电路55的增益越大，应答性能越好，对应于内部电源电压int.Vcc的下降，能在短时间内降低p沟道型MOS晶体管59的栅极电压。另外，p沟道型MOS晶体管59在栅极电压低时，流过的电流大。由于这个原因，与内部时钟信号INTCLK的频率低于规定值时相比较，当超过规定值时，对应于内部电源电压int.Vcc的下降，能在短时间内供给更多的电流，因此能防止内部电源电压int.Vcc的下降。
这样，本发明的实施例2的半导体集成电路在内部电源降压电路61的差动放大电路55中，能根据内部时钟信号INTCLK的频率改变增益，改变应答性能。即，在内部电源降压电路61中，内部时钟信号INTCLK的频率超过规定值时比低于规定值时，差动放大电路55的增益大，应答性能好。由于这个原因，当内部时钟信号INTCLK的频率超过规定值时，内部电源降压电路61对应于内部电源电压int.Vcc的下降，能在短时间内供给更多的电流，因此能防止由内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降。另外，内部时钟信号INTCLK的频率低时，能减小差动放大电路55中消耗的电流，能谋求降低SDRAM中的消耗电流。
实施例3
在上述实施例1及2中，通过改变流过差动放大电路55的电流，改变差动放大电路55的增益，改变应答性能，但也可以在内部时钟信号INTCLK的频率低于规定值时和超过规定值时，通过改变输入差动放大电路55的n沟道型MOS晶体管54的栅极的栅极电压即基准电压，补偿内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降，本发明的实施例3就是这样构成的。
图8是表示本发明的实施例3的半导体集成电路例的简略框图，示出了64M位×8的SDRAM的例。另外，在图8中，与图1相同的部分标以相同的符号，这里，省略其说明，只说明与图1不同的地方。
图8中与图1不同的地方在于废除图1中的基准电压发生电路5，通过改变图1中的内部电源降压电路2的电路结构，构成内部电源降压电路81，同时增加第1基准电压发生电路82及第2基准电压发生电路83，使图1中的内部电源电路10有内部电源降压电路81、衬底电压发生电路3、升压电压发生电路4、第1基准电压发生电路82及第2基准电压发生电路83，然后将图1中的内部电源电路10作为内部电源电路84，与此相伴随，将图1中SDRAM1作为SDRAM85。内部电源降压电路81构成内部电源降压部，第1基准电压发生电路82及第2基准电压发生电路83构成基准电压发生部。
在图8中，SDRAM85备有内部电源电路84，该内部电源电路84有：内部电源降压电路81；衬底电压发生电路3；升压电压发生电路4；生成并输出基准电压VrL的第1基准电压发生电路82及生成并输出基准电压VrH的第2基准电压发生电路83。另外，SDRAM85还备有：地址缓冲电路11；控制信号缓冲电路12；时钟缓冲电路13；4个存储器阵列存储区14～17；进行数据的输入输出的输入输出缓冲电路18；具有方式寄存电路19且对各存储器阵列存储区14～17及输入输出缓冲电路18进行控制的控制电路20；以及频率检测电路21。
内部电源电路84连接在从外部供电的电源端Vcc上，第1基准电压发生电路82及第2基准电压发生电路83分别连接在内部电源降压电路81上，内部电源降压电路81连接在SDRAM85的各内部电路上，其连接省略。另外，频率检测电路21连接在内部电源降压电路81上。
内部电源降压电路81降低从电源端Vcc供给的来自外部的电源电压，生成内部电源电压int.Vcc，供给SDRAM85的各内部电路，并根据从第1基准电压发生电路82输入的基准电压VrL或从第2基准电压发生电路83输入的基准电压VrH，确定内部电源电压int.Vcc的电压值。即，内部电源降压电路81控制并输出内部电源电压int.Vcc的电压值，以便达到从第1基准电压发生电路82输入的基准电压VrL或从第2基准电压发生电路83输入的基准电压VrH。内部电源降压电路81根据从频率检测电路21输出的表示内部时钟信号INTCLK的频率的信号，进行基准电压VrL及VrH的切换。
图9是内部电源降压电路81的电路例图。另外，在图9中，与图4相同的部分标以相同的符号，这里，省略其说明，只说明与图4不同的地方。
图9中与图4不同的地方在于废除图4中的增益控制电路58，并在图4所示的差动放大电路55中增加恒定电流源91，然后将图4中的差动放大电路55作为差动放大电路92，并增加由传输门93及94构成的基准电压切换电路95。另外，差动放大电路92构成差动放大电路部，基准电压切换电路95构成基准电压选择部。
在图9中，内部电源降压电路81由差动放大电路92、基准电压切换电路95和形成输出电路的p沟道型MOS晶体管59构成。差动放大电路92由2个p沟道型MOS晶体管51、52、2个n沟道型MOS晶体管53、54及恒定电流源91构成，恒定电流源91连接在n沟道型MOS晶体管53及54的各源极的连接部和地之间。另外，基准电压切换电路95由传输门93及94构成，传输门93及94的各输出端连接在n沟道型MOS晶体管54栅极上。另外，传输门93的输入端连接在第1基准电压发生电路82上，传输门94的输入端连接在第2基准电压发生电路83上。
形成传输门93的p沟道型MOS晶体管的栅极及形成传输门94的n沟道型MOS晶体管的栅极分别连接在频率检测电路21中的锁存电路45的输出端上，分别输入非反转输出信号CLKH，形成传输门93的n沟道型MOS晶体管的栅极及形成传输门94的p沟道型MOS晶体管的栅极分别连接在频率检测电路21中的反相电路43的输出端上，分别输入反转输出信号/CLKH。
在上述的结构中，从第1基准电压发生电路82输入的基准电压VrL被输入传输门93的输入端，从第2基准电压发生电路83输入的基准电压VrH被输入传输门94的输入端。基准电压VrL和VrH有VrH＞VrL的关系。当内部时钟信号INTCLK的频率在规定值以下时，非反转输出信号CLKH为低电平，同时反转输出信号/CLKH为高电平。于是，传输门93导通而呈导通状态，传输门94截止而呈非导通状态。因此，基准电压VrL被输入n沟道型MOS晶体管54的栅极。
另一方面，当内部时钟信号INTCLK的频率超过规定值时，非反转输出信号CLKH为高电平，同时反转输出信号/CLKH为低电平。于是，传输门93截止而呈非导通状态，传输门94导通而呈导通状态。因此，基准电压VrH被输入n沟道型MOS晶体管54的栅极。如上所述，由于具有VrH＞VrL的关系，所以与内部时钟信号INTCLK的频率在规定值以下时相比较，超过规定值时输入n沟道型MOS晶体管54的栅极的电压高，即，差动放大电路92的基准电压高，因此，从内部电源降压电路81输出的内部电源电压int.Vcc高，能补偿内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降。
这样，本发明的实施例3的半导体集成电路能根据内部时钟信号INTCLK的频率，改变从内部电源降压电路81输出的内部电源电压int.Vcc。即，内部时钟信号INTCLK的频率超过规定值时比低于规定值时，从内部电源降压电路81输出的内部电源电压int.Vcc高，能补偿内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降。因此，能防止内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降。
实施例4
在从实施例1至实施例3中，构成内部电源降压电路中的输出电路的p沟道型MOS晶体管都是1个，但也可以由栅极尺寸不同的多个p沟道型MOS晶体管构成内部电源降压电路的输出电路，通过根据内部时钟信号INTCLK的频率，改变导通的p沟道型MOS晶体管，来改变内部电源降压电路中的输出电流供给能力，本发明的实施例4就是这样构成的。
图10是表示本发明的实施例4的半导体集成电路例的简略框图，示出了64M位×8的SDRAM的例。另外，在图10中，与图1相同的部分标以相同的符号，这里，省略其说明，只说明与图1不同的地方。
图10中与图1不同的地方在于通过改变图1中的内部电源降压电路2的电路结构，构成内部电源降压电路101，使图1中的内部电源电路10有内部电源降压电路101、衬底电压发生电路3、升压电压发生电路4及基准电压发生电路5之后，将图1中的内部电源电路10作为内部电源电路102，与此相伴随，将图1中SDRAM1作为SDRAM105。另外，内部电源降压电路101构成内部电源降压部。
在图10中，SDRAM105备有内部电源电路102，该内部电源电路102有：内部电源降压电路101；衬底电压发生电路3；升压电压发生电路4；生成并输出基准电压Vref的基准电压发生电路5。另外，SDRAM105还备有：地址缓冲电路11；控制信号缓冲电路12；时钟缓冲电路13；4个存储器阵列存储区14～17；进行数据的输入输出的输入输出缓冲电路18；具有方式寄存电路19且对各存储器阵列存储区14～17及输入输出缓冲电路18进行控制的控制电路20；以及频率检测电路21。
内部电源电路102连接在从外部供电的电源端Vcc上，基准电压发生电路5连接在内部电源降压电路101上，内部电源降压电路101连接在SDRAM105的各内部电路上，其连接省略。另外，频率检测电路21连接在内部电源降压电路101上。
内部电源降压电路101降低从电源端Vcc供给的来自外部的电源电压，生成内部电源电压int.Vcc，供给SDRAM105的各内部电路，并根据从基准电压发生电路5输入的基准电压Vref确定内部电源电压int.Vcc的电压值。即，内部电源降压电路101控制并输出内部电源电压int.Vcc的电压值，以便达到从基准电压发生电路5输入的基准电压Vref。内部电源降压电路101根据从频率检测电路21输出的表示内部时钟信号INTCLK的频率的信号，切换电流供给能力。
图11是内部电源降压电路101的电路例图。另外，在图11中，与图4相同的部分标以相同的符号，这里，省略其说明，只说明与图4不同的地方。
图11中与图4不同的地方在于废除图4中的增益控制电路58，并在图4所示的差动放大电路55中增加恒定电流源111，然后将图4中的差动放大电路55作为差动放大电路112，且备有由4个p沟道型MOS晶体管113～416及2个传输门117、118构成的输出电路119，以代替图4中的p沟道型MOS晶体管59。另外，差动放大电路112构成差动放大电路部，输出电路119构成输出电路部。
在图11中，内部电源降压电路101由差动放大电路112和输出电路119构成。差动放大电路112由2个p沟道型MOS晶体管51、52、2个n沟道型MOS晶体管53、54及恒定电流源111构成，恒定电流源111连接在n沟道型MOS晶体管53及54的各源极的连接部和地之间。另外，输出电路119由p沟道型MOS晶体管113～116及传输门117、118构成。
传输门117的输入端连接在p沟道型MOS晶体管52的漏极和n沟道型MOS晶体管54的漏极的连接部上，输出端连接在p沟道型MOS晶体管113的栅极及p沟道型MOS晶体管114的漏极上。p沟道型MOS晶体管113及114各自的源极分别连接在电源端Vcc上。
形成传输门117的n沟道型MOS晶体管的栅极及p沟道型MOS晶体管114的栅极连接在频率检测电路21中的反相电路43的输出端上，输入反转输出信号/CLKH，形成传输门117的p沟道型MOS晶体管的栅极连接在频率检测电路21中的锁存电路45的输出端上，分别输入非反转输出信号CLKH。
另外，传输门118的输入端连接在p沟道型MOS晶体管52的漏极和n沟道型MOS晶体管54的漏极的连接部上，输出端分别连接在p沟道型MOS晶体管115的栅极及p沟道型MOS晶体管116的漏极上。p沟道型MOS晶体管115及116各自的源极分别连接在电源端Vcc上。
形成传输门118的n沟道型MOS晶体管的栅极及p沟道型MOS晶体管116的栅极连接在频率检测电路21中的锁存电路45的输出端上，输入非反转输出信号CLKH，形成传输门118的p沟道型MOS晶体管的栅极连接在频率检测电路21中的反相电路43的输出端上，分别输入反转输出信号/CLKH。另外，p沟道型MOS晶体管113的漏极连接在p沟道型MOS晶体管115漏极上，该连接部构成内部电源降压电路101的输出端。
在上述的结构中，形成输出电路119的p沟道型MOS晶体管113及115由栅极尺寸不同的晶体管构成，p沟道型MOS晶体管115形成得比流过p沟道型MOS晶体管113的电流大。即，p沟道型MOS晶体管113形成得比p沟道型MOS晶体管115的栅极宽度窄或栅极的长度长。
在上述的结构中，当内部时钟信号INTCLK的频率在规定值以下时，来自频率检测电路21的非反转输出信号CLKH为低电平，同时反转输出信号/CLKH为高电平。于是，传输门117导通而呈导通状态，同时传输门118截止而呈非导通状态。另外，p沟道型MOS晶体管114截止，同时p沟道型MOS晶体管116导通，p沟道型MOS晶体管115的栅极为高电平，所以p沟道型MOS晶体管115截止而呈非导通状态。因此，漏极电流id113流过p沟道型MOS晶体管113，内部电源降压电路101的输出端供给来自p沟道型MOS晶体管113的输出电流id113。
另一方面，当内部时钟信号INTCLK的频率超过规定值时，来自频率检测电路21的非反转输出信号CLKH为高电平，同时反转输出信号/CLKH为低电平。于是，传输门117截止而呈非导通状态，传输门118导通而呈导通状态。另外，p沟道型MOS晶体管114导通，同时p沟道型MOS晶体管116截止，p沟道型MOS晶体管113的栅极为高电平，所以p沟道型MOS晶体管113截止而呈非导通状态。因此，漏极电流id115流过p沟道型MOS晶体管115，内部电源降压电路101的输出端供给来自p沟道型MOS晶体管115的输出电流id115。
这里，p沟道型MOS晶体管115形成得比流过p沟道型MOS晶体管113的电流大，所以id115＞id113。即，p沟道型MOS晶体管115导通时比p沟道型MOS晶体管113导通时，从输出电路119输出的电流大，内部电源降压电路101在内部时钟信号INTCLK的频率超过规定值时比在规定值以下时，能使输出电流的电流供给能力大。
这样，本发明的实施例4的半导体集成电路能根据内部时钟信号INTCLK的频率，改变从内部电源降压电路101输出的电流的供给能力。即，当内部时钟信号INTCLK的频率低于规定值时，能使从内部电源降压电路101输出的电流供给能力小，当内部时钟信号INTCLK的频率超过规定值时，能使从内部电源降压电路101输出的电流供给能力大。因此，能防止内部时钟信号INTCLK的频率高时引起的内部电源电压int.Vcc的下降，同时当内部时钟信号INTCLK的频率低时，能减小来自内部电源降压电路101的输出电流，能谋求降低SDRAM中的消耗电流。
实施例5
在从实施例1至实施例4中，根据内部时钟信号INTCLK的频率，进行内部电源降压电路的输出控制，但本发明的实施例5是根据内部时钟信号INTCLK的频率，进行衬底电压发生电路的输出控制。
图12是表示本发明的实施例5的半导体集成电路例的简略框图，示出了64M位×8的SDRAM的例。另外，在图12中，与图1相同的部分标以相同的符号，这里，省略其说明，只说明与图1不同的地方。
图12中与图1不同的地方在于通过改变图1中的衬底电压发生电路3的电路结构，构成衬底电压发生电路121，同时增加了第1电压发生电路122及第2电压发生电路123，使图1中的内部电源电路10有内部电源降压电路2、衬底电压发生电路121、升压电压发生电路4、基准电压发生电路5、第1电压发生电路122及第2电压发生电路123之后，将图1中的内部电源电路10作为内部电源电路124，与此相伴随，将图1中SDRAM1作为SDRAM125。另外，衬底电压发生电路121、第1电压发生电路122及第2电压发生电路123构成衬底电压发生部。
在图12中，SDRAM125备有内部电源电路124，该内部电源电路124有：内部电源降压电路2；衬底电压发生电路121；升压电压发生电路4；基准电压发生电路5；生成并输出规定的电压VbL的第1电压发生电路122及生成并输出规定的电压VbH的第2电压发生电路123。另外，SDRAM125还备有：地址缓冲电路11；控制信号缓冲电路12；时钟缓冲电路13；4个存储器阵列存储区14～17；进行数据的输入输出的输入输出缓冲电路18；具有方式寄存电路19且对各存储器阵列存储区14～17及输入输出缓冲电路18进行控制的控制电路20；以及频率检测电路21。
内部电源电路124连接在从外部供电的电源端Vcc上，基准电压发生电路5连接在内部电源降压电路2上，内部电源降压电路2连接在SDRAM125的各内部电路上，但其连接省略。另外，第1电压发生电路122及第2电压发生电路123分别连接在衬底电压发生电路121上，衬底电压发生电路121连接在形成SDRAM125的半导体衬底上，但其连接省略。另外，频率检测电路21分别连接在内部电源降压电路2及衬底电压发生电路121上。
内部电源降压电路2降低从电源端Vcc供给的来自外部的电源电压，生成内部电源电压int.Vcc，供给SDRAM125的各内部电路。衬底电压发生电路121生成并输出半导体衬底的偏压，将负的衬底电压Vbb加在半导体衬底上。
图13是衬底电压发生电路121的电路例图。
在图13中，衬底电压发生电路121由衬底电压检测电路138和充电电路139构成，上述衬底电压检测电路138由3个p沟道型MOS晶体管131、132、133、2个n沟道型MOS晶体管134、135及2个传输门136、137构成。另外，衬底电压检测电路138构成基准电压检测部，充电电路139构成充电电路部。
在衬底电压检测电路138中，p沟道型MOS晶体管131及132的各栅极相连接，该连接部连接在p沟道型MOS晶体管131的漏极上。另外，p沟道型MOS晶体管131及132的各源极分别连接在电源端Vcc上。另外，p沟道型MOS晶体管131的漏极连接在n沟道型MOS晶体管134的漏极上。p沟道型MOS晶体管132的漏极连接在n沟道型MOS晶体管135的漏极上，该连接部构成衬底电压检测电路138的输出端，并连接在充电电路139的输入端上。充电电路139的输出端构成衬底电压发生电路121的输出端，从充电电路139的输出端输出基准电压Vbb。
n沟道型MOS晶体管134的源极接地，n沟道型MOS晶体管135的源极连接在p沟道型MOS晶体管133的源极上。p沟道型MOS晶体管133栅极连接在p沟道型MOS晶体管133的漏极上，基准电压Vbb被输入该连接部。n沟道型MOS晶体管134、135的各栅极相连接，该连接部上分别连接着传输门136及137的各输出端。
传输门136的输入端连接在第1电压发生电路122上，传输门137的输入端连接在第2电压发生电路123上。形成传输门136的p沟道型MOS晶体管的栅极及形成传输门137的n沟道型MOS晶体管的栅极分别连接在频率检测电路21中的锁存电路45的输出端上，分别输入非反转输出信号CLKH，形成传输门136的n沟道型MOS晶体管的栅极及形成传输门137的p沟道型MOS晶体管的栅极分别连接在频率检测电路21中的反相电路43的输出端上，分别输入反转输出信号/CLKH。
在上述的结构中，从第1电压发生电路122输入的规定电压VbL被输入传输门136的输入端，从第2电压发生电路123输入的规定电压VbH被输入传输门137的输入端。规定电压VbL和VbH有VbH＞VbL的关系。当内部时钟信号INTCLK的频率在规定值以下时，非反转输出信号CLKH为低电平，同时反转输出信号/CLKH为高电平。于是，传输门136导通而呈导通状态，传输门137截止而呈非导通状态。因此，基准电压VbL被分别输入n沟道型MOS晶体管134及135的各栅极。
另一方面，当内部时钟信号INTCLK的频率超过规定值时，非反转输出信号CLKH为高电平，同时反转输出信号/CLKH为低电平。于是，传输门136截止而呈非导通状态，传输门137导通而呈导通状态。因此，规定电压VbH被输入n沟道型MOS晶体管134及135的各栅极。
n沟道型MOS晶体管134及135构成衬底电压检测电路138的电流源。如上所述，由于具有VbH＞VbL的关系，所以与内部时钟信号INTCLK的频率在规定值以下时相比较，超过规定值时分别输入n沟道型MOS晶体管134及135的各栅极的电压高，即，流过n沟道型MOS晶体管134及135的电流变大，p沟道型MOS晶体管131及132的各栅极电压变低，p沟道型MOS晶体管132的漏极电流变大。
如果衬底电压Vbb上升，p沟道型MOS晶体管133截止而呈非导通状态，因此衬底电压检测电路138的输出端从低电平变为高电平，充电电路139的输入端从低电平变为高电平。这里，从p沟道型MOS晶体管132流过的电流越大，衬底电压检测电路138的输出端从低电平变为高电平的转移时间越短。即，与内部时钟信号INTCLK的频率在规定值以下时相比较，超过规定值时，由于衬底电压Vbb上升，p沟道型MOS晶体管133截止而呈非导通状态，从该状态能在短时间内使衬底电压检测电路138的输出端从低电平变为高电平，衬底电压检测电路138的应答性能好。
如果衬底电压Vbb上升，衬底电压检测电路138的输出端从低电平变为高电平，则充电电路139使衬底电压Vbb下降，衬底电压Vbb下降后，p沟道型MOS晶体管133导通，衬底电压检测电路138的输出端变成低电平，停止工作。
另外，在实施例5中，使实施例1中的衬底电压发生电路3根据内部时钟信号INTCLK的频率，改变衬底电压检测电路的应答性能，但本发明不受此限，也可以将实施例2至实施例4中的衬底电压发生电路3换成衬底电压发生电路121，同时增加第1电压发生电路122及第2电压发生电路123，另外，在备有现有的内部电源降压电路的内部电源电路中，也可以备有衬底电压发生电路121、第1电压发生电路122及第2电压发生电路123。
这样，本发明的实施例5的半导体集成电路在衬底电压发生电路121的衬底电压检测电路138中，能根据内部时钟信号INTCLK的频率改变应答性能。即，在衬底电压发生电路121中，内部时钟信号INTCLK的频率超过规定值时比低于规定值时，衬底电压检测电路138的应答性能好。由于这个原因，当内部时钟信号INTCLK的频率超过规定值时，衬底电压发生电路121能在短时间内检测衬底电压Vbb的上升，使衬底电压Vbb下降，因此能防止由内部时钟信号INTCLK的频率高时引起的衬底电压Vbb的上升。另外，内部时钟信号INTCLK的频率低时，能减小衬底电压检测电路138中消耗的电流，能谋求降低SDRAM中的消耗电流。
实施例6
在从实施例1至实施例4中，根据内部时钟信号INTCLK的频率，进行内部电源降压电路的输出控制，在实施例5中，还根据内部时钟信号INTCLK的频率，进行衬底电压发生电路的输出控制，但本发明的实施例6是根据内部时钟信号INTCLK的频率，进行升压电压发生电路的输出控制。
图14是表示本发明的实施例6的半导体集成电路例的简略框图，示出了64M位×8的SDRAM的例。另外，在图14中，与图12相同的部分标以相同的符号，这里，省略其说明，只说明与图12不同的地方。
图14中与图12不同的地方在于通过改变图12中的升压电压发生电路4的电路结构，构成升压电压发生电路141，同时增加了第3电压发生电路142及第4电压发生电路143，使图12中的内部电源电路124有内部电源降压电路2、衬底电压发生电路121、升压电压发生电路141、基准电压发生电路5、第1电压发生电路122及第2电压发生电路123、第3电压发生电路142及第4电压发生电路143之后，将图12中的内部电源电路124作为内部电源电路144，与此相伴随，将图12中SDRAM125作为SDRAM145。另外，升压电压发生电路141、第3电压发生电路142及第4电压发生电路143构成升压电压发生部。
在图14中，SDRAM145备有内部电源电路144，该内部电源电路144有：内部电源降压电路2；升压电压发生电路144；基准电压发生电路5；第1电压发生电路122；第2电压发生电路123；生成并输出规定的电压VcL的第3电压发生电路142及生成并输出规定的电压VcH的第4电压发生电路143。另外，SDRAM145还备有：地址缓冲电路11；控制信号缓冲电路12；时钟缓冲电路13；4个存储器阵列存储区14～17；进行数据的输入输出的输入输出缓冲电路18；具有方式寄存电路19且对各存储器阵列存储区14～17及输入输出缓冲电路18进行控制的控制电路20；以及频率检测电路21。
内部电源电路144连接在从外部供电的电源端Vcc上，基准电压发生电路5连接在内部电源降压电路2上，内部电源降压电路2连接在SDRAM145的各内部电路上，但其连接省略。另外，第1电压发生电路122及第2电压发生电路123分别连接在衬底电压发生电路121上，衬底电压发生电路121连接在形成SDRAM145的半导体衬底上，但其连接省略。第3电压发生电路142及第4电压发生电路143分别连接在升压电压发生电路141上，升压电压发生电路141分别连接在各存储器阵列存储区14～17上。另外，频率检测电路21分别连接在内部电源降压电路2、衬底电压发生电路121及升压电压发生电路141上。
内部电源降压电路2降低从电源端Vcc供给的来自外部的电源电压，生成内部电源电压int。Vcc，供给SDRAM145的各内部电路。升压电压发生电路141升高从电源端Vcc供给的来自外部的电源电压，生成升压电压Vpp，供给各存储器阵列存储区14～17。
图15是升压电压发生电路141的电路例图。
在图15中，升压电压发生电路141由升压电压检测电路159和充电电路160构成，上述升压电压检测电路159由3个n沟道型MOS晶体管151、152、153、2个p沟道型MOS晶体管154、155、2个传输门156、157及电容器158构成。另外，升压电压检测电路159构成升压电压检测部，充电电路160构成充电电路部。
在升压电压检测电路159中，n沟道型MOS晶体管151及152的各栅极相连接，该连接部连接在n沟道型MOS晶体管151的漏极上。另外，n沟道型MOS晶体管151及152的各源极分别接地。另外，n沟道型MOS晶体管151的漏极连接在p沟道型MOS晶体管154的漏极上。n沟道型MOS晶体管152的漏极连接在p沟道型MOS晶体管155的漏极上，该连接部构成升压电压检测电路159的输出端，并连接在充电电路160的输入端上。充电电路160的输出端构成升压电压发生电路141的输出端，从充电电路160的输出端输出升压电压Vpp。
p沟道型MOS晶体管154的源极连接在n沟道型MOS晶体管153的源极上，在该连接部和地之间连接着电容器158，p沟道型MOS晶体管155的源极连接在电源端Vcc上。n沟道型MOS晶体管153的栅极连接在n沟道型MOS晶体管153的漏极上，升压电压Vpp被输入该连接部。p沟道型MOS晶体管154、155的各栅极相连接，该连接部上分别连接着传输门156及157的各输出端。
传输门156的输入端连接在第3电压发生电路142上，传输门157的输入端连接在第2电压发生电路143上。形成传输门156的p沟道型MOS晶体管的栅极及形成传输门157的n沟道型MOS晶体管的栅极分别连接在频率检测电路21中的锁存电路45的输出端上，分别输入非反转输出信号CLKH，形成传输门156的n沟道型MOS晶体管的栅极及形成传输门157的p沟道型MOS晶体管的栅极分别连接在频率检测电路21中的反相电路43的输出端上，分别输入反转输出信号/CLKH。
在上述的结构中，从第3电压发生电路142输入的规定电压VcL被输入传输门156的输入端，从第4电压发生电路143输入的规定电压VcH被输入传输门157的输入端。规定电压VcL和VcH有VcH＞VcL的关系。当内部时钟信号INTCLK的频率在规定值以下时，非反转输出信号CLKH为低电平，同时反转输出信号/CLKH为高电平。于是，传输门156导通而呈导通状态，传输门157截止而呈非导通状态。因此，规定的电压VcL被分别输入p沟道型MOS晶体管154及155的各栅极。
另一方面，当内部时钟信号INTCLK的频率超过规定值时，非反转输出信号CLKH为高电平，同时反转输出信号/CLKH为低电平。于是，传输门156截止而呈非导通状态，传输门157导通而呈导通状态。因此，规定的电压VcH被输入p沟道型MOS晶体管154及155的各栅极。
如上所述，由于具有VcH＞VcL的关系，所以与内部时钟信号INTCLK的频率在规定值以下时相比较，超过规定值时分别输入p沟道型MOS晶体管154及155的各栅极的电压低，即，流过p沟道型MOS晶体管154及155的电流变大，n沟道型MOS晶体管153导通而呈导通状态时，n沟道型MOS晶体管152及153的各栅极电压变高，p沟道型MOS晶体管155的漏极电流变大。
如果升压电压Vpp下降，n沟道型MOS晶体管153截止而呈非导通状态，因此升压电压检测电路159的输出端从低电平变为高电平，充电电路160的输入端从低电平变为高电平。这里，从p沟道型MOS晶体管155流过的电流越大，升压电压检测电路159的输出端从低电平变为高电平的转移时间越短。即，与内部时钟信号INTCLK的频率在规定值以下时相比较，超过规定值时，由于升压电压Vpp下降，n沟道型MOS晶体管153截止而呈非导通状态，从该状态能在短时间内使升压电压检测电路159的输出端从低电平变为高电平，升压电压检测电路159的应答性能好。
如果升压电压Vpp下降，升压电压检测电路159的输出端从低电平变为高电平，则充电电路160使升压电压Vpp上升，升压电压Vpp上升后，n沟道型MOS晶体管153导通，升压电压检测电路159的输出端变成低电平，停止工作。
另外，在实施例6中，使实施例5中的升压电压发生电路4根据内部时钟信号INTCLK的频率，改变升压电压检测电路的应答性能，但本发明不受此限，也可以用升压电压发生电路141、第3电压发生电路142及第4电压发生电路143代替实施例1至实施例4中的升压电压发生电路4。另外，在备有现有的内部电源降压电路及衬底电压发生电路的内部电源电路中，也可以备有升压电压发生电路141、第3电压发生电路142及第4电压发生电路143。
这样，本发明的实施例6的半导体集成电路在升压电压发生电路141的升压电压检测电路159中，能根据内部时钟信号INTCLK的频率改变应答性能。即，在升压电压发生电路141中，内部时钟信号INTCLK的频率超过规定值时比低于规定值时，升压电压检测电路159的应答性能好。由于这个原因，当内部时钟信号INTCLK的频率超过规定值时，升压电压发生电路141能在短时间内检测升压电压Vpp的下降，使升压电压Vpp上升，因此能防止由内部时钟信号INTCLK的频率高时引起的升压电压Vpp的下降。另外，内部时钟信号INTCLK的频率低时，能减小升压电压检测电路159中消耗的电流，能谋求降低SDRAM中的消耗电流。
本发明的第1发明的半导体集成电路，由于由频率判断部判断的内部时钟信号的频率越高，使对应于内部电源电压下降的输出电流的增加速度越快，所以内部时钟信号的频率高时，对应于内部电源电压的下降，能在短时间内供给较多的电流，所以能防止内部时钟信号的频率高时引起的内部电源电压的下降。
本发明的第2发明的半导体集成电路，是在第1发明的半导体集成电路中，具体地说，内部电源降压部备有：输入所输出的内部电源电压和规定的基准电压的差动放大电路部；控制流入该差动放大电路部的电流，并控制差动放大电路部的增益的增益控制部；以及根据差动放大电路部的输出电压，改变电流供给能力的输出电路部，内部时钟信号的频率越高，增益控制部使流入差动放大电路部的电流越增加，使差动放大电路部的增益越大。因此，内部时钟信号的频率高时，对应于内部电源电压的下降，能在短时间内供给较多的电流，所以能防止内部时钟信号的频率高时引起的内部电源电压的下降。
本发明的第3发明的半导体集成电路是在第2发明的半导体集成电路中，具体地说，增益控制部由向差动放大电路部供给电流的栅极尺寸不同的多个MOS晶体管构成，内部时钟信号的频率越高，使漏电流越大的MOS晶体管工作，增加流入差动放大电路部的电流。因此，内部时钟信号的频率越高，差动放大电路部的增益越大，应答性能越好。因此，内部时钟信号的频率高时，对应于内部电源电压的下降，能在短时间内供给较多的电流，所以能防止内部时钟信号的频率高时引起的内部电源电压的下降。另外，内部时钟信号的频率低时，能减小差动放大电路部中消耗的电流，能谋求降低半导体集成电路中的消耗电流。
本发明的第4发明的半导体集成电路是在第2发明的半导体集成电路中，具体地说，增益控制部由向差动放大电路部供给电流的多个MOS晶体管构成，内部时钟信号的频率越高，越增加工作的MOS晶体管数，增加流入差动放大电路部的电流。因此，内部时钟信号的频率越高，差动放大电路部的增益越大，应答性能越好。因此，内部时钟信号的频率高时，对应于内部电源电压的下降，能在短时间内供给较多的电流，所以能防止内部时钟信号的频率高时引起的内部电源电压的下降。另外，内部时钟信号的频率低时，能减小差动放大电路部中消耗的电流，能谋求降低半导体集成电路中的消耗电流。
本发明的第5发明的半导体集成电路是在第2发明的半导体集成电路中，具体地说，增益控制部由向差动放大电路部供给电流的MOS晶体管和根据内部时钟信号的频率控制该MOS晶体管的栅极电压的栅极电压控制电路构成，内部时钟信号的频率越高，用栅极电压控制电路控制MOS晶体管的栅极电压，以增加供给差动放大电路部的电流。因此，内部时钟信号的频率越高，差动放大电路部的增益越大，应答性能越好。因此，内部时钟信号的频率高时，对应于内部电源电压的下降，能在短时间内供给较多的电流，所以能防止内部时钟信号的频率高时引起的内部电源电压的下降。另外，内部时钟信号的频率低时，能减小差动放大电路部中消耗的电流，能谋求降低半导体集成电路中的消耗电流。
本发明的第6发明的半导体集成电路，由频率判断部判断的频率越高，内部电源降压部选择越大的基准电压，补偿内部电源电压的下降。因此，内部时钟信号的频率高时，能提高从内部电源降压部输出的内部电源电压，能补偿内部时钟信号的频率高时引起的内部电源电压的下降。因此，能防止内部时钟信号的频率高时引起的内部电源电压的下降。
本发明的第7发明的半导体集成电路是在第6发明的半导体集成电路中，具体地说，内部电源降压部备有：根据内部时钟信号的频率，选择来自基准电压发生部的基准电压的基准电压选择部；输入所输出的内部电源电压和基准电压选择部选择的基准电压的差动放大电路部；以及根据差动放大电路部的输出电压，改变电流供给能力的输出电路部。内部时钟信号的频率越高，基准电压选择部选择越大的基准电压。因此，内部时钟信号的频率高时，能提高从内部电源降压部输出的内部电源电压，能补偿内部时钟信号的频率高时引起的内部电源电压的下降。因此，能防止内部时钟信号的频率高时引起的内部电源电压的下降。
本发明的第8发明的半导体集成电路，在内部时钟信号频率越高时，越增加从内部电源降压部输出电流的电流供给能力。因此，内部时钟信号频率低时，能减小从内部电源降压部输出电流的电流供给能力，而当内部时钟信号频率越高时，能增大从内部电源降压部输出电流的电流供给能力。因此，能防止内部时钟信号的频率高时引起的内部电源电压的下降，同时内部时钟信号的频率低时，能减小来自内部电源降压部的输出电流，能谋求降低半导体集成电路中的消耗电流。
本发明的第9发明的半导体集成电路是在第8发明的半导体集成电路中，具体地说，内部电源降压部备有：输入所输出的内部电源电压和规定的基准电压的差动放大电路部；以及根据内部时钟信号频率，改变电流供给能力的输出电路部。内部时钟信号的频率越高，该输出电路部越增加电流供给能力。因此，内部时钟信号频率低时，能减小从内部电源降压部输出电流的电流供给能力，而当内部时钟信号频率越高时，能增大从内部电源降压部输出电流的电流供给能力。因此，能防止内部时钟信号的频率高时引起的内部电源电压的下降，同时内部时钟信号的频率低时，能减小来自内部电源降压部的输出电流，能谋求降低半导体集成电路中的消耗电流。
本发明的第10发明的半导体集成电路是在第1至第9发明的半导体集成电路中，还备有衬底电压发生部，由频率判断部判断的频率越高，该衬底电压发生部对衬底电压的上升的应答性越好，加快衬底电压上升的检测速度。因此，内部时钟信号频率高时，衬底电压发生部能在短时间内检测衬底电压的上升，并使衬底电压降低，所以能防止内部时钟信号的频率高时引起的衬底电压的上升。
本发明的第11发明的半导体集成电路是在第1至第9发明的半导体集成电路中，还备有升压电压发生部，由频率判断部判断的频率越高，该升压电压发生部对升压电压的下降的应答性能越好，加快了升压电压下降的检测速度。因此，内部时钟信号频率高时，升压电压发生部能在短时间内检测升压电压的下降，并使升压电压升高，所以能防止内部时钟信号的频率高时引起的升压电压的下降。
本发明的第12发明的半导体集成电路在内部时钟信号频率越高时，对衬底电压的上升的应答性越好，加快了衬底电压上升的检测速度。因此，内部时钟信号频率高时，能在短时间内检测衬底电压的上升，并使衬底电压降低，所以能防止内部时钟信号的频率高时引起的衬底电压的上升。
本发明的第13发明的半导体集成电路是在第12发明的半导体集成电路中，具体地说，衬底电压发生部备有：降低衬底电压的充电电路部；以及检测输出的衬底电压、当衬底电压达到规定值以上时使充电电路部工作的衬底电压检测部。内部时钟信号频率越高，衬底电压检测部检测衬底电压达到规定值以上的速度越快。因此，内部时钟信号频率高时，衬底电压检测部的应答性能好，所以内部时钟信号频率高时，能在短时间内检测衬底电压的上升，并使衬底电压降低，所以能防止内部时钟信号的频率高时引起的衬底电压的上升。
本发明的第14发明的半导体集成电路，其内部时钟信号频率越高，对升压电压的下降的应答性越好，加快了升压电压下降的检测速度。因此，内部时钟信号频率高时，能在短时间内检测升压电压的下降，并使升压电压升高，所以能防止内部时钟信号的频率高时引起的升压电压的下降。
本发明的第15发明的半导体集成电路是在第14发明的半导体集成电路中，具体地说，升压电压发生部备有：使升压电压上升的充电电路部；以及检测输出的升压电压、当升压电压达到规定值以上时使充电电路部工作的升压电压检测部。内部时钟信号频率越高，升压电压检测部对升压电压的下降的应答性越好，加快了升压电压达到规定值以下的检测速度。因此，内部时钟信号频率越高时，升压电压检测部的应答性越好，所以内部时钟信号频率高时，能在短时间内检测升压电压的下降，并使升压电压升高，所以能防止内部时钟信号的频率高时引起的升压电压的下降。

Claims (9)

1.一种半导体集成电路，其特征在于备有：
根据规定的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；
根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；
以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部，
由频率判断部判断的频率越高，上述内部电源降压部使对应于内部电源电压下降的输出电流的增加速度越快，
上述内部电源降压部备有：
输入所输出的内部电源电压和规定的基准电压的差动放大电路部；
控制流入该差动放大电路部的电流，并控制差动放大电路部的增益的增益控制部；
以及根据上述差动放大电路部的输出电压，改变电流供给能力的输出电路部，
内部时钟信号的频率越高，上述增益控制部越增加流入差动放大电路部的电流，使差动放大电路部的增益越大。
2.根据权利要求1所述的半导体集成电路，其特征在于：
上述增益控制部由向差动放大电路部供给电流的栅极尺寸不同的多个MOS晶体管构成，内部时钟信号的频率越高，使漏电流越大的MOS晶体管工作，增加流入差动放大电路部的电流。
3.根据权利要求1所述的半导体集成电路，其特征在于：
上述增益控制部由向差动放大电路部供给电流的多个MOS晶体管构成，内部时钟信号的频率越高，越增加使MOS晶体管的工作的漏电流，以增加流入差动放大电路部的电流。
4.根据权利要求1所述的半导体集成电路，其特征在于：
上述增益控制部由向差动放大电路部供给电流的MOS晶体管和根据内部时钟信号的频率控制该MOS晶体管的栅极电压的栅极电压控制电路构成，内部时钟信号的频率越高，栅极电压控制电路控制上述MOS晶体管的栅极电压，增加供给差动放大电路部的电流。
5.一种半导体集成电路，其特征在于备有：
生成并输出多个不同的基准电压的基准电压发生部；
选择从该基准电压发生部输入的基准电压，并根据该选择的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；
根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部，
由频率判断部判断的频率越高，上述内部电源降压部选择越大的基准电压，补偿内部电源电压的下降。
6.根据权利要求5所述的半导体集成电路，其特征在于：
上述内部电源降压部备有：
根据内部时钟信号的频率，选择来自基准电压发生部的基准电压的基准电压选择部；
输入所输出的内部电源电压和基准电压选择部选择的基准电压的差动放大电路部；
以及根据差动放大电路部的输出电压，改变电流供给能力的输出电路部，
内部时钟信号的频率越高，上述基准电压选择部选择越大的基准电压。
7.一种半导体集成电路，其特征在于备有：
根据规定的基准电压，降低来自外部的电源电压，生成并输出内部电源电压的内部电源降压部；
根据从外部输入的时钟信号，生成并输出内部时钟信号的内部时钟信号生成部；
以及判断由该内部时钟信号生成部生成的内部时钟信号频率的频率判断部，
由频率判断部判断的频率越高，上述内部电源降压部越增加输出电流供给能力，
上述内部电源降压部备有：
输入所输出的内部电源电压和规定的基准电压的差动放大电路部；
以及根据内部时钟信号频率，改变电流供给能力的输出电路部，
内部时钟信号的频率越高，该输出电路部越增加电流供给能力。
8.根据权利要求1至权利要求7中的任意一项所述的半导体集成电路，其特征在于：
还备有生成并输出半导体衬底的偏压、将衬底电压加到半导体衬底上的衬底电压发生部，由频率判断部判断的频率越高，该衬底电压发生部对衬底电压的上升的应答性能越好，加快衬底电压上升的检测速度。
9.根据权利要求1至权利要求7中的任意一项所述的半导体集成电路，其特征在于：
还备有升高来自外部的电源电压，生成并输出升压电压的升压电压发生部，由频率判断部判断的频率越高，该升压电压发生部对升压电压的下降的应答性能越好，加快升压电压下降的检测速度。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4274597B2 (ja) * 1998-05-29 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP4485637B2 (ja) * 2000-02-24 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体装置及び半導体装置の内部電源生成方法
JP2001351383A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体集積回路装置
JP2002056674A (ja) * 2000-08-08 2002-02-22 Nec Corp 半導体装置
JP2002175689A (ja) 2000-09-29 2002-06-21 Mitsubishi Electric Corp 半導体集積回路装置
JP2002230998A (ja) * 2001-02-01 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
US7095273B2 (en) * 2001-04-05 2006-08-22 Fujitsu Limited Voltage generator circuit and method for controlling thereof
JP2002344304A (ja) * 2001-05-15 2002-11-29 Fujitsu Ltd 差動アンプ回路および半導体集積回路装置
DE10220354B4 (de) * 2002-05-07 2004-03-11 Infineon Technologies Ag Speicherschaltung mit mehreren Spannungsgeneratoren, Verfahren zur Herstellung und Verfahren zum Betreiben derselben
JP2004070805A (ja) * 2002-08-08 2004-03-04 Fujitsu Ltd 内部電源電圧が制御される半導体集積回路
DE10356420A1 (de) * 2002-12-02 2004-06-24 Samsung Electronics Co., Ltd., Suwon Spannungsgeneratorschaltung
KR100558488B1 (ko) * 2003-08-26 2006-03-07 삼성전자주식회사 데이터 구동회로 및 이를 이용한 반도체 장치
KR100560297B1 (ko) * 2003-10-29 2006-03-10 주식회사 하이닉스반도체 지연고정루프용 전원 공급 회로를 구비한 반도체 소자
KR100689817B1 (ko) * 2004-11-05 2007-03-08 삼성전자주식회사 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치
JP4761833B2 (ja) * 2005-05-24 2011-08-31 株式会社東芝 半導体装置及びシステム
JP4506684B2 (ja) * 2006-02-15 2010-07-21 ソニー株式会社 負荷を駆動する駆動方法および駆動装置、並びに電子機器
JP5013895B2 (ja) * 2006-04-27 2012-08-29 パナソニック株式会社 半導体集積回路装置
KR100937939B1 (ko) * 2008-04-24 2010-01-21 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성회로
DE102010044924B4 (de) 2010-09-10 2021-09-16 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren für diskrete lastadaptive Spannungsregelung
KR102033784B1 (ko) * 2012-07-13 2019-10-17 에스케이하이닉스 주식회사 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법
KR20160148788A (ko) * 2015-06-16 2016-12-27 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170124017A (ko) * 2016-04-29 2017-11-09 삼성전자주식회사 동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법
JP7341964B2 (ja) 2020-09-15 2023-09-11 株式会社東芝 半導体装置
CN115565576A (zh) 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种信号生成电路、方法及半导体存储器
CN115565577B (zh) * 2021-07-02 2024-07-05 长鑫存储技术有限公司 一种信号生成电路、方法及半导体存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171842A (ja) * 1982-03-31 1983-10-08 Matsushita Electronics Corp 集積回路装置
JPH07113863B2 (ja) * 1985-06-29 1995-12-06 株式会社東芝 半導体集積回路装置
JPH04112312A (ja) * 1990-09-03 1992-04-14 Seiko Epson Corp 電気回路
US5499213A (en) * 1992-06-29 1996-03-12 Fujitsu Limited Semiconductor memory device having self-refresh function
JP2870312B2 (ja) * 1992-07-28 1999-03-17 日本電気株式会社 半導体メモリ回路の調整方法
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
JPH07220472A (ja) * 1994-01-31 1995-08-18 Mitsubishi Electric Corp 内部電源回路
JPH08153388A (ja) * 1994-11-28 1996-06-11 Mitsubishi Electric Corp 半導体記憶装置

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