CN1745354A - 浮动栅参考电压生成器的输出电压补偿电路和方法 - Google Patents

浮动栅参考电压生成器的输出电压补偿电路和方法 Download PDF

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Abstract

提供了一种装置和方法，用于调节浮动栅参考电压生成器电路的输出端处的参考电压、以便提高负载电路输入端的参考电压的准确性。该装置和方法补偿了在参考电压生成器电路的输出端和负载电路的输入端之间产生的电压降，并且包括：一电容器，用于把所述负载电路输入端的电压电容性耦合到一浮动栅；以及一差分放大器，其在操作上耦合到所述浮动栅，所述浮动栅响应于电容性耦合的负载电路输入电压而工作，以便调节输出端处的电压，使得负载电路输入端的电压等于参考电压。

Description

浮动栅参考电压生成器的输出电压补偿电路和方法
技术领域
本发明一般涉及模拟参考电压生成器的领域，尤其涉及提高由浮动栅参考电压生成器提供给负载的电压的准确性。
背景技术
自二十世纪八十年代早期开始，可编程模拟浮动栅电路已经用在仅要求随时间流逝的适度绝对电压准确性的应用中，例如随时间流逝的100-200mV的绝对电压准确性。这种器件通常用于为浮动栅上的电荷提供长期的非易失性存储。浮动栅是一块孤立的导电材料，该导电材料与衬底电隔离但是与衬底或者其它导电层电容性耦合。一般而言，浮动栅形成了一MOS晶体管的栅极，该栅极用来读取浮动栅上的电荷水平，而不会造成任何电荷从中泄漏。
本领域中公知各种手段能把电荷引入到浮动栅上并且从浮动栅移除电荷。一旦浮动栅已经以特定的电荷水平被编程，它就基本永远保持在该水平上，因为浮动栅的周围是绝缘材料，这些绝缘材料充当对浮动栅放电的势垒。电荷一般用热电子注入或电子隧穿耦合到浮动栅。电荷一般通过射线暴露(UV光、X射线)、雪崩注入或Fowler-Nordheim电子隧穿而从浮动栅移除。从冷导体(cold conductor)发出的电子的使用首先在R.H.Fowler和L.Nordheim博士所著的“Electron Emission inIntense Electric Fields”中描述，Royl soc.会刊，A，Vol.119(1928)。这一现象在通过氧化层的电子隧穿中的使用在M.Lanzlinger和E.H.Snow所著的“Fowler-Nordheim Tunneling into Thermally Grown SiO2”中描述，应用物理学期刊，Vol.40，第1号(1969，1月)，这两篇文章都通过引用被结合于此。例如，这种模拟浮动栅电路已经在数字非易失性存储器设备、以及包括参考电压、Vcc感测和加电重置电路在内的模拟非易失性电路中使用。
图1A是说明用在一衬底上形成的两个多晶硅层和两个电子隧穿区实现的模拟非易失性浮动栅电路一实施例的示意图。图1A说明了在一衬底71上形成的一示例现有技术的可编程电压参考电路70的截面图。参考电路70包括由第一多晶硅层(poly1)形成的编程(Program)电极、由第二多晶硅层(poly2)形成的擦除(Erase)电极、以及由在角触点(corner contact)76处连在一起的poly1层和poly2层组成的电隔离的浮动栅。一般而言，多晶硅层1和2通过一厚的氧化物电介质彼此分开，浮动栅fg完全被电介质包围。浮动栅fg也是73处所示的NMOS晶体管T0的栅极，漏极D和源极S是衬底74内重掺杂的n+区，衬底71是P型的。poly1编程电极和浮动栅fg之间的电介质部分(如74所示)是一编程隧道区(即“隧道器件”)TP，而poly1浮动栅fg和poly2擦除电极之间的电介质部分(如75所示)是擦除隧道区TE。两个隧道区都有一给定的电容。由于这两个隧道区74、75一般在厚氧化物电介质内形成，因此它们一般被称为“厚氧化物隧穿器件”或“增强型发射隧穿器件”。这种厚氧化物隧穿器件使浮动栅能准确的将模拟电压在+/-4伏电压范围内保持许多年。即使在隧道器件上施加了几个电压，但由于隧道区74、75内大多数厚电介质内的电场很低，因此使这一相对高的模拟电压保持力成为可能。这一低电场、厚氧化物提供了对电荷损失的高势垒，直到电场足够大以便使Fowler-Nordheim隧穿出现。最后，参考电路70包括一控制电容器CC，该电容器CC是浮动栅fg和在衬底内形成的n+区之间的电容，所述n+区连到Cap电极。
图1B是说明用三个多晶硅层实现的浮动栅电路70的第二实施例的示意图。三个多晶硅层的浮动栅电路70’类似于两个多晶硅层的实施例，除了由第三多晶硅层(poly3)形成擦除电极以外。此外，浮动栅fg完全从poly2层形成。因此，在该实施例中，无须在浮动栅fg的poly1层部分和poly2层部分之间形成一角触点，角触点对于图1A所示的两个多晶硅层是需要的。
参照图2，在20处示出图1A的电压参考电路70以及图1B的电压参考电路70’的等效电路图。为了简洁，图2的每个电路元件都用其在图1A和1B中的相应元件采用一致的标识。
把参考电路70设为一特定电压电平是用两个分开的操作完成的。再次参照图1A，浮动栅fg首先被编程或者被“重置”为切断条件。然后，浮动栅fg被擦除或“设置”为一特定的电压电平。浮动栅fg通过将其编程为一净(net)负电压而重置，该净负电压切断了晶体管T0。这一编程通过将编程电极保持为低并且通过Cap电极使具有相对大控制电容器CC的n+底板上升到15到20V来完成。控制电容器CC耦合的浮动栅fg为高，浮动栅fg又使电子通过74处的厚氧化物从poly1编程电极隧穿到浮动栅fg。这导致浮动栅fg上的净负电荷。当控制电容器CC的底板被返回到接地时，这一耦合使浮动栅fg为负，即低于地电压，于是切断了NMOS晶体管T0。
为把参考电路70设为一特定的电压电平，把控制电容器CC的n+底板、Cap电极保持为地电压，而同时把擦除电极上升为一高电压，即12到20V。电子通过75处的厚氧化层从浮动栅fg到poly2擦除电极的隧穿在隧道器件TE上的电压达到一特定电压时开始，所述特定电压一般近似为11V。这一电子通过隧道器件TE从fg的隧穿提高了浮动栅fg的电压。于是，浮动栅fg上的电压“跟随”与poly2擦除电极耦合的电压上升，但是相比擦除电极上的电压有低大约11V的电压电平偏移。当浮动栅fg上的电压达到期望设定电平时，poly2擦除电极上的电压上升停止，然后被回拉到地电压。这使浮动栅fg上的电压被近似设为期望电压电平。
如上所述，参考电路70满足对近似200mV的准确性足够时电压参考应用的要求。电路70的准确性因为两个原因而受到限制。首先，浮动栅fg上的电位在它被设置后下移约100mV到200mV，所述设置是由于poly2擦除电极从高电压被下拉到0V时、耦合了浮动栅fg的擦除隧道器件TE的电容下降而进行的。这一变化量取决于擦除隧道器件TE的电容和浮动栅fg的其余电容(大部分由于控制电容器CC)的比率、以及poly2擦除电极上的电压变化量。这一电压“偏移”定义明确且是可预测的，但总是在这种现有技术电压参考电路中出现，因为擦除隧道器件TE的电容不能为零。其次，电路70的准确性受到限制，因为浮动栅fg的电位在它由于各个因素被设置后又随时间改变了100mV到200mV，所述各个因素包括隧道器件的释放(detrapping)以及全部浮动栅fg电容器的电介质释放(relaxation)。
使用浮动栅的模拟电压参考存储设备在第5166562号美国专利中描述，并且说明了使用热电子注入来把电子注入到浮动栅上，并且使用电子隧穿从浮动栅移除电子。通过在擦除步骤已经把浮动栅设为初始电压后、控制热电子注入的电子电流，从而对浮动栅编程。这也可以参见第4953928号美国专利。尽管这一对浮动栅上的电荷编程的方法比以前的包括浮动栅的模拟电压参考电路更为准确，但是准确性程度仍旧约为50mV到200mV。
此外，现有技术参考电压生成器一般不补偿由于电阻引起的电压降，即在参考电压生成器电路(一般形式为集成电路IC)和负载电路间存在的电流电阻(IR)下降。在现有技术参考电压生成器电路中，这还不是问题，因为该电压降和由参考电压生成器电路产生的固有电压不准确性相比可忽略。当这一输出电压所需的准确性高得多时，例如在±1mV的范围内或更好的范围内，参考电压生成器电路和负载电路之间的IR下降会显著地导致在负载电路输入端处存在的参考电压值的误差量。
图2是说明集成电路(IC)组件210中从IC组件210到负载电路240的示例性线路连接的简化示意图。IC组件210包括一IC芯片212和多个输入/输出(I/O)组件引脚，例如引脚220、222和224。IC芯片包括使用已知的集成电路在其上形成的浮动栅参考电压生成器电路(未示出)。IC芯片212的表面上形成了多个焊片，例如焊片214、216和218。这些焊片214、216和218分别通过常规的金属迹线或线230、232和234连到I/O组件引脚220、222和224。图2中，例如，如果焊片218对应于浮动栅参考电压生成器电路的电压输出端，则在浮动栅参考电压生成器电路的片载(on-chip)电压输出和焊片218之间存在一个小的第一IR下降。在沿着把焊片218连到I/O组件引脚224的金属迹线或线上有第二IR下降。I/O组件引脚224经由导线242连到负载电路240，从而提供了参考电路和负载240之间的导电路径。在I/O组件引脚224和负载240的输入端244之间有显著的第三IR下降。在现有技术中一般不补偿上述三种IR下降中的一个或多个。因此，由于参考电压生成器电路的输出和负载电路240的输入端244之间的导电路径中的电阻所引起的这些IR下降，造成负载电路240处提供的参考电压中的电压降。
需要一种模拟可编程参考电压生成器电路，该电路补偿了在参考电压生成器电路的输出端和负载的输入端之间产生的电压降，以便提供负载处的精确参考电压。
发明内容
本发明提供了一种***和方法，其用于调节浮动栅参考电压生成器电路的输出电压，以便提高浮动栅参考电压生成器电路的负载处的参考电压准确性。
在一***中，其中参考电压生成器电路所生成的参考电压耦合到一负载，参考电压生成器电路包括保存和参考电压相对应的电荷的浮动栅，本发明包括一种用于补偿参考电压生成器电路的输出端和负载输入端之间导电路径中产生的电压降的方法，使得所述输出端的电压近似等于参考电压加上指定的电压降。按照本发明的方法，负载输入端处的电压电容性地耦合到浮动栅，这使参考电压生成器电路响应于此而工作，以便调节输出端处的电压，使得负载输入端处的电压变得近似等于参考电压。
本发明的另一实施例包括一装置，该装置用于生成一参考电压并且用于把所述参考电压耦合到一负载，所述参考电压生成器补偿了在参考电压生成器的输出端和负载输入端之间的导电路径中产生的电压降。该装置包括一电路，该电路包括：用于把负载输入端处的电压电容性耦合到一浮动栅的电容器；以及操作上耦合到浮动栅的差分放大器，用于根据电容性耦合的负载输入端电压来调节输出端处的电压，使得负载输入端处的电压变得近似等于参考电压。
本发明的还有一个实施例包括一浮动栅电路，该电路用于在负载的一输入节点处提供一参考电压，以便补偿一输出节点和负载输入节点间的电压降、在输出节点和负载输入节点间的电阻电路中产生的电压降。按照本发明，浮动栅电路包括：第一浮动栅，其上保存的电荷对应于一预定参考电压；具有第一浮动栅作为一板极(plate)的电容器，所述电容器连到负载输入节点；以及连到电容器的差分放大器，其中差分放大器响应于负载输入节点处的电压而降低输出节点处的电压，使得负载输入节点处的电压变得近似等于所述参考电压。
参照以下具体实施方式、所附权利要求以及附图能够更好地理解本发明的这些及其它实施例、特征、方面和优点。
附图说明
结合附图参照以下详细描述能够更容易地理解本发明的上述方面和优点，附图中：
图1A是说明由两个多晶硅层形成的现有技术可编程浮动栅电路截面图的示意图；
图1B是由三个多晶硅层形成的类似的现有技术浮动栅电路；
图1C是图1A和1C所示的参考电路的等效电路图；
图2是说明集成电路(IC)组件内从IC组件到一负载电路的线路连接的简化示意图；
图3是一差分单浮动栅电路的电路图，它是用于对一浮动栅编程的高精确度电路的一个实施例；
图4A是按照本发明一优选实施例的差分双浮动栅电路的电路图；
图4B是说明在设置模式期间与本发明的双浮动栅电路耦合的单浮动栅电路的组合示意框图；
图5是说明使用单浮动栅电路来设置一浮动栅的方法的流程图；
图6说明了图5方法一特定实现的各个电压波形相对于时间的示意图；
图7说明了图5方法一特定实现的各个电压波形相对于时间的示意图；
图8说明了图5方法一特定实现的各个电压波形相对于时间的示意图；
图9是说明使用本发明的差分双浮动栅电路来设置一浮动栅的方法的流程图；
图10说明了图9方法一特定实现的各个电压波形相对于时间的示意图；
图11说明了图9方法一特定实现的各个电压波形相对于时间的示意图；
图12说明了图9方法一特定实现的各个电压波形相对于时间的示意图；
图13是按照本发明另一实施例的读取模式中的电压参考电路图；
图14是图4A的电路的修改后示意图，说明包括读取模式中双浮动栅电路的本发明实施例；
图15是按照本发明一实施例、用于向一负载电路提供参考电压的浮动栅参考电压生成器电路，其补偿率电压参考电路和负载间的电压降；
图16是说明图3中电路的修改后示意图，说明包括读取模式中单个浮动栅电路的本发明一实施例；以及
图17是根据本发明另一实施例、补偿了浮动栅了参考电压生成器电路的电压降。
具体实施方式
本发明是用于补偿一导电路径中产生的电压降的装置和方法，该导电路径从高精确度参考电压生成器电路的输出端到一负载的输入端。通过以下对本发明优选实施例的详细描述将能更好地理解本发明。
图3是按照本发明的差分单浮动栅电路30的电路图，该电路30用于在高电压设置模式或设置周期期间把一浮动栅准确地设为一模拟电压。图4A是按照本发明另一实施例的差分双浮动栅电路40的电路图。电路40也用于在高电压设置模式期间把一浮动栅准确地设为一模拟电压。一旦设置了模拟电压电平，电路30和电路40于是都能在读取模式期间被配置为带有内嵌电压参考的精确电压比较器、或者被配置为精确电压参考电路。电路30和电路40最好用使用工业标准CMOS处理技术制造的集成电路来实现。由于在设置模式期间使用的序列对于两个电路是类似的，因此将首先描述电路30以及使用电路30来编程一浮动栅的方法。
电路30包括处在节点2处的浮动栅fg0，浮动栅fg0在设置模式结束时被设为一个电压，该电压是在与节点1耦合的输入端300处接收到的输入设定电压Vset0的函数，且最好等于该输入设定电压Vset0。这一设置模式在工厂制造时就把浮动栅fg0设为一期望电压。或者，电路30以后的用户可以在每当他希望根据用户在此稍后的、或现场的设置模式操作期间输入的Vset0电压的函数来更新fg0上的电压时，进入一设置模式。电路30还包括一电路310，该电路310包括：在节点3处，在浮动栅fg0和编程电极Ep0之间形成的编程隧道器件TP0；在节点4处，在浮动栅fg0和擦除电极Ee0之间形成的擦除隧道器件Te0；以及在浮动栅fg0和节点5之间耦合的控制电容C1。
最好是，编程电极Ep0在设置模式期间接收一负电压，擦除电极Ee0在设置模式期间接收一正电压。此外，Tp0和Te0是通过布局合理匹配的Fowler-Nordheim隧道器件。控制电容C1的底板在设置模式期间耦合到一预定电压，该预定电压最好是接地点(ground)g1。控制电容C1用来为浮动栅fg0提供一稳定的接地点参考。
在设置模式期间把fg0设为一对应于节点2处的特定电压的特定的电荷水平是通过使Ep0为负并且使Ee0为正来实现，，从而使节点4处的电压减去节点3处的电压等于两个隧道电压或者近似为22V。另一种方式是使Ep0为负并且使Ee0为正，从而使大约5nA的电流从节点4流至节点3。在任一情况下，两个隧道器件都是传导的，即隧道器件是“双传导”的。通过在双传导模式下工作，浮动栅fg0上的电压可以尽可能长的稳定在DC电压电平，这一时间是电路30稳定到一非常精确和准确的级别所需的时间。为了能够用片载电路或非片载测试设备非常准确地设置浮动栅fg0电压，至关重要的是使Fowler-Nordheim隧穿器件在双传导模式下工作。
在双传导时，由于其芯片布局而被合理匹配的隧道器件Te0和Tp0会通过允许电子在浮动栅fg0上下隧穿电子而改变浮动栅fg0上的电荷水平，以便把节点4和3之间的电压分为两半。因此，浮动栅电压，即节点2处的电压，会等于Vfg0＝Vnode3+(Vnode4-Vnode3)/2，该电压为节点4处电压和节点3处电压的半程处。根据这些条件，双传导电流一般在1毫秒(mSec)之内对节点2充电或放电，节点2一般小于5pF电容。由于这一点，浮动栅电压直接“跟踪”节点3和4处的电压，并且在几毫秒内稳定到这两个电压半程处的一个直流电压。因而，根据电极Ee0和Ep0处的电压，Vfg0可以被设为正电压或负电压或零电压。例如，如果隧道电压对于擦除和编程隧道器件Te0和Vp0约为11V，且电极Ee0处的电压被设为约+16V而电极Ep0处的电压被设为约为-6V，则Vfg0会稳定在约+5V，+5V是两个电压的中点。如果电极Ee0处的电压被设为约+11V而电极Ep0处的电压被设为约-11V，则Vfg0会稳定到约0V。如果电极Ee0处的电压被设为约+6V而电极Ep0处的电压被设为约-16V，则Vfg0会稳定到约-5V。
注意到，在优选的实施例中，在设置模式期间不在节点3处生成一特定的电压。用于控制浮动栅fg0上的电荷水平的电压是节点4处的电压。电流源Ip0最好用一电荷泵来实现，电流源Ip0提供了必要的电压来产生一个负电压，该负电压足以生成在隧道器件Te0和Tp0中产生双传导隧穿所需的电压差。
电路30还包括电路320，电路320把浮动栅fg0上的电压Vfg0和节点1处的电压相比较，并且在节点6处生成一个输出电压Vout，该电压Vout是Vset0和节点1处电压之差的函数。电路320最好包括一差分放大器(或差分级)322，差分放大器322最好被配置成具有和浮动栅fg0耦合的反相输入、和节点1耦合的非反相输入、以及节点7处的输出。电路320最好还包括一增益级324，其具有和节点7耦合的输入以及节点6处的输出端。差分级对在其输入处接收到的电压进行比较，并且放大该差异，放大因数一般是50到100。然后，增益级还把该差异放大另外的50到100因数。此外，在设置模式结束时，电路320理想地稳定到一稳态条件，使Vfg0＝Vset0。
再次参照图3，差分级322最好包括增强模式晶体管T1、T2、T3和T4。晶体管T1和T2最好是通过布局合理匹配的NMOS晶体管，晶体管T3和T4最好是通过布局合理匹配的PMOS晶体管。NMOS晶体管T1和T2的源极在节点8处耦合在一起。NMOS晶体管T1的漏极耦合到节点7，其栅极耦合到节点1。PMOS晶体管T3以共漏极、共栅极的方式耦合到节点9，其源极耦合到节点10。PMOS晶体管T4的栅极耦合到节点9。其漏极耦合到节点7，其源极耦合到节点10。源电压Vcc一般为3到5伏，它耦合到节点10，电流源It0耦合在节点8和接地点g1之间，使晶体管T1、T2、T3和T4在设置模式中在预阈值(prethreshold)或线性区域内工作。电流源It0可以用任何数量的常规电路来实现。
差分级322的一个好处在于：晶体管T1-T4中的温度和应力效应相同(track)，因为这些晶体管的温度系数Tc近似相同。也就是，本发明的浮动栅电路在其上实现的集成电路芯片的任何温度变化对于晶体管T1-T4会有相同的效应，使得差分级322是基本独立于温度的平衡条件。类似地，机械和热应力效应也是共模的，因此它们的效应也大大减小。
增益级324最好包括由Vcc加偏压的PMOS上拉(pull-up)晶体管T5，并且包括电流源下拉(pull-down)负载Ig0。晶体管T5的源极耦合到节点10。其栅极在节点7处耦合到差分级PMOS上拉T4，其漏极耦合到节点6。电流源下拉负载Ig0耦合在节点6和接地点g1之间。增益级324最好还包括耦合在节点6和7之间的补偿电容C2。电流源下拉负载Ig0最好是使用NMOS电流镜的有源负载或者是一耗尽器件。通过使用具有相对高输出电阻的有源电流源，增益级324能提供约为100的电压增益。增益级324的输出振幅几乎是从地电压到Vcc的完全轨迹(fullrail)。能够使用补偿电容C2为各个过程调节该电路的稳定性和响应。在该配置中，晶体管T5提供良好的电流源容量，但是电流宿被限制为电流源下拉Ig0内的电流。因此，Ig0内的电流应该比Vout上的负载所需的上拉电流要大，使得增益级324能够通过接收流至节点6的全部电流，从而充分地控制节点6处的Vout。
电路320还在设置模式器件以下述方式工作。在被Vcc和电流源It0加偏时，T1感测到相对于输入设定电压Vset0的Vfg0(300)，输入设定电压Vset0被晶体管T2感测到，放大的差异在节点6出呈现为Vout。如果Vfg0最初小于Vset0，则T2而非T1被导通，流经T2(也流经T4，因为它们串联)的电流最初大于流经T1(相应地流经T3)的电流。上拉晶体管T3的栅极连到T3的漏极，还连到上拉晶体管T4的栅极，使T4中的电流成为T3中电流的镜像。当流经T4的电流比流经T3的电流多时，节点7上的电压V7落到节点9上的电压V9以下。节点7上的较低电压使流经T5的电流上升，使Vout变高。差分级322的电压增益一般约为80，输出级324的电压增益约为100，使从Vset0到Vout的总增益约为8000。为使差分电路320稳定在fg0上的电压等于Vset0的一点，从Vout到反相输入fg0的负反馈路径或环路是必要的。在设置模式期间，该反馈路径由隧道器件TF0、Te0以及晶体管T6和T7所提供，在下一部分中描述。当Vout变高时，负反馈路径使Vfg0变高。随着Vfg0的上升，T1内的电流也上升，直到它和T2内的电流匹配为止。此时，差分电路320稳定到一稳态条件，这时晶体管T1、T2、T3和T4内的电流匹配，且Vfg0＝Vset0。
本领域的技术人员会认识到，电路320对于T1和T2可以用PMOS晶体管来实现，对于T3和T4可以用NMOS晶体管来实现。对于这一实现而言，增益级324包括和电流源上拉负载Ig0耦合的NMOS下拉晶体管T5。
电路30还包括耦合在节点6和2之间的反馈环路。在设置模式期间，该反馈环路包括隧道电极Ee0和Ep0之间的电压差，该电压差要通过根据节点6处输出电压的函数来改变节点4处的电压而被修改。反馈环路最好包括一电平移位电路，该电路最好是在节点6和节点11间形成的隧道器件TF0，而晶体管T7(最好是NMOS晶体管)以共栅极、共漏极的方式耦合到节点12，其源极耦合到节点11。反馈环路中还包括一晶体管T6，它最好是NMOS晶体管，其栅极耦合到节点12，其源极耦合到节点4，从而耦合到擦除隧道器件Te0，其漏极耦合到节点13。
如上所述，增益级的最大输出近似为Vcc。然而，这并不足以直接驱动节点12处的Vefb，因为Vefb一般约为14到19伏，这远高于通常的3到5伏VCc源电压电平。TF0和T7内的电平移位把节点6处相对低的输出电压(Vout)增加到期望的14到19伏范围。最好是，TF0和Te0通过布局合理地匹配，晶体管T6和T7通过布局合理地匹配。根据这些条件，当相同的隧道电流流经TF0和Te0时，电平移位等于由节点4跌落至节点2的电压所测得的擦除隧道电压，其驱使晶体管T1栅极(fg0)的电压在电路320稳定时，和晶体管T2栅极的电压(Vset0)相等。这又提高了电路的设置准确性。
使电平移位等于擦除隧道电压的一个优点是，随着产生隧穿所需要的电压变化时，由于进行了越来越多的设置周期而使电介质内电荷俘获，输出电压Vout继续跟随(follow)输入设定电压Vset0，并且在相同的电压范围内工作。另一个优点是，当输出电压Vout不等于输入设定电压Vset0时，电路320的有限增益所引入的误差很小。例如，如果电路320的增益为10000，且在电路30稳定时Vout比Vset0和Vfg0低1伏，则Vfg0的误差会是1V/10000，即仅为0.1mV。
电路30最好还包括电流源I2和Ip0以及电容器Cp0。电流源I2耦合在节点12以及节点13处的高源电压HV+之间，用于在设置模式的开始时产生Vefb，并用于提供流经TF0的隧道电流。电流源I2可以用任何数量的常规方法来实现。然而，电流源I2最好是偏置了HV+的电流调整器，比如包括工作在预阈值区域内的P-通道器件在内的电流镜。这样，电流源12会自动地转至节点12处所需的正电压，以便产生流经隧道器件TF0的隧道电流。电流源I2最好生成大约和Ip0相同的电流。这意味着流经隧道器件TF0的电流大约和流经隧道器件Te0和Tp0的电流相同。
电流源Ip0耦合在节点3和接地点g1之间。电流源Ip0最好是一P通道电荷泵，它被用作负电流源，用于对编程隧道器件Tp0外的受控隧道电流进行泵激(pump)。如上所述，由于Ip0是一电流源，因此它用来自动转至以期望级别产生隧道电流所需的节点3处的负电压。电流源Ip0具有足够的电压来提供这一负电压。此外，一旦产生了流经隧道器件的电流，隧道器件上的电流也由其Fowler-Nordheim特征很好地定义。因此，电流源Ip0通过控制流经隧道器件Tp0的电流来产生Vp，Vp是节点3处的电压。使用电流源Ip0是一种优选方式来确保隧道器件Te0和Tp0工作在这样的一个电流级别：该电流级别足够高以允许双传导、并允许反馈电路运行，但是也足够低以避免会损坏隧道器件的过度电流。在Ip0在设置模式结束时被切断时，电容器Cp0控制经由隧道器件的电流的放电。
本领域的技术人员会认识到，Vp也能用大约比Vefb低24到30伏的固定源电压来产生。然而，这一拓扑技术应该谨慎使用，因为Fowler-Nordheim隧道器件内的电流随着所施加的电压呈指数变化。特别是，如果电压差过高，则极高电流会流经隧道器件，而如果电压差过低，则极低电流会流经隧道器件。极高电流会由于电介质内的快速电荷俘获而损坏或“用尽”隧道器件，如果隧道电流过低，反馈电路将不能把电荷隧穿到fg0上或下，因此不能控制fg0上的电压。此外，还可能把Vefb连到一电流源，并把Vp连到反馈电路，使得Vp控制fg0上的电压。然而，这会要求反馈电路产生一受控的负电压，该负电压在标准CMOS过程中较难以集成。
图5是说明用于设置一浮动栅的方法50的流程图，该浮动栅可以在设置模式期间用例如图3的电路来实现。图6-8说明了Vout、Vp、Vefb、Vfg0和Vset0的电压波形，下面特别参照这些图讨论了方法50的具体实现。图6-8所示四个波形的每一个都相同，仅仅修改了一些波形的电压坐标轴以说明具体的细节。在图6-8所示的电路实现中，Vset0＝4.00V；Vcc＝+5V，HV约为+22V，Ip0约为6nA，It0约为5nA；Ig0约为20nA。
在步骤51，电路30在设置模式的开始时被加电，如图6-8在时刻t0所示，在在此后的某一点接收输入设定电压Vset0。图6-8进一步说明了Vset0被保持在4.00V的恒定电压。此外，Vcc被设为+5V，HV+上升到约为+22V的高正电压，其启动I2，启动电流源Ip0以便使这一电流源能开始产生其相应的电流。然后，根据方法50其余步骤52-56的优选实现，电路30可以在大约30毫秒内把Vfg0设为Vset0的大约0.5mV范围内，如图6-8所示。
在步骤52，电路30使隧道器件Te0和Tp0分别在擦除和编程电极Ee0和Ep0之间电压差的控制下在双传导模式下工作，用于修改浮动栅fg0上的电荷水平。双传导在隧道电流流经Te0和Tp0两者时出现。当擦除和编程电极间的电压差至少是两个隧道电压或者近似为前面讨论的22V时，隧道电流流经Te0和Tp0。
最好是，电路30以下述方式进行双传导。电流源12把节点12的电压Vefb相对快地上拉到约+18V。Vefb(节点12)启动晶体管T6，晶体管T6把Ve0(节点4)拉到Vefb以下一个Vt。电荷泵Ip0逐步对电容器Cp0充电，并且在大约2毫秒内把Vp(节点3)下拉到约为-11V的负电压。一旦Vp下降到Ve0和Vp间之差至少为两个隧道电压的一点，隧道电流就在Ip0的控制下流经两个隧道器件Te0和Tp0，Vfg0直接受Vefb控制。I2继续上拉Vefb，直到Vefb达到Vout+1TV+1Vt，其中1TV是隧道器件TF0上的隧道电压，1Vt是晶体管T7的阈值电压。当TF0上存在至少一个隧道电压时，隧道电流流经TF0，TF0和T7充当电平移位器件，使得Vefb直接受Vout控制。在步骤53，电路30把Vfg0和Vset0相比较，并且生成一输出电压Vout，输出电压Vout是Vfg0和Vset0之差的函数。然后，电路30在步骤55通过修改Vefb，根据Vout的函数来修改Vefb和Vp间的电压差，电路30重复步骤52到55，直到电路30在步骤54稳定到一稳态为止，此时Vfg0近似等于Vset0。此时，电路30在56被下电。作为方法50的结果，fg0被设为一会随时间保持基本相同的电荷水平。
图6-8的电压波形说明了电路30在步骤52到55中怎样运行。双传导发生在约0.5毫秒后，该0.5毫秒在图6-8中用时刻t1来说明。在时刻t1以前，Vout＝0V，Vefb被I2上拉，Vfg0不受Vefb控制。然而，一旦隧道电流在时刻t1流经Te0、Tp0和TF0：差分级就感测到Vfg0不等于Vset0；Vout是Vfg0和Vset0之差的函数；Vefb等于(follow)Vout；Vfg0等于Vefb。在接下来的2.5毫秒，这在图6-8中被说明为时刻t1到时刻t2，随着Vefb根据负反馈环路的函数上移和下移，Vfg0也在Vset0上下振荡。
在时刻t1这一振荡周期的一开始，从图6中可见Vfg0低于Vset0。因此，晶体管T1切断，晶体管T2打开，晶体管T2下拉节点7。这导通了晶体管T5，晶体管T5快速地把Vout从零伏向上提，也在图6示出。由于隧道电流流经TF0，因此TF0和T7充当电平移位器，使Vefb在Vout上上拉1TV和1Vt。然后，Vefb上拉经过隧道器件Te0的Vfg0。由于Vp继续降低到一预定的负电压，因此Vfg0在大约1毫秒后被上拉到大于Vset0。在这一点，差分级322感测到Vfg0大于Vset0，增益级324放大该差异，快速地降低Vout，这使Vefb变低并且把Vfg0变回低。当Vfg0近似等于Vset0时，电路320停止振荡，除了一些耦合到电路320的噪声来自电荷泵Ip0以外，这在图7和8所示从时刻t2开始。
从时刻t1开始，增益级324内的电流源Ig0产生一电流，该电流远大于电流源I2所产生的电流。因此，增益级324能通过接收从I2通过T7和TF0流到Vout的全部电流，从而控制Vout。此外，增益级324内的补偿电容器C2足够大，以便能确保反馈环路稳定并且在约1毫秒内稳定下来。Vefb内由TF0上的隧道电压引起的电平移位近似和隧道器件Te0上的电压下降相匹配，因此当差分级和增益级稳定时，Vfg0和Vout大约相同。这从图8可见，其中Vout从时刻t2开始稳定到Vfg0的约30mV内。该30mV差异由从Ip0电流源耦合到fg0的噪声所产生。特别是，从编程隧道器件Tp0抽取电荷的负电荷泵Ip0产生了Vp上的噪声。该噪声通过编程隧道器件电容Cp0耦合到浮动栅fg0。Vp上的噪声不能从图8中的Vp波形可见，因为电压坐标轴以伏特为单位示出，而Vfg0相对于Vset0波形的电压坐标轴以毫伏为单位示出。
再次参照图5，一旦电路30在步骤54稳定，使Vfg0近似为Vset0，电路30就在步骤56被下电。如图7和8中的时刻t3开始，把电路30下电会把Vefb和Vp下降到地电压。步骤56可以通过在时刻t3简单地同时切断电荷泵Ip0和HV+并从而切断电流源I2而进行。然而，一旦Vefb和Vp已经下降回0V，这就可能显著地影响Vfg0。如上所述，当产生Vp的负电荷泵为导通时，来自Ip0的噪声会限制把Vfg0设为Vset0的准确性。这意味着在Vefb和Vp开始下降到地电压时，Vfg0可能不等于Vset0。如果在这一下降开始时Vfg0不等于Vset0，则在Vp和Vefb达到0V后，Vfg0不会等于Vset0。此外，在下降期间，继续流经隧道器件Te0和Tp0的电流一般不相同。这还影响了浮动栅fg0上的最后电荷水平。
为了克服这一限制从而在Vefb和Vp下降到地电压期间在浮动栅fg0上保持相同的电荷水平，擦除和编程隧道器件内的电流在这个时期内必须相同。为了在两个隧道器件内保持相同的电流，每一个隧道器件上的电压必须相同，这意味着Vefb必须以Vp上升到0V的相同速率下降到0V。同样，隧道器件特征必须很好地匹配。
因而，电路30应该在步骤56以下述优选方式被下电。一旦电路320和反馈电路已经稳定了一段时间，且设置Vfg0的进一步准确性主要由电荷泵噪声控制，那么如t2开始所示，Ip0在t3被切断以消除泵噪声。然而，HV+以及电流源I2保持导通，使得反馈电路仍为有源，并继续控制Vefb。在负电荷泵切断时，随着Cp0的放电，隧道电流继续流经Te0和Tp0，这又使Vp回到0V。这一隧道电流和电容Cp0确定了Vp上的升降速率。随着Vp上升，浮动栅fg0上的电压向上电容性耦合。电路320感测到Vfg0的上移，并且通过反馈电路使Vefb下降到0V。随着Vefb的下降和Vp的上升，隧道器件Te0和Tp0内的隧道电流由于其Fowler-Nordheim隧道器件特征的陡峭斜率而快速下降。由于反馈响应时间直接取决于擦除隧道器件内的电流，因此反馈电路响应随着Vefb的下降而减慢。随着隧道电流的下降，升降速率和反馈响应时间都减慢，且Vfg0逐渐移到接近于Vset0。例如，图8示出Vfg0已经在30毫秒的设置模式时间内收敛到Vset0的左右0.5mV，且通过允许下降时间大于30mV而更准确地设置了Vfg0。在允许Vfg0在由期望准确度确定的时间量收敛到Vset0后，HV+源电压以及I2电流源可以被切断，例如在时刻t4被切断，而不影响fg0上的电荷。此外，Vcc可能被切断。换言之，一旦检测到Vfg0在Vset0的预定阈值水平内，就已经达到了稳态条件，并且在不影响Vfg0值的情况下切断到电路30的电源。
反馈电路响应足够慢以确保Vfg0总是略为高于Vset0是重要的，这样能使电路320和反馈电路继续将Vefb下降。如果Vfg0低于Vset0且反馈切换了Vefb升降的方向，则反馈***会开始很缓慢地振振荡，Vfg0会远离Vset0，而不是向Vset0收敛。在Vefb和Vp已经朝向0伏升降了几伏特，且Vfg0很接近于Vset0以后，Vefb和Vp会通过切断HV+快速升降到0V，如图6中时刻t4所示，因为Te0和Tp0内的电流很低，因此它不再影响浮动栅fg0上的电荷。必须谨慎地设置Cp0以确保在Vp上升到0V时，通过差分级322、增益级324、TF0电平移位以及Te0器件一直到浮动栅fg0的反馈路径能够使Vefb下降，并且使Vfg0离Vset0越来越近。如果Cp0过小：Vp上升得很快；通过反馈路径的延迟使Vefb过慢地下降；且Vfg0会升高到Vset0以上，而非收敛到Vset0。如果Cp0过大，则反馈路径的响应过快，且Vefb下降得过多，使Vfg0可能下冲(undershoot)，造成电路缓慢地振荡。如果允许电路320振荡，则Vfg0可能会发散，而非收敛到Vset0。因而，设计Cp0，使反馈响应时间略为慢于Cp0的放电速率。Cp0最好应被设为约2.4pf。
在设置模式结束时，在时刻t4，浮动栅fg0会接着在设置模式期间保存在浮动栅fg0上编程的电荷水平，受到可能的电荷损耗，例如由于随着时间变化的电子释放(detrapping)或电介质释放(relaxation)，而不向电路30施加任何外部电源。此外，尽管在上例中把Vfg0设为等于Vset0，本领域的普通技术人员会认识到，在本发明的另一实施例中，可以配置电路30，使Vfg0被设为一电压，该电压是Vset0的某些其它预定值。
理解了以上图3的差分浮动栅电路30以及由图5流程图所示的设置浮动栅fg0的方法50后，现在看图4A的差分双浮动栅电路40。电路40最好包括节点15处的参考浮动栅fgr以及节点14处的第二浮动栅fg1。在设置模式结束时，浮动栅fgr和fg1分别被编程为电荷水平，使fgr和fg1之间的电荷水平之差是在设置模式期间和fgr电容性耦合的输入设定电压的函数。此后，在读取模式期间，电路40可以被配置为一电压参考电路，使得一输出参考电压根据输入设定电压的函数而生成，并且最好等于输入设定电压。设置模式可以在工厂制造时就把fgr和fg1设为其相应的期望电荷水平，从而使电路40每当后来要进入其读取模式时都生成一期望的输出参考电压。或者，电路40的以后用户会使电路40每当他希望时进入设置模式，从而用Vset0电压输入的函数来更新fgr和fg1之间的电荷水平之差，因此更新由电路40在随后读取模式期间生成的输出参考电压。
用来对电路40中的浮动栅fgr和fg1编程的顺序类似于用来设置图3电路30中的浮动栅fg0上电荷水平的顺序。前面所述的单浮动栅电路30和双浮动栅电路40之间的一个主要差异是：图3内晶体管T2的栅极在图4A内由一浮动栅fg1代替，浮动栅fg1不能直接连到外部电压。为了设置fg1上的电压，在节点27处把一电压Vx耦合到电路40内晶体管T15的栅极，使Vfg1被设为Vx-1Vt-1TV，其中1Vt是晶体管T15的阈值电压，1TV是擦除隧道器件Te1的隧道电压。
在一优选实施例中，Vx由第二浮动栅电压参考电路生成，例如电路30。图4B是说明这一实施例的组合示意框图。图4B中的电路30和40和前面分别在图3和4A中所示的电路相同。在图4B所示的实施例中，同时在单浮动栅差分电路30和双浮动栅差分参考电路40上进行一高电压设置周期。在设置模式期间，电路30在节点12生成电压，使浮动栅fg0如上所述地设置，其中电路30的Vset0是内部或外部施加的预定电压，比如+4V。因此，浮动栅fg1被设为一电压，该电压是浮动栅fg0上电压的预定函数，最好被设为近似等于Vfg0，假定两个差分电路(即电路30和40)内的隧道器件都合理匹配。然后，使用浮动栅fg1上设置的电压来设置浮动栅fgr上的电压，使Vfgr是Vfg1的预定函数，最好近似等于Vfg1，如下详细所述。
电路40还包括一电路410，电路410包括：在节点16处在浮动栅fgr和一编程电极Epr之间形成的编程隧道器件Tpr；在节点17处在浮动栅fgr和一擦除电极Eer之间形成的擦除隧道器件Ter；以及在浮动栅fgr和节点18间耦合的控制电容器Cfgr。电路40还包括一电路420，电路420包括：在节点16处在浮动栅fg1和编程电极Ep1之间形成的编程隧道器件Tp1；以及在节点28处在浮动栅fg1和擦除电极Ee1之间形成的擦除隧道器件Te1。最好是，编程电极Epr和Ep1在设置模式期间接收一负电压，擦除电极Eer和Ee1在设置模式期间接收一正电压。此外，隧道器件Tpr、Tp1、Ter和Te1最好是由于芯片布局而合理匹配的Fowler-Nordheim隧道器件，这些隧道器件理想情况下与电路30的隧道器件Tp0和Te0合理匹配。
电路40内还包括在浮动栅fg1和节点32之间耦合的控制电容器Cfg1。控制电容器Cfg1的底板在设置模式期间耦合到一预定电压，该预定电压最好是地电压g1。控制电容器Cfg1用来为浮动栅fg1提供稳定的地电压参考。电路40还包括一晶体管T15，晶体管T15的漏极耦合到节点26处的高源电压HV+，源极耦合到节点28，栅极耦合到节点27。
在设置模式期间控制浮动栅上的电压如下实现：通过使电极Epr为负、使电极Eer为正，因此节点17处的电压减去节点16处的电压等于两个隧道电压，或近似为22V。22V的双传导电流一般近似为一个到两个纳安培。另一种可选方式是在电极Epr和电极Eer上产生一足够的电压差，以便产生从节点16到节点17的大约5nA的电流。在任一情况下，两个隧道器件都在传导，即隧道器件处于“双传导”。通过工作在双传导模式下，浮动栅fgr上的电压能稳定在一DC电压电平上一段时间，该段时间是使电路40能以受控方式结束设置模式过程所需的时间，从而使浮动栅fgr上的电压稳定到一非常精确和准确的电平。为了能非常精确地设置浮动栅fgr电压，在通过至少一个隧道器件的反馈时工作在双传导模式下是至关重要的。
在双传导时，通过布局合理匹配的隧道器件Ter和Tpr会通过允许电子隧穿到浮动栅fgr的上下从而修改浮动栅fgr上的电荷水平，以便把节点17和16间的电压分为两半。因此，浮动栅电压，即节点15处的电压，会是：Vfgr＝Vnode16+(Vnode17-Vnode16)/2，它是节点17处电压和节点16处电压间的半程电压。在这些条件下，双传导电流一般在1毫秒内对节点15充电或放电，节点15一般有小于1.0pF的电容。这时，浮动栅电压直接“跟踪”(track with)节点16和17处的电压，并且在几毫秒内稳定到一DC电压，该DC电压是这两个电压的半程电压。因而，根据电极Eer和Epr处存在的电压值，Vfgr可以被设为正的或负的电压或零电压。例如，如果隧道电压对于擦除和编程隧道器件Ter和Tpr近似为11V，且电极Eer处的电压被设为约+16V，电极Epr处的电压被设为约-6V，则Vfgr会稳定在约+5V，+5V是上述两个电压的中点。如果Eer处的电压被设为约+11V，Epr处的电压被设为约-11V，则Vfgr会是约0V。如果Eer处的电压被设为约+6V，Epr处的电压被设为约-16V，则Vfgr会是约-5V。
如上所述，电路40在设置模式期间对浮动栅fgr和fg1编程。相应地，隧道器件Tp1和Te1类似地工作在双传导模式，通过允许电子隧穿到浮动栅fg1的上下而改动浮动栅fg1上的电荷水平，以便把节点28和16间的电压分为两半。此外，如果在设置模式期间使用电路30在电路40内的节点27处生成电压Vx，则理想情况下，两个电路30和40内的隧道电流都被合理匹配，且晶体管T13、T14、T15被合理匹配，使得当电路30和40稳定时，Vfgr＝Vfg1＝Vfg0。尽管这一条件是优选的，然而即使浮动栅fg1不完全被设为等于浮动栅fg0，电路40也会设Vfgr＝Vfg1，因为浮动栅fg1和fg0不在同一差分电路内。
电路40还包括一电路430，电路430把浮动栅fgr上的电压Vfgr和浮动栅fg1上的电压Vfg1相比较，并且在节点19生成一输出电压Vout，输出电压Vout是浮动栅fgr和fg1上电压之差的函数。电路430最好包括一差分放大器(或差分级)432，差分放大器432最好被配置成具有和浮动栅fg1耦合的非反相输入、以及和浮动栅fgr耦合的反相输入。电路430还包括一增益级434，其具有耦合到节点20的输入以及节点19处的输入端436。差分级432对在其输入端接收到的电压进行比较，并且放大该差异，一般以50到100的因数进行放大。增益级434进一步把该差异放大另一个50到100的因数。此外，在设置模式结束时，电路430理想地稳定到一稳态条件，使Vfgr＝Vfg1＝Vout。
再次参照图4B，差分级432最好包括增强模式晶体管T8、T9、T10和T11。晶体管T8和T9最好是通过布局合理匹配的NMOS晶体管，晶体管T10和T11最好是通过布局合理匹配的PMOS晶体管。NMOS晶体管T8和T9的源极在节点21处耦合在一起。NMOS晶体管T8的漏极耦合到节点22，其栅极是浮动栅fgr。NMOS晶体管T9的漏极耦合到节点20，其栅极是浮动栅fg1。PMOS晶体管T10以共漏极、共栅极的方式耦合到节点22，其源极耦合到节点23。PMOS晶体管T11的栅极耦合到节点22。其漏极耦合到节点20，其源极耦合到节点23。源电压Vcc一般为3到5伏特，源电压耦合到节点23，电流源Itr耦合在节点21和接地点g1之间，使晶体管T8、T9、T10和T11在设置模式期间或者在预阈值区域或者在线性区域内工作。电流源Itr可以用任何数量的常规电路生成。
增益级434最好包括由Vcc加偏的PMOS上拉晶体管T12以及电流源下拉负载Igr。晶体管T12的源极耦合到节点23。其栅极耦合到节点20处的差分级上拉晶体管T11，其漏极耦合到节点19。电流源下拉负载Igr耦合在节点19和接地点g1之间。增益级434最好还包括耦合在节点19和20之间的补偿电容器C3。电流源下拉负载Igr最好是使用NMOS电流镜的有源负载或者是一耗尽器件。通过使用具有相对高输出电阻的有源电流源，增益级434能提供约为100的电压增益。增益级434的输出振幅几乎是从接地点到Vcc的完全轨迹。这一电路的稳定性和响应可以为使用补偿电容器C3的各个过程来调节。在该配置中，晶体管T12提供了良好的电流源能力，但是电流接收被限制为电流源下拉Igr内的电流。因此，Igr内的电流应该大于Vout上的负载所需的上拉电流，因此增益级434能通过接收流到Vout的全部电流来准确地控制Vout。
电路430还以下述方式工作。在被Vcc和电流源Itr加偏压时，T8感测到相对于Vfg1的Vfgr，Vfg1由晶体管T9感测到，且放大的差异在节点19处表现为Vout。如果Vfgr最初低于Vfg1，则T9导通，而非T8，流经T9(且流经T11，因为它们是串联的)的电流最初要大于流经T8(且流经T10)的电流。上拉晶体管T10的栅极连到T10的漏极，还连到上拉晶体管T11的栅极，使T11内的电流成为晶体管T10内电流的镜像。当流经T11的电流多于流经T10的电流时，节点20上的电压V20落到节点22上的电压V22以下。节点20上的电压下降使流经晶体管T12的电流增加，使Vout变高。差分级432的电压增益一般约为80，增益级434的电压增益一般约为100，于是从Vfg1到Vout的总增益约为8000。为使电路430稳定在fgr上电压等于fg1上电压的一点，从Vout到反相输入fgr的负反馈路径是必要的。在设置模式期间，该反馈路径由下一部分中描述的隧道器件TF1和Ter以及晶体管T13和T14所提供。当Vout变高时，负反馈路径使Vfgr变高。随着Vfgr的上升，晶体管T8内的电流也上升，直到它和晶体管T9内的电流相匹配。此时，差分电路430稳定在这样一点：晶体管T8、T9、T10和T11内的电流相匹配，且Vfg＝Vfg1。
本领域的技术人员会认识到，电路430对于T8和T9可以用PMOS晶体管来实现，对于T1O和T11可以用NMOS晶体管来实现。对于这一实现，增益级434最好包括和电流源上拉负载Igr耦合的一NMOS下拉晶体管T12。
电路40还包括在节点19和15之间耦合的反馈环路。在设置模式期间，该反馈环路使隧道电极Eer和Epr之间的电压差这样改变：根据节点19处电压的函数来改变节点17处的电压。反馈环路最好包括：一电平移位电路，最好是在节点19和24之间形成的隧道器件TF1；以及晶体管T14，最好是以共栅极、共漏极耦合在节点25的NMOS晶体管，其源极耦合到节点24。反馈环路中还包括一晶体管T13，它最好是一NMOS晶体管，其栅极耦合到节点25，其源极耦合到节点17，从而耦合到擦除隧道器件Ter，其漏极耦合到节点26。
如上所述，增益级434的最大输出近似为Vcc。然而，这并不足以直接驱动节点25处的电压(Vefb)，因为Vefb一般需要变成14到19伏，这远高于通常3到5伏的Vcc电源。电平移位电路TF1和T14把节点19处的低输出电压(Vout)上移为期望的14到19伏特范围。最好是，TF1和Ter通过布局合理匹配，T13和T14通过布局合理匹配。在这些条件下，当相同的隧道电流流经TF1和Ter时，电平移位根据从节点17到节点15的电压下降来跟踪(track)擦除隧道电压，所述电压下降驱使在电路430稳定时，晶体管Tb栅极(fgr)的电压和晶体管T9栅极(fg1)的电压相同。这又提高了电路的设置准确性。
使电平移位跟踪擦除隧道电压的一个优点是，在产生隧穿所必要的电压发生变化时，由于执行了越来越多的设置周期而造成的电介质内的电荷俘获，电路430的输出Vout继续等于(follow)Vfg1并且在相同的电压范围内工作。另一个优点是，当输出电压Vout不等于Vfgr时，电路430的有限增益所引入的误差很小。例如，如果电路430的增益为10000，且在电路40稳定时Vout比Vfg1减去Vfgr要低1伏，则Vfg1减去Vfgr的误差会有1V/10000，即仅有0.1mV。
电路40最好还包括电流源I2r和Ipr以及电容器Cpr。电流源I2r耦合在节点25以及节点26处的HV+之间，用于在设置模式的一开始产生Vefb，并用来提供流经TF1的隧道电流。电流源I2r可以用任何数量的常规电路来实现。然而，电流源I2r最好是被HV+加偏压的电流调整器，比如包括在预阈值区域内工作的P通道器件在内的电流镜。这样，电流源I2r会自动转至某一正电压，该正电压是在节点25产生流经隧道器件TF1的隧道电流所需的正电压。此外，电流源I2r最好产生一电流，该电流约为电流源Ipr电流的一半，使得流经隧道器件TF1的电流大约和流经隧道器件Ter、Tpr、Te1和Tp1的电流相同。
电流源Ipr耦合在节点16和接地点g1之间。电流源Ipr最好是一P通道电荷泵，其用作负电流源，以便从编程隧道器件Tpr和Tp1泵激出受控的隧道电流。由于Ipr是一电流源，因此它自动转至某一负电压，该负电压是在节点16产生期望级别的隧道电流所需的负电压，假定电流源具有足够的电压灵活性(compliance)。此外，一旦产生了流经隧道器件的电流，隧道器件上的电压也能由其Fowler-Nordheim特征很好地定义。因此，电流源Ipr通过控制流经隧道器件Tpr和Tp1的电流，从而产生节点16处的电压Vp1。使用电流源Ipr是确保隧道器件Ter、Te1、Tpr和Tp1以一电流级别工作的优选方式，该电流级别足够高以允许双传导并允许反馈电路工作，但足够低以避免会损坏隧道器件的过度电流。如下更详细地描述，当电流源Ipr在设置模式结束时被切断时，电容器Cpr控制流经隧道器件的电流的放电速率。此外，当电路30用于在设置模式期间在电路40内的节点27处生成电压Vx时，为了实现设Vfgr＝Vfg1＝Vfg0的理想条件，电流源I2r和(图3的)I2最好合理匹配，电流源Ipr大约是(图3的)电流源Ip0的两倍大，电容器Cpr和(图3的)电容器Cp0合理匹配。此外，HV+在电路30和电路40中是相同的。
本领域的技术人员会认识到，Vp1也可以用一固定源电压来产生，该固定源电压比节点17和28处的电压低大约24到30伏。然而，这一拓扑技术应该谨慎使用，因为Fowler-Nordheim隧道器件内的电流随着所施加的电压呈指数变化。特别是，如果电压差过高，则极高电流会流经隧道器件，而如果电压差过低，则极低电流会流经隧道器件。极高电流会由于电介质内的快速电荷俘获而损坏或“耗尽”隧道器件，如果隧道电流过低，则反馈电路将不能把电荷隧穿到fgr上下，因此将不能控制fgr上的电压。此外，也可能把擦除电极Eer连到一电流源，并且把编程电极Epr连到反馈电路，使得Vp1控制fgr上的电压。此外，这会要求反馈电路产生一受控的负电压，该负电压更难以集成在标准的CMOS过程中。
最后，电路40最好还包括一电路440。电路440最好包括一开关S4，开关S4耦合在节点18和19之间，还包括一MOS晶体管S5，S5耦合在节点18和输入电压端子450之间。在设置模式中，开关S4断开，开关S5导通，使输入设定电压Vset可以耦合到控制电容器Cfgr的底板。
在设置模式期间把输入电压Vset耦合到端子450使电路40能对浮动栅fgr和fg1之间的电荷水平差异进行编程，该电荷水平差异是Vset的预定函数。此后，在随后的读取模式期间，电路40生成一参考电压，该参考电压是Vset的预定函数，并且最好等于Vset。特别是，在设置模式期间，在电容器Cfg1上编程的电压和在浮动栅fg1上编程的电压相同，因为Cfg1最好在设置模式期间耦合到接地点。而在电容器Cfgr上编程的电压是Vfgr(理想情况下等于Vfg1)减去Vset。然后，当在设置模式结束时移除功率和Vset时，节点18变为零伏，Vfg1保持不变，但Vfgr等于Cfgr上的电压，等于(Vfg1-Vset)。因此，在浮动栅fgr和fg1之间存在电荷水平的差异，该差异等于设置模式结束时留在电容器Cfg1和Cfgr上的电荷差异。fgr和fg1之间的这一电荷水平差异是Vset的预定函数，该差异使得在电路40的读取模式期间在节点19处生成一参考电压，该参考电压是Vset的预定函数且最好等于Vset。为了产生等于Vset的一参考电压，把S5切断、S4导通，S4把Vset连到节点18，节点18通过Cfgr耦合到fg1。Vout稳定在Vfgr＝Vfg1的电压，这在节点18＝Vset时出现。
图9是用于设置一浮动栅的方法90的流程图，该方法可以在设置模式期间由图4B的电路30和40来实现。图10-12说明了Vout、Vp1、Vefb(电路40)、Vfgr和Vfg1的电压波形，用于参照这些附图具体实现下面讨论的方法90。图10-12所示四个波形的每一个都是相同的，仅仅修改了一些附图的电压坐标轴来说明具体的细节。最好是，Vfg1被设为4伏，使设置模式结束时Vfg1＝Vfgr＝4V。然而，Vfg1可以被设为任一电压，以便在设置模式期间设置Vfgr。在以下例子中，Vfg1在设置模式期间被设为4V。在图10-12所示的电路实现中：Vin＝4.00V，Vcc＝+5V，HV+约为22V，Ip0、I2和I2r分别约为6nA，Ipr约为12nA，It0和Itr分别约为5nA；Ig0和Igr分别约为20nA。
在步骤91，电路30和40在设置模式的开始时加电，在图6-8和图10-12中以时刻t0示出。电路30在此后的某一点接收一输入设定电压，例如Vset0，并且在节点27接收到来自电路30的Vx信号，将其送入电路40内晶体管T15的栅极。此外，Vcc被设为+5V，HV+上升到约为+22V的高正电压，该高正电压又导通了电流源I2和I2r。最后，电荷泵Ip0和Ipr导通，使这些电流源开始生成它们相应的电流。此后，根据方法90其余步骤92-96的优选实现方式，电路40可以在约30毫秒内把Vfgr设为Vfg1的约0.5mV范围内，如图10-12所示。
在步骤92，电路40使隧道器件Ter、Tpr、Te1和Tp1在相应浮动栅擦除和编程电极间电压差的控制下、在双传导模式下工作，用于修改浮动栅fgr和fg1上的电荷水平。双传导在隧道电流流经这四个隧道器件时出现。当电压差(Vefb-Vp1)至少是两个隧道电压或如上所述近似为22V时，隧道电流流经Ter和Tpr两者，当电压差(Vx-Vp1)至少是两个隧道电压时，隧道电流流经Te1和Tp1。
最好是，电路40以下述方式进行双传导。电流源I2和I2r导通，并且开始分别上拉Vx(节点12)和Vefb(节点25)。例如，Vefb在大约0.5毫秒内上升到约18伏。负电流源Ip0和Ipr导通，并且把Vp(节点3)和Vp1(节点16)变为负。相应地，这使，电荷泵Ip0在约2毫秒内逐渐把Vp下降到约-11V电压，电荷泵Ipr在约2毫秒内逐渐把Vp1下降到约-11V电压。电流源Ip0控制流经电路30内隧穿器件Tp0和Te0的隧道电流，电流源Ipr控制流经电路40内隧穿器件Ter、Tpr、Te1和Tp1的隧道电流。
电路30产生一Vx信号，该Vx信号由来自上述电路320的反馈所控制。Vx(节点27)导通晶体管T15，晶体管T15把Ve1(节点28)上拉到Vefb以下1个Vt。当Vp1下降到Vp1和Ve1之差为2个隧道电压的一点时，隧道电流流经隧穿器件Te1和Tp1。一旦隧道电流在Te1和Tp1内流过，浮动栅fg1(节点14)上的电压就由Vx直接控制，并且首先在设置模式的其余时间内跟踪浮动栅fg0上的电压。
电路40产生一Vefb信号，该Vefb信号以类似于电路30的方式由来自电路430的反馈所控制。Vefb(节点25)导通晶体管T13，晶体管T13把Ver(节点17)上拉到Vefb以下1个Vt。当Vp1(节点16)下降到Vp1和Ver之差为2个隧道电压的一点时，隧道电流流经隧穿器件Ter和Tpr，fgr(节点15)上的电压直接由Vefb控制。I2r继续上拉Vefb，直到Vefb达到Vout+1TV+1Vt，其中1TV是隧道器件TF1上的隧道电压，1Vt是晶体管T14的阈值电压。当TF1上存在至少一个隧道电压时，隧道电流流经TF1，TF1和晶体管T14充当电平移位器件，使Vefb直接由Vout(节点19)所控制。在步骤93，电路40把Vfgr与Vfg1相比较，并且生成一输出电压Vout，该输出电压Vout是Vfgr和Vfg1之差的函数。然后，电路40在步骤95根据Vout的函数来修改Vefb和Vp1之间的电压差，电路40重复步骤92到95，直到电路40稳定到一稳态条件，步骤94，Vfgr近似等于Vfg1。这时，电路40在步骤96被下电。作为方法90的结果，浮动栅fgr和fg1分别被设为会随时间变化而基本保持不变的电荷水平。
图10-12的电压波形说明了电路40在步骤92到95期间怎样运作。从图10可见，隧道器件Te1和Tp1的双传导在约0.5毫秒后出现。在这段时间以前，Vfg1是零伏。然而，一旦隧道电流流经了隧道器件Te1和Tp1，Vfg1就受来自电路30的Vx控制并且与Vx振荡，且Vfg1跟踪Vfg0。另一方面，隧道器件Ter和Tpr的双传导在稍后一点，约1.5毫秒后出现，这在图10-12中以t1示出。在时刻t1以前，Vout＝0V，Vefb由I2r上拉，并且上升到约18V，Vfgr不受Vefb控制。一旦隧道电流在时刻t1流经隧道器件Ter、Tpr和TF1：电路430就感测到Vfgr不等于Vfg1；Vout是Vfgr和Vfg1之差的函数；Vefb跟随Vout；Vfgr跟随Vefb。对于在图11和12中以时刻t1到时刻t2所示的接下来2.0毫秒，Vfgr根据负反馈环路的函数在Vefb上移和下移时振荡。此后，负反馈环路使差分级432和增益级434分别稳定到一稳态条件，其中电路430停止振荡，除了从电荷泵Ipr耦合到电路430的约30mV噪声，这在图11和12中示出从时刻t2开始。
在时刻t1开始，增益级434内的电流源Igr产生比电流源I2r所生成电流高得多的一个电流。因此，增益级434能通过接收从电流源I2r经过T14和TF1流到Vout的全部电流来控制Vout。此外，增益级434内的补偿电容器C3足够大，以确保反馈环路是稳定的并且在不到约1毫秒内稳定下来。Vefb内由晶体管T14上的Vt所造成的电平移位和T13内的电压下降近似匹配。Vefb内由隧道器件TF1上的隧道电压所造成的电平移位和隧道器件Ter上的电压下降近似匹配，因此当差分级和增益级稳定时，Vfgr、Vfg1和Vout大约相同。这从图12可见：Vout从时刻t2开始稳定到大约3.7V，反映出从电流源Ipr耦合到浮动栅fgr和fg1的30mV噪声。
再次参照图9，一旦电路40在步骤94稳定，使Vfgr近似等于Vfg1，电路40就在步骤96被下电。对电路40下电把擦除和编程电极处的电压下降到地电压，如图10-12从时刻t3开始可见。步骤96可以通过简单地在时刻t3同时切断电路30和40内的全部电流和电压源而执行。然而，一旦Vefb和Vp1回到0V，这可能显著地影响Vfgr。如上所述，当生成Vp1的负电荷泵为导通时，来自电荷泵Ipr的噪声限制了把Vfgr设为Vfg1的准确性。这意味着在Vefb和Vp1最初变化到地电压时，Vfgr可能不等于Vfg1。如果在这一下降开始时Vfgr不等于Vfg1，则在Vp1和Vefb达到0V后，Vfgr不会等于Vfg1。此外，在下降期间，继续流经隧道器件Te1和Tp1以及流经Ter和Tpr的电流一般不同。这进一步影响了浮动栅fgr和fg1上的最终电荷水平。
为了克服这一限制，从而在Vefb和Vp1变化到地电压时在浮动栅fgr和fg1上保持相同的电荷水平，擦除和编程隧道器件内的电流在这段时间内必须相同。为了在这些隧道器件内保持相同的电流，每一个隧道器件上的电压都必须相同，这意味着Vefb和Vx下降到0V的速率必须和Vp1上升到0V的速率相同。而且隧道器件特征必须合理的匹配。
因而，电路40应该以下述优选方式在步骤96中被下电。一旦电路30和40中的电路320和430以及反馈电路都稳定了一段时间，且设置Vfg0、Vfgr和Vfg1的进一步准确性主要受电荷泵噪声限制，如t2开始所示，Ip0和Ipr就在t3被切断以消除泵噪声。然而，HV+以及电流源I2和I2r保持导通，使得电路30中的反馈电路仍旧有源，并且继续控制Vx，且电路40内的反馈电路仍旧有源，并且继续控制Vefb。在负电荷泵被切断的一点，在电容器Cp0放电时，隧道电流继续流经隧道器件Te0和Tp0，这又使Vp回到0V。这一隧道电流以及Cp0的电容确定了Vp上的升降速率。类似地，在电容器Cpr放电时，隧道电流继续流经隧道器件Ter、Te1、Tpr和Tp1，这又使Vp1回到0V。这一隧道电流和Cpr的电容确定了Vp1上的升降速率。
电路30中的反馈驱动Vx，使Vfg0如上所述地设置。首先，假定Vp和Vp1合理接近地彼此跟踪，则Vfg1跟踪Vfg0。和电路30中的情况类似，在电路40中，在Vp1上升时，浮动栅fgr上的电压向上电容性耦合。电路430感测到Vfg1的上移，并且通过反馈电路使Vefb下降到0V。随着Vefb的下降以及Vp1上升到0V，隧道器件Ter和Tpr内的隧道电流由于其Fowler-Nordheim隧道器件特征的陡峭斜率而快速下降。由于反馈响应时间直接取决于擦除隧道器件上的电流，因此反馈电路响应在Vefb向地电压下降时减慢速度。随着隧道电流的下降，升降速率和反馈响应时间都减慢，Vfgr逐渐接近于Vfg1。
例如，图12示出Vfgr在30毫秒的设置模式时间内收敛到Vfg1的约0.5毫伏范围内，通过使下降时间大于30毫秒能够相对于Vfg1更准确地设置Vfgr。在一段期望准确性级别所确定的一段时间允许Vfgr收敛到Vfg1之后，HV+源电压以及I2r电流源可以被切断，例如在时刻t4，而不影响浮动栅fgr和fg1上的电荷。此外，Vcc可以被切断。
重要的是，反馈电路的响应足够慢，以确保Vfgr总是略高于Vfg1，因此电路430和反馈电路继续使Vefb下降。如果Vfgr低于Vfg1且反馈切换了Vefb的升降方向，则反馈***会开始很缓慢地振荡，Vfgr会从Vfg1发散，而不是收敛到Vfg1。在Vefb和Vp1已经向地电压升降了几伏、且Vfgr很接近于Vfg1之后，通过切断HV+，Vefb和Vp1可以快速变为0V，如图10中时刻t4所示，因为隧道器件Ter和Tpr内的电流很低，因此它不再影响浮动栅fgr上的电荷。电容器Cpr必须谨慎设置，以确保在Vp1向地电压上升时，经过差分级432、增益级434、TF1电平移位和Ter器件一直到浮动栅fgr的反馈路径能够使Vefb下降，并且使Vfgr越来越接近于Vfg1。如果电容器Cpr过小，Vp1就很快地上升，通过反馈路径的延迟使Vefb过慢地下降，Vfgr会上升到Vfg1以上，而不是向Vfg1收敛。如果Cpr过大，则反馈路径的响应过快，Vefb下降过多，因此Vfgr可能下冲，造成电路缓慢振荡。如果允许电路430振荡，Vfgr就会趋于发散，而不是向Vfg1收敛。因而，设计Cpr，使反馈响应时间略慢于Cpr的放电速率。Cpr最好应被设为约2.4pf。
在设置模式结束时，在时刻t4，浮动栅fgr和fg1会继续保存在设置模式期间在其上编程的电荷水平，由于随时间变化的电子释放(detrapping)或电介质释放(relaxation)而可能的电荷损耗，没有任何外部电压施加到电路40。此外，尽管在上例中，Vfgr被设为近似等于Vfg1，然而本领域的普通技术人员会认识到，在本发明另一实施例中，可以配置电路40，使Vfgr被设为是Vfg1的某一其它函数的电压。
如上所述，一旦在设置模式期间设置了浮动栅fg0，电路30就可以在读取模式期间被配置为一电压参考电路或者被配置为具有内嵌电压参考的比较器电路。同样，一旦浮动栅fg1和fgr在设置模式期间已设置，电路40就可以在读取模式期间被配置为一电压参考电路或者被配置为具有内嵌电压参考的比较器电路。当电路40被配置为一电压参考时，它和在电路30被配置为电压参考时相比，提供了节点19处更为准确的参考电压。这是因为在电路40中高电压下降时，通过隧道器件耦合到相应的浮动栅fgr和fg1的任何偏移都是共模的，并且不改变这两个浮动栅之间的电压差，因此不改变节点19处的参考电压。
图13是在读取模式中按照电路40一实施例的电路1300的电路图。最好在读取模式中使用和用来设置浮动栅fgr和fg1的电路相同的电路40。这也首先使电路中的任何偏移电压和温度变化不为零(zero out)。在读取模式中，高电压电流和电压源HV+、Ipr和I2r被切断，没有隧道电流流经隧道器件Ter和Tpr，因此这些元件和电容器Cpr从电路40中有效地删除。同样，Vx不再输入到节点27处。因此，晶体管T15断开，隧道器件Te1和Tp1也有效地从电路40中删除。此外，由于驱动电路40的反馈环路的电流源I2r不再有源，因此反馈环路也有效地从电路40中删除。该实施例说明了在开关S4导通、开关S5断开时所产生的电路，使得控制电容器Cfgr的底板在节点19处耦合到输出端子1326以形成电路1300的负反馈环路。有了这一负反馈环路后，Vref(节点19)会转至使电路1300稳定到一稳态条件所必要的电压，最好使Vfgr＝Vfg1。理想情况下，这在Vref＝Vset时出现。然而，本领域的普通技术人员会认识到，电路40可以在设置模式和读取模式期间配置，使得读取模式期间的Vref是Vset的某一其它预定函数。
因此，电路1300包括节点15处的浮动栅fgr和节点14处的第二浮动栅fg1。电路1300中还包括在节点19处耦合在浮动栅fgr和输出端1326之间的控制电容器Cfgr、以及在节点32处耦合在浮动栅fg1和接地点g1之间的控制电容器Cfg1。电路1300还包括一电路1320，电路1320把浮动栅fgr上的电压Vfgr与浮动栅fg1上的电压Vfg1相比较，并且在节点19处生成一输出电压Vref，该输出电压Vref是浮动栅fgr和fg1上的电荷水平之差的函数。电路1320最好包括一差分放大器(或差分级)1322，差分放大器1322最好被配置成具有和浮动栅fg1耦合的非反相输入、以及和浮动栅fgr耦合的反相输入。电路1320还包括一增益级1324，其输入耦合到节点20，输出端1326在节点19处。差分级1322对在其输入端接收到的电压进行比较，并放大该差异，一般以50到100的因数进行放大。此外，在设置模式结束时，电路1320理想地稳定到一稳态条件，使Vfgr＝Vfg1。
再次参照图13，差分级1322最好包括增强模晶体管T8、T9、T10和T11。晶体管T8和T9最好是通过布局合理匹配的NMOS晶体管，晶体管T10和T11最好是通过布局合理匹配的PMOS晶体管。NMOS晶体管T8和T9的源极在节点21耦合在一起。NMOS晶体管T8的漏极耦合到节点22，其栅极是浮动栅fgr。NMOS晶体管T9的漏极耦合到节点20，其栅极是浮动栅fg1。PMOS晶体管T10以共漏、共栅的方式耦合到节点22，其源极耦合到节点23。PMOS晶体管T11的栅极耦合到节点22，其漏极耦合到节点20，其源极耦合到节点23。源电压Vcc一般是3到5伏，它耦合到节点23，电流源Itr耦合在节点21和接地点g1之间，使晶体管T8、T9、T10和T11在读取模式期间或在预阈值或在线性区域中工作。电流源Itr可以用任何数量的常规电路来实现。
增益级1324最好包括由Vcc加偏压的PMOS上拉晶体管T12以及电流源下拉负载Igr。晶体管T12的源极耦合到节点23。其栅极在节点20处耦合到差分级上拉晶体管T11，其漏极耦合到节点19。电流源下拉负载Igr耦合在节点19和接地点g1之间。增益级1324最好还包括耦合在节点19和20之间的补偿电容器C3。电流源下拉负载Igr最好是使用NMOS电流镜的有源负载或者是一耗尽器件。通过使用具有相对高输出电阻的有源电流源，增益级1324能提供约为100的电压增益。增益级的输出振幅接近为从地电压到Vcc的完全轨迹。
有了负反馈环路后，Vref(节点19)会转至使电路1300稳定到一稳态条件所必要的电压，最好是Vfgr＝Vfg1。这会在节点19处的电压Vref在设置模式期间等于Vset值时出现。例如，假设在设置模式期间，Vset保持为2V，电路40稳定到一稳态条件，使Vfgr＝Vfg1＝4V。在关闭功率且移除Vset时的设置模式结束时，Cfg1保持一电荷，其在fg1上生成4V的电压。然而，Cfgr保持一电荷，其在fgr上生成仅为2V的电压(4V-Vset)。在读取模式中，Vref必须为2V，即设置模式中的Vset，以便使电路1300稳定到一稳态条件，使Vfgr＝Vfg1。因此，Vref反映了Cfgr和Cfg1间的电荷水平之差，它是Vset的函数。这样，电路1300能无须附加的放大器而在节点19处生成任一电压参考。此外，由于电路被Vcc和Itr所加偏，因此得出的最小功率处在毫微安的范围内。这相对于现有技术的带隙参考是显著的提高。
当电路40如下参照图13所述被配置为一电压参考时，和在电路30被配置为电压参考时由电路30所提供的电压参考相比，电路40在节点19处提供了一更为准确的参考电压。这是因为当高电压在电路40中下降时，任何通过隧道器件耦合到相应的浮动栅fgr和fg1的偏移都是共模的，并且不改变两个浮动栅之间的电压差，因此不改变节点19处的参考电压。
图14是读取模式期间按照本发明一优选实施例的电路610。首先，以上述方式把电压Vset编程到差分双浮动栅电路40内。在读取模式期间，电路40以和图13中电路1300相同的方式简化为电路610，除了在电路610中开关S4断开、开关S5导通以外。因此，图4A的电压参考电路40简化为图14的电压参考电路610，其中节点436(VOUT)是图4A的节点436，反馈节点450(Vfb)是图4的节点450(Vset输入)。换言之，电路610的这一反馈路径必须连在电路610外部，而不是使开关S4在读取模式期间形成内部反馈路径。注意到，在差分双浮动栅电路40被制造为一IC时，节点436(Vref)和450(Vfb)一般分别连到芯片上的焊片，例如图2所示的焊片216和218。
图15是一浮动栅参考电压生成器电路712的示意图，它示出在读取模式期间，怎样补偿在参考电压生成器电路的输出端和一负载的输入端之间的导电路径中产生的电压降，使得参考电压生成器电路的输出端处的电压近似等于期望的参考电压加上所述电压降。如下所述，通过把负载输入端处的电压电容性地耦合到参考电压生成器电路的浮动栅、以及通过使参考电压生成器电路把其输出端的电压调节为负载输入端处电压的函数，补偿了这一电压降，使得负载输入端的电压近似等于参考电压。按照本发明，负载输入端处产生的对负载的参考电压等于原始设定电压Vset(该电压Vset已经在设置模式期间耦合到参考电压生成器电路)，容差为正负10毫伏或更佳。
按照本发明一实施例，电路712包括图14中的电路610，为了更好的说明电路712的一种实现方式，图15中的标记和图14中相同。然而注意到，在该实现方式中，图15中的节点740和750分别对应于图14中的节点436和450。图15所示的电路712包括一运算放大器714，即耦合到增益级的差分放大器。图14中，差分放大器级处在432，增益级处在434，用于在节点436处生成一输出电压。运算放大器714的反相输入连到电容器Cfgr，其中电容器Cfgr的一个板极由浮动栅fgr形成。浮动栅fgr被配置成运算放大器714的反相输入(节点15)。电容器Cfgr的另一板极连到节点750。节点14处的电压Vfg1(即浮动栅fg1上的电压)对应于图15所示运算放大器714的非反相输入。换言之，在一优选实施例中，差分放大器432包括两个引脚，第一条引脚连到浮动栅fgr，第二条引脚连到第二浮动栅fg1。电路712的反馈电压Vfb耦合到节点750。电路712所生成的输出电压VOUT处在输出端740。
按照本发明，要补偿的电压降是在电路712的输出端740和负载734的输入端(节点)728之间的导电路径中产生的电压降，使得负载734输入端的电压VLOAD等于由浮动栅参考电压生成器电路712所生成的参考电压。这一电压降标记为ΔV。这一路径的等效电阻器在图15中示出为R2。例如，当等效电阻器为零时，在等效电阻器R2上没有IR下降(ΔV＝0)，于是在读取模式期间VOUT＝VLOAD＝Vfb＝Vref＝Vset。当R2上有IR下降时，ΔV＝R2*I2，其中ΔV是电压降，I2是驱动负载734所需的电流。节点728处的电压因此是VLOAD＝VOUT-ΔV。本发明用于调节VOUT，直到VLOAD＝Vref为止。按照本发明，通过把节点728耦合到节点750，节点728和750间路径中的电流I3基本为零，因为节点750仅仅耦合到电容器Cfgr。换言之，电路712能使节点750作为用于非常准确地检测节点728处的电压的基本为零的电流检测端子，节点728即负载734的输入端(这是Kelvin检测的例子)。也就是，在节点728输入负载电路734的电压VLOAD(它等于VOUT-ΔV)也等于节点750处的Vfb。
作为背景，注意到Kelvin检测是通过补偿度量设备的探头中以及连接点中存在的寄生电阻、而准确度量一设备的电特性的常规方式，所述电特性比如设备的电阻。例如，当使用一典型的欧姆计来度量被测试的设备的电阻时，使用连到设备的探头把电流传送过设备。在这两个探头间度量所产生的电压。探头、连接器以及探头针到端点的寄生电阻引起IR下降，造成度量设备上的这一电压、以及所计算的电阻值的误差。Kelvin检测将提供给设备的电流从对被测试设备采取的电压度量中去耦。Kelvin检测电路一般会有两组连到设备的探针或导线，例如4线电阻器，其中电流通过一组导线送入，电压在另一组导线上度量。电压由一高输入阻抗电压计来度量，该电压计具有可忽略不计的电流。因此，补偿了由于探针和连接点而造成的寄生电阻，并且能采取准确的电压度量。
再次参照本发明，如图15所示，电路712的输出端(节点740)和负载734的输入端728之间的电压降ΔV可由节点740(VOUT)和节点750(Vfb)之间的电压差来度量，即Kelvin检测，这是因为电流I3为零或接近于零，因此在节点728和节点750之间的导电路径中基本上没有电压降。除了检测ΔV的值以外，本发明通过根据ΔV来调节输出端740处的VOUT，从而补偿了输入端728处的ΔV，使得VLOAD＝Vref。
如果假定运算放大器714像理想的运算放大器一样工作，则输入电压V+(节点14)和V-(节点15)与输出电压VOUT之间的关系给出如下：
VOUT＝(V+-V-)                         (公式1)
其中.是增益。从图4A的设置模式结束时开始，电容器Cfgr上的Vfgr～Vfg1以及电压降(即电平漂移)给出为(Vset-Vfgr)＝Vfb-V-。因为Vfb＝VLOAD＝VOUT-V，V-给出为：
V-＝VOUT-(Vset-Vfgr)                          (公式2)
用Vfgr替换Vfg1、用Vfg1替换V+(节点15图15)，并且用公式2替换公式1内的V-，重新整理得到：
VOUT＝-(1Vset+V)                              (公式3)
在很大时，例如5000，公式3近似等于：
VOUT＝Vset+V                                  (公式4)
换言之，负载734输入端的电压VLOAD是Vref的期望参考电压，因此它等于VOUT-V＝Vset+V-V＝Vset。因此，电路712所输出的电压VOUT提高了电压降V以调节输入端728处的电压VLOAD，实质上减少或消除了电压降V对于电路712在负载输入端生成的电压的效应。结果，在负载734的输入端向用户提供了一参考电压，该参考电压的值等于目标参考电压Vref，即Vref＝Vset。
参照图2和图15可见，等效电阻器R2在电路712的输出端(节点740)(图2未示出)和负载240/734的输入端244/728之间可以包括以下电阻的一个或多个：首先，由于芯片内部的金属迹线(未示出)，在电压参考电路的节点740和该电路在其上形成的芯片IC 212的焊片218之间可能有一电阻；其次，在焊片218和相应的IC 210组件引脚224之间有一电阻；最后，在输出组件引脚224和负载240/734的输入端244/728之间有一电阻。由于经由电容器Cfgr耦合到浮动栅fgr的电流基本上为零，因此反馈路径中存在的任何电阻都不会造成任何电压降。这后一电阻可以包括：把节点244/278连到IC组件引脚，例如把节点244/278连到组件引脚222；从引脚222到焊片216的路径；以及从焊片216到电路712的节点750的路径(图2未示出)。
反馈输入端(即节点750)可以以几种方式连接，以便有效地补偿由这些IR下降的一个或多个所造成的给定的电压降ΔV。例如，为了提供恰好消除由于芯片IC212的内部金属迹线引起的很小电阻的IR下降的效应那样的补偿，节点750可以直接连到节点740。如图2可见，可以如下提供附加的补偿。和节点750相对应的焊片216可以连到焊片218，节点740连到焊片218，以便额外补偿焊片218和输出节点740之间的金属线内的IR下降。如图2的优选实施例所示，反馈节点750可连线到一分开的反馈组件引脚222。当反馈引脚222直接连到组件引脚224时，可以补偿从节点740(Vref)到IC组件引脚224的IR下降，所述IR下降包括内部金属线的IR下降以及由于焊线234引起的IR下降。当反馈组件引脚222连到节点244/278时，电路712补偿了由于线路242内的电流I2流动所造成的、从节点740(VOUT)到节点244/278(负载240/734的VLOAD输入)的全部IR电压降。
虽然图15的浮动栅参考电压生成器电路712的优选实施例是图14的电路610，然而也可以构想对于运算放大器714有不同的电路实现方式的其它实施例。关键元件是电容器Cfgr所提供的容性反馈包括把这一电容器耦合到一浮动栅。
按照一个优选实施例，如图13所示，本发明包括一双浮动栅电路，该电路包括一负反馈环路，在读取模式中用于生成一输出参考电压。然而，本领域的普通技术人员会认识到，本发明也可以在单浮动栅电路内实现，比如图16所示的经修改的电路30，标记为电路1400，用于在读取模式期间生成一输出参考电压。电路1400包括节点2处的浮动栅fg0，其中在设置模式期间存有电荷，该电荷是输入电压Vset的函数，电路1400还包括耦合到fg0的电容器C1。图16还包括耦合到fg0的电路1410，包括差分级1412和增益级1414。电路1400中的电路1410等同于图13中的电路320，上面已讨论。电路1400还包括已输出端1416，它耦合到控制电容器C1的底板和节点6，以形成电路1400的负反馈环路。节点1是晶体管T2的栅极，节点1耦合到最好是地电压的一个预定电压，电流源It0和Ig0分别耦合在节点8和6与负电压-V之间，负电压最好是-5到-10V，它向增益级1414给予从正到负的输出摆动。有了负反馈环路后，Vref会转至使电路1410稳定至一稳态条件所必要的电压，使得Vfg0近似等于V1(节点1处的电压)，即0V。这最好在Vref＝-Vset时出现。然而，本领域的普通技术人员会认识到，可以配置电路300和1400，使得读取模式中的Vref是Vset的某一其它函数。
图17在810示出根据本发明另一实施例的电压降补偿浮动栅参考电压生成器电路712。按照该实施例，电流驱动器连到电路712的输出端，以便向负载提供较高的电流电平。来自实施例810中电路712输出端740的电流I4经由一导电路径耦合到NPN晶体管820的基极，所述导电路径具有一等效电阻R3，所述NPN晶体管820被连接作为一双极射极跟随器。NPN晶体管820具有一集电极(节点822)到射极(节点824)的电流I5，受到基极(节点816)电流I4所控制。电流I5经由具有一等效电阻R4的导电路径耦合在节点824和负载830的输入端826之间。因此，根据本发明这一实施例补偿的电压降ΔV现在包括R3上的IR下降、从晶体管820的基极(节点816)到射极(节点824)的正向偏压二极管下降、以及R4上的电压降。因此，在负载830输入端826处的输入电压VLOAD为VOUT-ΔV，即输出端740处的电压减去输出端740和输入端826间的电压降。
晶体管820射极跟随器能使根据实施例810的浮动栅参考电压生成器电路712以一电流电平向负载提供一非常准确的电压，该电流电平比由浮动栅参考电压生成器电路712自身所能提供的电流电平要高得多。ΔV的值不是静态的，而是随着负载变化的电流需求而变化。当负载830通过NPN晶体管820牵引了更多电流I5时，基极电流I4上升。结果，电阻器R3和R4上的IR电压降提高，因此提高了电压降ΔV(I4)+ΔV(I5)。虽然在晶体管820的基极816到射极824的电压降保持不变，然而这一电压的任何小变化都会作为ΔV(I4)的部分被补偿。为零补偿IR电压降ΔV(I4)和ΔV(I5)，经由节点750(Vfb)把VOUT-ΔV(I4)-ΔV(I5)反馈回电路712。该分析类似于上面为图15给出的分析，结果是，节点740处的VOUT上升了ΔV(I4)+ΔV(I5)，即，VOUT＝Vset+ΔV(I4)+ΔV(I5)。因此，调节节点826处的输入电压VLOAD成为VOUT-ΔV(I4)-ΔV(I5)＝Vset+ΔV(I4)-ΔV(I4)+ΔV(I5)-ΔV(I5)＝Vset。因而，电压降对负载830处输入电压VLOAd的效应被减少和消除，其方式和上面没有添加射极跟随器电路时相同，因此在负载734的输出端向用户提供了一参考电压，该参考电压的值等于目标参考电压Vref，即Vref＝Vset。
注意到可以使用本领域公知的功率FET源极跟随器来代替上述的射极跟随器晶体管820，以便提供和上述电流驱动器相同的功能。
尽管已经描述了本发明的具体实施例，然而各种修改、更改、可选构造以及等效物也可以包含在本发明的范围内。所述的发明不限于在特定的具体数据处理环境中工作，而是在多个数据处理环境中自由地工作。此外，尽管已经用一系列特定的事务处理和步骤描述了本发明，然而对于本领域技术人员显而易见的是，本发明的范围不限于所述的一系列事务处理和步骤。
因而，说明书和附图应被视为是说明性的，而不是限制性的。显然，对它们可以作出添加、删减、删除以及其它修改和变化，而不背离在权利要求中提出的本发明的较宽泛的精神和范围。

Claims (21)

1.在一***中，其中参考电压生成器电路所生成的参考电压耦合到一负载，所述参考电压生成器电路包括保存和所述参考电压相对应的电荷的浮动栅，一种用于对在所述参考电压生成器电路的输出端和所述负载的输入端之间的导电路径中产生的电压降进行补偿、使得所述输出端的电压近似等于所述参考电压加上所述电压降的方法，包括：
把所述负载输入端的电压电容性耦合到所述浮动栅；以及
使所述参考电压生成器电路响应于此而工作，以调节所述输出端的电压，使得所述负载输入端的电压变得近似等于所述参考电压。
2.如权利要求1所述的方法，其特征在于，所述输出端的所述电压被包括所述浮动栅的差分放大器所调节。
3.在包括一参考电压生成器的***中，所述参考电压生成器包括保存和预定参考电压相对应的电荷的浮动栅，一种用于在一负载的输入端生成所述预定参考电压的方法，所述负载输入端经由一导电路径连到所述参考电压生成器的输出端，所述方法包括：
把所述负载输入端的电压电容性耦合到所述浮动栅；以及
使所述参考电压生成器响应于所述负载输入端电压的值而工作，以调节所述输出端的电压，使得所述负载输入端的电压变得近似等于所述预定参考电压。
4.如权利要求3所述的方法，其特征在于，所述参考电压生成器包括具有一条引脚耦合到所述浮动栅的差分放大器，其中使所述参考电压生成器响应于所述负载输入端电压而工作的步骤包括：使用所述差分放大器把所述参考电压生成器输出端电压调节为一个新的电压值，该新的电压值是所述预定参考电压以及所述输出端和所述负载输入端间的电压降的函数。
5.如权利要求3所述的方法，其特征在于还包括：把所述浮动栅充电到和预定参考电压相对应的预定电荷的步骤。
6.如权利要求3所述的方法，其特征在于，所述调节所述输出端处的电压的步骤包括：把所述电压调节为等于所述输出端和所述负载输入之间的电压降以及所述预定参考电压之差，容差在正负10毫伏内。
7.如权利要求3所述的方法，其特征在于，把所述负载输入端电压电容性耦合到所述浮动栅的步骤包括使所述电容器中的一个板极成为所述浮动栅。
8.如权利要求3所述的方法，其特征在于还包括：在所述输出端和所述负载输入端之间连接一电流驱动器以便为所述负载提供较高电流电平的步骤。
9.一种用于生成一参考电压并用于把所述参考电压耦合到负载的装置，所述参考电压生成器补偿了在所述参考电压生成器的输出端和所述负载的输入端之间的导电路径中产生的电压降，所述电路包括：
用于把所述负载输入端的电压电容性耦合到一浮动栅的电容器；以及
在操作上耦合到所述浮动栅的差分放大器，用于响应于所述电容性耦合的负载输入端电压来调节所述输出端处的所述电压，使得所述负载输入端的电压变得近似等于所述参考电压。
10.如权利要求9所述的装置，其特征在于，所述电容器包括两个板极，其中所述浮动栅是所述板极之一。
11.如权利要求9所述的装置，其特征在于，所述差分放大器包括两条引脚，其中第一条所述引脚连到所述浮动栅。
12.如权利要求11所述的装置，其特征在于还包括在所述差分放大器和所述输出端之间连接的增益级。
13.如权利要求9所述的装置，其特征在于，所述差分放大器包括两条引脚，第一条所述引脚耦合到所述浮动栅，第二条所述引脚耦合到第二浮动栅。
14.如权利要求9所述的装置，其特征在于还包括一电流驱动器，它连到所述输出端用于向所述负载提供较高的电流电平。
15.如权利要求9所述的装置，其特征在于，所述电压降在所述输出端和所述输入端之间的电阻负载上生成。
16.如权利要求15所述的装置，其特征在于，所述电阻负载包括在所述输出端和一焊片之间的第一电阻。
17.如权利要求16所述的装置，其特征在于，所述电阻负载还包括在所述焊片和一集成电路(IC)组件引脚之间的第二电阻。
18.如权利要求17所述的装置，其特征在于，所述电阻负载还包括在所述IC组件引脚和所述输入端之间的第三电阻。
19.一种用于在负载输入节点处提供参考电压以补偿输出节点和所述负载输入节点之间的电压降的浮动栅电路，所述电压降在所述输出节点和所述负载输入节点之间的电阻电路中产生，所述浮动栅电路包括：
第一浮动栅，其上保存了和一预定参考电压相对应的电荷；
电容器，其具有所述第一浮动栅作为一个板极，所述电容器连到所述负载输入节点；以及
连到所述电容器的差分放大器，其中响应于所述负载输入节点处的电压，所述差分放大器调节所述输出节点处的电压，使得所述负载输入节点处的电压变得近似等于所述参考电压。
20.如权利要求19所述的浮动栅电路，其特征在于，所述输出节点包括一IC焊片。
21.如权利要求20所述的浮动栅电路，其特征在于，所述负载输入节点包括一IC组件引脚。
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