TWI462294B - Semiconductor element and manufacturing method thereof - Google Patents

Description

半導體元件及其製造方法 [相關申請案]

本申請案係根據先行申請之日本專利申請案(申請號為2010-210476，申請日為2010年9月21日)主張優先權，本案藉由參照而併入該案所有內容。

本發明之實施型態係有關於半導體元件及其製造方法。

MOSFET(Metal Oxide Semiconductor Field Effect Transistor)或IGBT(Insulated Gate Bipolar Transistor)等之Power半導體元件，係具有高速開關特性、數十～數百V之反向阻止電壓(耐壓)，廣泛被使用於家庭用電氣機器、通訊機器、車載用馬達等之電力變換、控制等。於是，為了讓該等機器之效率提高、消耗電力下降，而對於半導體元件，謀求具有高耐壓及低通態電阻(On-State Resistance)之特性。例如，具備交互地配置p型及n型半導體層之超級接合(super junction)構造之半導體元件方面，可兼具高耐壓與低通態電阻。

然而，問題在於對超級接合構造施加偏壓時，pn接合之電容會急遽減少，半導體元件之輸出電容會大幅改變。亦即，具備超級接合構造之半導體元件，依存於輸出電容之開關雜訊是較高。於是，一種可以增大輸出電容並減低開關雜訊之、具備超級接合構造之半導體元件是必要的。

本發明之實施型態，係提供一種可以加大輸出電容並減低開關雜訊(switching noise)之、具備超級接合(super junction)構造之半導體元件及其製造方法。

關於本發明實施型態之半導體元件，係具備：包含交互地被設在沿著第1半導體層主面之方向之第1導電型之第1柱(pillar)與第2導電型之第2柱之第2半導體層，在從前述第2半導體層表面在前述第1半導體層之方向所設置之溝槽(trench)內部被埋入之第1控制電極，與被設在前述第2半導體層上、且連接在前述第1控制電極之第2控制電極。在除了前述第2控制電極所覆蓋之部分以外之前述第2半導體層表面，設置第2導電型之第1半導體領域；在前述第1半導體領域之表面，選擇性地設置從前述第2控制電極所覆蓋之前述第2半導體層表面疏離之第1導電型之第2半導體領域。再者，鄰接在前述第2半導體領域之第2導電型之第3半導體領域，是選擇性地被設在前述第1半導體領域之表面。

根據本發明實施型態，係能夠提供一種可以加大輸出電容並減低開關雜訊之、具備超級接合構造之半導體元件及其製造方法。

以下，針對本發明之實施型態參照圖面加以說明。又，以下之實施型態中，在圖面中之同一部分附以同一圖號而其詳細的說明則酌情省略，針對相異之部分則酌情予以說明。以第1導電型為n型、第2導電型為p型加以說明，但是，將第1導電型設為p型、將第2導電型設為n型亦可。

(第1實施型態)

圖1係顯示關於本實施型態之半導體元件100之模式圖。圖1(a)係顯示剖面構造之斜視圖，圖1(b)為顯示閘極電極12及15配置之平面圖。圖1(a)，為了顯示閘極電極12及15、與n型源極領域7及P⁺ 接觸(contact)領域8，而以除去層間絕緣膜23及源極電極19之狀態顯示(參照圖8)。

如圖1(a)所示，半導體元件100，係具備：第1半導體層之n型汲極層2、第2半導體層之漂移(drift)層3、從漂移層3表面被埋入設在n型汲極層之方向之溝槽(trench)13內部之第1控制電極之閘極電極12、與被設在漂移層3上之第2控制電極之閘極電極15。

漂移層3，係在沿著n型汲極層2之主面2a之方向，包含交互地被設置之第1柱之n型柱4、與第2柱之p型柱5。

閘極電極12，係中介被設在溝槽13內面之第1絕緣膜之閘極絕緣膜11，而被埋入溝槽13內部。

閘極電極15，係中介被設在漂移層3表面之第2絕緣膜之閘極絕緣膜14，而被設在漂移層3上。

在漂移層3表面，除了閘極電極15所覆蓋之部分以外，還設置第1半導體領域之p型基極(base)領域6。但是，如圖1所示，沿著閘極電極15之p型基極領域6之外緣6a，也可以是在閘極電極15之下延伸。

再者，在p型基極領域6之表面，設置著第2半導體領域之n型源極領域7。n型源極領域7，係從閘極電極15所覆蓋之漂移層3表面被疏離設置。

然後，鄰接在n型源極領域7，第3半導體領域之p⁺ 接觸領域8，選擇性地被設在p型基極領域6表面。n型源極領域7、與p⁺ 接觸領域8，係導電連接於未圖示之源極電極19。

關於本實施型態之半導體元件100方面，能夠藉由對被埋入溝槽13之閘極電極12施加閘極電壓，中介被形成在p型基極領域6與閘極絕緣11之界面之反轉通道，而在導電連接於n型汲極層2之第1主電之汲極電極、與第2主電極之源極電極19，兩者之間讓汲極電流流過。

另一方面，被設在漂移層3上之閘極電極15，係如圖1(a)中所示，n型源極領域7，是挾著p⁺ 接觸領域8之一部份8a，並從閘極電極15被疏離設置。藉此，例如，能夠作成即使在被形成在閘極電極15下之p型基極領域6之擴散部6a、與閘極絕緣膜14，之界面形成反轉通道，在閘極電極15下也不會讓汲極電流流動之構成。於是，能夠讓閘極電極15下所形成之反轉通道之閾值電壓變小，防止汲極電流集中在閘極電極15。

圖1(b)係例示半導體元件100之閘極電極12及15、與n型柱4及p型柱5之配置關係之平面圖。圖1(a)所示之斜視圖之正面的剖面構造，係模式地顯示圖1(b)中之Ia-Ia剖面。

例如，n型柱4及p型柱5，係能夠延伸於沿著汲極層2主面2a之方向條狀設置。然後，如圖1(a)及(b)所示，閘極電極12，係能夠沿著n型柱4及p型柱5之延伸方向，設置在n型柱4表面所形成之溝槽13中。

閘極電極15，係能夠在與n型柱4及p型柱5之延伸方向交差之方向，梯狀設置連接相鄰接之閘極電極12。然後，在閘極電極15所覆蓋之漂移層3中，係包含p型柱5之一部份。

如圖1(b)所示，閘極電極15，係在直交於p型柱5延伸方向之方向，將配置位置交替變換而設置。

圖2係概念地圖示關於半導體元件100、以及圖14所示比較例之半導體元件600之電壓-電容特性。縱軸顯示電容值C、橫軸顯示源極汲極間電壓V_ds 。

圖2所示之C_ds 係半導體元件100之源極汲極間電容，而C_gd1 表示半導體元件100之閘極汲極間電容、C_gd2 則表示關於比較例之半導體元件600之閘極汲極間電容。

例如，C_ds 會隨V_ds 提高而減少，而在圖2中所示之A領域會急劇變小。該A領域之C_ds 之減少，係對應在n型柱4與p型柱5之間之pn接合，n型柱4及p型柱5分別擴張之空乏層會連接、漂移層3空乏化。於是，當漂移層3全體空乏層擴張時，C_ds 趨近於最小值，其後，對於V_ds 之上昇而顯示緩慢的減少傾向。

一方面，C_gd1 ，會隨V_ds 變高而減少，V_ds 移到A領域而飽和。其後，顯示對於V_ds 之上昇而逐漸地增加之傾向。

C_gd1 係被埋入溝槽13之閘極電極12之底部、與汲極電極17兩者之間之電容。在源極汲極間施加V_ds ，隨著從p型基極領域6及p型柱5、與n型柱4之間之pn接合，空乏層擴張至n型柱4而C_gd1 減少。

例如，圖14所示之半導體元件600中，施加V_ds ，在n型柱4及p型柱5空乏層會擴張直到漂移層3幾乎全體空乏化為止，C_gd2 係以大的變化率減少。其後，漂移層3之空乏層擴張會鈍化，顯示C_gd2 相對於V_ds 之上昇而逐漸地減少之傾向。

相對於此，半導體元件100中，在漂移層3上設置閘極電極15，而在其下部並不形成p型基極領域6。因此，當閘極電極15下之p型柱5空乏化時，挾著p型柱5與汲極層2相向之閘極電極15之一部份，則成為挾著空乏層與汲極層2相向之型態。於是，閘極電極15之一部份，重新有助於C_gd1 ，一旦，減少C_gd1 ，則顯示V_ds 上昇而且增加之傾向。

半導體元件100之輸出電容，係源極汲極間電容C_ds 、與閘極汲極間電容C_gd1 之和。例如，半導體元件100與半導體元件600之相異點，如果是閘極電極15之有無，則可以認為半導體元件100之C_ds 、與半導體元件600之源極汲極間電容係大致相同。從而，因為C_gd1 比C_gd2 還要大，所以，半導體元件100之輸出電容，會變得比半導體元件600之輸出電容還要大。在汲極電壓V_ds 上昇、C_ds 大幅減少之後，相對的輸出電容之差會更大。

例如，使半導體元件100及600開關動作之場合下之汲極電壓之變化量(dV/dt)，係與輸出電容成反比。從而，半導體元件100之汲極電壓之變化量，係比半導體元件600之汲極電壓之變化量還要小。接著，開關雜訊係與汲極電壓之變化率成正比，因而，半導體元件100之雜訊是比半導體元件600之雜訊還要低。

亦即，半導體元件100，係作成在漂移層3上設置閘極電極15，而在閘極電極15之下部並不設p型基極領域6之構成。藉此，可以增大閘極汲極間電容C_gd1 ，並減低開關雜訊。

即使是圖14所示之半導體元件600，例如，閘極電極12之下部，也可以藉由增大從p型基極領域6與n型柱4之邊界突出於朝向汲極層2之方向之量ΔG，而增大閘極汲極間電容C_gd2 。

然而，在增大ΔG使閘極電極12之底部在n型柱4中突出時，漂移層3空乏化而n型柱4之中成為高電場之場合，溝槽13底部之閘極絕緣膜11會更被形成高電場。於是，有因高電場而被加速之熱載子(hot carrier)，會往閘極絕緣膜11內部被注入，成為使閘極絕緣膜11之絕緣性劣化等、使可信賴性降低之原因之場合。

相對於此，關於本實施型態之半導體元件100，係能夠藉由設置閘極電極15增大閘極汲極電容。藉此，也可以減少閘極電極12之往n型柱4之突出量，使可信賴性提升。

閘極電極15下部，係成為空乏層擴大到與閘極絕緣膜14相接之漂移層3表面之狀態。但是，閘極電極15之正下方，因為是被保持在低電位之p型基極領域6所挾住，其電場係比漂移層3中央還要低的電場。從而，並無熱載子被注入閘極絕緣膜14，也就沒有使閘極絕緣膜14之絕緣性降低之情事。

其次，參照圖3～圖8，說明半導體元件100之製造過程。

圖3(a)係顯示圖1之Ia-Ia剖面之模式圖，顯示在n型汲極層2上所設之漂移層3表面被形成溝槽13之狀態。

n型汲極層2及漂移層3，例如，能夠設置在矽基板上。n型汲極層2，係能夠採用高濃度地塗布n型不純物之矽層。漂移層3，係包含p型柱5與n型柱4所構成之超級接合(super junction)構造。

超級接合構造，例如，能夠在濃度比n型汲極層2還要低之n型矽層之表面，採用RIE(Reactive Ion Etching)法形成溝槽，其後，藉由在溝槽之內部使p型矽晶膜(epitaxial)成長而形成。

其次，在設置溝槽13之漂移層3表面，中介絕緣膜24形成成為閘極電極12及15之導電層22。

絕緣膜24，例如，能夠採用熱氧化形成矽層表面之氧化矽膜(SiO₂ 膜)，成為閘極絕緣膜11及閘極絕緣膜14。

導電層22，例如，能夠採用利用CVD(Chemical Vapor Deposition)法形成之聚矽層。

圖4係顯示圖3後續之製造過程之模式圖，顯示圖案化導電層22形成閘極電極12及15之狀態。

在此，在圖4(a)係顯示圖1(b)之Ia-Ia剖面構造，圖4(b)則顯示IVb-IVb剖面構造。以下，直到圖8都相同。

例如，如圖4(b)所示，殘留被埋入溝槽13內部之部分，蝕刻漂移層3上之導電層22。藉此，閘極電極12被形成作為所謂溝槽閘極。

另一方面，閘極電極15，能夠選擇性地蝕刻漂移層3上之導電層22，如圖4(a)所示，連接設置相鄰接之閘極電極12之間。

其次，在設置閘極電極12及15之漂移層3表面，例如，離子注入p型不純物之硼(B)，形成p型基極領域6。

如圖5(a)及(b)所示，在除了閘極電極15所覆蓋之部分以外之漂移層3表面注入硼(B)，形成p型基極領域6。

然後，如圖6(a)、(b)所示，在漂移層3表面，例如，選擇性地離子注入n型不純物之砷(As)，形成n型源極領域7。再者，選擇性地離子注入p型不純物之硼(b)，形成p⁺ 接觸領域8。

如圖6(a)所示，在除了閘極電極15所覆蓋之部分以外之漂移層3表面，形成n型源極領域7以及p⁺ 接觸領域8。

如圖6(b)所示，未設置閘極電極15之部分，係與圖14所示之半導體元件600相同形成溝槽閘極構造之MOSFET。

其次，如圖7(a)及圖7(b)所示，在閘極電極12及閘極電極15、n型源極領域7、p⁺ 接觸領域8之上，形成層間絕緣膜23。

層間絕緣膜23，例如，能夠採用利用CVD法形成之SiO₂ 膜。

然後，如圖8(a)及圖8(b)所示，在閘極電極12及15上殘留層間絕緣膜23，選擇性地蝕刻n型源極領域7及p⁺ 接觸領域8之表面之絕緣膜24與層間絕緣膜23。

其後，在層間絕緣膜23所覆蓋之閘極電極12及15上、以及、n型源極領域7及p⁺ 接觸領域8之表面，形成源極電極19。

再者，能夠在n型汲極層2形成電性地接續之汲極電極17，使半導體元件100之構造完成。

圖9係模式地顯示關於本實施型態變形例之半導體元件200構造之斜視圖。

半導體元件200，條狀設置之n型柱4及p型柱5之延伸方向，與被埋入閘極電極12之溝槽13之延伸方向直交之點方面，相異於半導體元件100。

半導體元件200中，例如，p型柱5上所設置之閘極電極15之下部，係被p型柱5之一部份之p型領域5b所佔據，直到p型柱5空乏化為止並無助於閘極汲極間電容C_gd 。於是，如圖2中所示，在p型柱5空乏化而漂移層3全體成為空乏層時，始有助於C_gd ，使汲極電壓V_ds 上昇同時C_gd 增加。

圖10係模式地顯示關於本實施型態另一變形例之半導體元件300構造之斜視圖。

半導體元件300中，p型柱35之形成方法是不同於半導體元件100。p型柱35，例如，能夠藉由在對高電阻之晶膜層，選擇性地離子注入n型不純物及p型不純物，施以熱處理使之擴散之後，進而，增加堆積高電阻之晶膜，反覆進行離子注入n型不純物及p型不純物、施以熱處理之工程而形成。

圖11係顯示關於本實施型態變形例之閘極電極配置之平面圖。

如圖11(a)所示，能夠條狀設置閘極電極15，在閘極電極12及n型柱4、p型柱5之延伸方向交差設置。

如圖11(b)所示，將閘極電極12設在p型柱5之兩側，閘極電極15，也可以跨過n型柱4連接閘極電極12之方式設置。該場合下，因為在閘極電極15之下並不設置p型柱5，所以，閘極電極15係直接有助於閘極汲極間電容C_gd 。

再者，也能夠將閘極電極12設置在沿著漂移層3表面之一方向疏離之複數之部分。於是，閘極電極15，能夠在閘極電極12之疏離部，以連接複數之部分之方式設置。結果，閘極電極12與閘極電極15，可交互串聯設置。

圖11(c)所示之例中，閘極電極12係於p型柱5之兩側，在p型柱5之延伸方向被疏離設置。閘極電極15，係具有跨過n型柱4而連接相鄰接之閘極電極12之部分(第1接合部15b)、與連接閘極電極12之疏離部ΔU之部分(第2接合部15a)。於是，閘極電極12與閘極電極15，係在n型柱4及p型柱5之延伸方向被串聯設置。如同圖所示，第2接合部15a，將疏離之第1接合部15b在n型柱4上接續，電性地接續閘極電極12之複數之部分。

圖12係顯示具有圖11(a)所示之閘極電極15之半導體元件400之模式圖。圖12(a)係模式地顯示半導體元件400構造之斜視圖，圖12(b)顯示XIIb-XIIb剖面構造之模式圖。

半導體元件400中，n型柱4及p型柱5是被條狀設置，閘極電極15也是被設成條狀交差於複數之n型柱4及複數之p型柱5。如圖12(a)及(b)所示，閘極電極12，係在n型柱4之表面，沿著其延伸方向被設置。閘極電極15，係與複數之閘極電極12交差，且在其交點電性地連接。於是，因為閘極電極15之下並未設置p型基極領域6，所以，中介閘極絕緣膜11而與複數之n型柱4及p型柱5之表面相對向。

藉此，與在閘極電極15之下形成p型基極領域6之場合相比，較能夠增大閘極汲極間電容C_gd 。此外，對n型柱4與p型柱5之間之pn接合施加逆偏壓、n型柱4及p型柱5一起空乏化之場合下，閘極汲極間電容C_gd 也會變大。

在鄰接之閘極電極15之間的漂移層3表面，設置p型基極領域6。接著，在其表面選擇性地設置n型源極領域7與p⁺ 接觸領域8。n型源極領域7，係中介閘極絕緣膜11而與閘極電極12之側面相對向。p⁺ 接觸領域8，係被設置接續於p型基極領域6，將p型基極領域6與源極電極19(參照圖8(b))維持在相同電位。

如圖12(a)所示，n型源極領域7，係與閘極電極15下之漂移層3疏離設置。亦即，如同圖所示，在n型源極領域7與閘極電極15之間，介在p⁺ 接觸領域8之一部份8a，而將延伸在閘極電極15下之p型基極領域6之外緣(擴散部)6a、與n型源極領域7予以分離。藉此，抑制中介閘極電極15下所形成之反轉層而流動之汲極電流，迴避電流集中。亦即，如果在p型基極領域6之外緣(擴散部)6a連接n型源極領域7，則中介閘極電極15下所形成之閾值電壓低之反轉層讓汲極電流流動，會有產生電流集中之疑慮。

以上，第1實施型態中，係將電性地接續在閘極電極12之閘極電極15，中介閘極絕緣膜11而設在漂移層3表面。於是，藉由在閘極電極15下並不設p型基極領域，增大閘極汲極電容並減低開關雜訊。再者，將n型源極領域7從閘極電極15疏離而形成，抑制在閘極電極15下之閾值電壓低之反轉層流動之電流。藉此，在包含閘極電極12之溝槽閘極讓汲極電流流動，緩和電流集中。

(第2實施型態)

圖13係顯示關於第2實施型態之半導體元件500構造之模式圖。圖13(a)係顯示除了源極電極19及層間絕緣膜23(參照圖8)以外之半導體元件500之晶片面之一部份之平面圖。圖13(b)則模式地顯示半導體元件500構造之斜視圖。

半導體元件500，係在n型柱4表面，沿著其延伸方向設置閘極電極12。於是，閘極電極15，係在設置n型柱4及p型柱5之漂移層3之領域大致全面，中介閘極絕緣膜11而被形成。

p型基極領域6，在平行於n型汲極層2之主面2a之平面看來，係被設成散布於漂移層3表面之型態。於是，在閘極電極15，設置從其表面貫通到p型基極領域6之複數之開口31。

再者，在作成開口31底面之p型基極領域6之表面，選擇性地設置n型源極領域7、鄰接於n型源極領域7之p⁺ 接觸領域8。p型基極領域6，係被設在p型柱5上。於是，p⁺ 接觸領域8被形成接續在p型基極領域6。

半導體元件500，在被施加閘極電壓之場合下，在中介閘極電極15與閘極絕緣膜11而相向之p型基極領域6表面形成反轉層，且在源極汲極間讓汲極電流流動。再者，在中介閘極電極15與閘極絕緣膜11而相向之p型柱5表面也形成反轉層。藉此，在n型柱4之全體讓汲極電流流動，減低通態電阻(On-State Resistance)。

一方面，在n型柱4表面設置閘極電極12，與單純之平面閘極(planar gate)構造相比，較能夠增大閘極汲極間電容C_gd 。藉此，能夠使輸出電容增加並減低開關雜訊。

如上述實施型態所示，閘極電極12及15，係能夠配合n型柱4及p型柱5之構成、以及、所期待之閘極汲極間電容C_gd ，選擇適當、適合之配置以設置。

上述實施型態，係針對n型柱4及p型柱5被條狀設置之例加以說明，但是，並非就被限定於此，也能夠適用於被構成格子狀、點狀等之超級接合構造。而且，溝槽閘極之構成雖也是針對條狀設置之例加以說明，但只要是與組合低電容之溝槽閘極構造、與高電容之表面閘極構造之實施型態之旨趣一致之構成，便不受限定於前述之例。

以上，參照關於本發明之一實施型態加以說明本發明，但，本發明並不受限定於該等之實施型態。例如，基於申請時之技術水準，該業者得以作成之設計變更、或材料變更等，形成與本發明之技術上的思想相同之實施型態等等也被包含在本發明之技術的範圍。

上述之實施型態，係以將矽作為材料之縱型Power MOSFET為例加以說明，但，如具有MOS閘極構造、以及、n型柱、p型柱之構造即可適用。例如，也可以適用於橫型裝置、或IGBT等其他開關裝置。材料則並不受限於矽，也適用於所謂SiC、GaN等材料，也能夠得到同樣效果。

100．．．半導體元件

2．．．n型汲極層

3．．．漂移(drift)層

4．．．n型柱

5．．．p型柱

6．．．p型基極(base)領域

7．．．n型源極領域

8．．．P⁺ 接觸(contact)領域

11,14．．．閘極絕緣膜

12,15．．．閘極電極

13．．．溝槽(trench)

19．．．源極電極

23．．．層間絕緣膜

圖1係顯示關於第1實施型態之半導體元件之模式圖。(a)係顯示Ia-Ia剖面構造之斜視圖，(b)為顯示閘極電極配置之平面圖。

圖2係圖示關於第1實施型態之半導體元件之電壓-電容特性。

圖3(a)～圖8(b)係模式地顯示關於第1實施型態之半導體元件之製造過程之剖面圖。在圖3(a)～圖8(b)，各圖(a)係顯示圖1(b)之Ia-Ia剖面構造，各圖(b)則顯示圖1(b)之IVb-IVb剖面構造。

圖9係模式地顯示關於第1實施型態變形例之半導體元件構造之斜視圖。

圖10係模式地顯示關於第1實施型態另一變形例之半導體元件構造之斜視圖。

圖11係顯示關於第1實施型態變形例之閘極電極配置之平面圖。

圖12係顯示具有圖11(a)所示之閘極電極之半導體元件之模式圖。(a)係模式地顯示半導體元件構造之斜視圖，(b)為顯示XIIb-XIIb剖面構造之模式圖。

圖13係顯示關於第2實施型態之半導體元件構造之模式圖。(a)係顯示除了源極電極及層間絕緣膜以外之半導體元件晶片面之一部份之平面圖。(b)則模式地顯示半導體元件構造之斜視圖。

圖14係模式地顯示關於比較例之半導體元件之斜視圖。

100．．．半導體元件

2．．．n型汲極層

2a．．．汲極層2主面

3．．．漂移(drift)層

4．．．n型柱

5．．．p型柱

6．．．p型基極(base)領域

6a．．．外緣

7．．．n型源極領域

8．．．P⁺ 接觸(contact)領域

11,14．．．閘極絕緣膜

12,15．．．閘極電極

13．．．溝槽(trench)

17．．．汲極電極

Claims (20)

1. 一種半導體元件，其特徵係具備：第1導電型之第1半導體層；被設在前述第1半導體層上，包含交互地被設在沿著前述第1半導體層之主面之方向之第1導電型之第1柱(pillar)與第2導電型之第2柱之第2半導體層；在從前述第2半導體層之表面往前述第1半導體之方向上被設置之溝槽(trench)內部，中介第1絕緣膜而被埋入之第1控制電極；在前述第2半導體層上中介第2絕緣膜而被設置，連接前述第1控制電極之第2控制電極；被設在除了前述第2控制電極所覆蓋之部分以外之前述第2半導體層表面之第2導電型之第1半導體領域；從前述第2控制電極所覆蓋之前述第2半導體層表面疏離，選擇性地被設在前述第1半導體領域表面之第1導電型之第2半導體領域；鄰接在前述第2半導體領域並選擇性地被設在前述第1半導體領域表面之第2導電型之第3半導體領域；導電連接於前述第1半導體層之第1主電極；與導電連接於前述第2半導體領域及第3半導體領域之第2主電極。
2. 如申請專利範圍第1項記載之半導體元件，其中， 前述第1柱(pillar)及前述第2柱，係在沿著前述第1半導體層之前述主面之方向延伸、條狀(stripe)地被設置；前述第1控制電極，則是在前述第1柱及前述第2柱之延伸方向，條狀地被設置。
3. 如申請專利範圍第2項記載之半導體元件，其中，前述第2控制電極，係交差於前述第1柱及前述第2柱、條狀地被設置。
4. 如申請專利範圍第3項記載之半導體元件，其中，在前述第2半導體層設置複數之前述第1控制電極；複數之前述第2控制電極，則將相鄰接之前述第1控制電極之間予以梯狀連接。
5. 如申請專利範圍第3項記載之半導體元件，其中，在前述第2半導體層設置複數之前述第1控制電極；複數之前述第2控制電極，則將相鄰接之前述第1控制電極之間予以梯狀連接；在直交於前述第1控制電極延伸方向之方向，讓前述第2控制電極交替變換配置。
6. 如申請專利範圍第2項記載之半導體元件，其中，前述第1控制電極，係在前述第1柱上，沿著其延伸方向而設置。
7. 如申請專利範圍第2項記載之半導體元件，其中，前述第2控制電極，係交差於複數之前述第1柱及複數之前述第2柱、條狀地被設置。
8. 如申請專利範圍第1項記載之半導體元件，其中，在前述第2控制電極所覆蓋之前述第2半導體層中，包含前述第2柱之一部份。
9. 如申請專利範圍第1項記載之半導體元件，其中，前述第1柱及前述第2柱，係在沿著前述第1半導體層之前述主面之方向延伸、條狀地被設置；前述第1控制電極，交差在前述第1柱及前述第2柱、條狀地被設置；前述第2控制電極，則在前述第1柱及前述第2柱之延伸方向條狀地被設置。
10. 如申請專利範圍第9項記載之半導體元件，其中，前述第2控制電極，係將被設在前述第2半導體層之複數之前述第1控制電極之中相鄰接之前述第1控制電極梯狀連接。
11. 如申請專利範圍第10項記載之半導體元件，其中，前述第2控制電極，係被設置在前述第2柱上。
12. 如申請專利範圍第1項記載之半導體元件，其中，複數之前述第1柱及複數之前述第2柱，係在沿著前述第1半導體層之前述主面之方向延伸、條狀地被設置；前述第1控制電極，延伸在前述第1柱與前述第2柱之邊界上、條狀地被設置； 前述第2控制電極，則被設置在前述第1柱上將相鄰接之前述第1控制電極予以連接。
13. 如申請專利範圍第12項記載之半導體元件，其中，連接前述第1控制電極之複數之前述第2控制電極，係被設成梯狀。
14. 如申請專利範圍第1項記載之半導體元件，其中，前述第1控制電極，係具有在沿著前述第2半導體層表面之一方向被疏離設置之複數之部分；前述第2控制電極，係被設置將前述複數之部分予以連接；而前述第1控制電極與前述第2控制電極，則在前述方向被串聯設置。
15. 如申請專利範圍第14項記載之半導體元件，其中，複數之前述第1柱及複數之前述第2柱，係在沿著前述第1半導體層之前述主面之方向延伸、條狀地被設置；前述複數之部分，係被設在前述第1柱與前述第2柱之邊界上；前述第2控制電極，係具有：為在直交於前述第1柱之延伸方向之方向將相鄰接之前述第1控制電極之前述部分予以連接之第1接合部、被設在前述第1柱上之複數之第1接合部，與在前述第1柱之延伸方向將相鄰接之前述 第1部份予以連接、電性地接續前述複數之部分之第2接合部。
16. 一種半導體元件，其特徵係具備：第1導電型之第1半導體層；被設在前述第1半導體層上，包含交互地被設在沿著前述第1半導體層之主面之方向之第1導電型之第1柱(pillar)與第2導電型之第2柱之第2半導體層；在從前述第2半導體層之表面往前述第1半導體之方向上被設置之溝槽(trench)內部，中介第1絕緣膜而被埋入之第1控制電極；為被設在前述第2柱上之第2導電型之第1半導體領域，在與前述第1半導體層之前述主面在平行的平面看來，散佈於前述第2半導體層之表面之方式被設置之複數之第1半導體領域；在前述第2半導體層上中介第2絕緣膜被設置，為連接在前述第1控制電極之第2控制電極，具有貫通於前述第1半導體領域之複數之開口之第2控制電極；選擇性地被設在作成前述開口之底面之前述第1半導體領域之表面之第1導電型之第2半導體領域；鄰接在前述第2半導體領域且選擇性地被設在前述第1半導體領域表面之第2導電型之第3半導體領域；導電連接於前述第1半導體層之第1主電極；及導電連接於前述第2半導體領域及第3半導體領域之第2主電極。
17. 如申請專利範圍第16項記載之半導體元件，其中，前述第2控制電極，係將前述第2半導體層被設置前述第1柱與前述第2柱之領域之全面予以覆蓋。
18. 如申請專利範圍第16項記載之半導體元件，其中，前述第1柱及前述第2柱，係在沿著前述第1半導體層之前述主面之方向延伸、條狀地被設置；前述第1控制電極，則是在前述第1柱上，沿著其延伸方向之條狀被設置。
19. 一種半導體元件之製造方法，其特徵係具有：第1導電型之第1半導體層；被設在前述第1半導體層上，包含交互地被設在沿著前述第1半導體層之主面之方向之第1導電型之第1柱與第2導電型之第2柱之第2半導體層；在被設在前述第2半導體層之表面之溝槽內部，中介第1絕緣膜而被埋入之第1控制電極；在前述第2半導體層上中介第2絕緣膜而被設置，連接在前述第1控制電極之第2控制電極；被設在除了前述第2控制電極所覆蓋之部分以外之前述第2半導體層表面之第1半導體領域；選擇性地被設在前述第1半導體領域表面之第1導電型之第2半導體領域；鄰接在前述第2半導體領域並選擇性地被設在前述第 1半導體領域表面之第2導電型之第3半導體領域；導電連接於前述第1半導體層之第1主電極；與導電連接於前述第2半導體領域及第3半導體領域之第2主電極；同時地形成成為前述第1控制電極之導電層、與成為前述第2控制電極之導電層。
20. 如申請專利範圍第19項記載之半導體元件之製造方法，其中，以前述第2控制電極作為遮罩，並將前述第1半導體領域所包含之第2導電型不純物予以離子注入。